JPH1174517A - 半導体装置 - Google Patents
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- JPH1174517A JPH1174517A JP9234117A JP23411797A JPH1174517A JP H1174517 A JPH1174517 A JP H1174517A JP 9234117 A JP9234117 A JP 9234117A JP 23411797 A JP23411797 A JP 23411797A JP H1174517 A JPH1174517 A JP H1174517A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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-
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Abstract
(57)【要約】 （修正有）
【課題】 寄生バイポーラトランジスタのベース・エミ
ッタ間での電圧降下を低減し、寄生バイポーラトランジ
スタを動作しにくくする半導体装置を提供する。 【解決手段】 ｐ型シリコン基板１上のｎ型エピタキシ
ャル層２の表面から基板１に達するように層２内にｐ＋
型不純物領域３が形成され、層２は、基板１及び領域３
により互いに絶縁分離された複数の素子形成領域４を形
成する。領域４の略中央に、ｎ＋型ドレイン領域５が形
成され、領域５を囲むように領域４内にｐ型ベース領域
６が形成され、領域６に内包されるようにｎ＋型ソース
領域７が形成され、また、領域５と領域７との間に介在
する領域６上には、酸化膜８を介して絶縁ゲート９が形
成され、領域５に対して、領域７と略同じ距離となる箇
所に、ｐ＋型不純物領域１２が形成される。
ッタ間での電圧降下を低減し、寄生バイポーラトランジ
スタを動作しにくくする半導体装置を提供する。 【解決手段】 ｐ型シリコン基板１上のｎ型エピタキシ
ャル層２の表面から基板１に達するように層２内にｐ＋
型不純物領域３が形成され、層２は、基板１及び領域３
により互いに絶縁分離された複数の素子形成領域４を形
成する。領域４の略中央に、ｎ＋型ドレイン領域５が形
成され、領域５を囲むように領域４内にｐ型ベース領域
６が形成され、領域６に内包されるようにｎ＋型ソース
領域７が形成され、また、領域５と領域７との間に介在
する領域６上には、酸化膜８を介して絶縁ゲート９が形
成され、領域５に対して、領域７と略同じ距離となる箇
所に、ｐ＋型不純物領域１２が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものである。
るものである。
【０００２】
【従来の技術】図４は、従来例に係るMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す略平面
図であり、（ｂ）はＹ−Ｙ’での略断面図である。従来
のMOSFETは、第一導電型半導体基板としてのｐ型シリコ
ン基板１上に第二導電型半導体層としてのｎ型エピタキ
シャル層２が形成され、ｎ型エピタキシャル層２の表面
からｐ型シリコン基板１に達するようにｎ型エピタキシ
ャル層２内に高濃度第一導電型不純物領域としてのｐ＋
型不純物領域３が形成され、ｎ型エピタキシャル層２
は、ｐ型シリコン基板１及びｐ＋型不純物領域３により
互いに絶縁分離された複数の素子形成領域４を形成す
る。
構成図であり、（ａ）は上面から見た状態を示す略平面
図であり、（ｂ）はＹ−Ｙ’での略断面図である。従来
のMOSFETは、第一導電型半導体基板としてのｐ型シリコ
ン基板１上に第二導電型半導体層としてのｎ型エピタキ
シャル層２が形成され、ｎ型エピタキシャル層２の表面
からｐ型シリコン基板１に達するようにｎ型エピタキシ
ャル層２内に高濃度第一導電型不純物領域としてのｐ＋
型不純物領域３が形成され、ｎ型エピタキシャル層２
は、ｐ型シリコン基板１及びｐ＋型不純物領域３により
互いに絶縁分離された複数の素子形成領域４を形成す
る。
【０００３】素子形成領域４の略中央に、表面に露出す
るように高濃度第二導電型ドレイン領域としてのｎ＋型
ドレイン領域５が形成され、ｎ＋型ドレイン領域５を囲
むとともに、ｐ＋型不純物領域３に接し、かつ、素子形
成領域４の表面に露出するように素子形成領域４内に第
一導電型ベース領域としてのチャネル形成用のｐ型ベー
ス領域６が形成されている。そして、ｐ型ベース領域６
に内包され、かつ、ｐ型ベース領域６の表面に露出する
ように高濃度第二導電型ソース領域としてのｎ＋型ソー
ス領域７が形成されている。
るように高濃度第二導電型ドレイン領域としてのｎ＋型
ドレイン領域５が形成され、ｎ＋型ドレイン領域５を囲
むとともに、ｐ＋型不純物領域３に接し、かつ、素子形
成領域４の表面に露出するように素子形成領域４内に第
一導電型ベース領域としてのチャネル形成用のｐ型ベー
ス領域６が形成されている。そして、ｐ型ベース領域６
に内包され、かつ、ｐ型ベース領域６の表面に露出する
ように高濃度第二導電型ソース領域としてのｎ＋型ソー
ス領域７が形成されている。
【０００４】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ベース領域６上には、薄
い膜厚の絶縁層としての酸化膜８を介してポリシリコン
等から成る絶縁ゲート９が形成されている。
ス領域７との間に介在するｐ型ベース領域６上には、薄
い膜厚の絶縁層としての酸化膜８を介してポリシリコン
等から成る絶縁ゲート９が形成されている。
【０００５】そして、ｎ＋型ドレイン領域５と電気的に
接続されるように、アルミニウム（Ａｌ）等から成るド
レイン電極１０が形成され、ｐ＋型不純物領域３及びｎ
＋型ソース領域７と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１１が形成され、絶
縁ゲート９と電気的に接続されるようにアルミニウム
（Ａｌ）等から成るゲート電極（図示せず）が形成され
ている。
接続されるように、アルミニウム（Ａｌ）等から成るド
レイン電極１０が形成され、ｐ＋型不純物領域３及びｎ
＋型ソース領域７と電気的に接続されるようにアルミニ
ウム（Ａｌ）等から成るソース電極１１が形成され、絶
縁ゲート９と電気的に接続されるようにアルミニウム
（Ａｌ）等から成るゲート電極（図示せず）が形成され
ている。
【０００６】
【発明が解決しようとする課題】図５は、上図に係るMO
SFETの略部分断面図であり、図６は、従来例に係るMOSF
ETの等価回路図である。このMOSFETは、ｎ型エピタキシ
ャル層２，ｐ型ベース領域６及びｎ＋型ソース領域７に
より構成されるｎｐｎ型の寄生バイポーラトランジスタ
Ｔｒと、この寄生バイポーラトランジスタＴｒのベース
に接続するベース抵抗Ｒ２を構造的に含んでいる。
SFETの略部分断面図であり、図６は、従来例に係るMOSF
ETの等価回路図である。このMOSFETは、ｎ型エピタキシ
ャル層２，ｐ型ベース領域６及びｎ＋型ソース領域７に
より構成されるｎｐｎ型の寄生バイポーラトランジスタ
Ｔｒと、この寄生バイポーラトランジスタＴｒのベース
に接続するベース抵抗Ｒ２を構造的に含んでいる。
【０００７】MOSFET１３は、ドレイン電極１０に所定の
電圧を印加した状態で、ゲート電極（図示せず）に閾値
以上の電圧を印加することによって動作するが、この閾
値を決めるのがチャネル領域（ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間に介在する、素子形成領域４
表面近傍のｐ型ベース領域６。以下、この領域をチャネ
ル領域と言う。）の不純物濃度プロファイルである。
電圧を印加した状態で、ゲート電極（図示せず）に閾値
以上の電圧を印加することによって動作するが、この閾
値を決めるのがチャネル領域（ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間に介在する、素子形成領域４
表面近傍のｐ型ベース領域６。以下、この領域をチャネ
ル領域と言う。）の不純物濃度プロファイルである。
【０００８】動作時には、反転したチャネル領域をドレ
イン電流Ｉ２が流れ、ｐ型ベース領域６を正孔電流Ｉ１
が流れるが、このベース領域６の濃度が低くなり、ベー
ス抵抗Ｒ２が大きくなると、寄生バイポーラトランジス
タＴｒは正孔電流Ｉ１によって生じるペース・エミッタ
間の電圧が降下する。そのペース・エミッタ間の電圧降
下により、寄生バイポーラトランジスタＴｒが動作して
電流Ｉ３が流れ、ゲート・ソース間の電圧によるMOSFET
１３のドレイン電流Ｉ２の制御が不可能になるという問
題があった。
イン電流Ｉ２が流れ、ｐ型ベース領域６を正孔電流Ｉ１
が流れるが、このベース領域６の濃度が低くなり、ベー
ス抵抗Ｒ２が大きくなると、寄生バイポーラトランジス
タＴｒは正孔電流Ｉ１によって生じるペース・エミッタ
間の電圧が降下する。そのペース・エミッタ間の電圧降
下により、寄生バイポーラトランジスタＴｒが動作して
電流Ｉ３が流れ、ゲート・ソース間の電圧によるMOSFET
１３のドレイン電流Ｉ２の制御が不可能になるという問
題があった。
【０００９】従って、このｐ型ベース領域６の不純物濃
度はできる限り高い方がいいが、このｐ型ベース領域６
の不純物濃度は閾値を決定するので、閾値電圧が比較的
小さいMOSFETにおいてはｐ型ベース領域６の不純物濃度
が低くならざるを得ないため、ドレイン電流Ｉ２の制御
不能な状態を引き起こしやすいという問題があった。
度はできる限り高い方がいいが、このｐ型ベース領域６
の不純物濃度は閾値を決定するので、閾値電圧が比較的
小さいMOSFETにおいてはｐ型ベース領域６の不純物濃度
が低くならざるを得ないため、ドレイン電流Ｉ２の制御
不能な状態を引き起こしやすいという問題があった。
【００１０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、寄生バイポーラトラ
ンジスタのベース・エミッタ間での電圧降下を低減し、
寄生バイポーラトランジスタを動作しにくくすることの
できる半導体装置を提供することにある。
であり、その目的とするところは、寄生バイポーラトラ
ンジスタのベース・エミッタ間での電圧降下を低減し、
寄生バイポーラトランジスタを動作しにくくすることの
できる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
第一導電型半導体基板と、該第一導電型半導体基板上に
形成され、表面から前記第一導電型半導体基板に達する
ように形成された高濃度第一導電型不純物領域と前記第
一導電型半導体基板とにより絶縁分離された第二導電型
半導体層から成る素子形成領域と、該素子形成領域内に
離間形成された高濃度第二導電型ドレイン領域及び第一
導電型ベース領域と、該第一導電型ベース領域に内包さ
れるように形成された高濃度第二導電型ソース領域と、
前記高濃度第二導電型ドレイン領域と前記高濃度第二導
電型ソース領域との間に介在する前記第一導電型ベース
領域上に絶縁層を介して形成された絶縁ゲートと、前記
高濃度第二導電型ドレイン領域と電気的に接続されるよ
うに形成されたドレイン電極と、前記高濃度第二導電型
ソース領域と電気的に接続されるように形成されたソー
ス電極とを有し、前記第一導電型ベース領域が前記高濃
度第二導電型ドレイン領域を囲むように形成されて成る
半導体装置において、前記高濃度第二導電型ドレイン領
域に対して前記高濃度第二導電型ソース領域と略同じ距
離となる箇所の前記第二導電型半導体層内に、前記第一
導電型半導体基板と電気的に接続するための高濃度第一
導電型不純物領域を設けたことを特徴とするものであ
る。
第一導電型半導体基板と、該第一導電型半導体基板上に
形成され、表面から前記第一導電型半導体基板に達する
ように形成された高濃度第一導電型不純物領域と前記第
一導電型半導体基板とにより絶縁分離された第二導電型
半導体層から成る素子形成領域と、該素子形成領域内に
離間形成された高濃度第二導電型ドレイン領域及び第一
導電型ベース領域と、該第一導電型ベース領域に内包さ
れるように形成された高濃度第二導電型ソース領域と、
前記高濃度第二導電型ドレイン領域と前記高濃度第二導
電型ソース領域との間に介在する前記第一導電型ベース
領域上に絶縁層を介して形成された絶縁ゲートと、前記
高濃度第二導電型ドレイン領域と電気的に接続されるよ
うに形成されたドレイン電極と、前記高濃度第二導電型
ソース領域と電気的に接続されるように形成されたソー
ス電極とを有し、前記第一導電型ベース領域が前記高濃
度第二導電型ドレイン領域を囲むように形成されて成る
半導体装置において、前記高濃度第二導電型ドレイン領
域に対して前記高濃度第二導電型ソース領域と略同じ距
離となる箇所の前記第二導電型半導体層内に、前記第一
導電型半導体基板と電気的に接続するための高濃度第一
導電型不純物領域を設けたことを特徴とするものであ
る。
【００１２】請求項２記載の発明は、請求項１記載の半
導体装置において、前記高濃度第二導電型ドレイン領域
に対して前記高濃度第二導電型ソース領域と略同じ距離
となる箇所に設けられた前記高濃度第一導電型不純物領
域を、前記高濃度第二導電型ソース領域と交互になるよ
うに複数箇所に設けたことを特徴とするものである。
導体装置において、前記高濃度第二導電型ドレイン領域
に対して前記高濃度第二導電型ソース領域と略同じ距離
となる箇所に設けられた前記高濃度第一導電型不純物領
域を、前記高濃度第二導電型ソース領域と交互になるよ
うに複数箇所に設けたことを特徴とするものである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。なお、本実施形態において
は、第一導電型がｐ型、第二導電型がｎ型の場合につい
て説明するが、第一導電型がｎ型、第二導電型がｐ型の
場合にも適用される。
て図面に基づき説明する。なお、本実施形態において
は、第一導電型がｐ型、第二導電型がｎ型の場合につい
て説明するが、第一導電型がｎ型、第二導電型がｐ型の
場合にも適用される。
【００１４】図１は、本発明の一実施形態に係るMOSFET
を示す概略構成図であり、（ａ）は上面から見た状態を
示す略平面図であり、（ｂ）はＹ−Ｙ’での略断面図で
ある。なお、本実施形態においては、従来例として図４
に示すMOSFETと同一箇所には同一符号を付して説明を省
略する。本実施形態に係るMOSFETは、従来例として図４
に示すMOSFETにおいて、ｎ＋型ドレイン領域５に対し
て、ｎ＋型ソース領域７と略同じ距離となる箇所に、高
濃度第一導電型不純物領域としてのｐ＋型不純物領域１
２を形成したものである。
を示す概略構成図であり、（ａ）は上面から見た状態を
示す略平面図であり、（ｂ）はＹ−Ｙ’での略断面図で
ある。なお、本実施形態においては、従来例として図４
に示すMOSFETと同一箇所には同一符号を付して説明を省
略する。本実施形態に係るMOSFETは、従来例として図４
に示すMOSFETにおいて、ｎ＋型ドレイン領域５に対し
て、ｎ＋型ソース領域７と略同じ距離となる箇所に、高
濃度第一導電型不純物領域としてのｐ＋型不純物領域１
２を形成したものである。
【００１５】ここで、本実施形態においては、ｐ＋型不
純物領域１２は、ｐ＋型不純物領域３に接するように形
成され、これによりｐ＋型不純物領域１２はｐ型シリコ
ン基板１と電気的に接続されることになる。また、ｐ＋
型不純物領域１２とｎ＋型ソース領域７とがｎ＋型ドレ
イン領域５から等距離となり、かつ、等しい間隔で交互
に配置されている。
純物領域１２は、ｐ＋型不純物領域３に接するように形
成され、これによりｐ＋型不純物領域１２はｐ型シリコ
ン基板１と電気的に接続されることになる。また、ｐ＋
型不純物領域１２とｎ＋型ソース領域７とがｎ＋型ドレ
イン領域５から等距離となり、かつ、等しい間隔で交互
に配置されている。
【００１６】なお、本実施形態においては、ｐ＋型不純
物領域１２とｎ＋型ソース領域７とがｎ＋型ドレイン領
域５から等距離となり、かつ、等しい間隔で交互に配置
するようにしたが、これに限定されるものではない。ま
た、本実施形態においては、ｐ＋型不純物領域１２の下
部にｐ型ベース領域６を形成するようにしたが、これに
限定されるものではない。
物領域１２とｎ＋型ソース領域７とがｎ＋型ドレイン領
域５から等距離となり、かつ、等しい間隔で交互に配置
するようにしたが、これに限定されるものではない。ま
た、本実施形態においては、ｐ＋型不純物領域１２の下
部にｐ型ベース領域６を形成するようにしたが、これに
限定されるものではない。
【００１７】図２は、上図に係るMOSFETの略部分断面図
であり、図３は、本実施形態に係るMOSFETの等価回路図
である。正孔電流Ｉ１は、ｐ＋型不純物領域３に至るま
でに、ｐ＋型不純物領域１２を流れるため、図３の等価
回路に示したベース抵抗Ｒ１による電圧降下が従来例に
比べて低減することができるため、寄生バイポーラトラ
ンジスタＴｒが動作しにくくなる。
であり、図３は、本実施形態に係るMOSFETの等価回路図
である。正孔電流Ｉ１は、ｐ＋型不純物領域３に至るま
でに、ｐ＋型不純物領域１２を流れるため、図３の等価
回路に示したベース抵抗Ｒ１による電圧降下が従来例に
比べて低減することができるため、寄生バイポーラトラ
ンジスタＴｒが動作しにくくなる。
【００１８】従って、本実施形態においては、正孔電流
が、ｐ＋型不純物領域３に至るまでにｐ＋型不純物領域
１２を流れるため、ｐ型ベース領域６を流れる距離が短
くなり、ベース抵抗による電圧降下を低減することがで
き、期生バイポーラトランジスタＴｒを動作しにくくし
て、ゲート電圧によるドレイン電流の制御が可能とな
る。
が、ｐ＋型不純物領域３に至るまでにｐ＋型不純物領域
１２を流れるため、ｐ型ベース領域６を流れる距離が短
くなり、ベース抵抗による電圧降下を低減することがで
き、期生バイポーラトランジスタＴｒを動作しにくくし
て、ゲート電圧によるドレイン電流の制御が可能とな
る。
【００１９】なお、本実施形態においては、横型二重拡
散型MOSFET（ＬＤＭＯＳＦＥＴ：Lateral Double Dif
fused MOSFET）を用いて説明したが、これに限定され
る必要はなく、絶縁ゲートによってドレイン電流を制御
する全てのトランジスタに適用することができる。
散型MOSFET（ＬＤＭＯＳＦＥＴ：Lateral Double Dif
fused MOSFET）を用いて説明したが、これに限定され
る必要はなく、絶縁ゲートによってドレイン電流を制御
する全てのトランジスタに適用することができる。
【００２０】
【発明の効果】請求項１または請求項２記載の発明は、
第一導電型半導体基板と、第一導電型半導体基板上に形
成され、表面から第一導電型半導体基板に達するように
形成された高濃度第一導電型不純物領域と第一導電型半
導体基板とにより絶縁分離された第二導電型半導体層か
ら成る素子形成領域と、素子形成領域内に離間形成され
た高濃度第二導電型ドレイン領域及び第一導電型ベース
領域と、該第一導電型ベース領域に内包されるように形
成された高濃度第二導電型ソース領域と、前記高濃度第
二導電型ドレイン領域と前記高濃度第二導電型ソース領
域との間に介在する前記第一導電型ベース領域上に絶縁
層を介して形成された絶縁ゲートと、前記高濃度第二導
電型ドレイン領域と電気的に接続されるように形成され
たドレイン電極と、前記高濃度第二導電型ソース領域及
び前記高濃度第一導電型不純物領域と電気的に接続され
るように形成されたソース電極とを有し、前記第一導電
型ベース領域が前記高濃度第二導電型ドレイン領域を囲
むように形成されて成る半導体装置において、前記高濃
度第二導電型ドレイン領域に対して前記高濃度第二導電
型ソース領域と略同じ距離となる箇所の前記第二導電型
半導体層内に、前記第一導電型半導体基板と電気的に接
続する高濃度第一導電型不純物領域を設けたので、正孔
電流が第二導電型半導体層の表面から第一導電型半導体
基板に達するように形成された高濃度第一導電型不純物
領域に至までに、高濃度第二導電型ドレイン領域に対し
て高濃度第二導電型ソース領域と略同じ距離となる箇所
に設けられた高濃度第一導電型不純物領域を流れ、第一
導電型ベース領域を流れる距離が短くなり、ベース抵抗
による電圧降下を低減でき、寄生バイポーラトランジス
タのベース・エミッタ間での電圧降下を低減し、寄生バ
イポーラトランジスタを動作しにくくすることのできる
半導体装置を提供することができた。
第一導電型半導体基板と、第一導電型半導体基板上に形
成され、表面から第一導電型半導体基板に達するように
形成された高濃度第一導電型不純物領域と第一導電型半
導体基板とにより絶縁分離された第二導電型半導体層か
ら成る素子形成領域と、素子形成領域内に離間形成され
た高濃度第二導電型ドレイン領域及び第一導電型ベース
領域と、該第一導電型ベース領域に内包されるように形
成された高濃度第二導電型ソース領域と、前記高濃度第
二導電型ドレイン領域と前記高濃度第二導電型ソース領
域との間に介在する前記第一導電型ベース領域上に絶縁
層を介して形成された絶縁ゲートと、前記高濃度第二導
電型ドレイン領域と電気的に接続されるように形成され
たドレイン電極と、前記高濃度第二導電型ソース領域及
び前記高濃度第一導電型不純物領域と電気的に接続され
るように形成されたソース電極とを有し、前記第一導電
型ベース領域が前記高濃度第二導電型ドレイン領域を囲
むように形成されて成る半導体装置において、前記高濃
度第二導電型ドレイン領域に対して前記高濃度第二導電
型ソース領域と略同じ距離となる箇所の前記第二導電型
半導体層内に、前記第一導電型半導体基板と電気的に接
続する高濃度第一導電型不純物領域を設けたので、正孔
電流が第二導電型半導体層の表面から第一導電型半導体
基板に達するように形成された高濃度第一導電型不純物
領域に至までに、高濃度第二導電型ドレイン領域に対し
て高濃度第二導電型ソース領域と略同じ距離となる箇所
に設けられた高濃度第一導電型不純物領域を流れ、第一
導電型ベース領域を流れる距離が短くなり、ベース抵抗
による電圧降下を低減でき、寄生バイポーラトランジス
タのベース・エミッタ間での電圧降下を低減し、寄生バ
イポーラトランジスタを動作しにくくすることのできる
半導体装置を提供することができた。
【図１】本発明の一実施形態に係るMOSFETを示す概略構
成図であり、（ａ）は上面から見た状態を示す略平面図
であり、（ｂ）はＸ−Ｘ’での略断面図である。
成図であり、（ａ）は上面から見た状態を示す略平面図
であり、（ｂ）はＸ−Ｘ’での略断面図である。
【図２】上図に係るMOSFETの略部分断面図である。
【図３】本実施形態に係るMOSFETの等価回路図である。
【図４】従来例に係るMOSFETを示す概略構成図であり、
（ａ）は上面から見た状態を示す略平面図であり、
（ｂ）はＹ−Ｙ’での略断面図である。
（ａ）は上面から見た状態を示す略平面図であり、
（ｂ）はＹ−Ｙ’での略断面図である。
【図５】上図に係るMOSFETの略部分断面図である。
【図６】従来例に係るMOSFETの等価回路図である。
１ ｐ型シリコン基板 ２ ｎ型エピタキシャル層 ３ ｐ＋型不純物領域 ４ 素子形成領域 ５ ｎ＋型ドレイン領域 ６ ｐ型ベース領域 ７ ｎ＋型ソース領域 ８ 酸化膜 ９ 絶縁ゲート １０ ドレイン電極 １１ ソース電極 １２ ｐ＋型不純物領域 Ｔｒ 寄生バイポーラトランジスタ Ｒ１，Ｒ２ ベース抵抗 Ｉ１ 正孔電流 Ｉ２ ドレイン電流 Ｉ３ 電流
Claims (2)
- 【請求項１】 第一導電型半導体基板と、該第一導電型
半導体基板上に形成され、表面から前記第一導電型半導
体基板に達するように形成された高濃度第一導電型不純
物領域と前記第一導電型半導体基板とにより絶縁分離さ
れた第二導電型半導体層から成る素子形成領域と、該素
子形成領域内に離間形成された高濃度第二導電型ドレイ
ン領域及び第一導電型ベース領域と、該第一導電型ベー
ス領域に内包されるように形成された高濃度第二導電型
ソース領域と、前記高濃度第二導電型ドレイン領域と前
記高濃度第二導電型ソース領域との間に介在する前記第
一導電型ベース領域上に絶縁層を介して形成された絶縁
ゲートと、前記高濃度第二導電型ドレイン領域と電気的
に接続されるように形成されたドレイン電極と、前記高
濃度第二導電型ソース領域と電気的に接続されるように
形成されたソース電極とを有し、前記第一導電型ベース
領域が前記高濃度第二導電型ドレイン領域を囲むように
形成されて成る半導体装置において、前記高濃度第二導
電型ドレイン領域に対して前記高濃度第二導電型ソース
領域と略同じ距離となる箇所の前記第二導電型半導体層
内に、前記第一導電型半導体基板と電気的に接続するた
めの高濃度第一導電型不純物領域を設けたことを特徴と
する半導体装置。 - 【請求項２】 前記高濃度第二導電型ドレイン領域に対
して前記高濃度第二導電型ソース領域と略同じ距離とな
る箇所に設けられた前記高濃度第一導電型不純物領域
を、前記高濃度第二導電型ソース領域と交互になるよう
に複数箇所に設けたことを特徴とする請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234117A JPH1174517A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234117A JPH1174517A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174517A true JPH1174517A (ja) | 1999-03-16 |
Family
ID=16965908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234117A Pending JPH1174517A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174517A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2784231A1 (fr) * | 1998-06-26 | 2000-04-07 | Bosch Gmbh Robert | Composant mosfet |
| US6452222B1 (en) | 1998-12-11 | 2002-09-17 | Nec Corporation | MIS type semiconductor device and method for manufacturing the same |
| JP2005093696A (ja) * | 2003-09-17 | 2005-04-07 | Matsushita Electric Ind Co Ltd | 横型ｍｏｓトランジスタ |
| JP2010515274A (ja) * | 2006-12-28 | 2010-05-06 | マーベル ワールド トレード リミテッド | 低オン抵抗のｍｏｓデバイス配置 |
| JP2012186503A (ja) * | 2012-06-01 | 2012-09-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2016012708A (ja) * | 2014-06-30 | 2016-01-21 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-08-29 JP JP9234117A patent/JPH1174517A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6281549B1 (en) | 1998-06-26 | 2001-08-28 | Robert Bosch Gmbh | MOSFET component |
| US6452222B1 (en) | 1998-12-11 | 2002-09-17 | Nec Corporation | MIS type semiconductor device and method for manufacturing the same |
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| JP2010515274A (ja) * | 2006-12-28 | 2010-05-06 | マーベル ワールド トレード リミテッド | 低オン抵抗のｍｏｓデバイス配置 |
| US9466596B2 (en) | 2006-12-28 | 2016-10-11 | Marvell World Trade Ltd. | Geometry of MOS device with low on-resistance |
| JP2012186503A (ja) * | 2012-06-01 | 2012-09-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2016012708A (ja) * | 2014-06-30 | 2016-01-21 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
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