JPH11330453A - 横形絶縁ゲート型トランジスタ - Google Patents

横形絶縁ゲート型トランジスタ

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JPH11330453A
JPH11330453A JP13527198A JP13527198A JPH11330453A JP H11330453 A JPH11330453 A JP H11330453A JP 13527198 A JP13527198 A JP 13527198A JP 13527198 A JP13527198 A JP 13527198A JP H11330453 A JPH11330453 A JP H11330453A
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electrode
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drain
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Naoto Kato
直人 加藤
Etsushi Toyoda
悦嗣 豊田
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Denso Corp
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Abstract

(57)【要約】 【課題】寄生トランジスタの動作を抑制し、破壊耐量を
向上させることができる横形絶縁ゲート型トランジスタ
を提供する。 【解決手段】ｎ型半導体基板１の一表面にｐ型ベース領
域２とｎ型ドレイン領域３が形成され、ｐ型ベース領域
２中にはｎ型ソース領域４が形成されている。ゲート絶
縁膜５を介してゲート電極６が形成されている。ソース
電極１０がコンタクトホール９を通してベース領域２と
ソース領域４に接している。ドレイン電極１２がコンタ
クトホール１１にてドレイン領域３と接している。ソー
ス電極１０のコンタクトホール９とドレイン電極１２の
コンタクトホール１１との間の領域以外の領域にソース
領域４が配置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、横形ＭＯＳＦＥ
Ｔや横形ＩＧＢＴ等の横形絶縁ゲート型トランジスタに
関するものである。
【０００２】
【従来の技術】１〜３アンペア以下の電流をスイッチン
グする半導体素子として、横方向に電流を流し制御する
横形ＭＯＳＦＥＴや横形ＩＧＢＴが用いられている。こ
の種の横形絶縁ゲート型トランジスタは、他のスイッチ
ング素子や制御回路部との一体化を図ることができると
ともに、実装面においても半導体基板の表面上にすべて
の電極が取り出せワイヤボンド実装やフリップチップ実
装を行うことができる。
【０００３】図８には、横形ＭＯＳＦＥＴの一例を示
す。ｎ型半導体基板５０の一表面にｐ型ベース領域５１
と高濃度のｎ型ドレイン領域５２が形成され、ｐ型ベー
ス領域５１中にはｎ型ソース領域５３が形成されてい
る。また、ゲート絶縁膜５４を介してゲート電極５５が
配置されるとともに、ベース領域５１およびソース領域
５３と接するソース電極５６が配置され、さらに、ドレ
イン領域５２と接するドレイン電極５７が配置されてい
る。
【０００４】そして、図９に示すように、ゲート電極５
５の印加電圧でドレイン電極５７からソース電極５６に
流れる電流を制御できる。以上のような構造において、
図８に示すように、ベース領域５１と半導体基板５０で
形成されるｐｎ接合の耐圧以上のサージ電圧がドレイン
電極５７とソース電極５６との間に印加されると、素子
はブレークダウンする。その際のブレークダウン電流
は、ドレイン電極５７から半導体基板５０を通りベース
領域５１へ流れ込み、ソース領域５３の下部を通ってソ
ース電極５６へ抜ける。
【０００５】この時、図１０に示すように、ブレークダ
ウン電流は内在する寄生トランジスタＴｒ１のベース・
エミッタ間をバイアスするように流れる。このベース・
エミッタ間電圧が所定の値を超えると、寄生トランジス
タＴｒ１が動作する。
【０００６】一般にこのような寄生トランジスタ動作は
局部的に発生し易く、一度動作すると電流の局部集中を
引き起こし素子の破壊に至る。
【０００７】
【発明が解決しようとする課題】そこで、この発明の目
的は、寄生トランジスタの動作を抑制し、破壊耐量を向
上させることができる横形絶縁ゲート型トランジスタを
提供することにある。
【０００８】
【課題を解決するための手段】請求項１に記載の横形絶
縁ゲート型トランジスタは、例えば図１に示す如く、ソ
ース電極のコンタクト部とドレイン電極のコンタクト部
との間の領域以外の領域にソース領域を配置したことを
特徴としている。
【０００９】このような構成を採用すると、ゲート電圧
の調整にてトランジスタがオンすると、電流が、ドレイ
ン電極からドレイン領域、基板、ゲート電極に対向する
ベース領域におけるチャネル形成部を経由してソース電
極に流れる。
【００１０】一方、第１導電型の半導体基板と第２導電
型のベース領域との界面におけるｐｎ接合にて素子（ダ
イオード）が形成され、ソース・ドレイン間にサージ電
圧が加わると、素子がブレークダウンする。すると、ド
レイン領域から半導体基板、ベース領域、ソース電極に
サージ電流が流れる。
【００１１】このとき、ソース電極のコンタクト部とド
レイン電極のコンタクト部との間の領域にはソース領域
が存在しないので、ブレークダウン電流はソース領域の
下部を流れない。そのため、寄生トランジスタの動作は
抑制され、破壊耐量は向上する。
【００１２】より具体的な構成として、請求項２に記載
のように、前記ドレイン電極のコンタクト部とゲート電
極の間にソース電極のコンタクト部を位置させる。ある
いは、請求項３に記載のように、前記ドレイン領域に対
するソース電極のコンタクト部と、前記ゲート電極に対
向するベース領域におけるチャネル形成部との位置関係
として、前記チャネル形成部よりソース電極のコンタク
ト部を前記ドレイン領域に接近させる。
【００１３】また、請求項１のＭＯＳＦＥＴに代わり、
請求項４のＩＧＢＴに適用しても同様のことが云える。
即ち、例えば図７に示す如く、エミッタ電極のコンタク
ト部とコレクタ電極のコンタクト部との間の領域にはエ
ミッタ領域が存在しないので、ブレークダウン電流（お
よびトランジスタのオン時の電流）はエミッタ領域の下
部を流れない。そのため、寄生トランジスタの動作（ラ
ッチアップ動作を含む）は抑制され、破壊耐量（ラッチ
アップ耐量を含む）は向上する。
【００１４】より具体的な構成として、請求項５に記載
のように、前記コレクタ電極のコンタクト部とゲート電
極の間にエミッタ電極のコンタクト部を位置させる。あ
るいは、請求項６に記載のように、前記コレクタ領域に
対するエミッタ電極のコンタクト部と、前記ゲート電極
に対向するベース領域におけるチャネル形成部との位置
関係として、前記チャネル形成部よりエミッタ電極のコ
ンタクト部を前記コレクタ領域に接近させる。
【００１５】また、請求項７に記載のように、請求項１
〜６のいずれか１項に記載の半導体基板内においてトラ
ンジスタ駆動のための回路素子を具備したものとする
と、実用上好ましいものとなる。
【００１６】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した実施の形態を図面に従って説明する。
【００１７】図１には、本実施形態における横形ＭＯＳ
ＦＥＴの断面図を示す。図２には、ソース電極とドレイ
ン電極の無い状態での横形ＭＯＳＦＥＴの平面および断
面図である。
【００１８】図１に示すように、ｎ型半導体基板１の一
表面（上面）での表層部に、ｐ型ベース領域２と高濃度
のｎ型ドレイン領域３とが離間した状態で形成され、ｐ
型ベース領域２での表層部にｎ型ソース領域４が形成さ
れている。ｐ型ベース領域２の一部領域およびｎ型ソー
ス領域４の一部領域の上にゲート絶縁膜５を介してゲー
ト電極６が配置されている。ゲート電極６は絶縁膜７に
て覆われている。
【００１９】ｎ型半導体基板１の上には絶縁膜８が配置
され、その上にソース電極１０が配置され、ソース電極
１０はコンタクトホール９を通してｐ型ベース領域２の
一部領域およびｎ型ソース領域４の一部領域と接してい
る。また、絶縁膜８の上にドレイン電極１２が配置さ
れ、ドレイン電極１２はコンタクトホール１１にてｎ型
ドレイン領域３と接している。
【００２０】ここで、本例の横形ＭＯＳＦＥＴにおいて
は、ドレインコンタクトホール１１とゲート電極６の間
に、ソースコンタクトホール９が位置している。より詳
しくは、図２に示すように、ｎ型半導体基板１の表層部
において図２の左側にｐ型ベース領域２が、右側にｎ型
ドレイン領域３が形成され、ｐ型ベース領域２とｎ型ド
レイン領域３とは平行に延設され、ｐ型ベース領域２内
にｎ型ソース領域４が延設されている。また、ｎ型ソー
ス領域４での左側部およびソース領域４の左側のベース
領域２の上にゲート電極６が延設されている。さらに、
ｎ型ソース領域４での右側部およびソース領域４の右側
のベース領域２の上に帯状のソースコンタクトホール９
が延設されている。また、ｎ型ドレイン領域３の上に帯
状のドレインコンタクトホール１１が延設されている。
【００２１】このようにして、ソースコンタクトホール
９とドレインコンタクトホール１１との間の領域Ｚ２以
外の領域にソース領域４が配置されている。また、ドレ
イン領域３に対するソースコンタクトホール９と、ゲー
ト電極６の下方でのベース領域２におけるチャネル形成
部Ｚ１との位置関係として、チャネル形成部Ｚ１よりソ
ースコンタクトホール９をドレイン領域３に接近させて
いる。即ち、ドレイン領域３とチャネル形成部Ｚ１の距
離ｄchannel と、ドレイン領域３とソースコンタクトホ
ール９の距離ｄsourceとの関係において、ｄchannel ＞
ｄsourceとなっている。
【００２２】また、前述のｎ型半導体基板１内において
トランジスタ駆動のための回路素子（図示略）が具備さ
れ、いわゆるモノリシックＩＣとなっている。この回路
素子により、ＭＯＳＦＥＴの駆動が行われる。つまり、
スイッチング用ＭＯＳＦＥＴのゲート端子にゲート駆動
回路が接続され、ゲート駆動回路によるゲート電位の制
御によりＭＯＳＦＥＴをオンしてＭＯＳＦＥＴに直列接
続された負荷を通電することができるようになってい
る。
【００２３】次に、このように構成した横形ＭＯＳＦＥ
Ｔの作用を説明する。まず、ゲート電圧の制御によるト
ランジスタ・オン時の動作を説明する。ゲート電極６に
印加される電圧により、横形ＭＯＳＦＥＴがオンする
と、図３に示すように、ドレイン電極１２からソース電
極１０に流れる電流を制御できる。このトランジスタ・
オン時の電流経路をＬ１で示す。電流は、ドレインコン
タクトホール１１からｐ型ベース領域２の下部を通り、
更にチャネル形成部を経由してソースコンタクトホール
９へ抜ける。
【００２４】一方、ドレイン電極１２とソース電極１０
との間にサージ電圧が加わると、図４に示すように、ｎ
型半導体基板１とｐ型ベース領域２との界面には素子
（ダイオード）が形成され、この素子のブレークダウン
により電流（サージ電流）がドレイン電極１２からソー
ス電極１０に流れる。このブレークダウン時の電流経路
をＬbreak で示す。つまり、電流は、ドレインコンタク
トホール１１からｎ型ドレイン領域３→ｎ型半導体基板
１の表層部→ｐ型ベース領域２の表層部→ソースコンタ
クトホール９→ソース電極１０に流れる。
【００２５】このように、ｐ型ベース領域２を通ってソ
ースコンタクトホール９へ抜ける。このとき、ブレーク
ダウン電流はｎ型ソース領域４の下部を流れない。その
ため、寄生トランジスタの動作は抑制され、破壊耐量は
向上する。
【００２６】なお、この構造においては、図３に示すよ
うに、通常の素子動作時の通電電流はドレインコンタク
トホール１１からｐ型ベース領域２の下部を通ってソー
スコンタクトホール９へ抜ける。そのため、図９に示す
従来構造より電流経路長が長くなる。しかしながら、半
導体基板１の厚み方向を有効に活用して、導通面積を向
上させることができる。つまり、図９の従来構造におい
ては電流の導通箇所は基板５０の表層部に限られていた
が、本例では、図３に示すように、半導体基板１を流れ
る際は半導体基板１の厚み方向を有効に活用でき、導通
面積を向上させることができる。従って、ｎ型ドレイン
領域３とｐ型ベース領域２の距離を短く設計できる低耐
圧素子では、従来構造に比べオン抵抗は不利となるが、
ｎ型ドレイン領域３とｐ型ベース領域２の距離を長くす
る必要のある高耐圧素子では逆にオン抵抗は有利とな
る。
【００２７】このように本実施形態は、下記の特徴を有
する。 （イ）ソース電極１０のコンタクト部（９）とドレイン
電極１２のコンタクト部（１１）との間の領域Ｚ２以外
の領域にソース領域４を配置した。よって、ゲート電圧
の調整にてトランジスタがオンすると、電流が、ドレイ
ン電極１２からドレイン領域３、基板１、ゲート電極６
の下方でのベース領域２におけるチャネル形成部Ｚ１を
経由してソース電極１０に流れる。
【００２８】一方、ｎ型の半導体基板１とｐ型のベース
領域２との界面におけるｐｎ接合にて素子が形成され、
ソース・ドレイン間にサージ電圧が加わると、素子がブ
レークダウンする。すると、ドレイン領域３から半導体
基板１、ベース領域２、ソース電極１０にサージ電流が
流れるが、ソース電極１０のコンタクト部（９）とドレ
イン電極１２のコンタクト部（１１）との間の領域Ｚ２
にはソース領域４が存在しないので、ブレークダウン電
流はソース領域４の下部を流れない。そのため、寄生ト
ランジスタの動作は抑制され、破壊耐量は向上する。
【００２９】より具体的な構成として、（ロ）ドレイン
電極１２のコンタクト部（１１）とゲート電極６の間に
ソース電極１０のコンタクト部（９）を位置させた。 （ハ）ドレイン領域３に対するソース電極１０のコンタ
クト部（９）と、ゲート電極６に対向するベース領域２
におけるチャネル形成部Ｚ１との位置関係として、チャ
ネル形成部Ｚ１よりソース電極１０のコンタクト部
（９）をドレイン領域３に接近させた。よって、ソース
・ドレイン間にサージ電圧が加わったときに、チャネル
形成部Ｚ１よりもソース電極１０のコンタクト部（９）
の方がドレイン領域３に接近しているので、ブレークダ
ウン電流はドレイン領域３から最短のソース電極１０の
コンタクト部（９）に向かって流れ、ブレークダウン電
流がソース領域４の下部を流れない。そのため、寄生ト
ランジスタの動作は抑制され、破壊耐量は向上する。
【００３０】本実施形態の応用例を、図５に示す。図５
は図２に代わるものである。図５に示すように、ｎ型半
導体基板１の表層部において図５の左側にｐ型ベース領
域２２が四角形状に形成され、その右側にｎ型ドレイン
領域３が延設されている。また、ｐ型ベース領域２２内
にｎ型ソース領域２３がコ字状に形成され、コ字状のソ
ース領域２３の開口部がドレイン領域３を向いている。
さらに、ｎ型ソース領域２３での右側部およびソース領
域２３の右側のベース領域２２の上に四角形状のソース
コンタクトホール２１が形成されている。また、ゲート
電極２０はドレインコンタクトホール１１とソースコン
タクトホール２１の間にも存在する。しかしながら、ソ
ース領域２３はコンタクトホール１１とコンタクトホー
ル２１の間の領域Ｚ２には存在しない。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００３１】本実施の形態においては、図６に示すよう
に、トレンチゲート構造のＭＯＳＦＥＴに適用してい
る。ｎ型半導体基板１における一表面での表層部にｐ型
ベース領域２とｎ+ 型ドレイン領域３とが離間した状態
で形成され、ｐ型ベース領域２での表層部にｎ型ソース
領域４が形成されている。また、ｎ型半導体基板１にお
ける一表面にはトレンチ３０が形成され、トレンチ３０
はｎ型ソース領域４およびｐ型ベース領域２を貫通して
いる。このトレンチ３０の内壁にはゲート絶縁膜３１が
形成され、その内側にはゲート電極３２が配置されてい
る。このようにして、ｐ型ベース領域２の一部領域およ
びｎ型ソース領域４の一部領域に対しゲート絶縁膜３１
を介してゲート電極３２が配置されている。また、コン
タクトホール９にてソース電極１０がｐ型ベース領域２
の一部領域およびｎ型ソース領域４の一部領域と接して
いる。さらに、コンタクトホール１１を通してドレイン
電極１２がｎ+ 型ドレイン領域３と接している。
【００３２】ここで、ソースコンタクトホール９とドレ
インコンタクトホール１１との間の領域以外の領域にソ
ース領域４が配置されている。そして、ゲート電圧の調
整にてトランジスタがオンすると、電流が、ドレイン電
極１２からドレイン領域３、基板１、ベース領域２にお
けるチャネル形成部を経由してソース電極１０に流れ
る。
【００３３】一方、基板１とベース領域２との界面にお
けるｐｎ接合にて素子（ダイオード）が形成され、ソー
ス・ドレイン間にサージ電圧が加わると、素子がブレー
クダウンする。すると、ドレイン領域３から基板１、ベ
ース領域２、ソース電極１０にサージ電流が流れる。こ
のとき、ソースコンタクトホール９とドレインコンタク
トホール１１との間の領域にはソース領域４が存在しな
いので、ブレークダウン電流はソース領域４の下部を流
れない。そのため、寄生トランジスタの動作は抑制さ
れ、破壊耐量は向上する。
【００３４】また、図３と図６を比較してみると明らか
なように、トレンチゲート構造を採用することにより、
電流経路Ｌ１をより短くすることができる。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００３５】第１の実施の形態ではＭＯＳＦＥＴの例で
説明したが、本実施の形態においては、図７に示すよう
に、ＩＧＢＴに適用している。つまり、図１でのｎ+ 型
領域３を、図７のようにｐ型領域４０とした以外、構造
的には第１の実施の形態と同じである。
【００３６】より詳しくは、ｎ型半導体基板１における
一表面での表層部にｐ型ベース領域２とｐ型コレクタ領
域４０とが離間した状態で形成され、ｐ型ベース領域２
での表層部にｎ型エミッタ領域４１が形成されている。
また、ｐ型ベース領域２の一部領域およびｎ型エミッタ
領域４１の一部領域の上にゲート絶縁膜５を介してゲー
ト電極６が配置されている。さらに、コンタクトホール
４２にてエミッタ電極４３がｐ型ベース領域２の一部領
域およびｎ型エミッタ領域４１の一部領域と接してい
る。また、コンタクトホール４４を通してコレクタ電極
４５がｐ型コレクタ領域４０と接している。
【００３７】ここで、エミッタコンタクトホール４２と
コレクタコンタクトホール４４との間の領域以外の領域
にエミッタ領域４１が配置されている。また、コレクタ
領域４０に対するエミッタコンタクトホール４２と、ゲ
ート電極６の下方でのベース領域２におけるチャネル形
成部との位置関係として、チャネル形成部よりエミッタ
コンタクトホール４２をコレクタ領域４０に接近させて
いる。
【００３８】そして、ゲート電極６の印加電圧でコレク
タ電極４５からエミッタ電極４３に流れる電流を制御で
きる。ＩＧＢＴでは、ＭＯＳＦＥＴの例で示した寄生ト
ランジスタの動作は素子のラッチアップを引き起こし、
サージ印加時だけでなく通常動作においても起こり得
る。これは、通常動作時において、常にｐ型ベース領域
２とｎ型半導体基板１とｐ型コレクタ領域４０で形成さ
れるｐｎｐトランジスタによる正孔電流が存在するから
である。
【００３９】図７においては、正孔電流はエミッタ領域
４１の下部を流れることなくエミッタ電極４３に至るた
め、ラッチアップ耐量を向上させることができる。ま
た、正孔電流の経路長は従来構造と同等に設計でき、電
子電流の経路長が長くなることによるデメリットよりも
半導体基板１を流れる際の導通面積拡大の効果がより顕
著に発揮できる。
【００４０】このように本実施の形態は、下記の特徴を
有する。 （イ）エミッタ電極４３のコンタクト部（４２）とコレ
クタ電極４５のコンタクト部（４４）との間の領域以外
の領域にエミッタ領域４１を配置した。よって、エミッ
タ電極４３のコンタクト部とコレクタ電極４５のコンタ
クト部との間の領域にはエミッタ領域４１が存在しない
ので、ブレークダウン電流およびオン電流はエミッタ領
域４１の下部を流れない。そのため、ラッチアップ動作
を含む寄生トランジスタの動作は抑制され、破壊耐量は
向上する。
【図面の簡単な説明】
【図１】 第１の実施の形態における横形ＭＯＳＦＥＴ
の断面図。
【図２】 ソース電極とドレイン電極の無い状態での横
形ＭＯＳＦＥＴの平面および断面図。
【図３】 作用を説明するための横形ＭＯＳＦＥＴの断
面図。
【図４】 作用を説明するための横形ＭＯＳＦＥＴの断
面図。
【図５】 第１の実施の形態の応用例における横形ＭＯ
ＳＦＥＴの平面および断面図。
【図６】 第２の実施の形態におけるトレンチゲート型
ＭＯＳＦＥＴの断面図。
【図７】 第３の実施の形態における横形ＩＧＢＴの断
面図。
【図８】 従来技術を説明するための横形ＭＯＳＦＥＴ
の断面図。
【図９】 作用を説明するための横形ＭＯＳＦＥＴの断
面図。
【図１０】 作用を説明するための横形ＭＯＳＦＥＴの
断面図。
【符号の説明】
１…ｎ型半導体基板、２…ｐ型ベース領域、３…ｎ型ド
レイン領域、４…ｎ型ソース領域、５…ゲート絶縁膜、
６…ゲート電極、９…コンタクトホール、１０…ソース
電極、１１…コンタクトホール、１２…ドレイン電極、
３１…ゲート絶縁膜、３２…ゲート電極、４０…ｐ型コ
レクタ領域、４１…ｎ型エミッタ領域、４２…コンタク
トホール、４３…エミッタ電極、４４コンタクトホー
ル、４５…コレクタ電極。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板における一表面
    での表層部に、第２導電型のベース領域と第１導電型の
    ドレイン領域とが離間した状態で形成されるとともに、
    前記ベース領域での表層部に第１導電型のソース領域が
    形成され、さらに、前記ベース領域の一部領域およびソ
    ース領域の一部領域に対しゲート絶縁膜を介してゲート
    電極が配置されるとともに、前記ベース領域の一部領域
    およびソース領域の一部領域と接するソース電極が設け
    られた横形絶縁ゲート型トランジスタにおいて、 前記ソース電極のコンタクト部とドレイン電極のコンタ
    クト部との間の領域以外の領域に前記ソース領域を配置
    したことを特徴とする横形絶縁ゲート型トランジスタ。
  2. 【請求項２】 前記ドレイン電極のコンタクト部とゲー
    ト電極の間にソース電極のコンタクト部が位置する請求
    項１に記載の横形絶縁ゲート型トランジスタ。
  3. 【請求項３】 前記ドレイン領域に対するソース電極の
    コンタクト部と、前記ゲート電極に対向するベース領域
    におけるチャネル形成部との位置関係として、前記チャ
    ネル形成部よりソース電極のコンタクト部を前記ドレイ
    ン領域に接近させた請求項１に記載の横形絶縁ゲート型
    トランジスタ。
  4. 【請求項４】 第１導電型の半導体基板における一表面
    での表層部に、第２導電型のベース領域と第２導電型の
    コレクタ領域とが離間した状態で形成されるとともに、
    前記ベース領域での表層部に第１導電型のエミッタ領域
    が形成され、さらに、前記ベース領域の一部領域および
    エミッタ領域の一部領域に対しゲート絶縁膜を介してゲ
    ート電極が配置され、前記ベース領域の一部領域および
    エミッタ領域の一部領域と接するエミッタ電極を設けた
    横形絶縁ゲート型トランジスタにおいて、 前記エミッタ電極のコンタクト部とコレクタ電極のコン
    タクト部との間の領域以外の領域に前記エミッタ領域を
    配置したことを特徴とする横形絶縁ゲート型トランジス
    タ。
  5. 【請求項５】 前記コレクタ電極のコンタクト部とゲー
    ト電極の間にエミッタ電極のコンタクト部が位置する請
    求項４に記載の横形絶縁ゲート型トランジスタ。
  6. 【請求項６】 前記コレクタ領域に対するエミッタ電極
    のコンタクト部と、前記ゲート電極に対向するベース領
    域におけるチャネル形成部との位置関係として、前記チ
    ャネル形成部よりエミッタ電極のコンタクト部を前記コ
    レクタ領域に接近させた請求項４に記載の横形絶縁ゲー
    ト型トランジスタ。
  7. 【請求項７】 前記半導体基板内においてトランジスタ
    駆動のための回路素子を具備した請求項１〜６のいずれ
    か１項に記載の横形絶縁ゲート型トランジスタ。
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