WO2010130602A1 - Hochvolt-feldeffekttransistor mit vergrabener driftstrecke und entsprechendes herstellungsverfahren - Google Patents

Hochvolt-feldeffekttransistor mit vergrabener driftstrecke und entsprechendes herstellungsverfahren Download PDF

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Martin Knaipp
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Austriamicrosystems Ag
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Definitions

  • the present invention relates to a structure of a vertical high-voltage transistor, in particular a high-voltage PMOS transistor, and an associated manufacturing method.
  • a structure of a vertical high-voltage transistor in particular a high-voltage PMOS transistor, and an associated manufacturing method.
  • high-voltage transistors is usually one of a
  • Source and drain contact areas are also arranged at a distance from each other at the top of the device 5.
  • the channel region is n-type in a PMOS transistor, and the source and drain contact regions are p-type doped.
  • the gate electrode is electrically isolated from the semiconductor material by a gate dielectric.
  • drift path 0 between the channel and the drain, in which the charge carriers are accelerated from the channel to the drain.
  • An insulating region can be present on the top side of the component over the drift path, on which an electrically conductive field plate can be arranged to improve the electric field distribution and, for example, electrically conductively connected to the gate electrode.
  • Such lateral high-voltage transistors have the disadvantage that hot, that is, high-energy carriers in the vicinity of the gate dielectric or a border area (bird's beak) of the upper-side isolation region occur, which affect the operation of the transistor. Since the drift path and the channel are arranged parallel to the top of the device, the transistor also claims a relatively large surface area of the device. In addition, the electrical resistance in the on state (on-resistance) is relatively high. The gate-drain capacitance is high because of the small distance between the field plate and the drain contact. Therefore, embodiments are also used in which the field plate is above the
  • Drift path is omitted.
  • the electric field at the beginning of the drift path changed and thus the resistance in the on state can be optimized.
  • the object of the present invention is to specify an improved high-voltage transistor and an associated production method.
  • the channel region is located on an upper side of a semiconductor substrate on the side of the source facing away from the drain.
  • the gate electrode is therefore not arranged between the source and drain as usual, but also on the side of the source facing away from the drain.
  • the drift path is located in a doped well of a first conductivity type, and in this well is arranged a well doped for the opposite second conductivity type, forming a body region and containing the channel region.
  • a doped for the first conductivity type contact region is arranged, which is provided for source.
  • the channel region begins, which is controlled by a gate electrode arranged on the top side, which is separated from the semiconductor material by a gate dielectric.
  • the channel region terminates at the pn junction between the doped wells.
  • the doped well of the second conductivity type can be widened by a further implantation of the same second conductivity type in the depth, so that the drift path has more vertically oriented portions and is thereby extended.
  • the arrangement of gate, source and drain is axisymmetric or mirror-symmetrical to a plane perpendicular to the top of the device through the gate electrode extending symmetry axis or plane of symmetry.
  • the doped well of the first conductivity type is enclosed by a doped well of the second conductivity type, which is referred to below as an isolation well to distinguish it from the other wells, and thereby separated from the rest of the substrate.
  • the innermost well forming the body region and the channel region is doped n-doped
  • the further doped well containing the drift path is p-doped
  • the insulation well is n-doped
  • the substrate can be doped n-type, for example - have basic conductive doping.
  • the substrate can in this embodiment in particular by a Semiconductor body or a base substrate may be formed, on which a semiconductor layer is epitaxially grown. The growth of a semiconductor layer may be advantageous in order to simplify the process of manufacturing the insulation well.
  • a contact region may also be provided on the upper side for the insulation trough, so that the insulation trough can be set to an intended electrical potential.
  • the various contact areas may be separated from each other by isolation areas at the top of the substrate.
  • a field plate electrically insulated from the semiconductor material can be arranged above the drift path.
  • the doped well in which the contact region is embedded for source may be doped with a highly doped
  • Implantations can be made to optimize the doped wells in different ways.
  • implantations of dopant are carried out, with which a doped well of a second conductivity type opposite to a first conductivity type is formed within a further doped well of the first conductivity type on an upper side of a semiconductor component.
  • a contact region of the first conductivity type provided for the source is produced in the doped well of the second conductivity type.
  • a contact region of the first conductivity type provided for drain is produced by a stronger doping.
  • a gate dielectric and then a gate electrode are arranged.
  • an interface of the doped well of the second conductivity type to the semiconductor material of the first conductivity type is arranged so that from the interface there is a continuous connection within semiconductor material of the first conductivity type to the contact region provided for drain. There, the drift path of the high-voltage transistor is provided.
  • an insulation well is produced by an implantation on an upper side of the substrate and then epitaxially grown on this top, a layer of semiconductor material, with which the implanted insulation well is buried.
  • FIG. 1 shows an embodiment of a high-voltage transistor with a buried drift path in cross-section.
  • FIG. 2 shows a high-voltage transistor which can be produced in the same substrate together with the high-voltage transistor according to the invention, in cross-section, using the production method according to the invention.
  • FIG. 1 shows an embodiment of the high-voltage transistor in cross-section.
  • the structure of at least the source, drain and gate center of the component is preferably axially symmetrical with respect to that in FIG. 1 drawn symmetry axis S; the central structure of the component is transferred in the case of an axis symmetry with a rotation of 180 ° about the axis of symmetry S in itself.
  • a substrate 21 of semiconductor material which may be provided, for example, with a basic doping of a first conductivity type, there are a first implantation region 1 and a second implantation region 2 of a second conductivity type, which is opposite to the first conductivity type. These implantation regions 1, 2 are buried beneath the upper side of the substrate 21 in the semiconductor material.
  • a connection between these implantation regions 1, 2 and the upper side of the substrate 21 can be formed by a third implantation region 3, so that the implantation regions 1, 2, 3 can be externally electrically connected.
  • the implantation regions 1, 2, 3 include a fourth implantation region 4, which forms the doped well of the first conductivity type.
  • a fifth implantation region 5 and a sixth implantation region 6 form the doped well of the second conductivity type for the body region and the channel region.
  • first contact region 7 in the third implantation region 3 There are a first contact region 7 in the third implantation region 3, a second contact region 8 in the fourth implantation region 4, and a third contact region 9 and a fourth contact region 10 in the sixth implantation region 6.
  • the first contact region 7 and the third contact region 9 are doped higher for the second conductivity type than the third implantation region 3 or the sixth implantation region 6.
  • the first contact region 7 is provided as a connection for the third implantation region 3.
  • the third contact region 9 is provided as a body connection for the sixth implantation region 6.
  • the second contact area 8 and the fourth Contact regions 10 are doped higher for the first conductivity type than the fourth implantation region 4.
  • the second contact region 8 is provided as a drain connection
  • the fourth contact region 10 is provided as a source region.
  • the insulating regions 11, 12, 13 may be formed by a field oxide or by shallow trench isolations be.
  • a gate electrode 14 is arranged above a gate dielectric 15 on the upper side of the semiconductor component such that the center of symmetry of the transistor formed by the symmetry axis S passes through the gate electrode 14.
  • the gate electrode 14 is located above a channel region 16 in the sixth implantation region 6 functioning as the body.
  • the drift path 17 is located in the fourth implantation region 4 and extends from the end of the channel region 16 facing away from the source to the second contact region 8. which forms the drain connection.
  • the drift path 17 is guided around the fifth implantation region 5 and the sixth implantation region 6. By the fifth and sixth implantation region 5, 6, the drift path 17 is displaced deep into the substrate and thereby extended.
  • the electrical conditions in the drift path 17 can be improved in a further embodiment by an electrically conductive field plate 22 arranged on the third insulation region 13.
  • the field plate 22 can in particular be connected in an electrically conductive manner to the drain connection.
  • the implantation of the second implantation region 2 can take place, for example, with a mask having strip-shaped openings.
  • the longitudinal direction of the strip-shaped openings is perpendicular to the plane of the cross section of FIG. 1.
  • Typical dimensions of the areas of implantation are shown in FIG. 1 with a first width 18 of an implantation window under the drain and a second width 19 of an implantation window under the gate. Electrode marked.
  • Such an implantation makes it possible to form the second implantation region 2 with curved upper and lower boundary surfaces, so that the fourth implantation region 4 is not exactly limited downwards.
  • the drift path 17 present in the fourth implantation region 4 can be optimized in this way and, in particular according to the typical form of the interface between the second implantation region 2 and the fourth implantation region 4 illustrated in the cross section of FIG form for the charge carriers.
  • the fifth implantation region 5 deepens the well of the body region formed by the sixth implantation region 6, so that the drift path 17 is displaced deeper into the substrate 21.
  • the implantation steps can be carried out in the following manner.
  • a first implantation region 1 which is provided as an insulation well, is produced by implantation of a dopant, for example antimony, as a buried layer.
  • the first implantation region 1 is widened by a second implantation region 2, which can be done, for example, by implantation of phosphorus. With both implants, n-type wells are formed.
  • flat troughs can first be implanted on the upper side of a semiconductor body or base substrate. These tubs are then buried by clicking on the
  • a semiconductor layer is epitaxially grown, so that subsequently the first implantation region 1 and the second implantation region 2 are buried at a distance from the top of the epitaxial layer.
  • a further implantation may optionally take place through mask openings, for example with the first width 18 and the second width 19 of the implantation window according to FIG. 1, whereby the dopant profile of the second implantation area 2, which is initially homogeneous in planar layers, with respect to FIG Optimization of the drift path 17 is modified.
  • Implantation for the conductivity type of the first and second implantation region 1, 2 is introduced in an example, frame-shaped region, so that the third Implantation region 3 is formed. In a thermal process step then takes place a diffusion and activation of the implanted dopant.
  • the fifth implantation region 5 is produced by means of an implantation through an implantation window, which typically has the width 20 shown in FIG.
  • a thermal process step then takes place a diffusion and activation of the introduced dopant.
  • the sixth implantation region 6 is produced, and in a further thermal process step, a diffusion and activation of the dopant introduced here takes place. Since, in the thermal process step following the implantation of the sixth implantation region 6, the fifth implantation region 5 has already been manufactured and has its own thermal budget, the total thermal budget of the fifth implantation region 5 is greater than the thermal budget, which is the sixth implantation region 6 is suspended. It follows that, as shown in FIG. 1, the dopant of the fifth implantation region 5 diffuses deeper into the substrate than the dopant of the sixth implantation region 6.
  • the second implantation region 2 can be modified with further implantations for the same conductivity type, typically with the marked widths 18, 19 of the implantation windows, which are preferably in the form of stripes, perpendicular to the implantation region Drawing plane of Figure 1 extending openings of an implantation mask are formed.
  • FIG. 2 shows a high-voltage transistor which is known per se and which can be integrated together with the high-voltage transistor according to the invention in the same substrate, with common implantation steps simplifying the production.
  • an axis symmetry with respect to an axis of symmetry S ' is preferably present, which runs centrally through the drain.
  • An insulation well is formed by the first implantation region 1, the second implantation region 2 and the third implantation region 3, as in the high-voltage transistor of FIG.
  • the fourth implantation region 4 forms a well of the opposite first conductivity type.
  • the drift path 37 is located in a drift-well 23 of the second conductivity type.
  • the drift-well 23 can be produced together with the fifth implantation region 5 of the high-voltage transistor of FIG.
  • the dopant which is introduced with the common implantation of the fifth implantation region 5 and the drift-well 23, receives the same thermal budget for both high-voltage transistors.
  • the fifth implantation region 5 is preferably formed in the third implantation window of the width 20 while the drifting well 23 of the complementary high-voltage transistor is implanted as a planar-extended layer, the dopant of the fifth implantation region 5 diffuses more laterally, so that the fifth implantation region 5 after diffusion does not extend as deep into the substrate as the drift tray 23.
  • the gate electrode 24 and the gate dielectric 25 are disposed over a channel region 26.
  • a body region is provided, which in the illustrated example is formed by a deep body well 35 and a flat body well 36 of the first conductivity type.
  • a first contact region 27 is provided for the isolation well, a second contact region 28 for drain, a third contact region 29 for the body region and a fourth contact region 30 for source.
  • a field plate 38 may be arranged above the drift path 37 and is then preferably electrically conductively connected to the gate electrode 24.
  • drift path 18 first width of an implantation window

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Abstract

Der Kanalbereich (16) des Transistors befindet sich auf einer von Drain abgewandten Seite von Source in einer dotierten Wanne (5, 6), die einen pn-Übergang mit einer umgebenden weiteren dotierten Wanne (4) bildet. Die Driftstrecke (17) reicht von diesem pn-Übergang durch das Halbleitermaterial der weiteren dotierten Wanne bis zum Drain.

Description

Beschreibung
HOCHVOLT-FELDEFFEKTTRANSISTOR MIT VERGRABENER DRIFTSTRECKE UND ENTSPRECHENDES
HERSTELLUNGSVERFAHREN
5
Die vorliegende Erfindung betrifft eine Struktur eines vertikalen Hochvolt-Transistors, insbesondere eines Hochvolt- PMOS-Transistors, und ein zugehöriges Herstellungsverfahren. 0 Bei Hochvolt-Transistoren ist üblicherweise ein von einer
Gate-Elektrode gesteuerter Kanalbereich in einem Bodybereich an einer Oberseite eines Halbleiterbauelementes vorhanden. Für Source und Drain vorgesehene Kontaktbereiche sind im Abstand zueinander ebenfalls an der Oberseite des Bauelementes5 angeordnet. Der Kanalbereich ist bei einem PMOS-Transistor n- leitend, und die Kontaktbereiche für Source und Drain sind p- leitend dotiert. Die Gate-Elektrode ist von dem Halbleitermaterial durch ein Gate-Dielektrikum elektrisch isoliert. Zwischen Kanal und Drain ist eine so genannte Driftstrecke0 vorhanden, in der die Ladungsträger vom Kanal zum Drain hin beschleunigt werden. Über der Driftstrecke kann ein Isolationsbereich an der Oberseite des Bauelementes vorhanden sein, auf dem zur Verbesserung der elektrischen Feldverteilung eine elektrisch leitende Feldplatte angeordnet und zum5 Beispiel mit der Gate-Elektrode elektrisch leitend verbunden sein kann. Derartige laterale Hochvolt-Transistoren haben den Nachteil, dass heiße, das heißt, energiereiche Ladungsträger in der Nähe des Gate-Dielektrikums oder eines Randbereichs (bird's beak) des oberseitigen Isolationsbereiches auftreten,0 die die Funktionsweise des Transistors beeinträchtigen. Da die Driftstrecke und der Kanal parallel zur Oberseite des Bauelementes angeordnet sind, beansprucht der Transistor zudem eine relativ große Oberfläche des Bauelementes. Außerdem ist der elektrische Widerstand in eingeschaltetem Zustand (on-resistance) relativ hoch. Die Gate-Drain-Kapazität ist wegen des geringen Abstandes zwischen der Feldplatte und dem Drainkontakt hoch. Es werden deshalb auch Ausfüh- rungsformen verwendet, bei denen die Feldplatte über der
Driftstrecke weggelassen ist. Andererseits kann mit Hilfe der Feldplatte das elektrische Feld am Anfang der Driftstrecke verändert und damit der Widerstand in eingeschaltetem Zustand optimiert werden.
Aufgabe der vorliegenden Erfindung ist es, einen verbesserten Hochvolt-Transistor und ein zugehöriges Herstellungsverfahren anzugeben .
Diese Aufgabe wird mit dem Hochvolt-Transistor mit den
Merkmalen des Anspruches 1 beziehungsweise mit dem Verfahren zur Herstellung eines Hochvolt-Transistors mit den Merkmalen des Anspruches 8 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem Hochvolt-Transistor befindet sich der Kanalbereich an einer Oberseite eines Halbleitersubstrates auf der von Drain abgewandten Seite von Source. Die Gate-Elektrode ist daher nicht wie sonst üblich zwischen Source und Drain angeordnet, sondern ebenfalls auf der von Drain abgewandten Seite von Source. Die Driftstrecke befindet sich in einer dotierten Wanne eines ersten Leitfähigkeitstyps, und in dieser Wanne ist eine für den entgegengesetzten zweiten Leitfähigkeitstyp dotierte Wanne angeordnet, die einen Bodybereich bildet und in der sich der Kanalbereich befindet. In der dotierten Wanne des zweiten Leitfähigkeitstyps ist ein für den ersten Leitfähigkeitstyp dotierter Kontaktbereich angeordnet, der für Source vorgesehen ist. An dem von Drain abgewandten Rand dieses Kontaktbereiches beginnt der Kanalbereich, der von einer oberseitig angeordneten Gate-Elektrode, die von dem Halbleitermaterial durch ein Gate-Dielektrikum getrennt ist, gesteuert wird. Der Kanalbereich endet am pn-Übergang zwischen den dotierten Wannen. Dort beginnt die Driftstrecke, die um die dotierte Wanne des zweiten Leitfähigkeitstyps herum bis zu einem für Drain vorgesehenen Kontaktbereich führt, der höher als die dotierte Wanne des ersten Leitfähigkeitstyps für den ersten Leitfähigkeitstyp dotiert ist. Die dotierte Wanne des zweiten Leitfähigkeitstyps kann durch eine weitere Implantation desselben zweiten Leitfähigkeitstyps in die Tiefe erweitert sein, so dass die Driftstrecke stärker vertikal ausgerichtete Anteile besitzt und hierdurch verlängert ist.
Bei Ausführungsbeispielen ist die Anordnung von Gate, Source und Drain achsensymmetrisch oder spiegelsymmetrisch zu einer senkrecht zu der Oberseite des Bauelementes durch die Gate- Elektrode verlaufenden Symmetrieachse beziehungsweise Symmetrieebene.
Bei einem weiteren Ausführungsbeispiel ist die dotierte Wanne des ersten Leitfähigkeitstyps von einer dotierten Wanne des zweiten Leitfähigkeitstyps, die im Folgenden zur Unterschei- düng von den übrigen Wannen als Isolationswanne bezeichnet wird, eingefasst und dadurch von dem Rest des Substrates getrennt. Im Fall eines Hochvolt-PMOS-Transistors ist die den Bodybereich und den Kanalbereich bildende innerste Wanne n- leitend dotiert, die die Driftstrecke enthaltende weitere dotierte Wanne p-leitend dotiert und die Isolationswanne n- leitend dotiert, und das Substrat kann zum Beispiel eine p- leitende Grunddotierung aufweisen. Das Substrat kann bei diesem Ausführungsbeispiel insbesondere durch einen Halbleiterkörper oder ein Basissubstrat gebildet sein, auf den eine Halbleiterschicht epitaktisch aufgewachsen ist. Das Aufwachsen einer Halbleiterschicht kann vorteilhaft sein, um den Prozess der Herstellung der Isolationswanne zu verein- fachen. Für die Isolationswanne kann oberseitig ebenfalls ein Kontaktbereich vorgesehen sein, so dass die Isolationswanne auf ein vorgesehenes elektrisches Potenzial gelegt werden kann .
Die verschiedenen Kontaktbereiche können voneinander durch Isolationsbereiche an der Oberseite des Substrates getrennt sein. Über der Driftstrecke kann insbesondere eine von dem Halbleitermaterial elektrisch isolierte Feldplatte angeordnet sein. Die dotierte Wanne, in der der Kontaktbereich für Source eingebettet ist, kann mit einem hoch dotierten
Kontaktbereich als Body-Anschluss versehen sein. Es können Implantationen vorgenommen werden, mit denen die dotierten Wannen auf unterschiedliche Weise optimiert werden können.
Bei dem Verfahren zur Herstellung eines Hochvolt-Transistors werden Implantationen von Dotierstoff vorgenommen, mit denen an einer Oberseite eines Halbleiterbauelementes eine dotierte Wanne eines zu einem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps innerhalb einer weiteren dotierten Wanne des ersten Leitfähigkeitstyps ausgebildet wird. In der dotierten Wanne des zweiten Leitfähigkeitstyps wird ein für Source vorgesehener Kontaktbereich des ersten Leitfähigkeitstyps hergestellt. In der dotierten Wanne des ersten Leitfähigkeitstyps wird durch eine stärkere Dotierung ein für Drain vorgesehener Kontaktbereich des ersten Leitfähigkeitstyps hergestellt. Über einem Anteil der dotierten Wanne, der auf einer dem für Drain vorgesehenen Kontaktbereich gegenüberliegenden Seite des für Source vorgesehenen Kontaktbereiches vorhanden ist, werden ein Gate- Dielektrikum und darauf eine Gate-Elektrode angeordnet. Unterhalb der Gate-Elektrode wird eine Grenzfläche der dotierten Wanne des zweiten Leitfähigkeitstyps zu dem Halbleitermaterial des ersten Leitfähigkeitstyps so angeordnet, dass von der Grenzfläche eine durchgehende Verbindung innerhalb von Halbleitermaterial des ersten Leitfähigkeitstyps zu dem für Drain vorgesehenen Kontaktbereich besteht. Dort ist die Driftstrecke des Hochvolt-Transistors vorgesehen.
Bei einer Ausgestaltung des Verfahrens wird eine Isolationswanne hergestellt, indem eine Implantation an einer Oberseite des Substrates erfolgt und dann auf diese Oberseite eine Schicht aus Halbleitermaterial epitaktisch aufgewachsen wird, mit der die implantierte Isolationswanne vergraben wird.
Es folgt eine genauere Beschreibung von Beispielen des Hochvolt-Transistors und zugehöriger Herstellungsverfahren anhand der beigefügten Figuren.
Die Figur 1 zeigt ein Ausführungsbeispiel eines Hochvolt- Transistors mit vergrabener Driftstrecke im Querschnitt.
Die Figur 2 zeigt einen Hochvolt-Transistor, der mit dem erfindungsgemäßen Herstellungsverfahren zusammen mit dem erfindungsgemäßen Hochvolt-Transistor in demselben Substrat hergestellt werden kann, im Querschnitt.
Die Figur 1 zeigt ein Ausführungsbeispiel des Hochvolt-Transistors im Querschnitt. Die Struktur zumindest des Source, Drain und Gate umfassenden Zentrums des Bauelementes ist vorzugsweise achsensymmetrisch bezüglich der in der Figur 1 eingezeichneten Symmetrieachse S; die zentrale Struktur des Bauelementes wird im Fall einer Achsensymmetrie bei einer Drehung um 180° um die Symmetrieachse S in sich überführt. In einem Substrat 21 aus Halbleitermaterial, das zum Beispiel mit einer Grunddotierung eines ersten Leitfähigkeitstyps versehen sein kann, befinden sich ein erster Implantationsbereich 1 und ein zweiter Implantationsbereich 2 eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. Diese Implantationsbereiche 1, 2 sind unterhalb der Oberseite des Substrates 21 im Halbleitermaterial vergraben. Eine Verbindung zwischen diesen Implantationsbereichen 1, 2 und der Oberseite des Substrates 21 kann durch einen dritten Implantationsbereich 3 gebildet sein, so dass die Implantationsbereiche 1, 2, 3 extern elektrisch angeschlossen werden können. Die Implantationsbereiche 1, 2, 3 fassen einen vierten Implantationsbereich 4 ein, der die dotierte Wanne des ersten Leitfähigkeitstyps bildet. Ein fünfter Implantationsbereich 5 und ein sechster Implantationsbereich 6 bilden die dotierte Wanne des zweiten Leitfähigkeitstyps für den Body-Bereich und den Kanalbereich.
Es sind ein erster Kontaktbereich 7 in dem dritten Implantationsbereich 3, ein zweiter Kontaktbereich 8 in dem vierten Implantationsbereich 4 und ein dritter Kontaktbereich 9 und ein vierter Kontaktbereich 10 in dem sechsten Implantationsbereich 6 vorhanden. Der erste Kontaktbereich 7 und der dritte Kontaktbereich 9 sind für den zweiten Leitfähigkeitstyp höher dotiert als der dritte Implantationsbereich 3 beziehungsweise der sechste Implantationsbereich 6. Der erste Kontaktbereich 7 ist als Anschluss für den dritten Implantationsbereich 3 vorgesehen. Der dritte Kontaktbereich 9 ist als Body-Anschluss für den sechsten Implantationsbereich 6 vorgesehen. Der zweite Kontaktbereich 8 und der vierte Kontaktbereich 10 sind für den ersten Leitfähigkeitstyp höher dotiert als der vierte Implantationsbereich 4. Der zweite Kontaktbereich 8 ist als Drain-Anschluss vorgesehen, und der vierte Kontaktbereich 10 ist als Source-Bereich vorgesehen.
Seitlich zu den Kontaktbereichen 7, 8, 9, 10 befinden sich auf der Oberseite des Halbleitermateriales ein erster Isolationsbereich 11, ein zweiter Isolationsbereich 12 und ein dritter Isolationsbereich 13. Die Isolationsbereiche 11, 12, 13 können durch ein Feldoxid oder auch durch flache Grabenisolationen gebildet sein.
Eine Gate-Elektrode 14 ist über einem Gate-Dielektrikum 15 auf der Oberseite des Halbleiterbauelementes so angeordnet, dass das durch die Symmetrieachse S gebildete Symmetriezentrum des Transistors durch die Gate-Elektrode 14 verläuft. Die Gate-Elektrode 14 befindet sich über einem Kanalbereich 16 in dem als Body fungierenden sechsten Implantationsbereich 6. Die Driftstrecke 17 befindet sich in dem vierten Implanta- tionsbereich 4 und reicht von dem von Source abgewandten Ende des Kanalbereiches 16 bis zu dem zweiten Kontaktbereich 8, der den Drain-Anschluss bildet. Die Driftstrecke 17 ist um den fünften Implantationsbereich 5 und den sechsten Implantationsbereich 6 herum geführt. Durch den fünften und sechsten Implantationsbereich 5, 6 ist die Driftstrecke 17 tief in das Substrat hinein verlagert und dadurch verlängert. Auf Grund der vertikalen Anteile der Driftstrecke 17 ist eine kompaktere Abmessung des Transistors in lateraler Richtung möglich, ohne dass die Driftstrecke gegenüber herkömmlichen Bauelemen- ten verkürzt werden müsste. Die elektrischen Bedingungen in der Driftstrecke 17 können bei einem weiteren Ausführungsbeispiel durch eine auf dem dritten Isolationsbereich 13 angeordnete elektrisch leitende Feldplatte 22 verbessert werden. Die Feldplatte 22 kann hierzu insbesondere elektrisch leitend mit dem Drain-Anschluss verbunden sein.
Die Implantation des zweiten Implantationsbereiches 2 kann zum Beispiel mit einer Maske erfolgen, die streifenförmige Öffnungen aufweist. Die Längsrichtung der streifenförmigen Öffnungen ist senkrecht zu der Ebene des Querschnitts der Figur 1. Typische Abmessungen der Bereiche der Implantation sind in der Figur 1 mit einer ersten Breite 18 eines Implan- tationsfensters unter dem Drain und einer zweiten Breite 19 eines Implantationsfensters unter der Gate-Elektrode eingezeichnet. Eine derartige Implantation ermöglicht es, den zweiten Implantationsbereich 2 mit gewölbten oberen und unteren Grenzflächen auszubilden, so dass der vierte Implantationsbereich 4 nach unten nicht eben begrenzt ist. Die in dem vierten Implantationsbereich 4 vorhandene Driftstrecke 17 kann auf diese Weise optimiert werden und dabei insbesondere gemäß der in dem Querschnitt der Figur 1 als Beispiel dargestellten typischen Form der Grenzfläche zwischen dem zweiten Implantationsbereich 2 und dem vierten Implantationsbereich 4 eine leicht zum Drain hin gekrümmte Bahn für die Ladungsträger bilden. Entsprechendes gilt für die Ausgestaltung des fünften Implantationsbereiches 5, der durch eine Implantation mit der Abmessung der dritten Breite 20 des betreffenden Implantationsfensters hergestellt wird und durch die geeignete Wahl der dritten Breite 20 in der Form und im Dotierstoffprofil optimiert werden kann. Der fünfte Implantationsbereich 5 vertieft die durch den sechsten Implantationsbereich 6 gebildete Wanne des Body-Bereiches, so dass die Driftstrecke 17 tiefer in das Substrat 21 verlagert wird. Zur Herstellung des Hochvolt-Transistors können zum Beispiel die Implantationsschritte in der folgenden Weise vorgenommen werden. Die Implantationen erfolgen jeweils von einer Oberseite des Substrates. Ein erster Implantationsbereich 1, der als Isolationswanne vorgesehen ist, wird durch Implantation eines Dotierstoffes, zum Beispiel Antimon, als vergrabene Schicht hergestellt. Der erste Implantationsbereich 1 wird durch einen zweiten Implantationsbereich 2 erweitert, was zum Beispiel durch Implantation von Phosphor geschehen kann. Mit beiden Implantationen werden n-leitende Wannen ausgebildet. Statt diese Implantationsbereiche 1, 2 mittels einer tiefen Implantation in einem Abstand zu der Oberseite des Substrates auszubilden, können zunächst flache Wannen an der Oberseite eines Halbleiterkörpers oder Basissubstrates implantiert werden. Diese Wannen werden dann vergraben, indem auf die
Oberseite des Basissubstrates eine Halbleiterschicht epitaktisch aufgewachsen wird, so dass anschließend der erste Implantationsbereich 1 und der zweite Implantationsbereich 2 im Abstand zu der Oberseite der Epitaxieschicht vergraben sind. In dieser Ausführungsform des Verfahrens kann gegebenenfalls eine weitere Implantation durch Maskenöffnungen, zum Beispiel mit der ersten Breite 18 und der zweiten Breite 19 der Implantationsfenster gemäß der Figur 1, erfolgen, womit das zunächst in ebenen Schichten homogene Dotierstoffprofil des zweiten Implantationsbereiches 2 im Hinblick auf die Optimierung der Driftstrecke 17 modifiziert wird.
Danach erfolgt eine tiefe Implantation für den entgegengesetzten Leitfähigkeitstyp, in diesem Beispiel p-Leitung, zur Ausbildung des vierten Implantationsbereiches 4. Eine tiefe
Implantation für den Leitfähigkeitstyp des ersten und zweiten Implantationsbereiches 1, 2 wird in einem beispielsweise rahmenförmigen Bereich eingebracht, so dass der dritte Implantationsbereich 3 gebildet wird. In einem thermischen Prozessschritt erfolgt dann eine Diffusion und Aktivierung des implantierten Dotierstoffes.
Danach wird der fünfte Implantationsbereich 5 hergestellt mittels einer Implantation durch ein Implantationsfenster, das typisch die in der Figur 1 eingezeichnete Breite 20 besitzt. In einem thermischen Prozessschritt erfolgt dann eine Diffusion und Aktivierung des eingebrachten Dotierstoffes. Dann wird der sechste Implantationsbereich 6 hergestellt, und in einem weiteren thermischen Prozessschritt erfolgt eine Diffusion und Aktivierung des hierbei eingebrachten Dotierstoffes. Da bei dem thermischen Prozessschritt, der auf die Implantation des sechsten Implantationsbereiches 6 folgt, der fünfte Implantationsbereich 5 bereits hergestellt ist und ein eigenes thermisches Budget erhalten hat, ist das gesamte thermische Budget des fünften Implantationsbereiches 5 größer als das thermische Budget, dem der sechste Implantationsbereich 6 ausgesetzt wird. Daraus ergibt sich, dass der Dotierstoff des fünften Implantationsbereiches 5 wie in der Figur 1 gezeigt tiefer in das Substrat diffundiert als der Dotierstoff des sechsten Implantationsbereiches 6.
Weiterer Dotierstoff wird eingebracht, um die höher dotierten Kontaktbereiche 7, 8, 9, 10 entsprechend dem vorgesehenen Leitfähigkeitstyp herzustellen. Weitere Prozessschritte schließen sich in der von der Herstellung von Hochvolt-Transistoren an sich bekannten Weise an. Der zweite Implantationsbereich 2 kann mit weiteren Implantationen für denselben Leitfähigkeitstyp modifiziert werden, typisch mit den eingezeichneten Breiten 18, 19 der Implantationsfenster, die vorzugsweise durch streifenförmige, senkrecht zu der Zeichenebene der Figur 1 verlaufende Öffnungen einer Implantationsmaske gebildet werden.
Die Figur 2 zeigt einen an sich bekannten Hochvolt-Transis- tor, der zusammen mit dem erfindungsgemäßen Hochvolt-Transistor in demselben Substrat integriert werden kann, wobei gemeinsame Implantationsschritte die Herstellung vereinfachen. Bei dem Hochvolt-Transistor der Figur 2 ist vorzugsweise eine Achsensymmetrie bezüglich einer Symmetrieachse S' vorhanden, die zentral durch Drain verläuft. Eine Isolationswanne ist wie bei dem Hochvolt-Transistor der Figur 1 durch den ersten Implantationsbereich 1, den zweiten Implantationsbereich 2 und den dritten Implantationsbereich 3 gebildet. Der vierte Implantationsbereich 4 bildet eine Wanne des entgegengesetz- ten ersten Leitfähigkeitstyps.
Im Unterschied zu dem Hochvolt-Transistor der Figur 1 befindet sich bei dem dazu komplementären Hochvolt-Transistor der Figur 2 die Driftstrecke 37 in einer Drift-Wanne 23 des zwei- ten Leitfähigkeitstyps. Die Drift-Wanne 23 kann zusammen mit dem fünften Implantationsbereich 5 des Hochvolt-Transistors der Figur 1 hergestellt werden. Der Dotierstoff, der mit der gemeinsamen Implantation des fünften Implantationsbereichs 5 und der Drift-Wanne 23 eingebracht wird, erhält bei beiden Hochvolt-Transistoren dasselbe thermische Budget. Da der fünfte Implantationsbereich 5 vorzugsweise in dem dritten Implantationsfenster der Breite 20 hergestellt wird, während die Drift-Wanne 23 des komplementären Hochvolt-Transistors als flächig ausgedehnte Schicht implantiert wird, diffundiert der Dotierstoff des fünften Implantationsbereiches 5 stärker lateral, so dass der fünfte Implantationsbereich 5 nach der Diffusion nicht so tief in das Substrat hinein reicht wie die Drift-Wanne 23. Die Gate-Elektrode 24 und das Gate-Dielektrikum 25 sind über einem Kanalbereich 26 angeordnet. Für den Kanalbereich 26 ist ein Body-Bereich vorgesehen, der in dem dargestellten Beispiel durch eine tiefe Body-Wanne 35 und eine flache Body- Wanne 36 des ersten Leitfähigkeitstyps gebildet ist. Ein erster Kontaktbereich 27 ist für die Isolationswanne, ein zweiter Kontaktbereich 28 für Drain, ein dritter Kontaktbereich 29 für den Body-Bereich und ein vierter Kontaktbereich 30 für Source vorgesehen. Seitlich zu den Kontaktbereichen befinden sich ein erster Isolationsbereich 31, ein zweiter Isolationsbereich 32, ein dritter Isolationsbereich 33 und ein vierter Isolationsbereich 34 auf der Oberseite des Halbleitermateriales . Eine Feldplatte 38 kann über der Driftstrecke 37 angeordnet sein und ist dann vorzugsweise mit der Gate-Elektrode 24 elektrisch leitend verbunden.
Bezugszeichenliste
1 erster Implantationsbereich
2 zweiter Implantationsbereich 3 dritter Implantationsbereich
4 vierter Implantationsbereich
5 fünfter Implantationsbereich
6 sechster Implantationsbereich
7 erster Kontaktbereich 8 zweiter Kontaktbereich
9 dritter Kontaktbereich
10 vierter Kontaktbereich
11 erster Isolationsbereich
12 zweiter Isolationsbereich 13 dritter Isolationsbereich
14 Gate-Elektrode
15 Gate-Dielektrikum
16 Kanalbereich
17 Driftstrecke 18 erste Breite eines Implantationsfensters
19 zweite Breite eines Implantationsfensters
20 dritte Breite eines Implantationsfensters
21 Substrat
22 Feldplatte 23 Drift-Wanne
24 Gate-Elektrode
25 Gate-Dielektrikum
26 Kanalbereich
27 erster Kontaktbereich 28 zweiter Kontaktbereich
29 dritter Kontaktbereich
30 vierter Kontaktbereich
31 erster Isolationsbereich 32 zweiter Isolationsbereich
33 dritter Isolationsbereich
34 vierter Isolationsbereich
35 tiefe Body-Wanne
36 flache Body-Wanne
37 Driftstrecke
38 Feldplatte
S Symmetrieachse S ' Symmetrieachse

Claims

Patentansprüche
1. Hochvolt-Transistor mit
- Source, Gate und Drain an einer Oberseite eines Halbleiterbauelementes, wobei
- für Source und Drain im Abstand zueinander angeordnete Kontaktbereiche (8, 10) vorgesehen sind, die für einen ersten Leitfähigkeitstyp dotiert sind,
- der für Source vorgesehene Kontaktbereich (10) in einer dotierten Wanne (5, 6) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps angeordnet ist,
- einer von dem Halbleitermaterial durch ein Gate-Dielektrikum (15) getrennte Gate-Elektrode (14) über einem angrenzend an den für Source vorgesehenen Kontaktbereich in der dotierten Wanne vorgesehenen Kanalbereich (16) angeordnet ist,
- der für Source vorgesehene Kontaktbereich zwischen dem Kanalbereich und dem für Drain vorgesehenen Kontakt- bereich (8) angeordnet ist und
- die dotierte Wanne unterhalb der Gate-Elektrode eine Grenzfläche zu Halbleitermaterial des ersten Leitfähigkeitstyps aufweist, von der eine unter der dotierten Wanne verlaufende durchgehende Verbindung innerhalb von Halbleitermaterial des ersten Leitfähigkeitstyps zu dem für Drain vorgesehenen Kontaktbereich besteht, womit eine Driftstrecke (17) gebildet ist.
2. Hochvolt-Transistor nach Anspruch 1, bei dem - die dotierte Wanne (5, 6) in einer weiteren dotierten Wanne (4) angeordnet ist, — die weitere dotierte Wanne (4) für den ersten Leitfähigkeitstyp dotiert ist und
— die Driftstrecke (17) in der weiteren dotierten Wanne (4) gebildet ist.
3. Hochvolt-Transistor nach Anspruch 2, bei dem die weitere dotierte Wanne (4) mit Ausnahme der Oberseite des Halbleiterbauelementes vollständig von Halbleitermaterial des zweiten Leitfähigkeitstyps umgeben ist.
4. Hochvolt-Transistor nach einem der Ansprüche 1 bis 3, bei dem der erste Leitfähigkeitstyp p-Leitung und der zweite Leitfähigkeitstyp n-Leitung ist.
5. Hochvolt-Transistor nach einem der Ansprüche 1 bis 4, bei dem zwischen Source und Drain ein Isolationsbereich (13) an der Oberseite des Halbleiterbauelementes angeordnet ist und auf dem Isolationsbereich (13) über der dotierten Wanne (5, 6) eine elektrisch leitfähige Feldplatte (22) angeordnet ist.
6. Hochvolt-Transistor nach einem der Ansprüche 1 bis 5, bei dem
Source, Gate und Drain bezüglich einer senkrecht zu der Oberseite des Halbleiterbauelementes verlaufenden Geraden oder Ebene achsensymmetrisch beziehungsweise spiegel- symmetrisch angeordnet sind.
7. Hochvolt-Transistor nach einem der Ansprüche 1 bis 6, bei dem das Halbleiterbauelement einen weiteren Hochvolt- Transistor mit einem Kanalbereich (26) in einer dotierten Body-Wanne (35, 36) des ersten Leitfähigkeitstyps und mit einer Driftstrecke (37) in einer dotierten Drift-Wanne (23) des zweiten Leitfähigkeitstyps umfasst.
8. Verfahren zur Herstellung eines Hochvolt-Transistors, bei dem
- Implantationen von Dotierstoff vorgenommen werden, mit denen an einer Oberseite eines Halbleiterbauelementes eine dotierte Wanne (5, 6) eines zu einem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps innerhalb einer weiteren dotierten Wanne (4) des ersten Leitfähigkeitstyps ausgebildet wird, — in der dotierten Wanne (5, 6) durch eine stärkere
Dotierung ein für Source vorgesehener Kontaktbereich (10) hergestellt wird,
- in der weiteren dotierten Wanne (4) durch eine stärkere Dotierung ein für Drain vorgesehener Kontaktbereich (8) hergestellt wird,
- über einem Anteil der dotierten Wanne, der auf einer dem für Drain vorgesehenen Kontaktbereich gegenüberliegenden Seite des für Source vorgesehenen Kontaktbereiches vorhanden ist, ein Gate-Dielektrikum (15) und darauf eine Gate-Elektrode (14) angeordnet werden und
- unterhalb der Gate-Elektrode eine Grenzfläche der dotierten Wanne zu dem Halbleitermaterial des ersten Leitfähigkeitstyps so angeordnet wird, dass von der Grenzfläche eine durchgehende Verbindung innerhalb von Halbleiter- material des ersten Leitfähigkeitstyps zu dem für Drain vorgesehenen Kontaktbereich besteht.
9. Verfahren nach Anspruch 8, bei dem in einem Substrat (21) aus Halbleitermaterial eine dotierte Isolationswanne (1, 2) des zweiten Leitfähigkeitstyps in einem Abstand zu einer Oberseite des Substrates hergestellt wird und ein von der Isolationswanne bis zu der Oberseite reichender dotierter Bereich (3) des zweiten Leitfähigkeitstyps und die weitere dotierte Wanne (4) des ersten Leitfähigkeitstyps derart implantiert werden, dass die weitere dotierte Wanne von der Isolationswanne und dem dotierten Bereich eingefasst wird.
10. Verfahren nach Anspruch 9, bei dem die Isolationswanne (1, 2) hergestellt wird, indem eine Wanne an einer Oberseite des Substrates implantiert wird und dann auf diese Oberseite eine Schicht aus Halbleitermaterial epitaktisch aufgewachsen wird, mit der die implantierte Wanne vergraben wird.
11. Verfahren nach Anspruch 9, bei dem die Isolationswanne (1, 2) mit einer streifenförmigen Implantation einer ersten Breite (18) eines Implantationsfensters und einer zweiten Breite (19) eines Implantationsfensters hergestellt wird und dadurch die weitere dotierte Wanne (4) in einem für eine
Driftstrecke (17) vorgesehenen Bereich mit einer zu der Isolationswanne gewölbten Grenzfläche versehen wird.
12. Verfahren nach einem der Ansprüche 9 bis 11, bei dem Source, Gate und Drain bezüglich einer senkrecht zu der
Oberseite des Halbleiterbauelementes verlaufenden Geraden oder Ebene achsensymmetrisch beziehungsweise spiegelsymmetrisch angeordnet werden.
13. Verfahren nach einem der Ansprüche 9 bis 12, bei dem die dotierte Wanne (5, 6) n-leitend dotiert wird und die weitere dotierte Wanne (4) p-leitend dotiert wird.
14. Verfahren nach einem der Ansprüche 9 bis 13, bei dem die dotierte Wanne (5, 6) hergestellt wird, indem
- eine Implantation von Dotierstoff für den zweiten Leitfähigkeitstyp vorgenommen wird,
— ein thermischer Prozessschritt zur Diffusion und Aktivierung des Dotierstoffes erfolgt,
— eine weitere Implantation von Dotierstoff für den zweiten Leitfähigkeitstyp vorgenommen wird und
- ein weiterer thermischer Prozessschritt zur Diffusion und Aktivierung des Dotierstoffes erfolgt, so dass — die beiden Implantationen unterschiedliche thermische Budgets erhalten.
15. Verfahren nach Anspruch 14, bei dem in dem Halbleiterbauelement ein weiterer Hochvolt- Transistor mit einem Kanalbereich (26) in einer dotierten Body-Wanne (35, 36) des ersten Leitfähigkeitstyps und mit einer Driftstrecke (37) in einer dotierten Drift-Wanne (23) des zweiten Leitfähigkeitstyps hergestellt wird und die Drift-Wanne zusammen mit der ersten Implantation der dotierten Wanne (5) hergestellt wird und dasselbe thermische Budget erhält.
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