DE112015001756B4 - Halbleitervorrichtung mit isoliertem Gate und Verfahren zur Herstellung der Halbleitervorrichtung mit isoliertem Gate - Google Patents
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Abstract
Halbleitervorrichtung mit isoliertem Gate (10) umfassend:ein Halbleitersubstrat (12);eine Vorderseitenelektrode (14) auf einer vorderen Oberfläche des Halbleitersubstrats (12); undeine Rückseitenelektrode (18) auf einer Rückseitenoberfläche des Halbleitersubstrats (12),wobeidie Halbleitervorrichtung mit isoliertem Gate (10) konfiguriert ist, um einen leitenden Pfad zwischen der Vorderseitenelektrode (14) und der Rückseitenelektrode (18) zu schalten, unddas Halbleitersubstrat (12) umfasst:ein erstes Gebiet (22) ersten Leitfähigkeitstyps in Kontakt mit der Vorderseitenelektrode (14);ein zweites Gebiet (23) zweiten Leitfähigkeitstyps in Kontakt mit der Vorderseitenelektrode (14) und dem ersten Gebiet (22);ein drittes Gebiet (28) ersten Leitfähigkeitstyps, das durch das zweite Gebiet (23) von dem ersten Gebiet (22) getrennt ist;eine Vielzahl an Gate-Gräben (34) in der Vorderseitenoberfläche, die das zweite Gebiet (23) durchdringen, um das dritte Gebiet (28) zu erreichen;eine Vielzahl vierter Gebiete (32) zweiten Leitfähigkeitstyps, die auf der Bodenoberfläche des entsprechenden Gate-Grabens (34) freiliegen;eine Vielzahl an ersten umlaufenden Gräben (54a) und eine Vielzahl an zweiten umlaufenden Gräben (54b), die in der vorderen Oberfläche in einem Bereich ausserhalb des zweiten Gebietes (23) angeordnet sind, wobei die ersten umlaufenden Gräben (54a) und die zweiten umlaufenden Gräben (54b) sich wiederholend und abwechselnd in dem Bereich außerhalb des zweiten Gebiets (23) angeordnet sind, und die zweiten umlaufenden Gräben (54b) eine Tiefe aufweisen, die größer ist als die Tiefe der ersten umlaufenden Gräben (54a);fünfte Gebiete (56a) zweiten Leitfähigkeitstyps, die alle auf einer Bodenoberfläche des entsprechenden ersten umlaufenden Grabens (54a) freiliegen;sechste Gebiete (56b) zweiten Leitfähigkeitstyps, die alle auf einer Bodenoberfläche des entsprechenden zweiten umlaufenden Grabens (54b) freiliegen, Vorderseitenendabschnitte der sechsten Gebiete (56b), die in Bezug auf Rückseitenendabschnitte der fünften Gebiete (56a) auf einer Rückseite angeordnet sind; undein siebtes Gebiet (28) ersten Leitfähigkeitstyps, das mit dem dritten Gebiet (28) verbunden ist und die fünften Gebiete (56a) von den sechsten Gebieten (56b) trennt.
Description
- Technisches Gebiet
- Die vorliegenden Lehren beziehen sich auf eine Halbleitervorrichtung mit isoliertem Gate und ein Verfahren zur Herstellung der Halbleitervorrichtung mit isoliertem Gate.
- Stand der Technik
- Die japanische Patentanmeldungsveröffentlichung
JP 2008-135 522 A -
US 2012/0 043 602 A1 -
US 2008/0 087 951 A1 - Zusammenfassung der Erfindung
- Technisches Problem
- Bei der isolierten Gate-Halbleitervorrichtung aus Patentliteratur 1 breitet sich die Verarmungsschicht in dem Elementgebiet nahezu zur gleichen Zeit von den Elementabschnittsbodenoberflächenumlaufenden Gebieten entsprechend aus. In einem Abschnitt des Drift-Gebiets zwischen den beiden Elementabschnittsbodenoberflächenumlaufenden Gebieten, kommt die Verarmung von beiden Seiten und daher wird der Abschnitt des Drift-Gebiets leicht verarmt. Wenn sich im Gegensatz dazu in dem außenumlaufenden Gebiet eine Verarmungsschicht, die sich von dem Elementgebiet ausbreitet, das erste außenumlaufenden Abschnitt bodenoberflächenumlaufendes Gebiet in dem außenumlaufenden Gebiet erreicht (das zu dem Elementgebiet nahest gelegene außenumlaufenden Abschnitt bodenoberflächenumlaufende Gebiet), erstreckt sich die Verarmungsschicht zu dem zweiten außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebiet von dem ersten außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebiet (das zweite außenumlaufenden Abschnitt bodenoberflächenumlaufende Gebiet des Elementgebiets). Wenn die Verarmungsschicht das zweite außenumlaufende Abschnitt bodenoberflächenumlaufendes Gebiet erreicht, erstreckt sich die Verarmungsschicht von dem zweiten außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebiet hin zu dem dritten außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebiet. Die Verarmungsschicht weitet sich daher nacheinander durch jedes der außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebiete aus. In einem Abschnitt des Drift-Gebiets, der zwischen zwei außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebieten angeordnet ist, breitet sich die Verarmung daher nur von einer Seite aus. Um das außenumlaufende Gebiet daher ausreichend zu verarmen ist es daher wünschenswert den Abstand zwischen dem außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebieten enger zu machen. Falls jedoch der Abstand zwischen den außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebiete enger gemacht wird, kann der Fall eintreten, bei dem die außenumlaufenden Abschnitt bodenoberflächenumlaufenden Gebiete wegen Fehlern im Herstellungsprozess gegenseitig verbunden sind, und daher ein Problem wegen dem Nicht-Erreichen der notwendigen Sperrspannung auftritt.
- Lösung zu dem technischen Problem
- Eine hier offenbarte Halbleitervorrichtung mit isoliertem Gate umfasst: ein Halbleitersubstrat; eine Vorderseitenelektrode auf einer vorderen Oberfläche des Halbleitersubstrats; und eine Rückseitenelektrode auf einer hinteren Oberfläche des Halbleitersubstrats. Die Halbleitervorrichtung mit isoliertem Gate ist konfiguriert um einen Leitungspfad zwischen der Vorderseitenelektrode und der Rückseitenelektrode zu schalten. Das Halbleitersubstrat umfasst: ein erstes Gebiet eines ersten Leitfähigkeitstyps in Kontakt mit der Vorderseitenelektrode; ein zweites Gebiet eines zweiten Leitfähigkeitstyps in Kontakt mit der Vorderseitenelektrode und dem ersten Gebiet; ein drittes Gebiet des ersten Leitfähigkeitstyps das von dem ersten Gebiet durch das zweite Gebiet getrennt ist; eine Vielzahl an Gate-Gräben in der vorderen Oberfläche die das zweite Gebiet durchdringen um das dritte Gebiet zu erreichen; eine Vielzahl an vierten Gebieten zweiten Leitfähigkeitstyps die auf der Bodenoberfläche des entsprechenden Gate-Grabens freiliegen; ein erster umlaufender Graben angeordnet in der vorderen Oberfläche in einem Bereich außerhalb des zweiten Gebiets; ein zweiter umlaufender Graben in der vorderen Oberfläche in einem Bereich außerhalb des zweiten Gebiets und mit einer größeren Tiefe als der Tiefe des ersten umlaufenden Grabens; ein fünftes Gebiet zweiten Leitfähigkeitstyps das auf einer Bodenoberfläche des ersten umlaufenden Grabens freiliegt; ein sechstes Gebiet zweiten Leitfähigkeitstyps das auf einer Bodenoberfläche des zweiten umlaufenden Grabens freiliegt, ein Vorderseitenendabschnitt des sechsten Gebiets ist in Bezug auf einen Rückseitenendabschnitt des fünften Gebiets auf einer Rückseite angeordnet; und ein siebtes Gebiet ersten Leitfähigkeitstyps das mit dem dritten Gebiet verbunden ist und das fünfte Gebiet von dem sechsten Gebiet trennt.
- Insbesondere kann der zweite umlaufende Graben auf einer außenumlaufenden Seite des ersten umlaufenden Grabens angeordnet sein (eine Seite die weiter von dem zweiten Gebiet entfernt ist), oder kann auch auf einer inneren umlaufenden Seite des ersten umlaufenden Grabens angeordnet sein (einer Seite die näher an dem zweiten Gebiet liegt). Der erste Leitfähigkeitstyp kann einer eines n-Typs und p-Typs sein, und der zweite Leitfähigkeitstyp ist der andere des n-Typs und p-Typs.
- In dieser isolierten Gate-Halbleitervorrichtung wird die Ausbreitung der Verarmungsschicht in dem Bereich außerhalb des zweiten Gebiets durch das fünfte Gebiet das auf der Bodenoberfläche des ersten umlaufenden Grabens freiliegt und des sechsten Gebiets das auf der Bodenoberfläche des zweiten umlaufenden Grabens freiliegt gefördert. In dieser isolierten Gate-Halbleitervorrichtung ist der Vorderseitenendabschnitt des sechsten Gebiets in Bezug auf den Rückseitenendabschnitt des fünften Gebiets auf der Rückseite angeordnet. Mit anderen Worten unterscheiden sich die fünften und sechsten Gebiete bezüglich ihrer Positionen in einer Tiefenrichtung (z.B. einer Dickenrichtung des Halbleitersubstrats). Falls daher Herstellungsfehler eine Fehlanordnung der relativen Positionen der fünften und sechsten Gebiete in einer Ebenenrichtung des Halbleitersubstrats verursachen (z.B. in eine Richtung entlang der vorderen Oberfläche des Halbleitersubstrats), kann die Verbindung der fünften und sechsten Gebiete miteinander verhindert werden.
- Figurenliste
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1 zeigt eine Draufsicht einer Halbleitervorrichtung10 ; -
2 zeigt eine vertikale Querschnittsansicht entlang einer Linie II-II in1 ; -
3 zeigt ein Erklärungsdiagramm eines Herstellungsschrittes einer Halbleitervorrichtung10 ; -
4 zeigt ein Erklärungsdiagramm eines Halbleiterschrittes einer Halbleitervorrichtung10 ; -
5 zeigt ein Erklärungsdiagramm eines Herstellungsschrittes einer Halbleitervorrichtung10 ; -
6 zeigt ein Erklärungsdiagramm eines Herstellungsschrittes einer Halbleitervorrichtung10 ; -
7 zeigt ein Erklärungsdiagramm eines Halbleiterschrittes der Halbleitervorrichtung10 ; -
8 zeigt eine vertikale Querschnittsansicht entsprechend2 für den Fall bei dem ein zweiter außenumlaufender Graben54b relativ zu einem ersten außenumlaufenden Graben54a fehlangeordnet ist; -
9 zeigt eine vertikale Querschnittsansicht entsprechend2 einer Halbleitervorrichtung in einer ersten Variante; und -
10 ist eine vertikale Querschnittsansicht entsprechend2 einer Halbleitervorrichtung in einer zweiten Variante. - Beschreibung der Ausführungsformen
- Zum Anfang werden einige Eigenschaften der isolierten Gate-Halbleitervorrichtung in unten beschriebenen Ausführungsformen aufgeführt. Insbesondere hat jede unten genannte Eigenschaft einen unabhängigen Zweck.
- (Eigenschaft
1 ) Das fünfte Gebiet ist konfiguriert um teilweise das sechste Gebiet in einer Draufsicht des Halbleitersubstrats von einer Vorderseite mit dem sechsten Gebiet teilweise zu überlappen. Durch das Anordnen der fünften und sechsten Gebiete als solche ist es möglich diese enger zusammen anzuordnen. Dies ermöglicht die Sperrspannung der isolierten Gate-Halbleitervorrichtung weiter zu verbessern. Vielmehr sind die Herstellungsfehler in Positionen der fünften und sechsten Gebiete in Tiefenrichtung kleiner als die Herstellungsfehler in der Flächenrichtung. Selbst falls die fünften und sechsten Gebiete daher wie oben beschrieben angeordnet werden, kann eine Verbindung aufgrund von Herstellungsfehlern vermieden werden. - (Eigenschaft
2 ) Die Dicke des sechsten Gebiets ist dicker als die Dicke des fünften Gebiets. Gemäß dieser Konfiguration ist die Kurve einer Schnittstelle des sechsten Gebiets sanfter als die Kurve einer Schnittstelle des fünften Gebiets. Das sechste Gebiet erstreckt sich in Bezug auf das fünfte Gebiet zur Rückseite, und daher tritt leicht eine elektrische Feldkonzentration auf. Dadurch dass jedoch die Kurve der Schnittstelle des sechsten Gebiets sanft ausgebildet ist, kann die elektrische Feldkonzentration auf dem sechsten Gebiet abgeschwächt werden. - (Eigenschaft
3 ) Eine erste Art der zweiten Leitfähigkeitstypdotierstoffe sind in dem fünften Gebiet enthalten. Eine zweite Art der zweiten Leitfähigkeitstypdotierstoffe sind in dem sechsten Gebiet enthalten. Die zweite Art der zweiten Leitfähigkeitstypdotierstoffe hat einen Diffusionskoeffizienten in dem Halbleitersubstrat der größer ist als ein Diffusionskoeffizient der ersten Art der zweiten Leitfähigkeitstypdotierstoffe in dem Halbleitersubstrat. Gemäß dieser Konfiguration kann die Kurve der Schnittstelle des sechsten Gebiets sanft ausgebildet werden. - (Eigenschaft
4 ) Das Halbleitersubstrat wird aus SiC gebildet. Kohlenstoff und Bor sind in dem fünften und dem sechsten Gebiet enthalten. Die Kohlenstoffkonzentration in dem fünften Gebiet ist höher als die Kohlenstoffkonzentration in dem sechsten Gebiet. Gemäß dieser Konfiguration ist die Kurve der Schnittstelle des sechsten Gebiets sanft. - (Eigenschaft
5 ) Eine Vielzahl an ersten umlaufenden Gräben und eine Vielzahl an zweiten umlaufenden Gräben sind wiederholt und abwechselnd in dem Gebiet außerhalb des zweiten Gebiets bereitgestellt. - (Eigenschaft
6 ) Die Halbleitervorrichtung mit isoliertem Gate kann nach dem folgenden Verfahren hergestellt werden. Das Verfahren umfasst die Schritte: Ausbilden des ersten umlaufenden Grabens; Ausbilden des fünften Gebiets durch Implantieren der Dotierstoffe zweiten Leitfähigkeitstyps in die Bodenoberfläche des ersten umlaufenden Grabens; Ausbilden des zweiten umlaufenden Grabens; und Ausbilden des sechsten Gebiets durch Implantieren von Dotierstoffen zweiten Leitfähigkeitstyps in die Bodenoberfläche des zweiten umlaufenden Grabens. - (Eigenschaft
7 ) Einer der ersten und zweiten umlaufenden Gräben wird anfangs ausgebildet. Eines der fünften und sechsten Gebiete, die auf einer Bodenoberfläche des einen Grabens freiliegen, wird nach dem Bilden des einen Grabens ausgebildet. Nach dem Ausbilden des einen Gebiets, das auf der Bodenoberfläche des einen Grabens freiliegt, wird eine Isolationsschicht ausgebildet. Der andere der ersten und zweiten umlaufenden Gräben wird nach der Ausbildung der Isolationsschicht gebildet. Das andere der fünften und sechsten Gebiete die auf einer Bodenoberfläche des anderen Grabens freiliegen wird nach der Ausbildung des anderen Grabens gebildet. In dem anderen Graben wird nach dem Ausbilden des anderen Gebiets das auf der Bodenoberfläche des anderen Grabens freiliegt eine Isolationsschicht gebildet. Durch das Ausbilden des anderen Grabens nach der Ausbildung der Isolationsschicht in dem einen Graben ist es daher möglich Risse oder Ähnliches, die in einer Halbleiterschicht zwischen diesen Gräben (eine Trennung die die beiden Gräben trennt) auftreten, vermieden werden. - (Eigenschaft
8 ) Das Ausbilden des sechsten Gebiets wird vor der Ausbildung des fünften Gebiets durchgeführt. Bei der Ausbildung des sechsten Gebiets wird das Halbleitersubstrat nach der Implantation der Dotierstoffe zweiten Leitfähigkeitstyps in die Bodenoberfläche des zweiten umlaufenden Grabens ausgeheilt. Bei der Ausbildung des fünften Gebiets wird das Halbleitersubstrat nach der Implantation der Dotierstoffe zweiten Leitfähigkeitstyps in die Bodenoberfläche des ersten umlaufenden Grabens ausgeheilt. Bei diesem Verfahren wird das sechste Gebiet mehr ausgeheilt als das fünfte Gebiet, und daher kann die Kurve der Schnittstelle des sechsten Gebiets sanfter sein. - (Eigenschaft
9 ) Die Ausheiltemperatur bei der Bildung des sechsten Gebiets ist höher als die Ausheiltemperatur bei der Bildung des fünften Gebiets. Gemäß dieses Verfahrens kann die Kurve der Schnittstelle des sechsten Gebiets sanfter sein. - (Eigenschaft
10 ) Eine erste Art von Dotierstoffen zweiten Leitfähigkeitstyps wird in die Bodenoberfläche des ersten offenen Grabens bei der Ausbildung des fünften Gebiets implantiert. Eine zweite Art an Dotierstoffen zweiten Leitfähigkeitstyps wird in die Bodenoberfläche des zweiten umlaufenden Grabens bei der Formation des sechsten Gebiets implantiert. Die zweite Art an Dotierstoffen zweiten Leitfähigkeitstyps hat einen Diffusionskoeffizienten in dem Halbleitersubstrat der größer ist als ein Diffusionskoeffizient der ersten Art an Dotierstoffen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat. Gemäß diesem Verfahren kann die Kurve der Schnittstelle des sechsten Gebiets sanft sein. - (Eigenschaft
11 ) Das Halbleitersubstrat wird aus SiC gebildet. Kohlenstoff und Bor werden in die Bodenoberfläche des ersten umlaufenden Grabens bei der Ausbildung des fünften Gebiets implantiert. Bor wird in die Bodenoberfläche des zweiten umlaufenden Grabens bei der Bildung des sechsten Gebiets implantiert. Gemäß diesem Verfahren kann die Kurve der Schnittstelle des sechsten Gebiets sanfter gemacht werden. - (Eigenschaft
12 ) Die Gate-Gräben werden zur gleichen Zeit wie die Ausbildung des ersten umlaufenden Grabens gebildet. - (Erste Ausführungsform) Eine Halbleitervorrichtung
10 , wie in1 dargestellt, weit ein Halbleitersubstrat12 auf das aus SiC gebildet ist. Das Halbleitersubstrat12 hat ein Zellgebiet20 und ein außenumlaufendes Gebiet50 . Das Zellgebiet20 weist einen MOSFET darin auf. Das außenumlaufende Gebiet50 ist ein Gebiet zwischen dem Zellgebiet20 und einer Endoberfläche12a des Halbleitersubstrats12 . - Wie in
2 dargestellt, sind auf einer vorderen Oberfläche des Halbleitersubstrats12 eine Vorderseitenelektrode14 und eine Isolationsschicht16 ausgebildet. Die Isolationsschicht16 bedeckt die vordere Oberfläche des Halbleitersubstrats12 in dem außenumlaufenden Gebiet50 . Die Vorderseitenelektrode14 ist in dem Zellgebiet20 in Kontakt mit dem Halbleitersubstrat12 . Mit anderen Worten ist das Zellgebiet20 ein Kontaktgebiet bei dem die Vorderseitenelektrode14 in Kontakt mit dem Halbleitersubstrat12 steht, und das außenumlaufende Gebiet50 ist ein Gebiet auf einer außenumlaufenden Seite (die Seite der Endoberfläche12a) in Bezug auf das Kontaktgebiet. Eine Rückseitenelektrode18 ist auf einer Rückseitenoberfläche des Halbleitersubstrats12 bereitgestellt. Die Rückseitenelektrode18 bedeckt nahezu die gesamte Rückseitenoberfläche des Halbleitersubstrats12 . - Source-Gebiete
22 , ein Body-Gebiet23 , ein Drift-Gebiet28 , ein Drain-Gebiet30 , p-Typ-Floating-Gebiete 32, und Gate-Gräben34 sind in dem Zellgebiet20 angeordnet. - Die Source-Gebiete
22 (ein Beispiel eines ersten Gebietes in den Patentansprüchen) sind ein n-Typ-Gebiet das n-Typ-Dotierstoffe in einer hohen Konzentration enthält. Die Source-Gebiete22 sind in einem freiliegenden Bereich auf einer oberen Oberfläche des Halbleitersubstrats12 freigelegt. Die Source-Gebiete22 sind in Kontakt mit der Vorderseitenelektrode14 und sind ohmsch mit der Vorderseitenelektrode14 verbunden. - Das Body-Gebiet
23 (ein Beispiel eines zweiten Gebiets in den Patentansprüchen) umfasst ein Body-Kontaktgebiet24 und ein Niedrig-Konzentrationsgebiet26 . Das Body-Kontaktgebiet24 ist ein p-Typ-Gebiet das p-Typ-Dotierstoffe in einer hohen Konzentration enthält. Das Body-Kontaktgebiet24 liegt auf der oberen Oberfläche des Halbleitersubstrats12 an Gebieten frei an denen die Source-Gebiete22 nicht bereitgestellt sind. Das Body-Kontaktgebiet24 ist in Kontakt mit der Vorderseitenelektrode14 , und ist ohmsch mit der Vorderseitenelektrode14 verbunden. Das Niedrig-Konzentrationsgebiet26 ist ein p-Typ-Gebiet das p-Typ-Dotierstoffe in geringer Konzentration enthält. Das Niedrig-Konzentrationsgebiet26 hat eine p-Typ-Dotierstoffkonzentration die geringer ist als die p-Typ-Dotierstoffkonzentration in dem Body-Kontaktgebiet24 . Das Niedrig-Konzentrationsgebiet26 ist unter den Source-Gebieten22 bereitgestellt und das Body-Kontaktgebiet24 ist in Kontakt mit diesen Gebieten. - Das Drift-Gebiet
28 (ein Beispiel eines dritten Gebiets in den Patentansprüchen) ist ein n-Typ-Gebiet das n-Typ-Dotierstoffe in geringer Konzentration enthält. Das Drift-Gebiet28 weist eine n-Typ-Dotierstoffkonzentration auf die geringer ist als die n-Typ-Dotierstoffkonzentration in dem Source-Gebiet22 . Das Drift-Gebiet28 ist unter dem Body-Gebiet23 angeordnet. Das Drift-Gebiet28 ist in Kontakt mit dem Body-Gebiet23 und ist durch das Body-Gebiet23 von dem Source-Gebiet22 getrennt. - Das Drain-Gebiet
30 ist ein n-Typ-Gebiet das n-Typ-Dotierstoffe in hoher Konzentration enthält. Das Drain-Gebiet30 hat eine n-Typ-Dotierstoffkonzentration die größer ist als die n-Typ-Dotierstoffkonzentration in dem Drift-Gebiet28 . Das Drain-Gebiet30 ist unter dem Drift-Gebiet28 bereitgestellt. Das Drain-Gebiet30 ist in Kontakt mit dem Drift-Gebiet28 und ist durch das Drift-Gebiet28 von dem Body-Gebiet23 getrennt. Das Drift-Gebiet30 liegt in einem Bereich auf der unteren Oberfläche des Halbleitersubstrats12 frei. Das Drain-Gebiet30 ist ohmsch mit der Rückseitenelektrode18 verbunden. - Wie in den
1 und2 dargestellt, ist eine Vielzahl an Gate-Gräben34 in der oberen Oberfläche des Halbleitersubstrats12 in dem Zellgebiet20 bereitgestellt. Wie in1 dargestellt, erstrecken sich die Gate-Gräben34 parallel zueinander linear in die vordere Oberfläche des Halbleitersubstrats12 . Wie in2 dargestellt, durchdringt jeder der Gate-Gräben34 das entsprechende Source-Gebiet22 und Body-Gebiet23 und erreicht das Drift-Gebiet28 . Eine isolierende Bodenschicht34a , ein Gate-Isolationsfilm34b , und eine Gate-Elektrode34c sind in jedem der Gate-Gräben34 bereitgestellt. Jede der isolierenden Bodenschichten34a ist eine dicke Isolationsschicht die in einem Bodenabschnitt des entsprechenden Gate-Grabens34 bereitgestellt ist. Eine laterale Oberfläche jedes Gate-Grabens34 über der Bodenisolationsschicht34a ist mit dem entsprechenden Gate-Isolationsfilm34b bedeckt. Jede Gate-Elektrode34c ist in dem entsprechenden Gate-Graben34 über der entsprechenden Bodenisolationsschicht34a angeordnet. Jede Gate-Elektrode34c steht dem entsprechenden Source-Gebiet24 , dem Body-Gebiet23 , und dem Drift-Gebiet28 über die entsprechende Gate-Isolationsschicht34b gegenüber. Die Gate-Elektrode34c ist von dem Halbleitersubstrat12 durch die entsprechende Gate-Isolationsschicht34b und die entsprechende isolierende Bodenschicht34a isoliert. Eine obere Oberfläche der Gate-Elektrode34c ist mit einer entsprechenden Isolationsschicht34d bedeckt. Die Gate-Elektrode34c ist von der Vorderseitenelektrode14 durch die entsprechende Isolationsschicht34d isoliert. - Jedes der p-Typ-Floating-Gebiete
32 (ein Beispiel einer vierten Region in den Patentansprüchen) ist in einem Bereich in dem Halbleitersubstrat12 bereitgestellt und liegt auf einer Bodenoberfläche des entsprechenden Gate-Grabens34 frei (z.B. einem Bereich der mit der Bodenoberfläche in Kontakt steht). Der Umfang jedes p-Typ-Floating-Gebiets32 wird von dem Drift-Gebiet28 umgeben. Die p-Typ-Floating-Gebiete32 sind durch das Drift-Gebiet28 voneinander getrennt. Vielmehr ist das p-Typ-Floating-Gebiet32 durch das Drift-Gebiet28 von dem Body-Gebiet23 getrennt. - In einem Gebiet das sich in dem äußeren umlaufenden Gebiet
50 befindet und auf der vorderen Oberfläche des Halbleitersubstrats12 freiliegt ist ein p-Typ-Vorderseitengebiet 51 bereitgestellt. Das Vorderseitengebiet51 dehnt sich näherungsweise bis zur gleichen Tiefe wie das Body-Gebiet23 aus. Die gesamte obere Oberfläche des Vorderseitenoberflächengebiets51 ist mit der Isolationsschicht16 bedeckt. Demgemäß ist das Vorderseitenoberflächengebiet51 nicht in Kontakt mit der Vorderseitenelektrode14 . Das Drift-Gebiet28 und das Drain-Gebiet30 dehnt sich wie oben erwähnt bis zum außenumlaufenden Gebiet50 aus. Das Drift-Gebiet28 und das Drain-Gebiet30 dehnt sich bis zur Endoberfläche12a des Halbleitersubstrats12 aus. Das Drift-Gebiet28 ist von unten in Kontakt mit dem Vorderseitenoberflächengebiet51 . - In der oberen Oberfläche des Halbleitersubstrats
12 in dem außenumlaufenden Gebiet50 ist eine Vielzahl außenumlaufender Gräben54 (z.B. 54a und 54b) bereitgestellt. Jeder der außenumlaufenden Gräben54 durchdringt das Vorderseitenoberflächengebiet51 und erreicht das Drift-Gebiet28 . Wie in1 dargestellt, ist jeder der außenumlaufenden Gräben54 ringförmig ausgebildet und umgibt den Umfang des Zellgebiets20 , wenn das Halbleitersubstrat12 von oben betrachtet wird. Wie in2 dargestellt, ist das vordere Oberflächengebiet51 von dem Body-Gebiet23 (z.B. das p-Typ-Gebiet das mit dem Source-Gebiet22 und der Vorderseitenelektrode14 in Kontakt steht) durch den außenumlaufenden Graben54 auf der innersten umlaufenden Seite getrennt. Vielmehr sind Abschnitte des vorderen Oberflächengebiets51 durch die außenumlaufenden Gräben54 getrennt. Mit anderen Worten entspricht ein p-Typ-Gebiet auf einer inneren Seite in Bezug auf den außenumlaufenden Graben54 auf der innersten umlaufenden Seite dem Body-Gebiet23 , während ein p-Typ-Gebiet auf der außenumlaufenden Seite in Bezug auf den außenumlaufenden Graben54 auf der innersten umlaufenden Seite dem Vorderseitenoberflächengebiet51 entspricht. Demgemäß sind die außenumlaufenden Gräben54 außerhalb des Body-Gebiets23 angeordnet. In jedem der außenumlaufenden Gräben54 ist eine Isolationsschicht53 angeordnet. - Die außenumlaufenden Gräben
54 haben erste außenumlaufende Gräben54a und zweite außenumlaufende Gräben54b . Jeder ersten außenumlaufenden Gräben54a hat eine Tiefe nahezu gleich der Tiefe von jedem der Gate-Gräben34 . Jeder der zweiten außenumlaufenden Gräben54b ist tiefer als der erste außenumlaufende Graben54a . Der außenumlaufende Graben54 auf der innersten umlaufenden Seite ist der erste außenumlaufende Graben54a . Die ersten außenumlaufenden Gräben54a und die zweiten außenumlaufenden Gräben54b sind wiederholend und abwechselnd von der innenumlaufenden Seite bis zur außenumlaufenden Seite angeordnet. - In einem Bereich innerhalb des Halbleitersubstrats
12 und freiliegend auf einer Bodenoberfläche von jedem der außenumlaufenden Gräben54 (z.B. ein Bereich der mit der Bodenoberfläche in Kontakt steht), ist ein p-Typ-Bodenoberflächengebiet 56 (z.B. 56a und 56b) bereitgestellt. Jedes der Bodenoberflächengebiete56 ist entlang des entsprechenden außenumlaufenden Grabens54 angeordnet um die Gesamtheit der Bodenoberfläche des entsprechenden außenumlaufenden Grabens54 zu bedecken. Der Umfang eines jeden der Bodenoberflächengebiete56 ist von dem Drift-Gebiet28 in dem außenumlaufenden Gebiet50 (ein Beispiel des siebten Gebiets in den Patentansprüchen) umlaufen. Die Bodenoberflächengebiete56 sind durch das Drift-Gebiet28 in dem außenumlaufenden Gebiet50 voneinander getrennt. - Die Bodenoberflächengebiete
56 haben erste Bodenoberflächengebiete56a die auf Bodenoberflächen der ersten außenumlaufenden Gräben54a freiliegen (ein Beispiel des fünften Gebiets in den Patentansprüchen), und zweite Bodenoberflächengebiete56b die auf Bodenoberflächen der zweiten außenumlaufenden Gräben54b freiliegen (ein Beispiel des sechsten Gebiets in den Patentansprüchen). Jedes der ersten Oberflächengebiete56a ist an einer Stelle angeordnet die flacher ist als jedes der zweiten Oberflächengebiete56b . Mit anderen Worten ist ein unteres Ende55a des ersten Bodenoberflächengebiets56a in Bezug auf ein oberes Ende55b des zweiten Bodenoberflächengebiets56b darüber angeordnet. Demgemäß ist ein AbstandD1 in einer Tiefenrichtung des Halbleitersubstrats12 vorhanden, und zwar zwischen dem unteren Ende55a des ersten Bodenoberflächengebiets56a und des oberen Endes55b des zweiten Bodenoberflächengebiets56b . Das erste Bodenoberflächengebiet56a ist so angeordnet, dass es teilweise mit dem benachbarten zweiten Bodenoberflächengebiet56b bei Draufsicht auf die obere Oberfläche des Halbleitersubstrats12 (z.B. wenn man es entlang der Tiefenrichtung des Halbleitersubstrats12 betrachtet) angeordnet. - Die ersten Bodenoberflächengebiete
56a enthalten AL (Aluminium) als p-Typ-Dotierstoffe. Die zweiten Bodenoberflächengebiete56b enthalten B (Bor) als p-Typ-Dotierstoffe. - Das zweite Bodenoberflächengebet
56b hat eine Dicke Db die größer ist als eine Dicke Da des ersten Bodenoberflächengebiets56a . Vielmehr hat das zweite Bodenoberflächengebiet56b eine Breite Wb (eine Breite in eine Richtung von der inneren umlaufenden Seite zur äußeren umlaufenden Seite) die größer ist als eine Breite Wa des ersten Bodenoberflächengebiets56a . Daher ist die Rundung einer Schnittstelle des zweiten Oberflächengebiets56b (einer Schnittstelle mit dem Drift-Gebiet28 ) sanfter als die Rundung einer Schnittstelle des ersten Bodenoberflächengebiets56a (eine Schnittstelle mit dem Drift-Gebiet28 ). Mit anderen Worten ist die Rundung der Schnittstelle des zweiten Bodenoberflächengebiets56b kleiner als die Rundung der Schnittstelle des ersten Bodenoberflächengebiets56a . - Als Nächstes wird der Betrieb der Halbleitervorrichtung
10 beschrieben. Wenn die Halbleitervorrichtung10 betrieben wird, wird eine Spannung die die Rückseitenelektrode18 positiv macht zwischen der Rückseitenelektrode18 und der Vorderseitenelektrode14 angelegt. Außerdem wird eine Gate-Ein-Spannung an die Gate-Elektrode24c angelegt, um dadurch den MOSFET in dem Zellgebiet20 einzuschalten. Mit anderen Worten wird in dem Body-Gebiet23 an einer Stelle an dem das Body-Gebiet23 der Gate-Elektrode34c gegenüberliegt ein Kanal ausgebildet, und Elektronen fließen von der Vorderseitenelektrode14 zur Rückseitenelektrode18 über das Source-Gebiet22 , den Kanal, das Drift-Gebiet28 , und das Drain-Gebiet30 . - Wenn die Gate-Ein-Spannung an der Gate-Elektrode
24c ausgeschalten wird, verschwindet der Kanal, und der MOSFET ist ausgeschaltet. Wenn der MOSFET ausgeschaltet ist, breitet sich eine Verarmungsschicht von einem pn-Übergang an einem Grenzbereich zwischen dem Body-Gebiet23 und Drift-Gebiet28 in das Drift-Gebiet28 aus. Wenn die Verarmungsschicht die p-Typ-Floating-Gebiete32 in dem Zellgebiet20 erreichen, breitet sich die Verarmungsschicht auch von den p-Typ-Floating-Gebieten32 in das Drift-Gebiet28 aus. Demgemäß ist das Drift-Gebiet28 zwischen den beiden p-Typ-Floating-Gebieten32 durch die Verarmungsschicht, die sich von den p-Typ-Floating-Gebieten32 zu beiden Seiten hin ausbreitet, verarmt. Die Verarmungsschicht breitet sich in dem Zellgebiet20 so aus, um eine hohe Sperrspannung in dem Zellgebiet20 zu erreichen. - Vielmehr erreicht die Verarmungsschicht, die sich von dem oben genannten pn-Übergang ausbreitet, das erste Bodenoberflächengebiet
56a unter dem ersten außenumlaufenden Graben54a der am nächsten zu dem Zellgebiet20 angeordnet ist. Daher dehnt sich die Verarmungsschicht von dem ersten Bodenoberflächengebiet56a in das Drift-Gebiet28 um den Umfang des ersten Bodenoberflächengebiets56a aus. Der Abstand zwischen dem ersten Bodenoberflächengebiet56a und dem benachbarten zweiten Oberflächengebiet56b (benachbart auf der außenumlaufenden Seite) ist schmal, und daher erreicht die Verarmungsschicht, die sich von dem ersten Bodenoberflächengebiet56a ausbreitet, das benachbarte zweite Bodenoberflächengebiet56b . Konsequenterweise breitet sich die Verarmungsschicht von dem zweiten Bodenoberflächengebiet56b in das Drift-Gebiet28 um den Umfang des zweiten Bodenoberflächengebiets56b herum aus. Der Abstand zwischen dem zweiten außenumlaufenden Graben54b und dem benachbarten ersten Bodenoberflächengebiet56a (benachbart auf der außenumlaufenden Seite) ist schmal, und daher dehnt sich die Verarmungsschicht von dem zweiten Bodenoberflächengebiet56b aus und erreicht das benachbarte erste Bodenoberflächengebiet56a . Als solche dehnt sich die Verarmungsschicht durch die ersten Bodenoberflächengebiete56a und die zweiten Bodenoberflächengebiete56b hindurch zur außenumlaufenden Seite hin aus. Die Verarmungsschicht breitet sich als solche in dem Drift-Gebiet28 in dem außenumlaufenden Gebiet50 breit aus. Die Bodenoberflächengebiete56 sind durch das Drift-Gebiet28 voneinander getrennt. Demgemäß wird ein Potenzialunterschied zwischen jeweils zwei der Bodenoberflächengebiete56 erzeugt. Demgemäß wird das Potenzial in dem außenumlaufenden Gebiet50 von der innenumlaufenden Seite zur außenumlaufenden Seite hin graduell geändert. Dadurch, dass sich die Verarmungsschicht in das außenumlaufende Gebiet50 erstrecken kann, und außerdem sich die Potenzialverteilung die in dem außenumlaufenden Gebiet50 erzeugt wird, moderat ändert, wird die Konzentration des elektrischen Feldes in dem außenumlaufenden Gebiet50 begrenzt. Demgemäß weist die Halbleitervorrichtung10 eine hohe Sperrspannung auf. - Vielmehr erstrecken sich die zweiten Bodenoberflächengebiete
56b in Bezug auf die erste Bodenoberflächengebiete56a nach unten. Daher konzentriert sich in einem Zustand in dem sich die Verarmungsschicht in das außenumlaufende Gebiet50 ausbreitet, ein elektrisches Feld um den Umfang des zweiten Bodenoberflächengebiets56b herum. In der Halbleitervorrichtung10 jedoch weist jedes der zweiten Bodenoberflächengebiete56b eine große Dicke Db auf, um sicherzustellen, dass die Rundung der Schnittstelle des zweiten Bodenoberflächengebiets56b sanft ist. Dadurch, dass sichergestellt ist, dass die Rundung der Schnittstelle des zweiten Bodenoberflächengebiets56b als solches sanft ist, ist die Konzentration des elektrischen Feldes in der Umgebung des zweiten Bodenoberflächengebiets56b begrenzt. Die Sperrspannung der Halbleitervorrichtung10 wird dadurch weiter verbessert. - Als Nächstes wird ein Verfahren zur Herstellung einer Halbleitervorrichtung
10 beschrieben. In dem Herstellungsverfahren gemäß der ersten Ausführungsform werden anfänglich die Source-Gebiete22 , das Body-Gebiet23 , und die Vorderseitengebiete51 in dem Halbleitersubstrat12 , wie in3 gezeigt, durch epitaktisches Wachstum, Ionenimplantation oder Ähnliches erzeugt. - Als Nächstes wird, wie in
4 gezeigt, eine Maske60 (z.B. ein Oxidfilm) mit Öffnungen auf der vorderen Oberfläche des Halbleitersubstrats12 ausgebildet, und das Halbleitersubstrat12 wird in den Öffnungen durch anisotropes Ätzen geätzt. Hierdurch werden die zweiten außenumlaufenden Gräben54b ausgebildet. - Als Nächstes wird B (Bor: ein Beispiel der zweiten Art von Dotierstoffen zweiten Leitfähigkeitstyps in den Patentansprüchen) in die Bodenoberfläche von jedem der zweiten außenumlaufenden Gräben
54b implantiert, und dann wird das Halbleitersubstrat12 ausgeheilt (erstes Ausheilen). Das implantierte B wird dadurch aktiviert und diffundiert. Wie in5 dargestellt, werden dadurch die zweiten Bodenoberflächengebiete56b ausgebildet. - Als Nächstes wird ein Isolator in jedem der zweiten außenumlaufenden Gräben
54b gewachsen, um dadurch die Isolationsschicht53 in dem zweiten außenumlaufenden Graben54b zu bilden. - Als Nächstes wird, wie in
6 dargestellt, eine Maske62 (z.B. ein Oxidfilm) mit Öffnungen auf der Vorderseite des Halbleitersubstrats12 ausgebildet, und das Halbleitersubstrat12 wird durch anisotropes Ätzen in den Öffnungen geätzt. Die ersten außenumlaufenden Gräben54a und die Gate-Gräben34 werden dadurch ausgebildet. Die ersten außenumlaufenden Gräben54a und die Gate-Gräben34 werden flacher als die zweiten außenumlaufenden Gräben54b gebildet. Vielmehr wird jeder der ersten außenumlaufenden Gräben54a derart benachbart zu dem entsprechenden zweiten außenumlaufenden Graben54b ausgebildet, so dass die ersten außenumlaufenden Gräben54a und die zweiten außenumlaufenden Gräben54b sich wiederholend und abwechselnd angeordnet sind. - Als Nächstes wird Al (Aluminium: ein Beispiel der ersten Art von Dotierstoffen zweiten Leitfähigkeitstyps in den Patentansprüchen) in die Bodenoberflächen der ersten außenumlaufenden Gräben
54a und die Bodenoberfläche der Gate-Gräben34 implantiert, und dann das Halbleitersubstrat12 ausgeheilt (zweites Ausheilen). Insbesondere wird das zweite Ausheilen bei einer niedrigeren Temperatur als das erste Ausheilen durchgeführt. Das implantierte Al wird dadurch aktiviert und diffundiert. Wie in7 dargestellt, werden dadurch die ersten Bodenoberflächengebiete56a und die p-Typ-Floating-Gebiete 32 ausgebildet. - Als Nächstes wird ein Isolator auf der Innenseite der ersten außenumlaufenden Gräben
54a und der Gate-Gräben34 gewachsen. Die Isolationsschichten53 werden daher in den ersten außenumlaufenden Gräben54a gebildet. Als Nächstes wird der Isolator in den Gate-Gräben34 teilweise entfernt, und dann die Gate-Isolationsschichten34b und die Gate-Elektroden34c in den Gate-Gräben34 ausgebildet. - Als Nächstes werden die Isolationsschichten
34d , die Isolationsschicht16 , und die Vorderseitenelektrode14 auf der oberen Oberfläche des Halbleitersubstrats12 ausgebildet, um dadurch die Strukturen auf der oberen Oberflächenseite der Halbleitervorrichtung10 zu komplettieren. Als Nächstes werden die Strukturen auf der unteren Oberflächenseite des Halbleitersubstrats12 (z.B. dem Drain-Gebiet30 und der Rückseitenelektrode18 ) ausgebildet. Die Halbleitervorrichtung10 in den1 und2 wird dadurch vervollständigt. - In den oben genannten Herstellungsschritten der Halbleitervorrichtung
10 tendieren die relativen Positionen der ersten und zweiten außenumlaufenden Gräben54a und54b dazu sich in einer Richtung entlang der oberen Oberfläche des Halbleitersubstrats12 (z.B. der X- und Y-Richtungen) zu verlagern. Mit anderen Worten, sind Fehler in der Position der ersten und zweiten außenumlaufenden Gräben54a und54b in X- und Y-Richtung groß. In der oben beschriebenen Ausführungsform werden insbesondere die ersten und zweiten außenumlaufenden Gräben54a und54b in separaten Schritten ausgebildet und daher werden diese Fehler größer. Die Position von jedem der ersten Bodenoberflächengebiete56a in den X- und Y-Richtungen ändert sich abhängig von der Position des entsprechenden ersten außenumlaufenden Grabens54a , und die Position von jedem der zweiten Bodenoberflächengebiete56b in den X- und Y-Richtungen ändert sich abhängig von der Position des entsprechenden zweiten außenumlaufenden Grabens54b . Daher tendieren die relativen Positionen der ersten und zweiten Bodenoberflächengebiete56a und56b dazu sich in X- und Y-Richtung zu verlagern. In dieser Halbleitervorrichtung10 jedoch unterscheiden sich die ersten und zweiten Bodenoberflächengebiete56a und56b in ihren Positionen in der Dickenrichtung des Halbleitersubstrats12 (z.B. der Z-Richtung). Insbesondere wird der AbstandD1 zwischen den ersten und zweiten Bodenoberflächengebieten56a und56b ausgebildet. Selbst wenn daher die relativen Positionen der ersten und zweiten Bodenoberflächengebiete56a und56b deutlich in X- oder Y-Richtung verlagert sind, sind die ersten und zweiten Bodenoberflächengebiete56a und56b nicht miteinander verbunden. Zum Beispiel wie in8 dargestellt, selbst wenn das zweite Bodenoberflächengebiet56b in Richtung erstes Bodenoberflächengebiet56a verschoben wird aufgrund von Herstellungsfehlern, ist das erste Bodenoberflächengebiet56a nicht mit dem zweiten Bodenoberflächengebiet56b verbunden. Es ist daher gemäß der Struktur der Halbleitervorrichtung10 möglich zu verhindern, dass das erste Bodenoberflächengebiet56a mit dem zweiten Bodenoberflächengebiet56b aufgrund von Herstellungsfehlern verbunden ist. - Vielmehr verändert sich die Position von jedem der ersten Bodenoberflächengebiete
56a in Z-Richtung abhängig von der Tiefe des ersten entsprechenden außenumlaufenden Grabens54a , und dem Implantationsbereich und dem Diffusionsbereich der Dotierstoffe in das erste Bodenoberflächengebiet56a selbst. Vielmehr ändert sich die Position von jedem der zweiten Bodenoberflächengebiete56b in Z-Richtung abhängig von der Tiefe des entsprechenden zweiten außenumlaufenden Grabens54b , und dem Implantationsbereich und dem Diffusionsbereich der Dotierstoffe in das zweite Bodenoberflächengebiet56b selbst. Die Tiefe von jedem der Gräben und des Implantationsbereichs und des Diffusionsbereichs der Dotierstoffe kann exakt gesteuert werden. Die Positionen der ersten und zweiten Bodenoberflächengebiete56a und56b in Z-Richtung können daher genauer gesteuert werden als die Positionen in X- und Y-Richtung. Gemäß dem oben beschriebenen Herstellungsverfahren kann der AbstandD1 zwischen den ersten und zweiten Bodenoberflächengebieten56a und56b in Z-Richtung exakt gesteuert werden. Der AbstandD1 kann dadurch verringert werden. Gemäß dem oben beschriebenen Herstellungsverfahren kann die Sperrspannung des außenumlaufenden Gebiets50 verbessert werden. - Außerdem wird bei dem oben beschriebenen Herstellungsverfahren Al als p-Typ-Dotierstoff in die ersten Bodenoberflächengebiete
56a implantiert werden, während B als p-Typ-Dotierstoffe in den zweiten Bodenoberflächengebieten56b implantiert wird. Der Diffusionskoeffizient von B in dem Halbleitersubstrat12 (z.B. SiC) ist größer als der Diffusionskoeffizient von Al darin. Demgemäß können die zweiten Bodenoberflächengebiete56b größer gemacht werden als die ersten Bodenoberflächengebiete56a . - Außerdem kann bei dem oben beschriebenen Herstellungsverfahren das erste Ausheilen bei einer Temperatur durchgeführt werden die größer ist als die des zweiten Ausheilens. Die Diffusionslänge von B beim ersten Ausheilen ist daher größer. Dies stellt sicher, dass die zweiten Bodenoberflächengebiete
56b größer ausgebildet werden als die ersten Bodenoberflächengebiete56a . - Außerdem können bei dem oben beschriebenen Herstellungsverfahren die zweiten Bodenoberflächengebiete
56b vor den ersten Bodenoberflächengebieten56a ausgebildet werden. Daher werden die zweiten Bodenoberflächengebiete56b nicht nur bei dem ersten Ausheilen geheizt sondern auch während des zweiten Ausheilens. Bei dem zweiten Ausheilen diffundiert das B in den zweiten Bodenoberflächengebieten56b weiter und verursacht, dass die zweiten Bodenoberflächengebiete56b vergrößert werden. Dies stellt sicher, dass die zweiten Bodenoberflächengebiete56b größer ausgebildet werden als die ersten Bodenoberflächengebiete56a . - Die zweiten Bodenoberflächengebiete
56b werden größer gefertigt als die ersten Bodenoberflächengebiete56a , wie oben beschrieben, und daher wird die Dicke Db von jedem der zweiten Bodenoberflächengebiete56b größer als die Dicke Da von jedem der ersten Bodenoberflächengebiete56a . Als Ergebnis wird die Krümmung der Schnittstelle des zweiten Bodenoberflächengebiets56b sanfter als die Krümmung der Schnittstelle des ersten Bodenoberflächengebiets56a . Die zweiten Bodenoberflächengebiete56b werden als solche ausgebildet und die Konzentration des elektrischen Feldes in der Umgebung der zweiten Bodenoberflächengebiete56b , wenn der MOSFET ausgeschalten ist, kann wie oben beschrieben beschränkt werden. - Vielmehr entsteht eine Konzentration des elektrischen Feldes weniger leicht um den Umfang der ersten Bodenoberflächengebiete
56a herum, und daher tritt selbst wenn die Krümmung der Schnittstelle jedes der ersten Bodenoberflächengebiete56a groß ist kein Problem mit elektrischer Feldkonzentration auf. Vielmehr erlaubt die Verringerung der Größe der ersten Bodenoberflächengebiete56a die Reduzierung der Größe der Halbleitervorrichtung10 . - Außerdem werden in dem oben beschriebenen Herstellungsverfahren die ersten und zweiten außenumlaufenden Gräben
54a und54b in separaten Schritten ausgebildet. Falls die ersten und zweiten außenumlaufenden Gräben54a und54b zur gleichen Zeit ausgebildet werden, können Risse in dünnen Teilen (einer Halbleiterschicht) zwischen den ersten und zweiten außenumlaufenden Gräben54a und54b auftreten. Im Gegensatz dazu werden keine dünnen Abschnitte gebildet, wenn die zweiten außenumlaufenden Gräben54b gebildet werden und die Isolationsschichten53 dann in den zweiten außenumlaufenden Gräben54b und den ersten außenumlaufenden Gräben54a danach ausgebildet werden, wodurch es möglich ist Risse zu begrenzen. Insbesondere falls die ersten außenumlaufenden Gräben54a anfänglich ausgebildet werden, und die Isolationsschichten53 dann in den ersten außenumlaufenden Gräben54a und den zweiten außenumlaufenden Gräben54b danach ausgebildet werden kann das Problem von Rissen in den Abschnitten vermieden werden. - (Zweite Ausführungsform) In einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform entsprechen beide p-Typ-Dotierstoffe in den ersten Bodenoberflächengebieten
56a und die p-Typ-Dotierstoffe in den zweiten Bodenoberflächengebieten56b dem B. Insbesondere ist die Konzentration von C (Kohlenstoff) in jedem der ersten Bodenoberflächengebiete56a größer als jede Konzentration an C in den zweiten Bodenoberflächengebieten56b . Andere Konfigurationen in der Halbleitervorrichtung in der zweiten Ausführungsform entsprechen denen in der Halbleitervorrichtung10 der ersten Ausführungsform. Daher wird die Halbleitervorrichtung der zweiten Ausführungsform ähnlich zu der Halbleitervorrichtung10 in der ersten Ausführungsform betrieben. - Im Folgenden wird ein Verfahren zur Herstellung der Halbleitervorrichtung der zweiten Ausführungsform beschrieben. Anfangs wird, wie in der ersten Ausführungsform, die in
6 dargestellte Struktur ausgebildet. Als Nächstes wird C in die Bodenoberflächen der ersten äußeren umlaufenden Gräben54a implantiert. Die Konzentration an C in der Umgebung der Bodenoberfläche der ersten außenumlaufenden Gräben54a wird dadurch erhöht. Als Nächstes wird B in die Bodenoberflächen der ersten außenumlaufenden Gräben54a implantiert. Mit anderen Worten werden die Bodenoberflächen der ersten außenumlaufenden Gräben54a mit C und B co-dotiert. Als Nächstes wird das Halbleitersubstrat12 ausgeheilt (zweites Ausheilen). Das in das Halbleitersubstrat12 implantierte B wird dadurch aktiviert und diffundiert. Wie in7 dargestellt, werden dadurch die ersten Bodenoberflächengebiete56a ausgebildet. Zu bemerken ist, dass bei dem Herstellungsverfahren der zweiten Ausführungsform auch die p-Typ-Floating-Gebiete 32 zur gleichen Zeit ausgebildet werden wie die ersten Bodenoberflächengebiete56a . Danach wird wie in dem Verfahren der ersten Ausführungsform die Halbleitervorrichtung in der zweiten Ausführungsform komplettiert. - Falls das Halbleitersubstrat
12 (z.B. SiC) co-dotiert wird mit B und C, wird der Diffusionskoeffizient von B in dem Halbleitersubstrat12 klein. Mit anderen Worten, diffundiert B weniger leicht. Gemäß dem Herstellungsverfahren der zweiten Ausführungsform können die kleinen ersten Bodenoberflächengebiete56a ausgebildet werden. Vielmehr wird nur B in die zweiten Bodenoberflächengebiete56b implantiert, und C wird nicht hinein implantiert, und daher wird auch in dem Herstellungsverfahren der zweiten Ausführungsform das große zweite Bodenoberflächengebiet56b wie in dem Herstellungsverfahren der ersten Ausführungsform ausgebildet. Wie in2 gezeigt, können daher auch bei dem Herstellungsverfahren der zweiten Ausführungsform die zweiten Bodenoberflächengebiete56b größer gemacht werden als die ersten Bodenoberflächengebiete56a . - Insbesondere ist bei dem Herstellungsverfahren nach der zweiten Ausführungsform die Temperatur des zweiten Ausheilens höher als die Temperatur des ersten Ausheilens bei dem Herstellungsverfahren gemäß der ersten Ausführungsform.
- Insbesondere entspricht bei den ersten und zweiten oben genannten Ausführungsformen der außenumlaufende Graben
54 auf der innersten umlaufenden Seite (auf der Seite nahe dem Body-Gebiet23 ) dem ersten außenumlaufenden Graben54a . Wie jedoch in9 dargestellt, kann der außenumlaufende Graben54 auf der innersten umlaufenden Seite dem zweiten außenumlaufenden Graben54b (tiefer Graben) entsprechen. Insbesondere in den2 und9 haben die Gate-Gräben34 und der außenumlaufende Graben54 auf der innersten umlaufenden Seite in etwa die gleiche Tiefe. Der außenumlaufende Graben54 auf der innersten umlaufenden Seite kann jedoch tiefer sein als die Gate-Gräben34 , oder kann flacher sein als die Gate-Gräben34 . - Insbesondere können in den oben genannten Ausführungsformen eine Vielzahl der ersten außenumlaufenden Gräben
54a und eine Vielzahl der zweiten außenumlaufenden Gräben54b wiederholend und abwechselnd angeordnet sein. In einem Teilgebiet jedoch können die beiden ersten außenumlaufenden Gräben54a Seite an Seite angeordnet sein, oder die zweiten außenumlaufenden Gräben54b können Seite an Seite angeordnet sein. Insbesondere kann ein erster außenumlaufender Graben54a und der eine zweite außenumlaufende Graben54b in dem außenumlaufenden Gebiet50 angeordnet sein. Mit anderen Worten, ist eine Struktur bereitgestellt bei der der zweite außenumlaufende Graben54b benachbart zu dem ersten außenumlaufenden Graben54a in dem außenumlaufenden Gebiet50 angeordnet ist, wobei die Effekte der Ausführungsformen, wie oben beschrieben, erreicht werden können. - Insbesondere sind bei den oben genannten Ausführungsformen die zweiten Bodenoberflächengebiete
56b dicker als die ersten Bodenoberflächengebiete56a . Falls jedoch die Konzentration des elektrischen Feldes in der Umgebung der zweiten Bodenoberflächengebiete56b nicht so problematisch ist, können alle zweiten Bodenoberflächengebiete56b eine Dicke aufweisen, die gleich oder kleiner ist als die Dicke der ersten Bodenoberflächengebiete56a . - Außerdem können bei den oben genannten Ausführungsformen die ersten und zweiten Bodenoberflächengebiete
56a und56b sich in einer Draufsicht der oberen Oberfläche des Halbleitersubstrats12 teilweise überlappen. Wie jedoch in10 dargestellt, müssen sie nicht überlappen. Selbst mit solch einer Konfiguration ist es möglich zu verhindern, dass sich die ersten und zweiten Bodenoberflächengebiete56a und56b aufgrund von Fehlern in ihrer Position in X- oder Y-Richtung gegenseitig verbinden. Selbst falls die ersten und zweiten Bodenoberflächengebiete56a und56b sich nicht überlappen, kann sich die Verarmungsschicht von dem ersten Bodenoberflächengebiet56a zu dem zweiten Bodenoberflächengebiet56b ausbreiten (oder von dem zweiten Bodenoberflächengebiet56b zum ersten Bodenoberflächengebiet56a) . - Außerdem kann bei den oben genannten Ausführungsformen das Halbleitersubstrat
12 aus SiC ausgebildet sein. Das Halbleitersubstrat kann jedoch auch aus einem anderen Material wie beispielsweise Si gebildet sein. Anstelle der p-Typ-Floating-Gebiete 32 bei den oben genannten Ausführungsformen kann ein p-Typ-Gebiet das mit einem vorbestimmten Potenzial verbunden ist verwendet werden.
Claims (13)
- Halbleitervorrichtung mit isoliertem Gate (10) umfassend: ein Halbleitersubstrat (12); eine Vorderseitenelektrode (14) auf einer vorderen Oberfläche des Halbleitersubstrats (12); und eine Rückseitenelektrode (18) auf einer Rückseitenoberfläche des Halbleitersubstrats (12), wobei die Halbleitervorrichtung mit isoliertem Gate (10) konfiguriert ist, um einen leitenden Pfad zwischen der Vorderseitenelektrode (14) und der Rückseitenelektrode (18) zu schalten, und das Halbleitersubstrat (12) umfasst: ein erstes Gebiet (22) ersten Leitfähigkeitstyps in Kontakt mit der Vorderseitenelektrode (14); ein zweites Gebiet (23) zweiten Leitfähigkeitstyps in Kontakt mit der Vorderseitenelektrode (14) und dem ersten Gebiet (22); ein drittes Gebiet (28) ersten Leitfähigkeitstyps, das durch das zweite Gebiet (23) von dem ersten Gebiet (22) getrennt ist; eine Vielzahl an Gate-Gräben (34) in der Vorderseitenoberfläche, die das zweite Gebiet (23) durchdringen, um das dritte Gebiet (28) zu erreichen; eine Vielzahl vierter Gebiete (32) zweiten Leitfähigkeitstyps, die auf der Bodenoberfläche des entsprechenden Gate-Grabens (34) freiliegen; eine Vielzahl an ersten umlaufenden Gräben (54a) und eine Vielzahl an zweiten umlaufenden Gräben (54b), die in der vorderen Oberfläche in einem Bereich ausserhalb des zweiten Gebietes (23) angeordnet sind, wobei die ersten umlaufenden Gräben (54a) und die zweiten umlaufenden Gräben (54b) sich wiederholend und abwechselnd in dem Bereich außerhalb des zweiten Gebiets (23) angeordnet sind, und die zweiten umlaufenden Gräben (54b) eine Tiefe aufweisen, die größer ist als die Tiefe der ersten umlaufenden Gräben (54a); fünfte Gebiete (56a) zweiten Leitfähigkeitstyps, die alle auf einer Bodenoberfläche des entsprechenden ersten umlaufenden Grabens (54a) freiliegen; sechste Gebiete (56b) zweiten Leitfähigkeitstyps, die alle auf einer Bodenoberfläche des entsprechenden zweiten umlaufenden Grabens (54b) freiliegen, Vorderseitenendabschnitte der sechsten Gebiete (56b), die in Bezug auf Rückseitenendabschnitte der fünften Gebiete (56a) auf einer Rückseite angeordnet sind; und ein siebtes Gebiet (28) ersten Leitfähigkeitstyps, das mit dem dritten Gebiet (28) verbunden ist und die fünften Gebiete (56a) von den sechsten Gebieten (56b) trennt.
- Halbleitervorrichtung mit isoliertem Gate (10) nach
Anspruch 1 , wobei jedes der fünften Gebiete (56a) konfiguriert ist, um sich in einer Draufsicht des Halbleitersubstrats (12) von einer Vorderseite her teilweise mit dem entsprechenden sechsten Gebiet (56b) zu überlappen. - Halbleitervorrichtung mit isoliertem Gate (10) nach
Anspruch 1 oder2 , wobei Dicken der sechsten Gebiete (56b) dicker sind als Dicken der fünften Gebiete (56a). - Halbleitervorrichtung mit isoliertem Gate (10) nach
Anspruch 3 , wobei eine erste Art an Dotierstoffen zweiten Leitfähigkeitstyps in den fünften Gebieten (56a) enthalten sind, und eine zweite Art an Dotierstoffen eines zweiten Leitfähigkeitstyps in den sechsten Gebieten (56b) enthalten sind, wobei die zweite Art an Dotierstoffen zweiten Leitfähigkeitstyps einen Diffusionskoeffizienten in dem Halbleitersubstrat (12) aufweisen, der größer ist als ein Diffusionskoeffizient der ersten Art Dotierstoffe des zweiten Leitfähigkeitstyps in dem Halbleitersubstrat (12). - Halbleitervorrichtung mit isoliertem Gate (10) nach
Anspruch 3 , wobei das Halbleitersubstrat (12) aus SiC gebildet ist, Kohlenstoff und Bor in den fünften Gebieten (56a) und den sechsten Gebieten (56b) enthalten sind, und eine Kohlenstoffkonzentration in den fünften Gebieten (56a) größer ist als eine Kohlenstoffkonzentration in den sechsten Gebieten (56b). - Halbleitervorrichtung mit isoliertem Gate (10) nach einem der
Ansprüche 1 bis5 , wobei die fünften Gebiete (56a) und die sechsten Gebiete (56b) in einem Bereich angeordnet sind, in dem sich eine Verarmungsschicht von einer Grenze des zweiten Gebietes (23) ausbreitet und das dritte Gebiet (28) erreicht, wenn die Halbleitervorrichtung mit isoliertem Gate (10) ausschaltet. - Verfahren zur Herstellung der Halbleitervorrichtung mit isoliertem Gate (10) nach einem der
Ansprüche 1 bis6 , wobei das Verfahren umfasst: Ausbilden der ersten umlaufenden Gräben (54a); Ausbilden der fünften Gebiete (56a) durch Implantation von Dotierstoffen zweiten Leitfähigkeitstyps in die Bodenoberflächen der ersten umlaufenden Gräben (54a); Ausbilden der zweiten umlaufenden Gräben (54b); und Ausbilden der sechsten Gebiete (56b) durch Implantation von Dotierstoffen zweiten Leitfähigkeitstyps in die Bodenoberflächen der zweiten umlaufenden Gräben (54b). - Verfahren nach
Anspruch 7 , wobei jeder der ersten oder zweiten umlaufenden Gräben (54a, 54b) ausgebildet wird, jeder der fünften oder sechsten Gebiete (56a, 56b), die auf Bodenoberflächen des jeweiligen Grabens freiliegen, nach der Ausbildung des jeweiligen Grabens gebildet werden, Isolationsschichten in den jeweiligen Gräben nach dem Ausbilden der jeweiligen Gebiete, die auf Bodenoberflächen der jeweiligen Gräben freiliegen, ausgebildet werden, der andere der ersten und zweiten umlaufenden Gräben (54a, 54b) nach der Ausbildung der Isolationsschichten ausgebildet wird, das andere der fünften und sechsten Gebiete (56a, 56b), die auf Bodenoberflächen der anderen Gräben freiliegen, nach der Ausbildung der anderen Gräben ausgebildet werden, und Isolationsschichten nach dem Ausbilden der anderen Gebiete, die auf den Bodenoberflächen der anderen Gräben freiliegen, ausgebildet werden. - Verfahren nach
Anspruch 7 oder8 , wobei das Ausbilden der sechsten Gebiete (56b) vor dem Ausbilden der fünften Gebietes (56a) durchgeführt wird, bei der Ausbildung der sechsten Gebiete (56b), das Halbleitersubstrat (12) nach der Implantation der Dotierstoffe zweiten Leitfähigkeitstyps in die Bodenoberflächen der zweiten umlaufenden Gräben (54b) ausgeheilt wird, und bei der Ausbildung der fünften Gebiete (56a), das Halbleitersubstrat (12) nach der Implantation der Dotierstoffe zweiten Leitfähigkeitstyps in die Bodenoberflächen der ersten umlaufenden Gräben (54a) ausgeheilt wird. - Verfahren nach
Anspruch 9 , wobei die Ausheiltemperatur bei der Bildung der sechsten Gebiete (56b) größer ist als die Ausheiltemperatur bei der Bildung der fünften Gebiete (56a). - Verfahren nach einem der
Ansprüche 7 bis10 , wobei eine erste Art an Dotierstoffen zweiten Leitfähigkeitstyps bei der Ausbildung der fünften Gebiete (56a) in die Bodenoberflächen der ersten umlaufenden Gräben (54a) implantiert wird; und eine zweite Art an Dotierstoffen zweiten Leitfähigkeitstyps bei der Ausbildung der sechsten Gebiete (56b) in die Bodenoberflächen der zweiten umlaufenden Gräben (54b) implantiert wird, wobei die zweite Art Dotierstoffe zweiten Leitfähigkeitstyps einen Diffusionskoeffizienten in dem Halbleitersubstrat (12) aufweist, der größer ist als ein Diffusionskoeffizient der ersten Art an Dotierstoffen zweiten Leitfähigkeitstyps in dem Halbleitersubstrat (12). - Verfahren nach einem der
Ansprüche 7 bis11 , wobei das Halbleitersubstrat (12) aus SiC gebildet ist, Kohlenstoff und Bor bei der Ausbildung der fünften Gebiete (56a) in die Bodenoberflächen der ersten umlaufenden Gräben (54a) implantiert wird, und Bor bei der Ausbildung der sechsten Gebiete (56b) in die Bodenoberflächen der zweiten umlaufenden Gräben (54b) implantiert wird. - Verfahren nach einem der
Ansprüche 7 bis12 , wobei die Gate-Gräben (34) zur gleichen Zeit ausgebildet werden wie die Ausbildung der ersten umlaufenden Gräben (54a).
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JP7288827B2 (ja) * | 2019-09-06 | 2023-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080087951A1 (en) | 2004-10-29 | 2008-04-17 | Toyota Jidosha Kabushiki Kaisha | Insulated Gate Semiconductor Device and Method for Producing the Same |
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---|---|---|---|---|
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US20080087951A1 (en) | 2004-10-29 | 2008-04-17 | Toyota Jidosha Kabushiki Kaisha | Insulated Gate Semiconductor Device and Method for Producing the Same |
JP2008135522A (ja) | 2006-11-28 | 2008-06-12 | Toyota Motor Corp | 半導体装置 |
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