DE112012002823T5 - Bipolartransistor mit isoliertem Gate - Google Patents

Bipolartransistor mit isoliertem Gate Download PDF

Info

Publication number
DE112012002823T5
DE112012002823T5 DE112012002823.6T DE112012002823T DE112012002823T5 DE 112012002823 T5 DE112012002823 T5 DE 112012002823T5 DE 112012002823 T DE112012002823 T DE 112012002823T DE 112012002823 T5 DE112012002823 T5 DE 112012002823T5
Authority
DE
Germany
Prior art keywords
layer
electrically conductive
base layer
conductivity type
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112012002823.6T
Other languages
English (en)
Other versions
DE112012002823B4 (de
Inventor
Munaf Rahimo
Chiara Corvasce
Arnost Kopta
Maxi Andenna
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Ltd Ch
Original Assignee
ABB Technology AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ABB Technology AG filed Critical ABB Technology AG
Publication of DE112012002823T5 publication Critical patent/DE112012002823T5/de
Application granted granted Critical
Publication of DE112012002823B4 publication Critical patent/DE112012002823B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Es wird ein IGBT mit Schichten zwischen einer Emitterelektrode (2) auf einer Emitterseite (11) und einer Kollektorelektrode (25) auf einer Kollektorseite (15) bereitgestellt, umfassend: – eine Kollektorschicht (9) auf der Kollektorseite (15), – eine Driftschicht (8), – eine Basisschicht (4) eines zweiten Leitfähigkeitstyps, – eine erste Sourceregion (7), die auf der Basisschicht (4) in Richtung der Emitterseite (11) angeordnet ist, – eine Graben-Gateelektrode (3), die lateral zu der Basisschicht (4) angeordnet ist und sich tiefer in die Driftschicht (8) als die Basisschicht (4) erstreckt, – eine Wanne (5), die lateral zu der Basisschicht (4) angeordnet ist und sich tiefer in die Driftschicht (8) als die Basisschicht (4) erstreckt, – eine Anreicherungsschicht (6), die die Basisschicht (4) umgibt, dergestalt, dass die Anreicherungsschicht (6) die Basisschicht (4) völlig von der Driftschicht (8) und der Wanne (5) trennt, – zusätzlich zu der Emitterelektrode (2) eine elektrisch leitende Schicht (32), die die Wanne (5) abdeckt, wobei die elektrisch leitende Schicht (32) durch eine zweite elektrisch isolierende Schicht (36) von der Wanne (5) getrennt ist, – eine dritte isolierende Schicht (38), die eine Aussparung (39) über der elektrisch leitenden Schicht (32) aufweist, dergestalt, dass die elektrisch leitende Schicht (32) die Emitterelektrode (2) elektrisch kontaktiert.

Description

  • Technisches Gebiet
  • Die Erfindung betrifft das Gebiet der Leistungshalbleiterbauelemente. Sie betrifft ein bipolares Bauelement mit isoliertem Gate gemäß dem Oberbegriff von Anspruch 1.
  • Stand der Technik
  • 1 zeigt einen vorbekannten IGBT 120 mit planaren Gateelektroden. Der IGBT 120 ist ein Bauelement mit einer vierschichtigen Struktur, wobei die Schichten zwischen einer Emitterelektrode 2 auf einer Emitterseite 11 und einer Kollektorelektrode 25 auf einer Kollektorseite 15, die gegenüber der Emitterseite 11 angeordnet ist, angeordnet sind. Zwischen der Emitterseite 11 und der Kollektorseite 15 ist eine (n-)dotierte Driftschicht 8 angeordnet. Zwischen der Driftschicht 8 und der Emitterelektrode 2 ist eine p-dotierte Basisschicht 4 angeordnet, wobei sich die Basisschicht 4 in direktem elektrischem Kontakt mit der Emitterelektrode 2 befindet. Auf der Emitterseite 11 ist eingebettet in die planare Basisschicht 4 eine n-dotierte Sourceregion 7 angeordnet und kontaktiert die Emitterelektrode 2.
  • Über der Emitterseite 11 ist eine planare Gateelektrode 31 angeordnet. Die planare Gateelektrode 31 ist durch eine erste isolierende Schicht 34 elektrisch von der Basisschicht 4, der ersten Sourceregion 7 und der Driftschicht 8 isoliert. Es gibt eine dritte isolierende Schicht 38, die zwischen der planaren Gateelektrode 31 und der Emitterelektrode 2 angeordnet ist. Auf der Kollektorseite ist eine Kollektorschicht 9 zwischen der Driftschicht 8 und der Kollektorelektrode 25 angeordnet.
  • Eine solche Planar-MOS-Zellen-Ausgestaltung weist bei Anwendung auf Schalterkonzepte des BiMOS-Typs eine Anzahl von Nachteilen auf. Das Bauelement weist aufgrund mehrerer Effekte hohe Einschaltzustandsverluste auf. Die planare Ausgestaltung bietet einen Lateral-MOS-Kanal, bei dem Trägerausbreitung (auch als JFET-Effekt bezeichnet) in der Nähe der Zelle auftritt. Deshalb zeigen die Planarzellen geringe Trägeranreicherung auf. Aufgrund der Lateral-Kanalausgestaltung tritt bei der Planar-Ausgestaltung auch aufgrund der Lateral-Elektronenausbreitung aus dem MOS-Kanal der Loch-Drain-Effekt (PNP-Effekt) auf. Die Region zwischen den Zellen bietet starke Ladungsanreicherung für den PiN-Diodenteil. Dieser PiN-Effekt kann jedoch eine positive Auswirkung nur in Hochspannungsbauelementen mit geringen Zellenpackungsdichten (einer geringen Anzahl von Zellen in einem Bereich) zeigen. Um verringerten Kanalwiderstand zu erzielen, werden die Planar-Bauelemente mit weniger Zellenpackungsdichte hergestellt, und dies kann nur mit schmalen Rasterabständen (Abstand zwischen zwei Zellen) kompensiert werden, wodurch der PiN-Effekt reduziert wird.
  • Die hohen Verluste wurden durch Einführung von n-dotierten Anreicherungsschichten, die die Planar-Basisschicht umgeben, verringert.
  • Bezüglich der Sperrfähigkeit liefert die Planar-Ausgestaltung gute Sperrfähigkeit aufgrund von Niederspitzenfeldern in den Zellen und zwischen den Zellen.
  • Die Planar-Ausgestaltung kann eine große MOS-Akkumulationsregion unter der Gateelektrode und große zugeordnete Kapazität aufweisen. Dessen ungeachtet zeigt das Bauelement aufgrund der Anwendung einer Schicht des Feldoxidtyps zwischen den Zellen zur Miller-Kapazitätsreduktion gute Steuerbarkeit. Deshalb können gute Steuerbarkeit und geringe Schaltverluste für die Planar-Ausgestaltung erzielt werden.
  • Ferner können die Zellendichten in Planar-Entwürfen leicht bezüglich der erforderlichen Kurzschlussströme justiert werden.
  • Als Ergebnis unter Berücksichtigung aller oben erwähnter Effekte wenden vorbekannte Planar-Zellen sehr schmale Zellen und große Rasterabstände mit Feldoxidschichten an.
  • Alternativ zu Planar-Entwürfen wurden vorbekannte IGBT 130 mit Graben-MOS-Zellenentwürfen wie in 2 gezeigt eingeführt, bei denen eine Graben-Gateelektrode 3 durch eine erste isolierende Schicht 34 elektrisch von einer Basisschicht 4, einer ersten Sourceregion 7 und der Driftschicht 8 isoliert werden. Die Graben-Gateelektrode 3 ist in derselben Ebene und lateral zu der Basisschicht 4 angeordnet und erstreckt sich tiefer in die Driftschicht 8 als die Basisschicht 4.
  • Mit solchen Graben-Gateelektrodenentwürfen sind die Einschaltzustandsverluste geringer, weil die Graben-Ausgestaltung einen Vertikal-MOS-Kanal bietet, der verbesserte Injektion von Elektronen in der Vertikalrichtung gewährleistet und keine Nachteile aus Ladungsausbreitung (dem sogenannten JFET-Effekt) in der Nähe der Zelle aufweist. Deshalb zeigen die Grabenzellen wesentlich verbesserte Trägeranreicherung bei niedrigeren Verlusten. Aufgrund der Vertikal-Kanalausgestaltung bietet der Graben außerdem weniger Loch-Drain-Effekt (PNP-Effekt) aufgrund der verbesserten Elektronenausbreitung aus dem MOS-Kanal. Am Boden des Grabens befindet sich eine Akkumulationsschicht, die starke Ladungsanreicherung für den PiN-Diodenteil bietet. Daher zeigen breite und/oder tiefe Gräben optimale Leistungsfähigkeit. Die Graben-Ausgestaltung bietet große Zellenpackungsdichte bei verringertem Kanalwiderstand. Bei der Graben-Ausgestaltung kommt es jedoch zu niedrigerer Sperrfähigkeit in der Nähe der unteren Ecken der Gräben aufgrund von elektrischen Feldern hoher Spitzen. Die Graben-Ausgestaltung besitzt eine große MOS-Akkumulationsregion und zugeordnete Kapazität mit schwierig aufzubringenden Schichten des Feldoxidtyps im Graben zur Miller-Kapazitätsreduktion. Deshalb führt das Bauelement zu schlechter Steuerbarkeit und hohen Schaltverlusten. Ferner führen die hohen Zellendichten bei Graben-Entwürfen zu hohen Kurzschlussströmen.
  • Um die oben erwähnten Effekte zu verringern, wurden die Graben-Gateelektroden breit und tief gemacht, während die Zellen schmal gemacht werden müssen, so dass Verluste verringert und der Kurzschlussstrom gering gehalten werden kann. Solche Gräben sind jedoch schwierig herzustellen und werden immer noch schlechte Steuerbarkeit aufweisen.
  • In einem in 3 gezeigten weiteren vorbekannten Konzept wurden IGBT 140 mit einer Ausgestaltung der gerasterten Graben-Gateelektrode 300 angewandt, wobei ein MOS-Bereich zwischen den Zellen eingefügt wird. Die zwei Graben-Gateelektroden 3 werden durch eine Schicht verbunden, die aus demselben Material wie die Graben-Gateelektroden besteht, um dadurch einen Bereich darunter zu bilden, indem ein Teil der Basisschicht angeordnet ist, aber keine Sourceregion oder kein Kontakt der Basisschicht mit der Emitterelektrode in diesem MOS-Bereich verfügbar ist. Solche Bauelemente führen jedoch zu schlechten Sperreigenschaften und hohen Schaltverlusten aufgrund langsamer Feldausbreitung aus dem gerasterten Bereich während des Schaltens (3).
  • Bei einem in 4 gezeigten anderen Ansatz wurden Dummy-Grabenzellen 110 in einen anderen vorbekannten IGBT 150 eingeführt, wobei aktive Zellen 100 und Dummy-Zellen 110 auf abwechselnde Weise angeordnet werden. Die Basisschicht 4 und ersten Sourceregionen 7 weisen keinen Kontakt mit der Emitterelektrode 2 in der Dummy-Zelle 110 auf, es gelten jedoch ähnliche Probleme wie die oben bei der gerasterten Graben-Ausgestaltung erwähnten auf. Bei dieser Ausgestaltung können n-dotierte Anreicherungsschichten zwischen der Driftschicht 8 und der Basisschicht 4 eingeführt werden, um Einschaltzustandsverluste zu verringern.
  • In JP 2011-40586 wird ein weiterer vorbekannter IGBT 160 mit Graben-Gateelektroden beschrieben. Zwischen zwei aktiven Gräben 3 sind flache gerasterte Gräben 300 mit einer obenliegenden Planarschicht desselben elektrisch leitfähigen Polysiliziummaterials angeordnet, die keinen Kontakt mit der Emitterelektrode 2 aufweisen, ähnlich wie bei dem vorbekannten IGBT 140 (siehe 3). Da eine Basisschicht 4 in den aktiven Zellen sowie in dem gerasterten Gatebereich unter den flachen gerasterten Gräben 300 aufgebracht wird, muss diese Basisschicht 4 jedoch relativ tief sein, weil die gerasterten Gateelektroden 300 in die Basisschicht 4 eingebettet sind, während die aktiven Gräben 3 tiefer als die Basisschicht 4 sind. Die Herstellung solcher Gräben 3, 300 mit verschiedenen Tiefen und der tiefen p-Basisschicht 4 ist sehr schwierig, weil die aktiven Gräben 3 und die gerasterten Gräben getrennt hergestellt werden müssen. Ferner ist die tiefe p-Basisschicht 4 mit den aktiven Gräben 3 verbunden, was sich negativ auf das Einschaltverhalten des Bauelements im Hinblick auf Steuerbarkeit auswirkt.
  • Beschreibung der Erfindung
  • Eine Aufgabe der Erfindung ist die Bereitstellung eines Leistungshalbleiterbauelements mit verringerten Einschaltzustandsverlusten, verbesserter Sperrfähigkeit, geringer Senkung von Löchern und guter Steuerbarkeit, das leichter herzustellen ist als vorbekannte Bauelemente.
  • Das Problem wird durch das Halbleiterbauelement mit den Eigenschaften von Anspruch 1 gelöst.
  • Der erfindungsgemäße IGBT (Insulated Gated Bipolar Transistor) besitzt Schichten zwischen einer Emitterelektrode auf einer Emitterseite und einer Kollektorelektrode auf einer Kollektorseite gegenüber der Emitterseite, umfassend:
    • – eine Driftschicht eines ersten Leitfähigkeitstyps,
    • – eine Kollektorschicht eines zweiten Leitfähigkeitstyps, der vom ersten Leitfähigkeitstyp verschieden ist, die zwischen der Driftschicht und der Kollektorelektrode angeordnet ist und die die Kollektorelektrode elektrisch kontaktiert,
    • – eine Basisschicht des zweiten Leitfähigkeitstyps, die zwischen der Driftschicht und der Emitterelektrode angeordnet ist, wobei sich die Basisschicht in direktem elektrischem Kontakt mit der Emitterelektrode befindet,
    • – eine erste Sourceregion des ersten Leitfähigkeitstyps mit einer höheren Dotierungskonzentration als die Driftschicht, wobei die erste Sourceregion auf der Basisschicht in Richtung der Emitterseite angeordnet ist und die Emitterelektrode kontaktiert,
    • – eine oder mindestens zwei Graben-Gateelektroden, die lateral zu der Basisschicht angeordnet ist und sich tiefer in die Driftschicht als die Basisschicht erstreckt, wobei die Graben-Gateelektrode durch eine erste isolierende Schicht von der Basisschicht, der ersten Sourceregion und der Driftschicht getrennt ist, wobei ein Kanal zwischen der Emitterelektrode, der ersten Sourceregion, der Basisschicht und der Driftschicht bildbar ist,
    • – eine Wanne des zweiten Leitfähigkeitstyps, die lateral zu der Basisschicht angeordnet ist und sich tiefer in die Driftschicht als die Basisschicht erstreckt,
    • – eine Anreicherungsschicht des ersten Leitfähigkeitstyps, die die Basisschicht umgibt, dergestalt, dass die Anreicherungsschicht die Basisschicht völlig von der Driftschicht und der Wanne trennt,
    • – zusätzlich zu der Emitterelektrode eine elektrisch leitende Schicht, die die Wanne bedeckt und durch eine zweite elektrisch isolierende Schicht mindestens von der Wanne getrennt wird,
    • – eine dritte isolierende Schicht, die auf der Emitterseite über der Graben-Gateelektrode, der elektrisch leitenden Schicht und diesen Teilen der Basisschicht angeordnet ist, wobei die Anreicherungsschicht und die Driftschicht zwischen der Graben-Gateelektrode und der Wanne liegen, und die eine Aussparung über der elektrisch leitenden Schicht aufweist, dergestalt, dass die elektrisch leitende Schicht die Emitterelektrode elektrisch kontaktiert.
  • Diese Struktur kombiniert die positiven Effekte der vorbekannten Bauelemente, indem man die tiefe Wanne zwischen zwei aktiven Zellen hat, wodurch gute Sperrleistungsfähigkeit, verbesserte Steuerbarkeit und geringe Schaltverluste sichergestellt werden. Ferner wird die tiefe Wanne durch die Anreicherungsschicht für besseres Einschaltverhalten von der Basisschicht getrennt. Die Anreicherungsschicht selbst hat auch den Vorteil, dass die Einschaltzustandsverluste verringert sind. Da sich die elektrisch leitfähige Schicht auf dem Potential der Emitterelektrode befindet, spielt sie keine negative Rolle durch Hinzufügen eines kapazitiven Effekts in die Gateschaltung, und daher erhält man verbessertes Schalten mit geringeren Verlusten und guter Steuerbarkeit.
  • Zur Erzeugung des erfindungsgemäßen IGBT werden keine komplizierten Schritte wie Gräben mit verschiedenen Tiefen verwendet. Der erfindungsgemäße IGBT besitzt sowohl für die statischen als auch die dynamischen Kenngrößen gute elektrische Eigenschaften.
  • Ferner ist das Bauelement leicht herzustellen, weil die erfindungsgemäße Ausgestaltung auf der Basis eines selbstjustierenden Prozesses für die Basisschicht und die Anreicherungsschicht zwischen der Wanne und dem Gate und gegebenenfalls für eine zweite Sourceregion hergestellt werden kann, mit der Möglichkeit des Anwendens der erfindungsgemäßen emitterseitigen Struktur auch auf andere IGBT-Bauelementetypen wie umgekehrt leitende Entwürfe in einer Anzahl möglicher Kombinationen. Die erfindungsgemäße Ausgestaltung eignet sich für Voll- oder Teilstreifen, kann aber auch in Zellular-Entwürfen implementiert werden. Die elektrisch leitfähige Schicht wird als Maske zur Erzeugung der Anreicherungsschicht und der Basisschicht (Selbstjustierung) verwendet, was vorteilhaft ist, weil keine Maskenjustierung benötigt wird (wie im Fall für eine Maske, die nur zur Erzeugung dieser Schichten angewandt und danach entfernt wird), und die Maske zur Fertigstellung des Bauelements nicht entfernt werden muss.
  • Weitere Vorteile gemäß der vorliegenden Erfindung werden aus den abhängigen Ansprüchen ersichtlich.
  • Kurze Beschreibung der Zeichnungen
  • Der Gegenstand der Erfindung wird im folgenden Text mit Bezug auf die beigefügten Zeichnungen ausführlicher erläutert. Es zeigen:
  • 1 einen IGBT mit einer Planar-Gateelektrode gemäß dem Stand der Technik;
  • 2 einen IGBT mit einer Graben-Gateelektrode gemäß dem Stand der Technik;
  • 3 einen anderen IGBT mit gerasterter Graben-Gateelektrode gemäß dem Stand der Technik;
  • 4 einen anderen IGBT mit einer Dummy-Zelle gemäß dem Stand der Technik;
  • 5 einen anderen IGBT mit einer gerasterten Graben-Gateelektrode gemäß dem Stand der Technik;
  • 6 eine erste beispielhafte Ausführungsform eines IGBT gemäß der Erfindung; und
  • 7 bis 12 weitere beispielhafte Ausführungsformen von IGBT gemäß der Erfindung.
  • Die in den Figuren verwendeten Bezugssymbole und ihre Bedeutung werden in der Liste von Bezugssymbolen zusammengefasst. Im Allgemeinen erhalten ähnliche oder ähnlich funktionierende Teile dieselben Bezugssymbole. Die beschriebenen Ausführungsformen sind lediglich als Beispiele gedacht und sollen die Erfindung nicht einschränken.
  • Ausführliche Beschreibung von bevorzugten
  • Ausführungsformen
  • 6 zeigt eine erste Ausführungsform eines erfindungsgemäßen Leistungshalbleiterbauelements 1 in Form eines IGBT (Insulated Gate Bipolar Transistor) mit einer vierschichtigen Struktur (pnpn). Die Schichten sind zwischen einer Emitterelektrode 2 auf einer Emitterseite 11 und einer Kollektorelektrode 25 auf einer Kollektorseite 15, die gegenüber der Emitterseite 11 angeordnet ist, angeordnet. Der IGBT umfasst die folgenden Schichten:
    • – Eine niedrig (n-)dotierte Driftschicht 8 ist zwischen der Emitterseite 11 und der Kollektorseite 15 angeordnet. Als Beispiel besitzt die Driftschicht eine konstante gleichförmige niedrige Dotierungskonzentration.
    • – Eine p-dotierte Kollektorschicht 9 ist zwischen der Driftschicht 8 und der Kollektorelektrode 25 angeordnet. Die Kollektorschicht ist angrenzend an die Kollektorelektrode 25 angeordnet und kontaktiert diese elektrisch.
    • – Eine p-dotierte Basisschicht 4 ist zwischen der Driftschicht 8 und der Emitterelektrode 2 angeordnet. Die Basisschicht 4 befindet sich in direktem elektrischem Kontakt mit der Emitterelektrode 2.
    • – Auf der Basisschicht 4 ist in Richtung der Emitterseite 11 eine n-dotierte erste Sourceregion 7 angeordnet und kontaktiert die Emitterelektrode 2. Die erste Sourceregion 7 besitzt eine höhere Dotierungskonzentration als die Driftschicht 8. Damit, dass die erste Sourceregion 7 über der Basisschicht 4 angeordnet ist, ist gemeint, dass die erste Sourceregion 7 an der Oberfläche auf der Emitterseite 11 angeordnet ist. Die erste Sourceregion 7 kann dergestalt in der Basisschicht 4 eingebettet sein, dass beide Schichten eine gemeinsame Oberfläche auf der Emitterseite 11 aufweisen.
    • – Eine Graben-Gateelektrode 3 oder mehrere, d. h. mindestens zwei Graben-Gateelektroden 3, sind in der derselben Ebene (die parallel zu der Emitterseite 11 liegt) und lateral zu der Basisschicht 4 angeordnet und erstreckt sich von der Emitterseite 11 aus tiefer in die Driftschicht 8 als die Basisschicht 4. Die Graben-Gateelektrode 3 wird durch eine erste isolierende Schicht 34 von der Basisschicht 4, der ersten Sourceregion 7 und der Driftschicht 8 getrennt. Zwischen der Emitterelektrode 2, der ersten Sourceregion 7, der Basisschicht 4 und der Driftschicht 8 ist ein Kanal bildbar. Die Graben-Gateelektroden können eine beliebige, den Experten wohlbekannte Ausgestaltung aufweisen, wie Zellular-Ausgestaltung, Voll- oder Teilstreifen.
    • – Eine p-dotierte Wanne 5 ist in derselben Ebene und lateral zu der Basisschicht 4 angeordnet und erstreckt sich tiefer in die Driftschicht 8 als die Basisschicht 4. Die p-Wanne 5 ist nicht mit der p-Basisschicht 4 verbunden.
    • – Eine n-dotierte Anreicherungsschicht 6, die höher dotiert ist als die Driftschicht 8, umgibt die Basisschicht 4, dergestalt, dass die Anreicherungsschicht 6 die Basisschicht 4 völlig von der Driftschicht 8 und der Wanne 5 trennt. Als Beispiel ist die Anreicherungsschicht 6 flacher als die Wanne 5.
    • – Zusätzlich zu der Emitterelektrode (2) ist eine elektrisch leitende Schicht 32 auf der Emitterseite 11 angeordnet, die die Wanne 5 abdeckt (12). Zusätzlich kann die elektrisch leitende Schicht 32 einen solchen Teil der Anreicherungsschicht 6 abdecken, der zwischen der Wanne 5 und der Basisschicht 4 angeordnet ist, und sie erstreckt sich in einer Region über der Basisschicht 4. Wenn sich die Driftschicht 8 bis zu der Oberfläche auf der Emitterseite 11 erstreckt, wird die Driftschicht 8 bei dieser Ausführungsform auch durch die elektrisch leitende Schicht 32 abgedeckt. Zur Herstellung eines solchen Bauelements können die zweite elektrisch isolierende Schicht 36 und/oder die elektrisch leitende Schicht 32 als Maske verwendet werden, um dadurch die Herstellung zu vereinfachen. Die elektrisch leitende Schicht 32 kann aus einem beliebigen geeigneten elektrisch leitfähigen Material hergestellt werden, beispielsweise Polysilizium oder Metall.
    • – Eine zweite elektrisch isolierende Schicht 36 trennt die elektrisch leitende Schicht 32 von der Wanne 5 bzw. den anderen Schichten 4, 6. Diese zweite isolierende Schicht 36 kann sogar nur 50 bis 150 nm dünn gewählt werden, also viel dünner als die isolierenden Schichten 38, die in vorbekannten Bauelementen verwendet werden, wie den in 3 und 4 gezeigten, die eine dritte isolierende Schicht 38 in Form einer Siliziumoxidschicht mit einer Dicke von 500 bis 1500 nm aufweisen. Durch eine solche dünne zweite isolierende Schicht wird die Kapazität positiv verringert, und dadurch wird die Schaltfähigkeit verbessert.
    • – Eine dritte isolierende Schicht 38 ist auf der Emitterseite 11 über der Graben-Gateelektrode 3, der elektrisch leitenden Schicht 32 und den Teilen der Basisschicht 4, der Anreicherungsschicht 6 und der Driftschicht 8, die sich zu der Emitterseite 11 zwischen einer Graben-Gateelektrode 3 und der Wanne 5 erstrecken, angeordnet. Die dritte isolierende Schicht 38 weist eine Aussparung 39 über der elektrisch leitenden Schicht 32 auf, d. h. auf der Seite der Schicht 32, die der zweiten isolierenden Schicht 38 gegenüber liegt, dergestalt, dass sich die elektrisch leitende Schicht 32 in elektrischem Kontakt mit der Emitterelektrode 2 befindet.
  • „Lateral” soll in dieser Beschreibung bedeuten, dass zwei Schichten/Regionen in derselben Ebene angeordnet sind, wobei die Ebene parallel zur Emitterseite liegt. In dieser Ebene sind die Schichten lateral (benachbart, nebeneinander) oder angrenzend aneinander angeordnet, während die Schichten einen Abstand voneinander aufweisen können, d. h. eine weitere Schicht kann zwischen den zwei Schichten angeordnet sein, sie können aber auch direkt aneinander angrenzen, d. h. in Berührung miteinander. „Laterale Seiten” einer Schicht sollen die Seiten eines Objekts senkrecht zur Emitterseite 11 sein.
  • In 7 bis 12 werden IGBT offenbart, die dem in 6 gezeigten ähnlich sind, aber diese IGBT umfassen zusätzliche Merkmale, die nachfolgend ausführlicher erläutert werden.
  • In dem in 7 gezeigten erfindungsgemäßen IGBT ist eine zweite n-dotierte Sourceregion 75 auf der Emitterseite 11 auf der Basisschicht 4 zwischen der Graben-Gateelektrode 3 und der Wanne 5 angeordnet, wobei sich die zweite Sourceregion 75 beispielsweise von der ersten elektrisch isolierenden Schicht 34 mindestens zu einer Grenze der elektrisch leitenden Schicht 32 erstreckt. Die zweite Sourceregion 75 wird beispielsweise zusammen mit der ersten Sourceregion 7 erzeugt, um somit die Maskierungsschritte während der Herstellung zu verringern. Die zweite Sourceregion 75 besitzt eine höhere Dotierungskonzentration als die Driftschicht 8.
  • 8 zeigt einen anderen erfindungsgemäßen IGBT mit einer n-dotierten Pufferschicht 85, die eine höhere Dotierungskonzentration als die Driftschicht 8 aufweist, die zwischen der Driftschicht 8 und der Kollektorschicht 9 angeordnet ist.
  • Die erfindungsgemäße emitterseitige Ausgestaltung kann auch auf einen in Umkehrrichtung leitenden IGBT angewandt werden, bei dem in derselben Ebene wie die Kollektorschicht 9 (d. h. auf der Kollektorseite 15 und lateral zu der Kollektorschicht 9) wie in 9 gezeigt eine n-dotierte erste Region 95 angeordnet ist. Die erste Region 95 ist somit abwechselnd zu der Kollektorschicht 9 angeordnet. Die erste Region 95 weist eine höhere Dotierungskonzentration als die Driftschicht 8 auf.
  • Die elektrisch leitende Schicht 32 kann aus demselben Material wie die Graben-Gateelektrode 3 bestehen. Durch ihren Kontakt mit der Emitterelektrode 2 befindet sich die elektrisch leitende Schicht 32 auf demselben Potential wie die Emitterelektrode 2. Diese Schicht ist nicht wie eine Gateelektrode steuerbar. Somit hat sie keine negative Auswirkung auf die Schaltleistungsfähigkeit aufgrund einer vergrößerten kapazitiven Auswirkung auf das Gate.
  • Bei einer in 10 gezeigten weiteren beispielhaften Ausführungsform umfasst der erfindungsgemäße IGBT eine p-Wanne 5, die sich tiefer als die Graben-Gateelektrode 3 in die Driftschicht 8 erstreckt. Dadurch werden verbesserte Sperrleistungsfähigkeit und geringere Schaltverluste gewährleistet.
  • In 6 bis 10 und 12 grenzt die Anreicherungsschicht 6 direkt an die Wanne 5 an. Als Alternative kann sich wie in 11 gezeigt die Driftschicht 8 in einem Bereich zwischen der Wanne 5 und der Anreicherungsschicht 6 zu der Isolationsschicht 36 erstrecken. Bei dieser Ausführungsform erstreckt sich die Driftschicht 8 zu der Oberfläche des Wafers, so dass die Anreicherungsschicht 6 und die Wanne 5 durch die Driftschicht 8 voneinander getrennt werden. Einschaltzustandsverluste können durch eine solche Anordnung verringert werden.
  • Bei einem beispielhaften Herstellungsverfahren für diese Ausführungsform werden die zweite isolierende Schicht 36 und die elektrisch leitende Schicht 32 als Maske zur Erzeugung der Basisschicht 4 und der Anreicherungsschicht 6 verwendet. Im Fall einer breiten elektrisch leitenden Schicht 32 und einer schmalen Wanne 5 werden die Wanne 5 und die Anreicherungsschicht 6 voneinander beabstandet. Beispielsweise können die erfindungsgemäßen Halbleiterbauelemente eine Gateelektroden-Ausgestaltung mit einer unterschiedlichen Anzahl von Graben-Gateelektroden 3 als die elektrisch leitenden Schichten 32 umfassen. Zum Beispiel können weniger elektrisch leitende Schichten 32 als Graben-Gateelektroden 3, die in die Ausgestaltung angeordnet sind, vorliegen, so dass die Dichte aktiver Zellen 100 im Vergleich zur Gesamtfläche vergrößert wird. Bei einer anderen Alternative werden mehr als eine p-Wanne 5 zwischen den aktiven Gräben angeordnet, wobei die Wannen 5 unter einer gemeinsamen elektrisch leitenden Schicht angeordnet werden können oder die Wannen 5 unter getrennten elektrisch leitenden Schichten 32 angeordnet werden können, wobei die Schichten 32 durch die dritte isolierende Schicht 38 getrennt werden. Zwischen zwei Wannen 5 kann die Struktur mit der von der Anreicherungsschicht 6 umgebenen Basisschicht 4 wiederholt werden.
  • Bei einer weiteren beispielhaften Ausführungsform umfasst der erfindungsgemäße IGBT 1 einen p-dotierten Balken mit einer höheren Dotierungskonzentration als die Basisschicht 4. Der Balken ist auf der Emitterseite 11 in einer zu der in 6 bis 12 gezeigten Perspektive senkrechten Ebene angeordnet. An dem Balken enden die Sourceregionen 7, 75, die Basisschicht 4 und die Anreicherungsschicht 6. Der Balken erstreckt sich zu der Oberfläche des Wafers. Der Balken erstreckt sich in einer zu der Emitterseite senkrecht zu der Richtung, in der die ersten Sourceregionen 7 die Graben-Gateelektroden 3 anschließen, parallelen Ebene.
  • Die Wanne 5 kann sich zu dem Balken 45 erstrecken, oder als Alternative kann sie derart beendigt werden, dass kein Kontakt mit dem Balken 45 erreicht wird. In diesem Fall können die Anreicherungsschicht 6 oder die Basisschicht 4 oder beide Schichten zwischen der Wanne 5 und dem Balken 45 angeordnet werden. Die Verbindung zwischen der Wanne und dem Balken führt zu einer nichtpotentialfreien Wanne, wodurch die statischen Verluste vergrößert werden und sich die Schaltleistungsfähigkeit verschlechtert.
  • Bei einer anderen Ausführungsform sind die Leitfähigkeitstypen umgewechselt, d. h. alle Schichten des ersten Leitfähigkeitstyps sind vom p-Typ (z. B. die Driftschicht 8, die erste und die zweite Sourceregion 7, 75) und alle Schichten des zweiten Leitfähigkeitstyps sind vom n-Typ (z. B. Basisschicht 4, Wanne 5).
  • Der erfindungsgemäße IGBT 1 wird durch das folgende Verfahren hergestellt. Es wird ein niedrig (n-)dotierter Wafer mit einer Emitterseite 11 und einer Kollektorseite 15 bereitgestellt. Der Wafer besitzt eine gleichförmige konstante Dotierungskonzentration. Der Wafer kann auf einer Basis eines Silizium- oder GaN- oder SiC-Wafers hergestellt werden. Ein Teil des Wafers mit unabgeänderter niedriger Dotierung bildet eine Driftschicht 8 in dem fertiggestellten Bipolartransistor mit isoliertem Gate 1.
  • Es wird eine Maske angewendet und ein erster p-Dotierungsstoff zur Bildung einer Wanne 5 eingeführt.
  • Eine Grabenaussparung wird auf der Emitterseite 11 eingeführt, die mit einer ersten isolierenden Schicht 34 beschichtet wird. Die beschichtete Grabenaussparung wird dann mit einem elektrisch leitfähigen Material wie einem stark dotiertem Polysilizium oder einem Metall wie Aluminium gefüllt. Durch diesen Schritt wird die Graben-Gateelektrode 3 gebildet.
  • Danach wird eine zweite isolierende Schicht 36 gebildet, die die Wanne 5 abdeckt. Über dieser zweiten isolierenden Schicht 36 wird eine elektrisch leitende Schicht 32 gebildet. Diese elektrisch leitende Schicht 32 kann aus demselben Material wie die Graben-Gateelektrode 3 gebildet werden, es können aber auch andere elektrisch leitfähige Materialien verwendet werden. Die elektrisch leitende Schicht 32 deckt die Wanne 5 ab und kann sich lateral (d. h. in einer zu der Emitterseite 11 parallelen Ebene) über die Wanne 5 hinaus erstrecken, so dass die Wanne durch die elektrisch leitende Schicht 32 abgedeckt, aber durch die zweite Isolationsschicht 36 von ihr isoliert wird. Die elektrisch leitende Schicht 32 kann sich beispielsweise um 1 bis 10 μm außerhalb der Wanne 5 erstrecken, und bei einer anderen beispielhaften Ausführungsform um 1 bis 5 μm oder um 5 bis 10 μm. Da die zweite isolierende Schicht 36 die elektrisch leitende Schicht 32 von dem Wafer isoliert, erstreckt sie sich lateral mindestens zu den lateralen Seiten der elektrisch leitenden Schicht 32 oder sogar über ihre lateralen Seiten hinaus.
  • Dann wird durch Einführen eines zweiten n-Dotierungsstoffs auf der Emitterseite 11, der unter Verwendung der elektrisch leitenden Schicht 32 als Maske in den Wafer diffundiert wird, eine Anreicherungsschicht 6 gebildet.
  • Nach der Einführung des zweiten n-Dotierungsstoffs wird eine Basisschicht 4 durch Einführen eines dritten p-Dotierungsstoffs auf der Emitterseite 11 unter Verwendung der elektrisch leitenden Schicht 32 als Maske gebildet. Der dritte p-Dotierungsstoff wird von der Emitterseite 11 aus bis auf eine niedrigere Tiefe als die Tiefe, in die der zweite Dotierungsstoff diffundiert wurde, in dem Wafer diffundiert, so dass die Basisschicht 4 in der Anreicherungsschicht 6 eingebettet wird. Abhängig von der Distanz, bis zu der sich die elektrisch leitende Schicht 32 jenseits der p-Wanne 5 erstreckt und abhängig von der Diffusionstiefe/-länge des zweiten und dritten Dotierungsstoffs, sind Ausführungsformen gezeigt in 6 (Anreicherungsschicht 6 erstreckt sich zu der p-Wanne 5, trennt aber die p-Wanne 5 von der Basisschicht 4) oder in 12, in der die Anreicherungsschicht 6 die Basisschicht 4 immer noch von der Driftschicht 8 trennt, aber nicht durch die Driftschicht 8 von der p-Wanne 5 getrennt wird. In einem solchen Bauelement wird der dritte Dotierungsstoff nicht so weit lateral diffundiert, dass er die p-Wanne 5 erreicht.
  • Beispielsweise wird dann durch Einführen eines vierten p-Dotierungsstoffs auf der Kollektorseite 15, der in den Wafer diffundiert wird, eine Kollektorschicht 9 gebildet. Die Kollektorschicht 9 kann auch in einem anderen Herstellungsschritt hergestellt werden.
  • Wenn eine Pufferschicht 85 erzeugt wird (siehe 8), muss die Pufferschicht 85 vor der Kollektorschicht 9 erzeugt werden. Die Pufferschicht 85 wird beispielsweise durch Einführen eines n-Dotierungsstoffs auf der Kollektorseite 15 erzeugt. Die Pufferschicht 85 besitzt immer höhere Dotierungskonzentration als die Driftschicht 8.
  • Dann wird eine dritte isolierende Schicht 38 über der elektrisch leitenden Schicht 32 aufgebracht, die sich lateral zu der Graben-Gateelektrode 3 erstreckt. Die dritte isolierende Schicht 38 wird für einen Kontakt der elektrisch leitenden Schicht 32 mit der Emitterelektrode 2 mit einer Aussparung 39 auf der elektrisch leitenden Schicht 32 hergestellt und mit einer Kontaktöffnung der Emitterelektrode 2 zur Basisschicht 4. Die Aussparung und die Kontaktöffnung werden beispielsweise durch teilweise Entfernung der dritten isolierenden Schicht 38 über der Basisschicht bzw. elektrisch leitenden Schicht hergestellt.
  • In der Kontaktöffnung wird ein fünfter n-Dotierungsstoff unter Verwendung der dritten isolierenden Schicht 38 und der elektrisch leitenden Schicht 32 als Maske zur Bildung von ersten Sourceregionen 7 eingeführt. Beispielsweise wird der fünfte Dotierungsstoff nachher aktiviert.
  • Als Alternative kann die elektrisch leitende Schicht 32 als Maske zum Einführen des fünften n-Dotierungsstoffs verwendet werden. In diesem Fall werden erste Sourceregionen zwischen zwei Graben-Gateelektroden 3 und zweite Sourceregionen 75 zwischen einer Graben-Gateelektrode 3 und einer p-Wanne 5 erzeugt. Die dritte isolierende Schicht 38 kann dann nach der Erzeugung der Sourceregionen 7, 75 aufgebracht werden. Die dritte isolierende Schicht 38 deckt die zweite Sourceregion 75, die elektrisch leitende Schicht 32 neben der Aussparung 39 ab und lässt eine Kontaktöffnung zwischen zwei Graben-Gateelektroden 3 offen. Beispielsweise wird ein Ätzschritt ausgeführt, um für den Kontakt der Basisschicht 5 mit der Emitterelektrode 2 durch eine erste Sourceregion 7 zu ätzen (in den Figuren nicht gezeigt); durch dieses Verfahren wird die Kontaktöffnung der Basisschicht 4 zur Emitterelektrode 2 in einer Ebene unter der Emitterseite 11 angeordnet. Die Emitterseite 11 des Wafers soll die äußerste Ebene sein, in der Schichten oder Regionen im Wafer parallel an der Seite angeordnet werden, auf der die Emitterelektrode 2 angeordnet wird.
  • Als Alternative werden Sourceregionen mit einer Maske erzeugt, die für den Kontakt der Basisschicht 4 mit der Emitterelektrode 3 einen zentralen Bereich zwischen zwei Graben-Gateelektroden 3 abdeckt.
  • Als Letztes werden eine Emitterelektrode 2 und eine Kollektorelektrode 25 hergestellt.
  • Die Dotierungsstoffe können durch ein beliebiges geeignetes Verfahren wie Implantierung oder Abscheidung eingeführt werden. Diffusionsschritte können direkt nach dem Einführen des entsprechenden Dotierungsstoffs erfolgen, können aber auch in einer späteren Phase durchgeführt werden, z. B. für die Basisschicht 4, wobei die p-Wanne 5 mit einem Diffusionsschritt hergestellt wird, nimmt ihr Dotierungsprofil stetig von einem Maximalwert zur maximalen Diffusionstiefe des Dotierungsstoffs (die von der Dotierungsstoffsorte und den Diffusionsbedingungen wie Diffusionszeit und -temperatur abhängt) ab. Es sollte beachtet werden, dass der Ausdruck „umfassend” andere Elemente oder Schritte nicht ausschließt und dass der unbestimmte Artikel „ein” oder „eine” den Plural nicht ausschließt. In Verbindung mit verschiedenen Ausführungsformen beschriebene Elemente können auch kombiniert werden. Außerdem sollte beachtet werden, dass Bezugszeichen in den Ansprüchen nicht als Beschränkung des Schutzumfangs der Ansprüche aufzufassen sind.
  • Bezugszeichenliste
    • 1
    IGBT
    10
    Wafer
    11
    Emitterseite
    12
    Erste Seite
    15
    Kollektorseite
    16
    Zweite Seite
    100
    Aktive Zelle
    110
    Dummy-Zelle
    120, 130, 140, 150, 160
    vorbekannter IGBT
    2
    Emitterelektrode
    25
    Kollektorelektrode
    3
    Graben-Gateelektrode
    31
    Planar-Gate
    300
    Gerastertes Graben-Gate
    32
    Elektrisch leitfähige Schicht
    34
    Erste isolierende Schicht
    36
    Zweite isolierende Schicht
    38
    Dritte isolierende Schicht
    39
    Aussparung
    4
    Basisschicht
    5
    Wanne
    6
    Anreicherungsschicht
    7
    Erste Sourceregion
    75
    Zweite Sourceregion
    8
    Driftschicht
    85
    Pufferschicht
    9
    Kollektorschicht
    95
    Erste Region

Claims (14)

  1. Bipolartransistor mit isoliertem Gate, der Schichten zwischen einer Emitterelektrode (2) auf einer Emitterseite (11) und einer Kollektorelektrode (25) auf einer Kollektorseite (15) gegenüber der Emitterseite (11) aufweist, umfassend: – eine Driftschicht (8) eines ersten Leitfähigkeitstyps, – eine Kollektorschicht (9) eines zweiten Leitfähigkeitstyps, der von dem ersten Leitfähigkeitstyp verschieden ist, die zwischen der Driftschicht (8) und der Kollektorelektrode (25) angeordnet ist und die die Kollektorelektrode (25) elektrisch kontaktiert, – eine Basisschicht (4) des zweiten Leitfähigkeitstyps, wobei die Basisschicht (4) zwischen der Driftschicht (8) und der Emitterelektrode (2) angeordnet ist, wobei die Basisschicht (4) die Emitterelektrode (2) elektrisch kontaktiert, – eine erste Sourceregion (7) des ersten Leitfähigkeitstyps, die auf der Basisschicht (4) in Richtung der Emitterseite (11) angeordnet ist und die Emitterelektrode (2) elektrisch kontaktiert, wobei die erste Sourceregion (7) eine höhere Dotierungskonzentration als die Driftschicht (8) aufweist, – eine Graben-Gateelektrode (3), die lateral zu der Basisschicht (4) angeordnet ist und sich tiefer in die Driftschicht (8) als die Basisschicht (4) erstreckt, wobei die Graben-Gateelektrode (3) durch eine erste isolierende Schicht (34) von der Basisschicht (4), der ersten Sourceregion (7) und der Driftschicht (8) getrennt ist, wobei zwischen der Emitterelektrode (2), der ersten Sourceregion (7), der Basisschicht (4) und der Driftschicht (8) ein Kanal bildbar ist, – eine Wanne (5) des zweiten Leitfähigkeitstyps, die lateral zu der Basisschicht (4) angeordnet ist und sich tiefer in die Driftschicht (8) als die Basisschicht (4) erstreckt, – eine Anreicherungsschicht (6) des ersten Leitfähigkeitstyps, die die Basisschicht (4) umgibt, dergestalt, dass die Anreicherungsschicht (6) die Basisschicht (4) völlig von der Driftschicht (8) und der Wanne (5) trennt, – zusätzlich zu der Emitterelektrode (2) eine elektrisch leitende Schicht (32), die die Wanne (5) abdeckt, wobei die elektrisch leitende Schicht (32) durch eine zweite elektrisch isolierende Schicht (36) von der Wanne (5) getrennt wird, – eine dritte isolierende Schicht (38), die auf der Emitterseite (11) über der Graben-Gateelektrode (3), der elektrisch leitenden Schicht (32) und den Teilen der Basisschicht (4), der Anreicherungsschicht (6) und der Driftschicht (8), die zwischen der Graben-Gateelektrode (3) und der Wanne (5) liegen, angeordnet ist und die eine Aussparung (39) über der elektrisch leitenden Schicht (32) aufweist, dergestalt, dass die elektrisch leitende Schicht (32) die Emitterelektrode (2) elektrisch kontaktiert.
  2. Bipolartransistor (1) mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, dass eine zweite Sourceregion (75) des ersten Leitfähigkeitstyps auf der Emitterseite (11) auf der Basisschicht (4) zwischen der Graben-Gateelektrode (3) und der Wanne (5) angeordnet ist, wobei sich die zweite Sourceregion (75) von der ersten elektrisch isolierenden Schicht (34) mindestens zu einer Grenze der zweiten elektrisch isolierenden Schicht (36) erstreckt, wobei die zweite Sourceregion (75) eine höhere Dotierungskonzentration als die Driftschicht (8) aufweist.
  3. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, dass sich die Wanne (5) tiefer in die Driftschicht (8) als die Graben-Gateelektrode (3) erstreckt.
  4. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass eine Pufferschicht (85) des ersten Leitfähigkeitstyps mit einer höheren Dotierungskonzentration als die Driftschicht (8) zwischen der Driftschicht (8) und der Kollektorschicht (9) angeordnet ist.
  5. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Bipolartransistor (1) mit isoliertem Gate ferner eine erste Region (95) des ersten Leitfähigkeitstyps umfasst, die auf der Kollektorseite (15) lateral zu der Kollektorschicht (9) angeordnet ist, wobei die erste Region (95) eine höhere Dotierungskonzentration als die Driftschicht (8) aufweist.
  6. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die elektrisch leitende Schicht (32) aus demselben Material wie die Graben-Gateelektrode (3) besteht.
  7. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Bipolartransistor (1) mit isoliertem Gate ferner einen Balken (45) des zweiten Leitfähigkeitstyps mit einer höheren Dotierungskonzentration als die Basisschicht (4) umfasst, wobei der Balken (45) auf der Emitterseite (11) in einer Ebene parallel zu der Emitterseite (11) und senkrecht zu der Richtung, in der die ersten Sourceregionen (7) die Graben-Gateelektrode (3) anschließen, angeordnet ist und wobei an diesem Balken die erste Sourceregion (7), die Basisschicht (4) und die Graben-Gateelektrode (3) enden.
  8. Bipolartransistor (1) mit isoliertem Gate nach Anspruch 6, dadurch gekennzeichnet, dass sich die Wanne (5) zu dem Balken erstreckt.
  9. Bipolartransistor (1) mit isoliertem Gate nach Anspruch 6, dadurch gekennzeichnet, dass die Wanne (5) durch die Anreicherungsschicht (6) und/oder die Basisschicht (4) von dem Balken getrennt ist.
  10. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die elektrisch leitende Schicht (32) zusätzlich einen solchen Teil der Anreicherungsschicht (6) abdeckt, der sich zu der Emitterseite (11) in einem Bereich zwischen der Wanne (5) und der ersten isolierenden Schicht (34) erstreckt, und sich zu einer Region über der Basisschicht (4) erstreckt, wobei die elektrisch leitende Schicht (32) durch die zweite elektrisch isolierende Schicht (36) von diesen Schichten (4, 5, 6) getrennt ist.
  11. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass sich die Driftschicht (8) zu der zweiten elektrisch isolierenden Schicht (36) erstreckt in einem Bereich zwischen der Wanne (5) und der Anreicherungsschicht (6).
  12. Bipolartransistor (1) mit isoliertem Gate nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die zweite elektrisch isolierende Schicht (36) eine Dicke zwischen 50 und 150 nm aufweist.
  13. Verfahren zur Herstellung eines Bipolartransistors mit isoliertem Gate, wobei die folgenden Herstellungsschritte ausgeführt werden: – Bereitstellen eines niedrig dotierten Wafers eines ersten Leitfähigkeitstyps, der eine Emitterseite (11) und eine Kollektorseite (15) aufweist, wobei ein Teil des Wafers mit unabgeänderter niedriger Dotierung in dem fertiggestellten Bipolartransistor (1) mit isoliertem Gate eine Driftschicht (8) bildet, – Anwenden einer Maske und Einführen eines ersten Dotierungsstoffs eines zweiten Leitfähigkeitstyps, der von dem ersten Leitfähigkeitstyp verschieden ist, zur Bildung einer Wanne (5), – Herstellen einer Grabenaussparung auf der Emitterseite (11), Beschichten der Gabenaussparung mit einer ersten isolierenden Schicht (34) und Füllen der beschichteten Grabenaussparung mit einem elektrisch leitfähigen Material, dergestalt, dass eine Graben-Gateelektrode (3) gebildet wird, – Bilden einer zweiten isolierenden Schicht (36), die die Wanne (5) abdeckt, – Bilden einer elektrisch leitenden Schicht (32) über der zweiten isolierenden Schicht (36), – Erzeugen einer Anreicherungsschicht (6) durch Einführen eines zweiten Dotierungsstoffs des ersten Leitfähigkeitstyps und Diffundieren des zweiten Dotierungsstoffs in den Wafer unter Verwendung der elektrisch leitenden Schicht (32) als Maske, – Bilden einer Basisschicht (4) nach Einführung des zweiten Dotierungsstoffs durch Einführen eines dritten Dotierungsstoffs des zweiten Leitfähigkeitstyps, wobei die elektrisch leitende Schicht (32) als Maske verwendet wird, und Diffundieren des dritten Dotierungsstoffs in den Wafer von der Emitterseite (11) aus bis auf eine niedrigere Tiefe als die Tiefe, bis zu der der zweite Dotierungsstoff diffundiert wurde, – Erzeugen einer Kollektorschicht (9) durch Einführen eines vierten Dotierungsstoffs des zweiten Leitfähigkeitstyps auf der Kollektorseite (15) und Diffundieren des vierten Dotierungsstoffs in den Wafer, – Einführen eines fünften Dotierungsstoffs des ersten Leitfähigkeitstyps zur Bildung von ersten Sourceregionen (7) unter Verwendung mindestens der elektrisch leitenden Schicht (32) als Maske, – Aufbringen einer dritten isolierenden Schicht (38) über der elektrisch leitenden Schicht (32), wobei die dritte isolierende Schicht (38) eine Aussparung (39) auf der elektrisch leitenden Schicht (32) für einen Kontakt der elektrisch leitenden Schicht (32) mit der Emitterelektrode (2) und eine Kontaktöffnung zur Basisschicht (4) aufweist, – Aufbringen einer Emitterelektrode (2) und einer Kollektorelektrode (25).
  14. Verfahren zur Herstellung eines Bipolartransistors mit isoliertem Gate nach Anspruch 13, gekennzeichnet durch – zuerst Aufbringen der dritten isolierenden Schicht (38) über der elektrisch leitenden Schicht (32), dergestalt, dass sich die dritte isolierende Schicht (38) lateral zu der Graben-Gateelektrode (3) erstreckt, wobei die dritte isolierende Schicht (38) eine Kontaktöffnung zur Basisschicht (4) aufweist, – Einführen eines fünften Dotierungsstoffs des ersten Leitfähigkeitstyps zur Bildung von ersten Sourceregionen (7) unter Verwendung der dritten isolierenden Schicht (38) und der elektrisch leitenden Schicht (32) als Maske.
DE112012002823.6T 2011-07-07 2012-07-06 Bipolartransistor mit isoliertem Gate und Verfahren zur Herstellung eines solchen Bipolartransistors Active DE112012002823B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP11173059 2011-07-07
EP11173059.4 2011-07-07
PCT/EP2012/063303 WO2013004829A1 (en) 2011-07-07 2012-07-06 Insulated gate bipolar transistor

Publications (2)

Publication Number Publication Date
DE112012002823T5 true DE112012002823T5 (de) 2014-08-21
DE112012002823B4 DE112012002823B4 (de) 2017-09-07

Family

ID=44802583

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012002823.6T Active DE112012002823B4 (de) 2011-07-07 2012-07-06 Bipolartransistor mit isoliertem Gate und Verfahren zur Herstellung eines solchen Bipolartransistors

Country Status (7)

Country Link
US (1) US9105680B2 (de)
JP (1) JP5985624B2 (de)
KR (1) KR101840903B1 (de)
CN (1) CN103650148B (de)
DE (1) DE112012002823B4 (de)
GB (1) GB2506075B (de)
WO (1) WO2013004829A1 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103650148B (zh) * 2011-07-07 2016-06-01 Abb技术有限公司 绝缘栅双极晶体管
DE112012002956B4 (de) * 2011-07-14 2017-07-06 Abb Schweiz Ag Bipolarer Transistor mit isoliertem Gate
JP2014160720A (ja) * 2013-02-19 2014-09-04 Sanken Electric Co Ltd 半導体装置
JP6256075B2 (ja) * 2014-02-13 2018-01-10 住友電気工業株式会社 炭化珪素半導体装置
CN103943673B (zh) * 2014-05-04 2017-02-01 常州中明半导体技术有限公司 具有不连续沟槽的沟槽双极型晶体管
JP6354458B2 (ja) * 2014-08-27 2018-07-11 富士電機株式会社 半導体装置
WO2016113865A1 (ja) * 2015-01-14 2016-07-21 三菱電機株式会社 半導体装置及びその製造方法
JP6698697B2 (ja) * 2015-01-27 2020-05-27 アーベーベー・シュバイツ・アーゲー 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法
JP6729999B2 (ja) * 2015-02-16 2020-07-29 富士電機株式会社 半導体装置
KR101748141B1 (ko) 2015-02-17 2017-06-19 전남대학교산학협력단 절연 게이트 양극성 트랜지스터
JP5925928B1 (ja) * 2015-02-26 2016-05-25 日本航空電子工業株式会社 電気接続構造および電気接続部材
CN105047706B (zh) * 2015-08-28 2019-02-05 国网智能电网研究院 一种低通态损耗igbt及其制造方法
US9780202B2 (en) * 2015-08-31 2017-10-03 Ixys Corporation Trench IGBT with waved floating P-well electron injection
US10367085B2 (en) 2015-08-31 2019-07-30 Littelfuse, Inc. IGBT with waved floating P-Well electron injection
EP3471147B1 (de) * 2017-10-10 2020-08-05 ABB Power Grids Switzerland AG Bipolarer transistor mit isoliertem gate
CN109768080B (zh) * 2019-01-23 2021-03-30 电子科技大学 一种具有mos控制空穴通路的igbt器件
GB2592927B (en) * 2020-03-10 2024-06-12 Mqsemi Ag Semiconductor device with fortifying layer
GB2602663A (en) * 2021-01-11 2022-07-13 Mqsemi Ag Semiconductor device
US11610987B2 (en) * 2021-05-18 2023-03-21 Pakal Technologies, Inc NPNP layered MOS-gated trench device having lowered operating voltage
US20230021169A1 (en) * 2021-07-13 2023-01-19 Analog Power Conversion LLC Semiconductor device with deep trench and manufacturing process thereof
US11935923B2 (en) 2021-08-24 2024-03-19 Globalfoundries U.S. Inc. Lateral bipolar transistor with gated collector
US11935928B2 (en) 2022-02-23 2024-03-19 Globalfoundries U.S. Inc. Bipolar transistor with self-aligned asymmetric spacer

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679966A (en) * 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
EP1895595B8 (de) * 1996-10-18 2013-11-06 Hitachi, Ltd. Halbleitervorrichtung und elektrische Stromwandlervorrichtung
JP4310017B2 (ja) * 1999-02-17 2009-08-05 株式会社日立製作所 半導体装置及び電力変換装置
KR100745557B1 (ko) * 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
US20070063269A1 (en) * 2005-09-20 2007-03-22 International Rectifier Corp. Trench IGBT with increased short circuit capability
JP2007134625A (ja) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5235443B2 (ja) * 2008-02-13 2013-07-10 株式会社日立製作所 トレンチゲート型半導体装置
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP4644730B2 (ja) * 2008-08-12 2011-03-02 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
JP5963385B2 (ja) * 2008-11-26 2016-08-03 富士電機株式会社 半導体装置
WO2010109596A1 (ja) 2009-03-24 2010-09-30 トヨタ自動車株式会社 半導体装置
JP5686507B2 (ja) * 2009-08-12 2015-03-18 株式会社 日立パワーデバイス トレンチゲート型半導体装置
TWI404205B (zh) * 2009-10-06 2013-08-01 Anpec Electronics Corp 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法
JP5452195B2 (ja) * 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
EP2523217A4 (de) * 2010-01-04 2014-06-25 Hitachi Ltd Halbleiterbauelement und stromumrichtervorrichtung damit
EP2550677B1 (de) * 2010-03-23 2014-06-18 ABB Technology AG Leistungshalbleiterbauelement
CN103650148B (zh) * 2011-07-07 2016-06-01 Abb技术有限公司 绝缘栅双极晶体管
DE112012002956B4 (de) * 2011-07-14 2017-07-06 Abb Schweiz Ag Bipolarer Transistor mit isoliertem Gate
JP5754543B2 (ja) * 2012-03-16 2015-07-29 富士電機株式会社 半導体装置
CN104221152B (zh) * 2012-07-18 2017-10-10 富士电机株式会社 半导体装置以及半导体装置的制造方法

Also Published As

Publication number Publication date
CN103650148B (zh) 2016-06-01
KR101840903B1 (ko) 2018-03-21
US9105680B2 (en) 2015-08-11
WO2013004829A1 (en) 2013-01-10
JP2014523122A (ja) 2014-09-08
DE112012002823B4 (de) 2017-09-07
GB2506075B (en) 2015-09-23
GB201400075D0 (en) 2014-02-19
JP5985624B2 (ja) 2016-09-06
US20140124829A1 (en) 2014-05-08
CN103650148A (zh) 2014-03-19
GB2506075A (en) 2014-03-19
KR20140046018A (ko) 2014-04-17

Similar Documents

Publication Publication Date Title
DE112012002823B4 (de) Bipolartransistor mit isoliertem Gate und Verfahren zur Herstellung eines solchen Bipolartransistors
DE112012002956B4 (de) Bipolarer Transistor mit isoliertem Gate
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102005052734B4 (de) Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
DE102005024684B4 (de) Halbleitervorrichtung
DE102009044474B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE112010005271B4 (de) Bipolare Halbleitervorrichtungen
DE112014003712T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102005041838B3 (de) Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
DE102018203693A1 (de) Halbleitervorrichtung
AT505176A2 (de) Grabenfeldplattenabschluss für leistungsvorrichtungen
DE102008052422A1 (de) Halbleitervorrichtung mit reduzierter Kapazität
DE112009002330T5 (de) Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat
DE102011080351A1 (de) Halbleitereinrichtung mit einer lateralen Diode
DE102014114100B4 (de) Igbt mit reduzierter rückwirkungskapazität
DE102013106795B4 (de) Halbleitervorrichtung mit einem Randgebiet und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013107758B4 (de) Halbleitervorrichtung mit einer dielektrischen Struktur in einem Trench
DE102019005973A1 (de) Graben- mosfet-kontakte
DE112012000954T5 (de) Leistungshalbleiterbauelement und Verfahren zum Herstellen eines derartigen Leistungshalbleiterbauelements
DE112021002169T5 (de) Halbleitervorrichtung
DE212021000529U1 (de) Leistungshalbleitervorrichtung mit isolierter Graben-Gate-Elektrode
DE102014107721B4 (de) Leistungshalbleiter und zugehöriges Herstellungsverfahren
DE102022102392A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einerHalbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: HITACHI ENERGY SWITZERLAND AG, CH

Free format text: FORMER OWNER: ABB TECHNOLOGY AG, ZUERICH, CH

Owner name: ABB SCHWEIZ AG, CH

Free format text: FORMER OWNER: ABB TECHNOLOGY AG, ZUERICH, CH

Owner name: ABB POWER GRIDS SWITZERLAND AG, CH

Free format text: FORMER OWNER: ABB TECHNOLOGY AG, ZUERICH, CH

R082 Change of representative

Representative=s name: DENNEMEYER & ASSOCIATES S.A., DE

Representative=s name: ZIMMERMANN & PARTNER PATENTANWAELTE MBB, DE

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: HITACHI ENERGY SWITZERLAND AG, CH

Free format text: FORMER OWNER: ABB SCHWEIZ AG, BADEN, CH

Owner name: HITACHI ENERGY LTD, CH

Free format text: FORMER OWNER: ABB SCHWEIZ AG, BADEN, CH

Owner name: ABB POWER GRIDS SWITZERLAND AG, CH

Free format text: FORMER OWNER: ABB SCHWEIZ AG, BADEN, CH

R082 Change of representative

Representative=s name: DENNEMEYER & ASSOCIATES S.A., DE

R081 Change of applicant/patentee

Owner name: HITACHI ENERGY SWITZERLAND AG, CH

Free format text: FORMER OWNER: ABB POWER GRIDS SWITZERLAND AG, BADEN, CH

Owner name: HITACHI ENERGY LTD, CH

Free format text: FORMER OWNER: ABB POWER GRIDS SWITZERLAND AG, BADEN, CH

R081 Change of applicant/patentee

Owner name: HITACHI ENERGY LTD, CH

Free format text: FORMER OWNER: HITACHI ENERGY SWITZERLAND AG, BADEN, CH

R082 Change of representative

Representative=s name: DENNEMEYER & ASSOCIATES S.A., DE