KR20140046018A - 절연 게이트 바이폴라 트랜지스터 - Google Patents
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Abstract
이미터 측 (11) 의 이미터 전극 (2) 과, 컬렉터 측 (15) 의 컬렉터 전극 (25) 사이에 층들을 갖는 IGBT 가 제공되고, 이 IGBT 는, - 컬렉터 측 (15) 의 컬렉터 층 (9), - 드리프트 층 (8), - 제 2 도전성 타입의 베이스 층 (4), - 이미터 측 (11) 을 향해 베이스 층 (4) 상에 배열된 제 1 소스 영역 (7), - 베이스 층 (4) 에 대해 측방향에 배열되고 베이스 층 (4) 보다 드리프트 층 (8) 내로 더 깊게 연장되는 트렌치 게이트 전극 (3), - 베이스 층 (4) 에 대해 측방향에 배열되고, 베이스 층 (4) 보다 드리프트 층 (8) 내로 더 깊게 연장되는 웰 (5), - 인핸스먼트 층 (6) 이 드리프트 층 (8) 및 웰 (5) 로부터 베이스 층 (4) 을 완전하게 분리하도록 베이스 층 (4) 을 둘러싸는 인핸스먼트 층 (6), - 이미터 전극 (2) 에 더해 추가적인 도전 층 (32) 으로서, 웰 (5) 을 커버하고, 도전 층 (32) 은 제 2 전기 절연 층 (36) 에 의해 웰 (5) 로부터 분리되는, 상기 도전 층 (32), - 제 3 절연 층 (38) 으로서, 도전 층 (32) 이 이미터 전극 (2) 을 전기적으로 접촉하도록 도전 층 (32) 의 상부에 오목부 (39) 를 갖는, 상기 제 3 절연 층 (38) 을 포함한다.
Description
본 발명은 전력 반도체 디바이스들의 분야에 관한 것이다. 그것은 청구항 제 1 항의 전제부에 따른 절연 게이트 바이폴라에 관한 것이다.
도 1 은 평면형 게이트 전극들을 갖는 종래 기술의 IGBT (120) 를 나타낸다. IGBT (120) 는, 4-층 구조를 갖는 디바이스이고, 이 층들은 이미터 측 (11) 의 이미터 전극 (2) 과, 이미터 측 (11) 반대편에 배열된 컬렉터 측 (15) 의 컬렉터 전극 (25) 사이에 배열된다. (n-) 도핑된 드리프트 층 (8) 은 이미터 측 (11) 과 컬렉터 측 (15) 사이에 배열된다. p 도핑된 베이스 층 (4) 은 드리프트 층 (8) 과 이미터 전극 (2) 사이에 배열되고, 이 베이스 층 (4) 은 이미터 전극 (2) 에 직접 전기적으로 접촉한다. n- 도핑된 소스 영역 (7) 은 이미터 측 (11) 에 배열되어 평면형 베이스 층 (4) 내로 매립되고, 이미터 전극 (2) 과 접촉한다.
평면형 게이트 전극 (31) 은 이미터 측 (11) 의 상부에 배열된다. 평면형 게이트 전극 (31) 은 제 1 절연 층 (34) 에 의해 베이스 층 (4), 제 1 소스 영역 (7), 및 드리프트 층 (8) 으로부터 전기적으로 절연된다. 평면형 게이트 전극 (31) 과 이미터 전극 (2) 사이에 배열된 제 3 절연층 (38) 이 존재한다. 컬렉터 측에서, 컬렉터 층 (9) 은 드리프트 층 (8) 과 컬렉터 전극 (25) 사이에 배열된다.
이러한 평면형 MOS 셀 설계는 BiMOS 타입 스위치 개념들에 적용될 때 수많은 이점들을 나타낸다. 디바이스는 복수의 효과들로 인해 높은 온-상태 (on-state) 손실들을 갖는다. 평면형 설계는 측방향 (lateral) MOS 채널을 제공하고, 이는 셀 부근에서의 캐리어 확산 (JFET 효과라고도 불린다) 으로 고통받는다. 따라서, 평면형 셀들은 낮은 캐리어 인핸스먼트 (enhancement) 를 보인다. 또한, 측방향 채널 설계로 인해, 평면형 설계는 또한 MOS 채널 밖으로의 측방향 전자 확산으로 인한 정공 드레인 (drain) 효과 (PNP 효과) 로부터 고통받는다. 셀들 사이의 영역은 PiN 다이오드 부분에 대해 강한 전하 인핸스먼트를 제공한다. 하지만, 이 PiN 효과는 오직 낮은 셀 패킹 밀도들 (일정 면적 내의 적은 수의 셀들) 을 갖는 고전압 디바이스들에서 긍정적인 영향을 보일 수 있다. 감소된 채널 저항을 달성하기 위해, 평면형 디바이스는 적은 셀 패킹 밀도로 만들어지고, 이것은 오직 좁은 피치들 (2 개의 셀들 사이의 거리) 로 보상될 수 있고, 이에 의해 PiN 효과를 감소시킬 수 있다.
평면형 베이스 층을 둘러싸는 n 도핑된 인핸스먼트 층들의 도입에 의해 높은 손실들이 감소되었다.
블록킹 성능에 관해, 평면형 설계는 셀들에서의 그리고 셀들 사이에서의 낮은 피크 필드들로 인해 양호한 블록킹 성능을 제공한다.
평면형 설계는 게이트 전극 아래의 큰 MOS 축적 영역 및 큰 연관된 커패시턴스를 가질 수 있다. 그럼에도 불구하고, 디바이스는 밀러 커패시턴스 감소를 위한 셀들 사이의 필드 산화물 타입 층의 적용으로 인해 양호한 제어성을 보인다. 따라서, 양호한 제어성 및 낮은 스위칭 손실들이 평면 설계에 대해 달성될 수 있다.
또한, 평면 설계들에서의 셀 밀도들은 요구되는 쇼트 (short) 회로 전류들에 대해 쉽게 조정될 수 있다.
상기 언급한 모든 효과들을 고려한 결과로서, 종래 기술의 평면형 셀들은 필드 산화물 층들로 매우 좁은 셀들 및 넓은 피치들을 적용한다.
평면형 설계들 대신에, 도 2 에 도시된 트렌치 MOS 셀 설계들을 갖는 종래 기술의 IGBT 들 (130) 이 도입되었고, 여기서, 트렌치 게이트 전극 (3) 은 제 1 절연 층 (34) 에 의해 베이스 층 (4), 제 1 소스 영역 (7), 및 드리프트 층 (8) 으로부터 전기적으로 절연된다. 트렌치 게이트 전극 (3) 은 베이스 층 (4) 과 동일 평면에서 측방향에 배열되고, 베이스 층 (4) 보다 드리프트 층 (8) 내로 더 깊게 연장된다.
이러한 트렌치 게이트 전극 설계들에 있어서, 트렌치 설계가 수직 MOS 채널을 제공하기 때문에 온-상태 손실들이 보다 낮고, 이는 수직 방향에서의 전자들의 개선된 주입을 제공하고, 셀 부근에서의 전하 확산 (소위 JFET 효과) 으로부터의 결점들로부터 고통받지 않는다. 따라서, 트렌치 셀들은 보다 낮은 손실들로 훨씬 향상된 캐리어 인핸스먼트를 보인다. 수직 채널 설계로 인해, 트렌치는 또한 MOS 채널 밖으로의 개선된 전자 확산으로 인해 보다 적은 정공 드레인 효과 (PNP 효과) 를 제공한다. 트렌치의 바닥에 축적 층 (accumulation layer) 이 존재하고, 이는 PiN 다이오드 부분에 대해 강한 전하 인핸스먼트를 제공한다. 따라서, 넓은 및/또는 깊은 트렌치들은 최적의 성능을 보인다. 트렌치 설계는 감소된 채널 저항에 대해 큰 셀 패킹 밀도를 제공한다. 하지만, 트렌치 설계는 높은 피크 전계들로 인해 트렌치들의 바닥 코너들 부근에서 보다 낮은 블록킹 성능으로 고통받는다. 트렌치 설계는 밀러 커패시턴스 감소를 위해 트렌치에서 필드 산화물 타입 층들을 적용하는 어려움과 함께 큰 MOS 축적 영역 및 연관된 커패시턴스를 갖는다. 따라서, 디바이스는 결과적으로 나쁜 제어성 및 높은 스위칭 손실들을 초래한다. 또한, 트렌치 설계들에서의 높은 셀 밀도들은 높은 쇼트 회로 전류들을 초래할 것이다.
상기 언급한 효과들을 감소시키기 위해, 트렌치 게이트 전극은 넓고 깊게 만들어진 반면, 셀들은 좁게 만들어져서, 손실들이 감소되고 쇼트 회로 전류가 낮게 유지될 수 있도록 하였다. 하지만, 이러한 트렌치들은 처리하기가 어렵고 여전히 열악한 제어성으로 고통받을 것이다.
도 3 에 도시된 추가적인 종래 기술의 개념에서, 피치드(pitched)-트렌치 게이트 전극 (300) 설계를 갖는 IGBT 들 (140) 이 셀들 사이에 삽입된다. 2 개의 트렌치 게이트 전극들 (3) 은 트렌치 게이트 전극들과 동일한 재료로 이루어진 층에 의해 연결되고, 이에 의해, 아래의 영역을 형성하며, 여기서, 베이스 층의 부분이 배열되고, 하지만, 이 MOS 영역에서 이미터 전극에 대한 베이스 층의 접촉 또는 소스 영역은 이용가능하지 않다. 하지만, 이러한 디바이스들은 스위칭 동안 피치드 영역으로부터의 느린 필드 확산으로 인한 높은 스위칭 손실들 및 열악한 블록킹 특성들을 초래한다 (도 3).
도 4 에서의 다른 접근법에서, 더미 트렌치 셀들 (110) 이 또 다른 종래 기술의 IGBT (150) 에 도입되었고, 여기서, 액티브 셀들 (100) 및 더미 셀들 (110) 이 교대로 배열된다. 베이스 층 (4) 및 제 1 소스 영역들 (7) 은 더미 셀 (110) 에서의 이미터 전극 (2) 과 접촉할 필요가 없고, 하지만, 피치드-트렌치 설계에 대해 언급된 것들과 유사한 문제들이 적용된다. 이 설계에 있어서, 온-상태 손실들을 감소시키기 위해 드리프트 층 (8) 과 베이스 층 (4) 사이에 n 도핑된 인핸스먼트 층들이 도입될 수도 있다.
JP 2011-40586 호에서, 트렌치 게이트 전극들을 갖는 또 다른 종래 기술의 IGBT (160) 가 설명된다. 2 개의 액티브 트렌치들 (3) 사이에, 동일한 도전성 폴리 실리콘 재료의 평면형 층이 상부에 놓인 쉘로우 피치드 (shallow pitched) 트렌치 (300) 가 배열되고, 이는 (도 3 에서 도시된) 종래 기술의 IGBT (140) 와 유사하게 이미터 전극 (2) 에 대한 접촉을 갖지 않는다. 하지만, 하나의 베이스 층 (4) 이 액티브 셀들에서뿐만 아니라 쉘로우 피치드 트렌치들 (300) 아래의 피치드 게이트 영역에서도 적용되므로, 이 베이스 층 (4) 은, 피치드 게이트 전극들 (300) 이 베이스 층 (4) 에 매립되기 때문에 오히려 깊어야 하고, 한편, 액티브 트렌치들 (3) 은 그 베이스 층 (4) 보다 더 깊다. 상이한 깊이들을 갖는 이러한 트렌치들 (3, 300) 및 깊은 p 베이스 층 (4) 의 제조는, 트렌치들 (3) 및 피치드 트렌치들이 개별적으로 제조되어야 하기 때문에, 매우 어렵다. 또한, 깊은 p 베이스 층 (4) 은 액티브 트렌치들 (3) 에 연결되고, 이는 제어성의 면에서 디바이스 턴-온 거동에 부정적인 영향을 갖는다.
본 발명의 목적은, 감소된 온-상태 손실들, 향상된 블록킹 성능, 낮은 정공들의 드레인, 및 양호한 제어성을 가지면서 종래 기술의 디바이스들보다 제조하기가 보다 쉬운 전력 반도체 디바이스를 제공하는 것이다.
이러한 문제는 청구항 제 1 항의 특징들을 갖는 반도체 디바이스에 의해 해결된다.
본 발명의 절연 게이트 바이폴라 트랜지스터는 이미터 측 (emitter side) 의 이미터 전극과, 이미터 측 반대편의 컬렉터 측 (collector side) 의 컬렉터 전극 사이에 층들을 갖고,
- 제 1 도전성 타입의 드리프트 층,
- 제 1 도전성 타입과는 상이한 제 2 도전성 타입의 컬렉터 층으로서, 드리프트 층과 컬렉터 전극 사이에 배열되고, 컬렉터 전극을 전기적으로 접촉하는, 상기 컬렉터 층,
- 제 2 도전성 타입의 베이스 층으로서, 상기 베이스 층은 드리프트 층과 이미터 전극 사이에 배열되고, 상기 베이스 층은 이미터 전극을 직접 전기적으로 접촉하는, 상기 베이스 층,
- 드리프트 층보다 높은 도핑 농도를 갖는 제 1 도전성 타입의 제 1 소스 영역으로서, 상기 제 1 소스 영역은 이미터 측을 향해 베이스 층 상에 배열되고 이미터 전극을 전기적으로 접촉하는, 상기 제 1 소스 영역,
- 하나 또는 적어도 2 개의 트렌치 게이트 전극들로서, 상기 트렌치 게이트 전극들은 베이스 층에 대해 측방향에 배열되고 베이스 층보다 드리프트 층 내로 더 깊게 연장되며, 상기 트렌치 게이트 전극은 제 1 절연 층에 의해 베이스 층, 제 1 소스 영역, 및 드리프트 층으로부터 분리되고, 채널이 이미터 전극, 제 1 소스 영역, 베이스 층, 및 드리프트 층 사이에 형성될 수 있는, 상기 트렌치 게이트 전극들,
- 제 2 도전성 타입의 웰 (well) 로서, 베이스 층에 대해 측방향에 배열되고, 베이스 층보다 드리프트 층 내로 더 깊게 연장되는, 상기 웰,
- 제 1 도전성 타입의 인핸스먼트 (enhancement) 층으로서, 상기 인핸스먼트 층이 드리프트 층 및 웰로부터 베이스 층을 완전하게 분리하도록 베이스 층을 둘러싸는, 상기 인핸스먼트 층,
- 이미터 전극에 더해 추가적인 도전 층으로서, 상기 도전 층은 웰을 커버 (cover) 하고, 상기 도전 층은 제 2 전기 절연 층에 의해 적어도 웰로부터 분리되는, 상기 도전 층, 및
- 제 3 절연 층으로서, 상기 제 3 절연 층은 트렌치 게이트 전극, 도전 층, 및 트렌치 게이트 전극과 웰 사이에 놓인 베이스 층, 인핸스먼트 층, 및 드리프트 층의 부분들의 상부에서 이미터 측에 배열되며, 상기 제 3 절연 층은 도전 층이 이미터 전극을 전기적으로 접촉하도록 도전 층의 상부에 오목부를 갖는, 상기 제 3 절연 층을 포함한다.
이 구조는 2 개의 액티브 셀들 사이에 깊은 웰을 가짐으로써 종래 기술의 디바이스들의 긍정적인 효과들을 결합하고, 이는 양호한 블록킹 성능, 향상된 제어성, 및 낮은 스위칭 손실들을 보장한다. 또한, 깊은 웰은 보다 양호한 턴-온 거동을 위해 인핸스먼트 층에 의해 베이스 층으로부터 분리된다. 인핸스먼트 층 그 자체는 또한 온-상태 손실들이 감소되는 이점을 갖는다. 도전 층이 이미터 전극의 포텐셜 (potential) 에 있음에 따라, 그것은 게이트 회로에서 용량성 효과를 부가하는 것에 의해 부정적인 역할을 하지 않고, 따라서, 보다 낮은 손실들 및 양호한 제어성으로 향상된 스위칭이 획득된다.
본 발명의 IGBT 의 형성을 위해, 상이한 깊이들을 갖는 트렌치들과 같은 복잡한 공정들이 사용되지 않는다. 본 발명의 IGBT 는 정적 및 동적 특성들 양자 모두에 대해 양호한 전기적 특성들을 갖는다.
또한, 본 발명의 설계는, 수많은 가능한 조합들에서 역 도전 설계들과 같은 다른 IGBT 디바이스 타입들 상에서 또한 본 발명의 이미터 측의 구조를 적용하는 잠재력으로, 웰과 게이트 사이의 베이스 층 및 인핸스먼트 층에 대해, 그리고 존재한다면 제 2 소스 영역에 대해, 자기-정렬 프로세스에 기초하여 제조할 수 있기 때문에 디바이스가 제조하기 쉽다. 본 발명의 설계는 완전한 또는 부분적인 스트라이프들 (stripes) 에 적합하고, 하지만 셀룰러 설계들에서도 구현될 수 있다. 도전 층은 베이스 층 및 인핸스먼트 층의 형성을 위해 마스크로서 사용되고 (자기 정렬), 이는, 마스크 얼라인먼트가 필요하기 않고 (마스크의 경우, 이들 층들의 형성을 위해 오직 적용되고 나중에 제거된다) 디바이스를 마무리하기 위해 마스크가 제거될 필요가 없기 때문에, 이점을 갖는다.
본 발명에 다른 추가적인 이점들은 종속 청구항들로부터 명백해질 것이다.
본 발명의 주제는 첨부된 도면들을 참조하여 이하의 텍스트에서 보다 자세히 설명될 것이다.
도 1 은 종래 기술에 따른 평면형 게이트 전극을 갖는 IGBT 를 나타낸다.
도 2 는 종래 기술에 따른 트렌치 게이트 전극을 갖는 다른 IGBT 를 나타낸다.
도 3 은 종래 기술에 따른 피치드 트렌치 게이트 전극을 갖는 다른 IGBT 를 나타낸다.
도 4 는 종래 기술에 따른 더미 셀을 갖는 다른 IGBT 를 나타낸다.
도 5 는 종래 기술에 따른 피치드 트렌치 게이트 전극을 갖는 다른 IGBT 를 나타낸다.
도 6 은 본 발명에 따른 IGBT 의 제 1 실시예를 나타낸다.
도 7 내지 도 12 는 본 발명에 따른 IGBT 의 다른 실시예들을 나타낸다.
도면들에서 사용된 참조 부호들 및 그들의 의미는 참조 부호들의 리스트에서 요약된다. 일반적으로, 동일한 또는 동일한 기능의 부분들에는 동일한 참조 부호들이 주어진다. 설명된 실시형태들은 예들로서 의미되고 본 발명을 한정하지 않을 것이다.
도 1 은 종래 기술에 따른 평면형 게이트 전극을 갖는 IGBT 를 나타낸다.
도 2 는 종래 기술에 따른 트렌치 게이트 전극을 갖는 다른 IGBT 를 나타낸다.
도 3 은 종래 기술에 따른 피치드 트렌치 게이트 전극을 갖는 다른 IGBT 를 나타낸다.
도 4 는 종래 기술에 따른 더미 셀을 갖는 다른 IGBT 를 나타낸다.
도 5 는 종래 기술에 따른 피치드 트렌치 게이트 전극을 갖는 다른 IGBT 를 나타낸다.
도 6 은 본 발명에 따른 IGBT 의 제 1 실시예를 나타낸다.
도 7 내지 도 12 는 본 발명에 따른 IGBT 의 다른 실시예들을 나타낸다.
도면들에서 사용된 참조 부호들 및 그들의 의미는 참조 부호들의 리스트에서 요약된다. 일반적으로, 동일한 또는 동일한 기능의 부분들에는 동일한 참조 부호들이 주어진다. 설명된 실시형태들은 예들로서 의미되고 본 발명을 한정하지 않을 것이다.
도 6 은 4-층 구조 (pnpn) 를 갖는 절연 게이트 바이폴라 트랜지스터 (insulated gate bipolar transistor; IGBT) 의 형태의 본 발명의 전력 반도체 디바이스 (1) 의 제 1 실시형태를 나타낸다. 이 층들은 이미터 측 (11) 의 이미터 전극 (2) 과, 이미터 측 (11) 반대편에 배열된 컬렉터 측 (15) 의 컬렉터 전극 (25) 사이에 배열된다. 본 IGBT 는 다음과 같은 층들을 포함한다:
- (n-) 낮게 도핑된 드리프트 층 (8) 이 이미터 측 (11) 과 컬렉터 측 (15) 사이에 배열된다. 예시적으로, 드리프트 층은 일정하고 균일한 낮은 도핑 농도를 갖는다.
- p 도핑된 컬렉터 층 (8) 이 드리프트 층 (8) 과 컬렉터 전극 (25) 사이에 배열된다. 컬렉터 층은 컬렉터 전극 (25) 에 인접하게 배열되고 컬렉터 전극 (25) 에 전기적으로 접촉한다.
- p 도핑된 베이스 층 (4) 이 드리프트 층 (8) 과 이미터 전극 (2) 사이에 배열된다. 베이스 층 (4) 은 이미터 전극 (2) 에 직접 전기적으로 접촉한다.
- n 도핑된 제 1 소스 영역 (7) 이 이미터 측 (11) 을 향해 베이스 층 (4) 상에 배열되고, 이미터 전극 (2) 을 접촉한다. 제 1 소스 영역 (7) 은 드리프트 층 (8) 보다 높은 도핑 농도를 갖는다. 제 1 소스 영역 (7) 이 베이스 층 (4) 의 상부에 배열됨에 따라, 그것은 제 1 소스 영역 (7) 이 이미터 측 (11) 에서 표면에 배열되는 것을 의미한다. 제 1 소스 영역 (7) 은 양 층이 이미터 측 (11) 에 공통 표면을 가지도록 베이스 층 (4) 내에 매립될 수도 있다.
- 트렌치 게이트 전극 (3), 또는 복수의, 즉, 적어도 2 개의 트렌치 게이트 전극들 (3) 이 베이스 층 (4) 에 대해, (이미터 측 (11) 에 평행하게 놓인) 동일한 평면에 그리고 측방향에 배열되고, 베이스 층 (4) 보다 이미터 측 (11) 으로부터 드리프트 층 (8) 내로 더 깊게 연장된다. 트렌치 게이트 전극 (3) 은 제 1 절연 층 (34) 에 의해 베이스 층 (4), 제 1 소스 영역 (7), 및 드리프트 층 (8) 으로부터 분리된다. 채널이 이미터 전극 (2), 제 1 소스 영역 (7), 베이스 층 (4), 및 드리프트 층 (8) 사이에 형성가능하다. 트렌치 게이트 전극들은 셀룰러 설계들, 전부 또는 부분적인 스트라이프들과 같이 전문가들에게 잘 알려진 임의의 설계를 가질 수도 있다.
- p 도핑된 웰 (5) 이 베이스 층 (4) 에 대해 동일 평면에서 측방향에 배열되고, 베이스 층 (4) 보다 드리프트 층 (8) 내로 더 깊게 연장된다. p 웰 (5) 은 p 베이스 층 (4) 에 연결되지 않는다.
- 드리프트 층 (8) 보다 높게 도핑된 p 도핑된 인핸스먼트 층 (6) 은, 그 인핸스먼트 층 (6) 이 드리프트 층 (8) 및 웰 (5) 로부터 베이스 층 (4) 을 완전하게 분리하도록 베이스 층 (4) 을 둘러싼다. 예시적으로, 인핸스먼트 층 (6) 은 웰 (5) 보다 얕다.
- 이미터 전극 (2) 에 더해 추가적인 도전 층 (32) 이 이미터 측 (11) 에 배열되고, 이는 웰 (5) 을 커버한다 (도 12). 추가적으로, 도전 층 (32) 은 웰 (5) 과 베이스 층 (4) 사이에 배열된 인핸스먼트 층 (6) 의 이러한 부분을 커버할 수도 있고, 베이스 층 (4) 위의 영역까지 연장된다. 드리프트 층이 이미터 측 (11) 의 표면까지 연장되는 경우, 드리프트 층 (8) 은 또한 이 실시형태에서 도전 층 (32) 에 의해 커버된다. 이러한 디바이스를 제조하기 위해, 제 2 도전 층 (36) 및/또는 도전 층 (32) 은 마스크로서 사용될 수 있고, 따라서 제조를 단순화시킨다. 도전 층 (32) 은 임의의 적합한 도전성 재료, 예시적으로 폴리실리콘 또는 금속으로 이루어질 수 있다.
- 제 2 전기 절연 층 (36) 은 도전 층 (32) 을 웰 (5) 및 다른 층들 (4, 6) 로부터 각각 분리한다. 이 제 2 절연 층 (36) 은, 500 내지 1500 nm 의 두께의 실리콘 산화물 층의 형태의 제 3 절연층 (38) 을 갖는, 도 3 및 도 4 에서 도시된 것들과 같은 종래 기술의 디바이스들에서 사용된 절연 층들 (38) 보다 훨씬 더 얇은, 50 내지 150 nm 만큼 얇게 선택될 수 있다. 이러한 얇은 제 2 절연 층을 가짐으로써, 커패시턴스가 긍정적으로 감소되고, 이에 의해, 스위칭 성능이 향상된다.
- 제 3 절연 층 (38) 은 트렌치 게이트 전극 (3), 도전 층 (32), 및 트렌치 게이트 전극 (3) 과 웰 (5) 사이에서 연장되는 베이스 층 (4), 인핸스먼트 층 (6), 및 드리프트 층 (8) 의 부분들의 상부에서 이미터 측 (11) 에 배열된다. 제 3 절연 층 (38) 은 도전 층 (32) 이 이미터 전극 (2) 에 전기적으로 접촉하도록, 도전 층 (32) 의 상부에, 즉, 제 2 절연 층 (38) 에 대향하게 놓인 층 (32) 의 일 측 상에 오목부 (39) 를 갖는다.
이 설명에서 "측방향의 (lateral)" 라는 것은 2 개의 층들/영역들이, 이미터 측에 평행하게 놓인 평면인, 동일 평면에 배열된다는 것을 의미할 것이다. 그 평면 내에서, 층들은 서로 측방향으로 (이웃하게, 나란히) 또는 인접하게 배열되는 한편, 그 층들은 서로로부터 거리를 가질 수도 있다, 즉, 또 다른 층이 2 개의 층들 사이에 배열될 수도 있고, 하지만 그들은 또한 서로에 대해 직접 인접할 수도 있다, 즉, 서로 접촉할 수도 있다. 층들의 "측면들 (lateral sides)" 은 이미터 측 (11) 에 대해 수직인 물체의 면들일 것이다.
도 7 내지 도 12 에서, 도 6 에서 도시된 것과 유사한 IGBT 들이 개시되지만, 이들 IGBT 들은 이하 보다 자세히 설명되는 바와 같이 추가적인 특징들을 포함한다.
도 7 에서 도시된 본 발명의 IGBT 에서, 제 2 n 도핑된 소스 영역 (75) 이 트렌치 게이트 전극 (3) 과 웰 (5) 사이에서 베이스 층 (4) 상에 이미터 측 (11) 에서 배열되고, 제 2 소스 영역 (75) 은 예시적으로 제 1 전기 절연 층 (34) 으로부터 적어도 도전 층 (32) 의 경계까지 연장된다. 제 2 소스 영역 (75) 은 예시적으로 제 1 소스 영역 (7) 과 함께 형성되고, 따라서, 제조 동안 마스킹 공정들을 감소시킨다. 제 2 소스 영역 (75) 은 드리프트 층 (8) 보다 높은 도핑 농도를 갖는다.
도 8 은, 드리프트 층 (8) 과 컬렉터 층 (9) 사이에 배열되는, 드리프트 층 (8) 보다 높은 도핑 농도를 갖는 n 도핑된 버퍼 층 (85) 을 포함하는 다른 본 발명의 IGBT 를 나타낸다.
본 발명의 이미터 측의 설계는 역 도전 IGBT 에도 적용될 수 있고, 여기서, 컬렉터 층 (9) 과 동일한 평면에서 (즉, 컬렉터 측 (15) 에 그리고 컬렉터 층 (9) 에 대한 측방향에), n 도핑된 제 1 영역 (95) 이 도 9 에 도시된 바와 같이 배열된다. 제 1 영역 (95) 은 따라서 컬렉터 층 (9) 에 대해 교대로 배열된다. 제 1 영역 (95) 은 드리프트 층 (8) 보다 높은 도핑 농도를 갖는다.
도전 층 (32) 은 트렌치 게이트 전극 (3) 과 동일한 재료로 이루어질 수도 있다. 그것의 이미터 전극 (2) 에 대한 접촉에 의해, 도전 층 (32) 은 이미터 전극 (2) 과 동일 포텐셜에 있다. 이 층은 게이트 전극으로서 제어가능하지 않다. 따라서, 그것은 게이트에 대한 증가된 용량성 효과로 인한 스위칭 성능에 대한 부정적인 영향을 가지지 않는다.
도 10 에서 도시된 추가적인 실시예에서, 본 발명의 IGBT 는 p 웰 (5) 을 포함하고, 이는 트렌치 게이트 전극 (3) 보다 드리프트 층 (8) 내로 더 깊게 연장된다. 이것은 향상된 블록킹 성능 및 보다 낮은 스위칭 손실들을 제공할 것이다.
도 6 내지 도 12 에서, 인핸스먼트 층 (6) 은 웰 (5) 과 직접 붙어 있다. 대안적으로, 도 11 에 도시된 바와 같이, 드리프트 층 (8) 은 웰 (5) 과 인핸스먼트 층 (6) 사이의 영역에서 절연 층 (36) 까지 연장될 수도 있다. 이 실시형태에서, 드리프트 층 (8) 은, 인핸스먼트 층 (6) 과 웰 (5) 이 드리프트 층 (8) 에 의해 서로로부터 분리되도록, 웨이퍼의 표면까지 연장된다. 이러한 배열에 의해 온 상태 손실들이 감소될 수도 있다.
이 실시형태를 위한 예시적인 제조 방법에서, 제 2 절연 층 (36) 및 도전 층 (32) 이 베이스 층 (4) 및 인핸스먼트 층 (6) 의 형성을 위한 마스크로서 사용된다. 넓은 도전 층 (32) 및 좁은 웰 (5) 의 경우에, 웰 (5) 과 인핸스먼트 층 (6) 은 서로로부터 배치되게 된다. 예시적으로, 본 발명의 반도체 디바이스들은 도전 층들 (32) 과는 상이한 수의 트렌치 게이트 전극들 (3) 을 갖는 게이트 전극 설계를 포함할 수 있다. 예를 들어, 총 면적에 대한 액티브 셀들 (100) 의 밀도가 증가되도록 본 설계에서 배열된 트렌치 게이트 전극 (3) 보다 적은 도전 층들 (32) 이 존재할 수도 있다. 다른 대안에서, 액티브 트렌치들 사이에 하나보다 많은 p 웰들 (5) 이 배열되고, 여기서, 웰들 (5) 은 공통 도전 층 아래에 배열될 수도 있고, 또는, 웰들 (5) 은 별개의 도전 층들 (32) 아래에 배열될 수도 있으며, 여기서, 층들 (32) 은 제 3 절연 층 (38) 에 의해 분리된다. 2 개의 웰들 (5) 사이에, 베이스 층 (4) 이 인핸스먼트 층 (6) 에 의해 둘러싸인 구조가 반복될 수도 있다.
추가적인 실시예에서, 본 발명의 IGBT (1) 는 베이스 층 (4) 보다 높은 도핑 농도를 갖는 p 도핑된 바 (bar) 를 포함한다. 바는 도 6 내지 도 12 에서 도시된 투시도에 수직인 평면에서 이미터 측 (11) 에 배열된다. 이 바에서, 소스 영역 (7, 75), 베이스 층 (4), 및 인핸스먼트 층 (6) 이 종단된다. 바는 웨이퍼의 표면까지 연장된다. 바는, 제 1 소스 영역들 (7) 이 트렌치 게이트 전극들 (3) 에 부착되는 방향에 수직으로 이미터 측에 평행한 평면에서 연장된다.
웰 (5) 은 바 (45) 까지 연장될 수도 있거나, 대안적으로, 바 (45) 에 대한 접촉이 달성되지 않도록 종단될 수도 있다. 이 경우에, 인핸스먼트 층 (6) 또는 베이스 층 (4) 또는 이들 층들의 양자 모두는 웰 (5) 과 바 (45) 사이에 배열될 수도 있다. 웰과 바 사이의 연결은 결과적으로 비 플로팅 (floating) 웰을 초래할 것이고, 이는 정적 손실들을 증가시키고 스위칭 성능을 나쁘게 할 것이다.
다른 실시형태에서, 도전성 타입들 (conductivity types) 은 전환된다, 즉, 제 1 도전성 타입의 모든 층들은 p 타입이고 (예를 들어, 드리프트 층 (8), 제 1 및 제 2 소스 영역 (7, 75)) 제 2 도전성 타입의 모든 층들은 n 타입이다 (예를 들어, 베이스 층 (4), 웰 (5)).
본 발명의 IGBT (1) 는 다음과 같은 방법에 의해 제조된다. 이미터 측과 컬렉터 측을 갖는 낮게 (n-) 도핑된 웨이퍼가 제공된다. 웨이퍼는 균일하고 일정한 도핑 농도를 갖는다. 웨이퍼는 실리콘 또는 GaN 또는 SiC 웨이퍼의 기초 상에서 만들어질 수도 있다. 마무리된 (finalized) 절연 게이트 바이폴라 트랜지스터 (1) 에서 수정되지 않은 (unamended) 낮은 도핑을 갖는 웨이퍼의 부분은 드리프트 층 (8) 을 형성한다.
웰 (5) 을 형성하기 위해, 마스크가 적용되고, 제 1 p 도펀트가 도입된다.
트렌치 오목부 (recess) 가 이미터 측 (11) 에 도입되고, 이는 제 1 절연 층 (34) 으로 코팅된다. 코팅된 트렌치 오목부는 그 다음, 중 도핑된 폴리실리콘 또는 알루미늄과 같은 금속과 같은 도전성 재료로 채워진다. 이 공정에 의해, 트렌치 게이트 전극 (3) 이 형성된다.
그 후, 웰 (5) 을 커버하는 제 2 절연 층 (36) 이 형성된다. 이 제 2 절연 층 (36) 의 상부에, 도전 층 (32) 이 형성된다. 이 도전 층 (32) 은 트렌치 게이트 전극 (3) 과 동일한 재료로 형성될 수도 있지만, 또한, 다른 도전성 재료들이 사용될 수도 있다. 웰이 도전 층 (32) 에 의해 커버되지만 제 2 절연 층 (36) 에 의해 그것으로부터 절연되도록, 도전 층 (32) 은 웰 (5) 을 커버하고 웰 (5) 너머서 측방향으로 (즉, 이미터 측 (11) 에 평행한 평면에서) 연장될 수도 있다. 도전 층 (32) 은 예시적으로 1 내지 10 μm 만큼, 다른 실시예에서, 1 내지 5 μm 만큼 또는 5 내지 10 μm 만큼, 웰 (5) 밖으로 연장된다. 제 2 절연 층 (36) 이 도전 층 (32) 을 웨이퍼로부터 절연함에 따라, 그것은 적어도 도전 층 (32) 의 측면들까지 측방향으로 연장되거나, 심지어 도전 층 (32) 의 측면들 너머로 연장된다.
그 다음, 마스크로서 도전 층 (32) 을 이용하여 웨이퍼 내로 확산되는, 이미터 측 (11) 의 n 제 2 도펀트를 도입함으로써 인핸스먼트 층 (6) 이 형성된다.
n 제 2 도펀트의 도입 후에, 마스크로서 도전 층 (32) 을 이용하여, 이미터 측 (11) 에 p 제 3 도펀트를 도입함으로써 베이스 층 (4) 이 형성된다. p 제 3 도펀트는 이미터 측 (11) 으로부터, 베이스 층 (4) 이 인핸스먼트 층 (6) 에 매립되도록 제 2 도펀트가 확산되는 깊이보다 낮은 깊이까지, 웨이퍼 내로 확산된다. 도전 층 (32) 이 p 웰 (5) 너머로 연장되는 거리에 따라서 그리고 제 2 및 제 3 도펀트들의 확산 깊이/길이에 따라서, 도 6 에서의 실시형태 (인핸스먼트 층 (6) 이 p 웰 (5) 까지 연장되지만 p 웰 (5) 을 베이스 층 (4) 으로부터 분리하는 실시형태), 또는 인핸스먼트 층 (6) 이 여전히 베이스 층 (4) 을 드리프트 층 (8) 으로부터 분리하지만 드리프트 층 (8) 에 의해 p 웰 (5) 로부터 분리되는 도 11 에서의 실시형태가 도시된다. 이러한 디바이스에서, 제 3 도펀트는 p 웰 (5) 에 도달할 때까지 측방향으로 확산되지 않는다.
예시적으로, 그 다음, 웨이퍼 내로 확산되는, 컬렉터 측 (15) 의 p 제 4 도펀트를 도입함으로써 컬렉터 층 (9) 이 형성된다. 컬렉터 층 (9) 은 또한 다른 제조 공정으로 만들어질 수도 있다.
버퍼 층 (85) 이 형성되는 경우 (도 8 참조), 버퍼 층 (85) 은 컬렉터 층 (9) 전에 형성되어야 한다. 버퍼 층 (85) 은 예시적으로 컬렉터 측 (15) 에 n 도펀트를 도입함으로써 형성된다. 버퍼 층 (85) 은 항상 드리프트 층 (8) 보다 높은 도핑 농도를 갖는다.
그 다음, 제 3 절연 층 (38) 이 도전 층 (32) 의 상부에 적용되고, 이는 트렌치 게이트 전극 (3) 까지 측방향으로 연장된다. 도전 층 (32) 의 이미터 전극 (2) 에 대한 접촉을 위한 도전 층 (32) 상의 오목부 (39) 를 가지고, 베이스 층 (4) 에 대한 이미터 전극 (2) 의 접촉 오프닝 (contact opening) 을 갖는 제 3 절연 층 (38) 이 만들어진다. 오목부 및 접촉 오프닝은 예시적으로, 베이스 층 및 도전 층의 상부에 제 3 절연 층을 각각 부분적으로 제거함으로써 만들어진다.
접촉 오프닝에서, 제 1 소스 영역들 (7) 을 형성하기 위해 마스크로서 도전 층 (32) 및 제 3 절연 층 (38) 을 이용하여 n 제 5 도펀트가 도입된다. 예시적으로, 제 5 도펀트는 나중에 활성화된다.
대안적으로, n 제 5 도펀트를 도입하기 위해 마스크로서 도전 층 (32) 이 이용될 수도 있다. 이 경우에, 2 개의 트렌치 게이트 전극들 (3) 사이의 제 1 소스 영역들 및 트렌치 게이트 전극 (3) 과 p 웰 (5) 사이의 제 2 소스 영역들 (75) 이 형성된다. 그 다음, 소스 영역들 (7, 75) 의 형성 후에 제 3 절연 층 (38) 이 적용될 수도 있다. 제 3 절연 층 (38) 은 제 2 소스 영역 (75), 오목부 (39) 외의 도전 층 (32) 을 커버하고, 2 개의 트렌치 게이트 전극들 (3) 사이의 접촉 오프닝을 오픈 상태로 남겨 둔다. 베이스 층 (4) 의 이미터 전극 (2) 에 대한 접촉 (도면들에서는 미도시) 을 위해 제 1 소스 영역 (7) 을 에치 스루하기 위해 예시적으로 에치 공정이 수행되고; 이 방법에 의해, 이미터 전극 (2) 에 대한 베이스 층 (4) 의 접촉 오프닝이 이미터 측 (11) 아래 평면에 배열된다. 웨이퍼의 이미터 측 (11) 은 웨이퍼의 가장 바깥쪽 평면일 것이고, 여기서, 층들 또는 영역들이 이미터 전극 (2) 이 배열되는 측에 평행하게 웨이퍼에서 배열된다.
대안적으로, 베이스 층 (4) 의 이미터 전극 (2) 에 대한 접촉을 위해 2 개의 트렌치 게이트 전극들 (3) 사이의 중앙 영역을 커버하는 마스크로 소스 영역들이 형성된다.
마지막으로, 이미터 전극 (2) 및 컬렉터 전극 (25) 이 만들어진다.
도펀트들은 주입 또는 증착과 같은 임의의 적절한 방법에 의해 도입될 수 있다. 확산 공정들은 대응하는 도펀트의 도입 직후에 이루어질 수도 있지만, 또한, 나중의 단계에서, 예컨대, 베이스 층 (4), p 웰 (5) 이 확산 공정으로 만들어지는 동안, 수행될 수 있으며, 그들의 도핑 프로파일은 최대 값에서부터 도펀트의 최대 확산 깊이까지 점차적으로 감소한다 (이는 도펀트 소트 (sort) 및 확산 시간 및 온도와 같은 확산 조건들에 의존한다). "포함하는 (comprising)" 이라는 용어는 다른 엘리먼트들 또는 단계들을 배제하지 않고, 단수 표현은 복수를 배제하지 않는다는 것에 유의하여야 한다. 또한, 상이한 실시형태들과 연관하여 설명된 엘리먼트들은 결합될 수도 있다. 또한, 청구항들에서의 참조 부호들은 청구범위를 제한하는 것으로 해석되어서는 아니된다.
1 IGBT
10 웨이퍼
11 이미터 측
12 제 1 측
15 컬렉터 측
16 제 2 측
100 액티브 셀
110 더미 셀
120, 130, 140, 150, 160 종래 기술의 IGBT
2 이미터 전극
25 컬렉터 전극
3 트렌치 게이트 전극
31 평면형 게이트
300 피치드 트렌치 게이트
32 도전 층
34 제 1 절연 층
36 제 2 절연 층
38 제 3 절연 층
39 오목부
4 베이스 층
5 웰
6 인핸스먼트 층
7 제 1 소스 영역
75 제 2 소스 영역
8 드리프트 층
85 버퍼 층
9 컬렉터 층
95 제 1 영역
10 웨이퍼
11 이미터 측
12 제 1 측
15 컬렉터 측
16 제 2 측
100 액티브 셀
110 더미 셀
120, 130, 140, 150, 160 종래 기술의 IGBT
2 이미터 전극
25 컬렉터 전극
3 트렌치 게이트 전극
31 평면형 게이트
300 피치드 트렌치 게이트
32 도전 층
34 제 1 절연 층
36 제 2 절연 층
38 제 3 절연 층
39 오목부
4 베이스 층
5 웰
6 인핸스먼트 층
7 제 1 소스 영역
75 제 2 소스 영역
8 드리프트 층
85 버퍼 층
9 컬렉터 층
95 제 1 영역
Claims (14)
- 이미터 측 (11) 의 이미터 전극 (2) 과, 상기 이미터 측 (11) 반대편의 컬렉터 측 (15) 의 컬렉터 전극 (25) 사이에 층들을 갖는 절연 게이트 바이폴라 트랜지스터로서,
- 제 1 도전성 타입의 드리프트 층 (8),
- 상기 제 1 도전성 타입과는 상이한 제 2 도전성 타입의 컬렉터 층 (9) 으로서, 상기 드리프트 층 (8) 과 상기 컬렉터 전극 (25) 사이에 배열되고, 상기 컬렉터 전극 (25) 을 전기적으로 접촉하는, 상기 컬렉터 층 (9),
- 제 2 도전성 타입의 베이스 층 (4) 으로서, 상기 베이스 층 (4) 은 상기 드리프트 층 (8) 과 상기 이미터 전극 (2) 사이에 배열되고, 상기 베이스 층 (4) 은 상기 이미터 전극 (2) 을 전기적으로 접촉하는, 상기 베이스 층 (4),
- 상기 제 1 도전성 타입의 제 1 소스 영역 (7) 으로서, 상기 제 1 소스 영역 (7) 은 상기 이미터 측 (11) 을 향해 상기 베이스 층 (4) 상에 배열되고 상기 이미터 전극 (2) 을 전기적으로 접촉하며, 상기 제 1 소스 영역 (7) 은 상기 드리프트 층 (8) 보다 높은 도핑 농도를 갖는, 상기 제 1 소스 영역 (7),
- 트렌치 게이트 전극 (3) 으로서, 상기 트렌치 게이트 전극 (3) 은 상기 베이스 층 (4) 에 대해 측방향에 배열되고 상기 베이스 층 (4) 보다 상기 드리프트 층 (8) 내로 더 깊게 연장되며, 상기 트렌치 게이트 전극 (3) 은 제 1 절연 층 (34) 에 의해 상기 베이스 층 (4), 상기 제 1 소스 영역 (7), 및 상기 드리프트 층 (8) 으로부터 분리되고, 채널이 상기 이미터 전극 (2), 상기 제 1 소스 영역 (7), 상기 베이스 층 (4), 및 상기 드리프트 층 (8) 사이에 형성될 수 있는, 상기 트렌치 게이트 전극 (3),
- 상기 제 2 도전성 타입의 웰 (5) 로서, 상기 베이스 층 (4) 에 대해 측방향에 배열되고, 상기 베이스 층 (4) 보다 상기 드리프트 층 (8) 내로 더 깊게 연장되는, 상기 웰 (5),
- 상기 제 1 도전성 타입의 인핸스먼트 층 (6) 으로서, 상기 인핸스먼트 층 (6) 이 상기 드리프트 층 (8) 및 상기 웰 (5) 로부터 상기 베이스 층 (4) 을 완전하게 분리하도록 상기 베이스 층 (4) 을 둘러싸는, 상기 인핸스먼트 층 (6),
- 상기 이미터 전극 (2) 에 더해 추가적인 도전 층 (32) 으로서, 상기 도전 층 (32) 은 상기 웰 (5) 을 커버하고, 상기 도전 층 (32) 은 제 2 전기 절연 층 (36) 에 의해 상기 웰 (5) 로부터 분리되는, 상기 도전 층 (32), 및
- 제 3 절연 층 (38) 으로서, 상기 제 3 절연 층 (38) 은 상기 트렌치 게이트 전극 (3), 상기 도전 층 (32), 및 상기 드리프트 층 (8), 상기 인핸스먼트 층 (6), 및 상기 베이스 층 (4) 의 상기 트렌치 게이트 전극 (3) 과 상기 웰 (5) 사이에 놓인 부분들의 상부에서 상기 이미터 측 (11) 에 배열되며, 상기 제 3 절연 층 (38) 은 상기 도전 층 (32) 이 상기 이미터 전극 (2) 을 전기적으로 접촉하도록 상기 도전 층 (32) 의 상부에 오목부 (39) 를 갖는, 상기 제 3 절연 층 (38) 을 포함하는, 절연 게이트 바이폴라 트랜지스터. - 제 1 항에 있어서,
상기 이미터 측 (11) 에서 상기 제 1 도전성 타입의 제 2 소스 영역 (75) 이 상기 트렌치 게이트 전극 (3) 과 상기 웰 (5) 사이에서 상기 베이스 층 (4) 상에 배열되고, 상기 제 2 소스 영역 (75) 은 제 1 전기 절연 층 (34) 으로부터 적어도 상기 제 2 전기 절연 층 (36) 의 경계까지 연장되며, 상기 제 2 소스 영역 (75) 은 상기 드리프트 층 (8) 보다 높은 도핑 농도를 갖는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 또는 제 2 항에 있어서,
상기 웰 (5) 은 상기 트렌치 게이트 전극 (3) 보다 상기 드리프트 층 (8) 내로 더 깊게 연장되는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 드리프트 층 (8) 보다 높은 도핑 농도를 갖는 상기 제 1 도전성 타입의 버퍼 층 (85) 이 상기 드리프트 층 (8) 과 상기 컬렉터 층 (9) 사이에 배열되는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 절연 게이트 바이폴라 트랜지스터 (1) 는 상기 제 1 도전성 타입의 제 1 영역 (95) 을 더 포함하고, 상기 제 1 영역 (95) 은 상기 컬렉터 측 (15) 에서 상기 컬렉터 층 (9) 에 대해 측방향으로 배열되고, 상기 제 1 영역 (95) 은 상기 드리프트 층 (8) 보다 높은 도핑 농도를 갖는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 도전 층 (32) 은 상기 트렌치 게이트 전극 (3) 과 동일한 재료로 이루어진 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 절연 게이트 바이폴라 트랜지스터 (1) 는 상기 베이스 층 (4) 보다 높은 도핑 농도를 갖는 상기 제 2 도전성 타입의 바 (45) 를 더 포함하고, 상기 바 (45) 는 상기 제 1 소스 영역들 (7) 이 상기 트렌치 게이트 전극 (3) 에 부착되는 방향에 수직으로 상기 이미터 측 (11) 에 평행한 평면에서 상기 이미터 측 (11) 에 배열되고, 상기 바에서 상기 제 1 소스 영역 (7), 상기 베이스 층 (4), 및 상기 트렌치 게이트 전극 (3) 이 종단되는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 6 항에 있어서,
상기 웰 (5) 은 상기 바까지 연장되는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 6 항에 있어서,
상기 웰 (5) 은 상기 인핸스먼트 층 (6) 및 상기 베이스 층 (4) 중 적어도 하나에 의해 상기 바로부터 분리되는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 도전 층 (32) 은, 상기 웰 (5) 과 상기 제 1 절연 층 (34) 사이의 영역에서 상기 이미터 측 (11) 까지 연장되는 상기 인핸스먼트 층 (6) 의 부분을 추가적으로 커버하고, 상기 베이스 층 (4) 위의 영역까지 연장되며, 상기 도전 층 (32) 은 상기 제 2 전기 절연 층 (36) 에 의해 이들 층들 (4, 5, 6) 로부터 분리되는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 드리프트 층 (8) 은 상기 웰 (5) 과 상기 인핸스먼트 층 (6) 사이의 영역에서 상기 제 2 전기 절연 층 (36) 까지 연장되는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 제 2 전기 절연 층 (36) 은 50nm 내지 150nm 사이의 두께를 갖는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터 (1). - 절연 게이트 바이폴라 트랜지스터를 제조하는 방법으로서,
- 이미터 측과 컬렉터 측을 갖는 제 1 도전성 타입의 낮게 도핑된 웨이퍼를 제공하는 단계로서, 마무리된 상기 절연 게이트 바이폴라 트랜지스터 (1) 에서 수정되지 않은 낮은 도핑을 갖는 상기 웨이퍼의 부분은 드리프트 층 (8) 을 형성하는, 상기 웨이퍼를 제공하는 단계,
- 웰 (5) 을 형성하기 위해, 마스크를 제공하고, 상기 제 1 도전성 타입과는 상이한 제 2 도전성 타입의 제 1 도펀트를 도입하는 단계,
- 상기 이미터 측 (11) 에 트렌치 오목부를 만들고 상기 트렌치 오목부를 제 1 절연 층 (34) 으로 코팅하며 코팅된 상기 트렌치 오목부를 도전성 재료로 채워 트렌치 게이트 전극 (3) 을 형성하는 단계,
- 상기 웰 (5) 을 커버하는 제 2 절연 층 (36) 을 형성하는 단계,
- 상기 제 2 절연 층 (36) 의 상부에 도전 층 (32) 을 형성하는 단계,
- 상기 제 1 도전성 타입의 제 2 도펀트를 도입하고 마스크로서 상기 도전 층 (32) 을 이용하여 상기 제 2 도펀트를 상기 웨이퍼 내로 확산시킴으로써 인핸스먼트 층 (6) 을 형성하는 단계,
- 상기 제 2 도펀트의 도입 후에, 상기 제 2 도전성 타입의 제 3 도펀트를 도입하고, 마스크로서 상기 도전 층 (32) 을 이용하여, 상기 제 3 도펀트를 상기 웨이퍼 내로 상기 이미터 측 (11) 에서부터 상기 제 2 도펀트가 확산된 것보다 낮은 깊이까지 확산시킴으로써 베이스 층 (4) 을 형성하는 단계,
- 상기 컬렉터 측 (15) 에 상기 제 2 도전성 타입의 제 4 도펀트를 도입하고 상기 제 4 도펀트를 상기 웨이퍼 내로 확산시킴으로써 컬렉터 층 (9) 을 형성하는 단계,
- 제 1 소스 영역들 (7) 을 형성하기 위해 적어도 상기 도전 층 (32) 을 마스크로서 이용하여 상기 제 1 도전성 타입의 제 5 도펀트를 도입하는 단계,
- 상기 도전 층 (32) 의 상부에 제 3 절연 층 (38) 을 제공하는 단계로서, 상기 제 3 절연 층 (38) 은, 상기 도전 층 (32) 의 상기 이미터 전극 (2) 에 대한 접촉을 위한 상기 도전 층 (32) 상의 오목부 (39), 및 상기 베이스 층 (4) 에 대한 접촉 오프닝을 갖는, 상기 제 3 절연 층 (38) 을 제공하는 단계, 및
- 이미터 전극 (2) 및 컬렉터 전극 (25) 을 제공하는 단계
를 포함하는 제조 단계들이 수행되는, 절연 게이트 바이폴라 트랜지스터를 제조하는 방법. - 제 13 항에 있어서,
- 상기 베이스 층 (4) 에 대한 접촉 오프닝을 갖는 상기 제 3 절연 층 (38) 이 상기 트렌치 게이트 전극 (3) 으로 측방향으로 연장되도록 상기 도전 층 (32) 의 상부에 상기 제 3 절연 층 (38) 을 먼저 제공하는 단계, 및
- 상기 제 1 소스 영역들 (7) 을 형성하기 위해 마스크로서 상기 제 3 절연 층 (38) 및 상기 도전 층 (32) 을 이용하여 상기 제 1 도전성 타입의 제 5 도펀트를 도입하는 단계를 특징으로 하는 절연 게이트 바이폴라 트랜지스터를 제조하는 방법.
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