JP5447504B2 - 半導体装置 - Google Patents

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Description

本発明は、絶縁ゲート型のバイポーラ半導体装置に関する。
半導体装置においては、過電流による素子破壊を防ぐ等の目的で、半導体装置を流れる電流を検知するための電流検知部が設置される。例えば、特許文献１の半導体装置９００は、主セル領域９８１と、主セル領域９８１を流れる電流を検知するためのセンスセル領域９８２とを備えている。主セル領域９８１とセンスセル領域９８２には、図１８に示すように、トレンチ型の絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）が形成されている。半導体装置９００は、Ｐ＋型のコレクタ領域９０３と、Ｎ−型のドリフト領域９０８と、Ｐ−型のボディ領域９０１がこの順で積層された半導体基板を備えている。ボディ領域９０１の上表面側には、Ｎ＋型のエミッタ領域９０５とコンタクト領域９０６が設けられている。半導体基板の表面側からボディ領域９０１を貫通するトレンチゲート９０４が設けられている。トレンチゲート９０４は、半導体基板の上表面側でエミッタ領域９０５に接している。トレンチゲート９０４には、ゲート絶縁膜で被覆されているゲート電極が充填されており、ゲート電極の上面には層間絶縁膜９１２が設けられている。半導体基板の裏面側にはコレクタ領域９０３と導通するコレクタ電極９１３が設けられている。半導体基板の表面側には、主セル領域９８１のエミッタ領域９０５およびコレクタ領域９０６と導通するエミッタ主電極９１１と、センスセル領域９８２のエミッタ領域９０５およびコレクタ領域９０６と導通するエミッタセンス電極９２１が設置されている。
コレクタ電極９１３をエミッタ主電極９１１およびエミッタセンス電極９２１に対して正電位とし、ゲート電極に正電圧を印加すると、トレンチゲート９０４に電子が引き寄せられる。これによって、トレンチゲート９０４に接するボディ領域９０１にＮ型に反転したチャネルが形成され、このチャネルを通って電子がエミッタ領域９０５からドリフト領域９０８に注入される。また、コレクタ領域９０３からドリフト領域９０８へ正孔が注入される。少数キャリアである正孔がドリフト領域９０８に注入されると、ドリフト領域９０８においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなる（いわゆる伝導率変調）。これによってドリフト領域９０８の抵抗が低くなる。このように電子と正孔が移動することによって、半導体装置９００の裏面側（コレクタ領域９０３側）から表面側（エミッタ領域９０５側）に向かう主電流およびセンス電流が流れる。主セル領域９８１とセンスセル領域９８２の面積比を調整する等によって、主電流とセンス電流との比を予め調整しておけば、センス電流値を計測することによって、主電流（＝センス電流値×センス比）を検知することができる。
特開２００７−２８７９８８号公報
ところで、特許文献１のＩＧＢＴにおいては、コレクタ領域からドリフト領域に注入された正孔は、その一部がゲートに沿って流れる電子に引き寄せられる。これによって、ドリフト領域の表面近傍（ボディ側の表面近傍）の正孔密度が高くなり、ＩＧＢＴの抵抗値に影響する。特に、単位セル面積が小さいトレンチ型のＩＧＢＴでは、単位面積当たりの正孔密度が高くなるため、その抵抗値が正孔密度の変化に影響され易い。この抵抗値に影響を与える正孔密度は、トレンチ型のゲートの大きさ（トレンチ深さ）によって変化する。このため、トレンチ深さのばらつきは、正孔密度のばらつきとなり、トレンチ型のＩＧＢＴの抵抗のばらつきの大きな要因となる。
主セル領域とセンスセル領域とを備えた半導体装置においては、センスセル領域は、主セル領域と比較するとセル数が少ない。このため、特許文献１の半導体装置のように、トレンチ型の主セル領域とトレンチ型のセンスセル領域を備えている場合において、半導体装置毎にトレンチ深さがばらつくと、主セル領域の抵抗のばらつきは小さいが、センスセル領域の抵抗のばらつきは大きくなる。このため、特許文献１の半導体装置では、半導体装置毎の僅かなトレンチ深さのばらつきによって、主電流の変化が僅かであるのに対して、センス電流が大きく変化してしまう。これによって、半導体装置毎にセンス電流と主電流の電流値の比が変化し、主セル領域を流れる主電流を精度よく検知することができなくなってしまう。
本願は、かかる点に鑑みてなされたものであり、その目的とするところは、トレンチ深さのばらつきに起因するセンス電流のばらつきを抑制し、電流検知精度を安定化させることにある。
そこで、本明細書に開示する半導体装置は、バイポーラ型の半導体装置であって、トレンチゲート型の素子領域からなる主セル領域と、プレーナゲート型の素子領域を含むセンスセル領域とを備えている。
この半導体装置によれば、主セル領域には、高集積化に有利なトレンチゲート型の素子領域を利用する一方で、センスセル領域にはプレーナゲート型の素子領域を少なくともその一部に含んでいる。プレーナゲート型の素子を用いると、トレンチゲート型の素子と比較して、単位面積当たりのキャリア（チャネルがＮ型の場合には正孔）の密度が小さくなるため、キャリア密度がばらついても、センス電流のばらつきは小さい。これによって、主セル領域を流れる主電流とセンスセル領域を流れるセンス電流の比を安定化させることができる。このため、半導体装置を量産した場合に、センスセル領域の検知精度がばらつきにくくなる。
上記の半導体装置において、トレンチゲート型の素子領域では、第１導電型のコレクタ領域と、そのコレクタ領域上に積層されている第２導電型のドリフト領域と、そのドリフト領域上に積層されている第１導電型のボディ領域と、そのボディ領域の表面に形成されている第２導電型のエミッタ領域と、エミッタ領域とボディ領域を貫通して伸びるトレンチ型の絶縁ゲートとを設けることができる。また、プレーナゲート型の素子領域では、第１導電型のコレクタ領域と、そのコレクタ領域上に積層されている第２導電型のドリフト領域と、そのドリフト領域の表面に形成されている第２導電型のエミッタ領域と、そのエミッタ領域をドリフト領域から隔離している第１導電型のボディ領域と、エミッタ領域とドリフト領域を隔離している範囲のボディ領域、その範囲のボディ領域と隣接するエミッタ領域の一部及びその範囲のボディ領域と隣接するドリフト領域の一部と対向するプレーナゲート型の絶縁ゲートとを設けることができる。
センスセル領域のプレーナゲート型の素子領域では、ドリフト領域のうち、プレーナゲート型の絶縁ゲートと対向する位置であって、プレーナゲート型の絶縁ゲートとコレクタ領域との間の深さの位置に、第２導電型のキャリア蓄積領域を備えていてもよい。これによって、プレーナゲート型の素子領域の抵抗値を低減することができる。
センスセル領域は、トレンチゲート型の素子領域と、プレーナゲート型の素子領域とを備えていてもよい。この場合、プレーナゲート型の素子領域は、センスセル領域の中央部に設けられており、トレンチゲート型の素子領域は、センスセル領域の端部に設けられていることが好ましい。これによって、センスセル領域の耐圧向上に寄与し得る。
本発明によれば、主セル領域とセンスセル領域とを備えた絶縁ゲート型のバイポーラ半導体装置において、センス電流のばらつきを抑制することができ、電流検知精度を安定化させることができる。
実施例の半導体装置を示す平面図。 図１のセンスセル領域近傍の拡大図。 図２のＩＩＩ−ＩＩＩ線断面を拡大した図。 プレーナゲート型の素子領域のキャリア密度を説明する概念図。 トレンチゲート型の素子領域のキャリア密度を説明する概念図。 変形例の半導体装置を示す断面図。 変形例の半導体装置を示す断面図。 変形例の半導体装置を示す断面図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 実施例の製造方法を説明する図。 従来例の半導体装置を示す図。
以下に説明する実施例の主要な特徴を以下に列記する。
（特徴１）第１導電型としてＰ型、第２導電型としてＮ型の半導体を用いている。
（特徴２）主セル領域とセンスセル領域を含む半導体素子の周囲には周辺耐圧構造部が設置されている。
図１は、本実施例に係る半導体装置１００の平面図であり、図２は、図１のセンスセル領域２の近傍を拡大した図であり、図３は、図２のＩＩＩ−ＩＩＩ線断面図である。半導体装置１００は、多数の主セル領域１と、１つのセンスセル領域２と、ゲートパッド３と、ゲート配線部４と、周辺耐圧構造部（Field Limitting Ring：ＦＬＲ）５と、センスセルパッド部６とを備えている。
半導体装置１００は、図３に示すように、Ｐ＋型のコレクタ領域１１、Ｎ＋型のバッファ領域１２、Ｎ−型のドリフト領域１３が順に積層されている半導体基板１０を備えている。
主セル領域１では、ドリフト領域１３の表面に形成されたＰ−型のボディ領域１４と、ボディ領域１４の表面に形成されたＮ＋型のエミッタ領域１５と、半導体基板１０の上表面からドリフト領域１３に向けてボディ領域１４内を貫通するトレンチゲート１８が設けられている。主セル領域１の周囲には、素子分離のための不活性領域としてＰ＋拡散領域２０が形成されている。尚、本実施例では、周辺耐圧構造部５にもＰ＋拡散領域２０と同様の拡散領域が形成されている。
トレンチゲート１８は、半導体基板１０の上表面側でエミッタ領域１５に接しており、下端部はドリフト領域１３内に達している。トレンチゲート１８の深さ（半導体基板１０の積層方向に垂直な方向の長さ）は、Ｐ−ボディ領域１４の深さよりも深く、Ｐ＋拡散領域２０よりも浅くなっている。トレンチゲート１８には、ゲート絶縁膜１８１で被覆されているゲート電極１８２が充填されている。
コレクタ領域１１は、コレクタ電極２６と電気的に接続されている。エミッタ領域１５は、エミッタ主電極２７と電気的に接続されている。トレンチゲート１８の上表面には層間絶縁膜２３が形成されており、これによってエミッタ主電極２７とトレンチゲート１８とは絶縁されている。Ｐ＋拡散領域２０の上表面の一部には層間絶縁膜２４が形成されており、隣接するセンスセル領域２のＰ＋拡散領域２１の上表面の一部にまで延びている。
センスセル領域２では、ドリフト領域１３の表面に形成されたＰ−型のボディ領域１６と、ボディ領域１６の表面に形成されたエミッタ領域１７と、半導体基板１０の上表面に形成されたプレーナゲート１９が設けられている。エミッタ領域１７とドリフト領域１３とは、ボディ領域１６によって隔離されている。センスセル領域２の周囲には、素子分離のための不活性領域としてＰ＋拡散領域２１が形成されている。
プレーナゲート１９は、隣接する２つのエミッタ領域１７の間に形成されており、２つのエミッタ領域１７と接している。プレーナゲート１９は、エミッタ領域１７とドリフト領域１３とを隔離している範囲のボディ領域１６と、その範囲のボディ領域１６と隣接するエミッタ領域１７の一部と、その範囲のボディ領域１６と隣接するドリフト領域１３の一部とに対向する位置に設けられている。プレーナゲート１９には、ゲート絶縁膜１９１で被覆されているゲート電極１９２が充填されている。エミッタ領域１７は、エミッタセンス電極２８と電気的に接続している。エミッタセンス電極２８は、センスセル領域２からセンスセルパッド部６に向けて延びている。
センスセルパッド部６には、Ｐ＋拡散領域２２が形成されており、その上表面には層間絶縁膜２５が形成されている。層間絶縁膜２５は、隣接するセンスセル領域２のＰ＋拡散領域２１の上表面の一部にまで延びている。
例えば、コレクタ電極２６をエミッタ主電極２７およびエミッタセンス電極２８に対して正電位とし、ゲート電極１８２、１９２に正電圧を印加すると、ゲート電極１８２、１９２と対向するボディ領域１４、１６にはＮ型に反転したチャネル（図示せず）が形成される。このチャネルを通って、電子がエミッタ領域１５、１７からドリフト領域１３に注入される。また、コレクタ領域１１からバッファ領域１２及びドリフト領域１３へ正孔が注入される。少数キャリアである正孔がドリフト領域１３に注入されると、ドリフト領域１３において伝導率変調が起こり、ドリフト領域１３の抵抗が低くなる。このように電子と正孔が移動することによって、半導体装置の裏面側（コレクタ領域１１側）から表面側（エミッタ領域１５、１７側）に向かうＩＧＢＴの主電流およびセンス電流が流れる。
センス電流Ｉ２と主電流Ｉ１との比Ｉ２／Ｉ１は、半導体基板１０の表面における主セル領域１の面積Ｓ１とセンスセル領域２の面積Ｓ２との比Ｓ２／Ｓ１に依存する。面積比Ｓ２／Ｓ１を調整することによって、センス電流Ｉ２と主電流Ｉ１との比Ｉ２／Ｉ１を調整することができる。比Ｉ２／Ｉ１が既知であれば、センス電流値Ｉ２を検知することによって、主電流Ｉ１を検知することができる。例えば、センス電流が流れる回路に予めシャント抵抗（抵抗値Ｒ）を直列接続しておき、このシャント抵抗の両端の電圧降下ＲＩ２を計測することによって、センス電流値Ｉ２を検知することができる。
図４はプレーナゲート型の素子を形成した場合のゲート近傍のキャリア密度について概念的に説明する図であり、図５はトレンチゲート型の素子を形成した場合のゲート近傍のキャリア密度について概念的に説明する図である。
図４において、ゲート電極１９２に正電圧を印加すると、プレーナゲート１９に沿って半導体基板に電子密度の高い領域が形成される。さらに、プレーナゲート１９の周辺に移動した電子に正孔が引き寄せられる。これによって、図４に示すように、プレーナゲート１９の近傍のドリフト領域１３に、正孔密度が高い領域６０（破線で囲んだ領域）が形成される。プレーナゲート型の素子においては、半導体基板の横方向（積層方向に平行な方向）に形成されたプレーナゲート１９の長さによって、正孔密度が高い領域６０の大きさがばらつきにくい。
図５においては、２つの隣接するトレンチゲート７８が形成されている。トレンチゲート７８は、半導体基板の上面側でエミッタ領域７５に接しており、ボディ領域７４を貫通して、下端部はドリフト領域１３内に達している。トレンチゲート７８には、ゲート絶縁膜７８１で被覆されているゲート電極７８２が充填されている。ゲート電極７８２とエミッタ電極２８との間には、層間絶縁膜８３が形成されている。図５において、ゲート電極７８２に正電圧を印加すると、トレンチゲート７８に沿って半導体基板に電子密度の高い領域が形成され、トレンチゲート７８の周辺に移動した電子に正孔が引き寄せられる。これによって、図５に示すように、トレンチゲート型の素子においては、隣接する２つのトレンチゲート７８の間のドリフト領域１３において、正孔密度が高い領域６１（破線で囲んだ領域）が形成される。
図５に示すトレンチゲート型の素子においては、正孔密度が高い領域６１の大きさは、トレンチゲート７８の大きさ（トレンチ深さ）によって変化する。すなわち、トレンチゲート７８が深くまで形成されると、トレンチゲート７８のドリフト領域１３内に突出している長さが長くなる。ボディ領域７４内のチャネルを流れた電子は、ドリフト領域１３内をトレンチゲート７８に沿って流れ、その電子の流れに正孔が引き寄せられる。その結果、ドリフト領域１３内の正孔は、トレンチゲート７８に沿って深さ方向の広い範囲に分布する。すなわち、領域６１が深さ方向の広い範囲に分布する。一方、トレンチゲート７８が浅く形成されると、トレンチゲート７８のドリフト領域１３内に突出する長さが短くなる。このため、ドリフト領域１３内の正孔は、トレンチゲート７８に沿って深さ方向の狭いに範囲に分布することとなる。すなわち、領域６１が深さ方向の狭い範囲に分布することとなる。このため、トレンチ深さのばらつきによって、ドリフト領域１３の表面における正孔密度にばらつきが生じる。正孔密度がばらつくことから、正孔密度による抵抗成分にばらつきが生じ、素子の抵抗がばらつくことになる。このように、センスセル領域２にトレンチゲート型の素子を形成すると、正孔密度のばらつきに起因するセンス電流のばらつきが生じ易くなる。
一方、本実施例のように、センスセル領域２にプレーナゲート型の素子を形成すると、正孔密度が小さく、プレーナゲートの大きさによって正孔密度がばらつくことも殆ど無いから、正孔密度のばらつきに起因するセンス電流のばらつきを抑制することができる。これによって、センスセル領域２を流れるセンス電流を安定化させることができる。
また、主セル領域１はトレンチゲート型とされているが、主セル領域１のセル数はセンスセル領域２のセル数と比較して極めて多い。このため、トレンチの形状（深さ等）にばらつきが生じても、半導体装置毎の抵抗値のばらつきは小さい。従って、本実施例の半導体装置では、主セル領域１を流れる主電流のばらつきが小さく、センスセル領域２を流れるセンス電流のばらつきが小さいため、センス比が安定化する。
上記のとおり、本実施例では、主セル領域１はトレンチゲート型の素子領域とし、センスセル領域２はプレーナゲート型の素子領域としている。これによって、主セル領域１では高集積化が可能となるとともに、センスセル領域２では抵抗のばらつきを抑制することができる。このため、半導体装置を量産した場合に、半導体装置毎の電流検知精度にばらつきが生じ難くなる。
尚、上記の実施例においては、センスセル領域は半導体装置の周辺耐圧構造部（ＦＬＲ）の近傍に設置されていたが、図６に示すように、主セル領域１にセンスセル領域２が囲まれていてもよい。また、ＩＧＢＴは、ノンパンチスルー型であってもよい。
尚、本実施例では、図７に示すように、センスセル領域２のプレーナゲート型の素子領域は、プレーナゲート１９の下方に位置するドリフト領域１３に、Ｎ＋型のキャリア蓄積領域３０を備えていてもよい。キャリア蓄積領域３０は、プレーナゲート１９と対向する位置であって、プレーナゲート１９とコレクタ領域１１との間に形成されている。キャリア蓄積領域３０は、正孔がエミッタ領域１７側へ通過することを阻止しつつ、キャリア蓄積領域３０に正孔を蓄積する。これによってエミッタ領域１７からドリフト領域１３への電子の注入効率が向上し、プレーナゲート型の素子領域の抵抗値が低減する。尚、キャリア蓄積領域３０を設置する場合には、半導体装置に要求される耐圧に応じて、キャリア蓄積領域３０とドリフト領域１３のキャリア濃度を調整するように設計する必要がある。
また、上記の実施例では、センスセル領域２はプレーナゲート型の素子領域のみを備えているが、図８に示すように、センスセル領域２は、トレンチゲート型の素子領域４１と、プレーナゲート型の素子領域４２とを備えていてもよい。センスセル領域２にトレンチゲート型の素子領域４１を設けると、センスセル領域２の耐圧を向上させることができる。
この場合、図８に示すように、プレーナゲート型の素子領域４２は、センスセル領域２の中央部に設けられており、トレンチゲート型の素子領域４１は、センスセル領域２の端部に設けられていることが好ましい。センスセル領域２のキャリア密度のばらつきを低減でき、センスセル領域２の電流検知密度がばらつきにくくなる。
次に、本実施例に係る半導体装置の製造方法について説明する。
まず、図９に示すように、半導体装置１００のＮ−型のドリフト領域１３となるＮ−型の半導体基板５１３上にマスク材５６１を形成し、半導体基板５１３の上面側からホウ素等のイオン注入および熱拡散処理を行うことによってＰ＋層５２０〜５２２を形成し、マスク材５６１を除去する。マスク材としては、例えば、レジストや、シリコン等の酸化膜を用いることができる。Ｐ＋層５２０〜５２２は半導体装置１００の拡散領域２０〜２２となる。尚、図９に示す工程においてＦＬＲに設けられるＰ＋型の拡散領域も同時に形成することができる。
さらに、図１０に示すようにマスク材５６２を形成し、半導体基板５１３の上面側からイオン注入および熱拡散処理を行うことによってＰ−層５１４、５１６を形成し、マスク材５６２を除去する。Ｐ＋層５１４、５１６はボディ領域１４、１６となる。
次に、図１１に示すように半導体基板５１３上にパターンマスク５６３を形成し、ＲＩＥ等のドライエッチングを行う。このエッチングにより、Ｐ−層５１４（ボディ領域１４となる）を貫通するトレンチ５５１が形成される。トレンチ５５１は、トレンチゲート１８の位置および大きさに応じて、半導体基板５３１をその深さ方向にエッチングすることによって形成される。
パターンマスク５６３を除去した後、図１２に示すように熱酸化処理を行って絶縁膜５７１を形成し、ポリシリコン等のゲート材５７２を堆積する。さらに、マスク材５６４を図１２に示す位置に形成し、ゲート材５７２をエッチングする。プレーナゲート１９の位置および大きさに応じてマスク材５６４は形成される。エッチング後、マスク材５６４を除去すると、図１３に示す状態となる。ゲート材５７２は半導体装置１００のゲート電極１８２、１９２となり、絶縁膜５７１はゲート絶縁膜１８１、１９１となる。図１１〜図１３から明らかなように、プレーナゲート１９を形成するためのエッチング工程では、トレンチゲート１８を形成するためのエッチング工程と比較して、エッチングによって掘り下げる距離が短い。このため、プレーナゲート１９はトレンチゲート１８よりも寸法精度よく形成することができる。
次に、図１４に示すように半導体基板５１３上にマスク材５６５を形成し、ヒ素やリン等のイオン注入および熱拡散処理を行うことによってＮ＋層５１５、５１７を形成する。Ｎ＋層５１５、５１７は、半導体装置１００のエミッタ領域１５、１７となる。
マスク材５６５を除去した後、図１５に示すように、半導体基板５１３上に絶縁膜５７３を形成し、さらに半導体基板５１３上にパターンマスク５６６を形成する。絶縁膜５７１、５７３をエッチングし、パターンマスク５６６を除去すると、図１６に示す状態となる。
次に、図１７に示すように、半導体基板５１３の裏面側に、イオン注入等によってＮ＋層５１２およびＰ＋層５１１を形成する。さらに、図１７に示すように、半導体基板５３１の裏面側に電極５２６を形成し、半導体基板５３１の表面側に電極５２７、電極５２８を形成する。Ｎ＋層５１２およびＰ＋層５１１は、半導体装置１００のバッファ領域１２、コレクタ領域１１となる。電極５２６は半導体装置１００のコレクタ電極となり、電極５２７はエミッタ主電極となり、電極５２８はエミッタセンス電極となる。
上記のとおり、本実施例に係る半導体装置は、トレンチゲート型の主セル領域とプレーナゲート型のセンスセル領域を同時に半導体基板に形成していくことができる。また、上記に説明したとおり、プレーナゲートは、トレンチゲートと比較して寸法精度よく形成することができる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (1)

  1. トレンチゲート型の素子領域からなる主セル領域と、プレーナゲート型の素子領域を含むセンスセル領域とを備えており、
    トレンチゲート型の素子領域では、
    第１導電型のコレクタ領域と、
    そのコレクタ領域上に積層されている第２導電型のドリフト領域と、
    そのドリフト領域上に積層されている第１導電型のボディ領域と、
    そのボディ領域の表面に形成されている第２導電型のエミッタ領域と、
    エミッタ領域とボディ領域を貫通して伸びるトレンチゲート型の絶縁ゲートと、が設けられており、
    プレーナゲート型の素子領域では、
    第１導電型のコレクタ領域と、
    そのコレクタ領域上に積層されている第２導電型のドリフト領域と、
    そのドリフト領域の表面に形成されている第２導電型のエミッタ領域と、
    そのエミッタ領域をドリフト領域から隔離している第１導電型のボディ領域と、
    エミッタ領域とドリフト領域を隔離している範囲のボディ領域、その範囲のボディ領域と隣接するエミッタ領域の一部及びその範囲のボディ領域と隣接するドリフト領域の一部と対向するプレーナゲート型の絶縁ゲートと、が設けられており、
    前記センスセル領域のプレーナゲート型の素子領域にのみ、第２導電型のキャリア蓄積領域が形成されており、
    前記キャリア蓄積領域は、前記ドリフト領域のうち、前記プレーナゲート型の絶縁ゲートと対向する位置であって、前記プレーナゲート型の絶縁ゲートと前記コレクタ領域との間の深さの位置に、形成されていることを特徴とするバイポーラ型の半導体装置。
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