KR20120103655A - 전력 반도체 디바이스 - Google Patents

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KR20120103655A KR1020127016187A KR20127016187A KR20120103655A KR 20120103655 A KR20120103655 A KR 20120103655A KR 1020127016187 A KR1020127016187 A KR 1020127016187A KR 20127016187 A KR20127016187 A KR 20127016187A KR 20120103655 A KR20120103655 A KR 20120103655A
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Abstract

4 층 구조 npnp 구조 및 캐소드 측 (11) 과 캐소드 측 (11) 과 반대편에 배치된 애노드 측 (12) 을 갖는 전력 반도체 디바이스 (1) 는 게이트 전극 (4) 을 통하여 턴오프될 수 있다. 층들은 캐소드 측 (11) 의 캐소드 전극 (2) 과 애노드 측 (12) 의 애노드 전극 (3) 사이에서: 측방향 에지에 의해 둘러싸인 중심 영역을 갖는 제 1 도전형의 캐소드 층 (5) 으로서, 캐소드 층 (5) 은 캐소드 전극 (2) 과 직접 전기적으로 접촉하는, 캐소드 층 (5), 제 2 도전형의 베이스 층 (6), 캐소드 층 (5) 보다 낮은 도핑 농도를 갖는 제 1 도전형의 드리프트 층 (7), 및 애노드 전극 (3) 과 전기적으로 접촉하는 제 2 도전형의 애노드 층 (8) 의 순서로 배치된다. 게이트 전극 (4) 은 캐소드 전극 (2) 에 대해 측방향으로 캐소드 측 (11) 에 배치되며 게이트 전극 (4) 은 베이스 층 (6) 과 전기적으로 접촉한다. 베이스 층 (6) 은 캐소드 층 (5) 의 중심 영역과 접촉하는 적어도 하나의 제 1 층 (61) 을 연속층으로서 포함한다. 상기 캐소드 층 (5) 의 측방향 에지와 상기 베이스 층 (6) 사이의 접합에서의 저항이 감소되는 저항 감소 층 (10, 10´, 10˝) 은 제 1 층 (61) 과, 캐소드 측 (11) 의 캐소드 층 사이에 배치되며, 캐소드 층 (5) 의 측방향 에지를 커버하며, 저항 감소 층 (10, 10´, 10˝) 은 제 2 도전형 (10´) 으로 이루어지고 제 1 층 (61) 보다 높은 도핑 농도를 갖거나 제 1 도전형 (10˝) 으로 이루어지고 캐소드 층 (5) 보다 낮은 도핑 농도를 갖지만 드리프트 층 (7) 보다 높은 도핑 농도를 갖는다.

Description

전력 반도체 디바이스{POWER SEMICONDUCTOR DEVICE}
본 발명은 전력 반도체 디바이스의 분야에 관한 것이다. 본 발명은 청구항 1 의 전제부에 따른 4층 전력 통합 게이트 정류 사이리스터에 관한 것이다.
종래 기술의 IGCT (integrated gate commutated thyristor) 구조가 도 1 에 도시되어 있다. 디바이스 (100) 는 캐소드 측 (11) 및 캐소드 측 (11) 에 반대편에 배치된 애노드 측 (12) 을 포함한다. 디바이스는 상이한 도전형들의 층들을 가진 4층 pnpn 구조로서 구성되고 상기 4층 구조는 게이트 전극 (4) 을 통하여 턴오프될 수 있는 사이리스터의 내부 구조를 정의한다. 층들은 캐소드 측 (11) 의 캐소드 전극 (2) 과 애노드 측 (12) 의 애노드 전극 (3) 사이에서:
- 측방향 에지 (lateral edge) 에 의해 둘러싸인 중심 영역을 갖는 n 도핑된 캐소드 층 (5) 으로서, 캐소드 층 (5) 은 캐소드 전극 (2) 과 직접 전기적으로 접촉하는, 캐소드 층 (5),
- p 도핑된 베이스 층 (6),
- (n-) 도핑된 드리프트 층 (7) 으로서, 드리프트 층 (7) 은 캐소드 층 (5) 보다 낮은 도핑 농도를 갖는, 드리프트 층 (7),
- 드리프트 층 (7) 보다 높은 도핑 농도를 갖는 n 도핑된 버퍼 층 (9), 및
- 애노드 전극 (3) 과 전기적으로 접촉하는 p 도핑된 애노드 층 (8)
의 순서로 배치된다.
게이트 전극 (4) 은 캐소드 전극 (2) 에 대해 측방향으로 캐소드 측 (11) 에 배치되며 게이트 전극 (4) 은 베이스 층 (6) 과 전기적으로 접촉하지만 캐소드 전극 (2) 으로부터 전기적으로 분리되어 있다. p 도핑된 베이스 층 (6) 은 디바이스 전체면 상에서 연속층으로서의 제 1 층 (61), 및 제 1 층 (61) 과 드리프트 층 (7) 사이에 배치된 제 2 층 (63) 을 포함하며, 제 2 층 (63) 도 또한 디바이스 전체면 상에서 연속층이고 제 2 층 (63) 은 제 1 층 (61) 보다 낮은 도핑 농도를 갖는다.
턴오프 동안, 디바이스 게이트 전압은 음으로 바이어싱되고 대부분의 정공들은 게이트 전극 (4) 을 향하여 이끌린다. 고전압 및 고전류 턴오프 스위칭과 같은 높은 스트레스 동안에, 디바이스는 동적 애벌란시 상태에 진입하는 반면, 피크 전기장은 캐소드 층 (5) 과 베이스 층 (6) 사이의 전체 메인 블록킹 접합을 따라 활성 영역에 균일하게 분포된다. 애벌란시 생성 정공들은 도 2 에 도시된 바와 같이, (n++) 캐소드 층 (5) 바로 아래에 위치된 영역들을 포함하는 게이트 단자를 향하는 경로를 추종한다. 캐소드 층 (5) 의 폭은 일반적으로 설계에 따라 100 ㎛ 를 넘는다. 따라서, 많은 정공들이 (n++) 캐소드 층 (5) 과 (p+) 제 1 층 (61) 사이의 접합을 따라 (p+) 도핑된 제 1 층 (61) 에서 상당한 거리를 직접 흐른다. 강한 굴곡이 n++/p+ 접합에서 발생하는 영역에서는, 높은 농도의 정공들이 디바이스의 재래칭 (re latching) 을 발생시킬 수 있고 그 결과 장애를 일으킬 수 있다.
여러 문헌들은 상이한 목적이기는 하지만, 강하게 p 도핑된 층인 또 다른 반도체 유형, GTO들을 다루고 있다.
US4,843,449는 p 도핑된 베이스 층 및 그 위에 (n+)-도핑된 이미터 층을 포함하는 GTO 를 개시한다. (n+) 이미터 층은 n-입자들의 국부적 확산에 의해, 또는 균질한 (n+)-층을 초기에 생성하고 그 후에 선택적으로 에칭 제거하는 것에 의해 생성된다. 상이한 층 저항을 형성하기 위하여, 보다 강하게 도핑된 p 층이 영역들 내의 에칭 후 형성될 수 있고, 여기서 p-베이스 층이 표면에 나타난다. (p+) 도핑된 층은 이미터 층의 에지와 접촉하지만 에지를 커버하지는 않는다.
US5,387,806은 p-베이스 층 및 더 강하게 도핑된 (p+) 층을 갖는 GTO 를 개시한다. (p+) 층은 게이트 전극과 p 베이스 층 사이에 배치되고 게이트 전극에 대해 측방향으로 종단되어 베이스 층이 사이에 배치되고 이에 의해 (p+) 층과 캐소드 층 사이에 배치되고 이에 의해 캐소드 층으로부터 (p+) 층을 분리시킨다. 캐소드 층과 p 베이스 층 사이에는 (p+) 층이 배치되어 있지 않고 (p+) 층은 캐소드 층의 측방향 에지를 커버하지 않는다.
JP57-201078은 게이트 전극과 p 베이스 층 사이에 p+ 층을 갖는 GTO 를 개시한다. p+ 층은 (n+) 이미터 층과 접촉하지 않는다.
본 발명의 목적은 증가된 안전 동작 영역 성능을 위해 턴오프 동안 높은 래치 업 전류를 갖는, 상술한 유형의 통합 게이트 정류 사이리스터의 형태의 4층 전력 반도체 디바이스를 제공하는 것이다.
상기 문제는 청구항 1 의 특징들을 갖는 반도체 디바이스에 의해 해결된다.
본 IGCT (Integrated gate commutated thyristor) 는 캐스드 측 및 캐소드 측에 반대편에 배치된 애노드 측을 포함한다. 디바이스는 상이한 도전형들의 층들을 갖는 4 층 구조를 포함한다. 4 층 구조는 게이트 전극을 통하여 턴오프될 수 있는 사이리스터의 내부 구조를 정의한다. 층들은 캐소드 측의 캐소드 전극과 애노드 측의 애노드 전극 사이에서:
- 측방향 에지에 의해 둘러싸인 중심 영역을 갖는 제 1 도전형의 캐소드 층으로서, 캐소드 층은 캐소드 전극과 직접 전기적으로 접촉하는, 캐소드 층,
- 제 2 도전형의 베이스 층,
- 제 1 도전형의 드리프트 층으로서, 드리프트 층은 캐소드 층 보다 낮은 도핑 농도를 갖는, 드리프트 층, 및
- 애노드 전극과 전기적으로 접촉하는 제 2 도전형의 애노드 층
의 순서로 배치된다.
게이트 전극은 캐소드 전극에 대해 측방향으로 캐소드 측에 배치되며 게이트 전극은 베이스 층과 전기적으로 접촉한다. 베이스 층은 연속 층으로서 적어도 하나의 제 1 층을 포함한다.
저항 감소 층은 제 1 층과 캐소드 측 사이에 배치되며, 베이스 층을 향하여 그 측면에서 캐소드 층의 측방향 에지를 커버한다. 캐소드 층의 측방향 에지와 베이스 층 사이의 접합에서의 저항은 저항 감소 층의 도입에 의해 감소된다. 저항 감소 층은 캐소드 층의 측방향 에지를 일반적으로 완전하게 커버한다. 저항 감소 층은 제 1 층 보다 높은 도핑 농도를 갖고 제 2 도전형이다.
이에 의해, 턴오프시 애벌란시 상태 동안 메인 pnpn 사이리스터 구조의 재 래칭이 방지된다.
도 2 에 도시된 상황과 반대로, 본 디바이스에서는, 정공들이 제 2 영역에서 보다 양호하게 수집될 수 있고 이에 의해 도 3 에 도시된 제 1 영역에서 래치업하는 내성이 증가된다.
저항 감소 층은 캐소드 층의 측방향 에지로 제한되기 때문에 디바이스 전도성 및 턴온 성능에 부정적인 영향을 주지 않는다.
본 발명에 따른 추가의 이점들은 종속항들로부터 명백해질 것이다.
본 발명의 요지는 첨부된 도면을 참조로 다음 설명에서 보다 자세하게 설명될 것이다.
도 1 은 종래 기술에 따른 통합 게이트 정류 사이리스터를 나타낸다.
도 2 는 종래 기술의 IGCT 에 대한 디바이스의 턴오프 동안에 정공 경로를 나타낸다.
도 3 은 본 발명에 따른 통합 게이트 정류 사이리스터 디바이스의 제 1 예시적인 실시형태를 나타낸다.
도 4 는 본 발명에 따른 통합 게이트 정류 사이리스터 디바이스의 다른 예시적인 실시형태를 나타낸다.
도 5 는 절취선 A-A 를 따르는 도 4 에 따른 통합 게이트 정류 사이리스터의 예시적인 실시형태에 대한 도핑 농도들을 나타낸다.
도 6 은 절취선 B-B 를 따르는 도 4 에 따른 통합 게이트 정류 사이리스터의 예시적인 실시형태에 대한 도핑 농도들을 나타낸다.
도 7 내지 도 10 은 본 발명에 따른 통합 게이트 정류 사이리스터 디바이스들의 다른 예시적인 실시형태들을 나타낸다.
도면에 이용된 도면 부호와 이들의 의미는 도면 부호의 리스트에 요약되어 있다. 일반적으로 유사한 또는 유사 기능의 부분들에는 동일한 도면 부호들이 주어진다. 설명된 실시형태들은 예로서 의도되며 본 발명을 한정하지 않는다.
도 1 은 4 층 구조 (pnpn) 를 갖는 IGCT (integrated gate commutated thyristor) 의 형태로 된 본 전력 반도체 디바이스 (1) 의 제 1 실시형태를 나타낸다. IGCT 는 캐소드 측 (11) 과 캐소드 측 (11) 과 반대편에 배치된 애노드 측 (12) 을 포함한다. 층들은 캐소드 측 (11) 의 캐소드 전극 (2) 과 애노드 측 (12) 의 애노드 전극 (3) 사이에서:
- 측방향 에지에 의해 둘러싸인 중심 영역을 갖는 (n+) 도핑된 캐소드 층 (5) 으로서, 캐소드 층 (5) 은 캐소드 전극 (2) 과 직접 전기적으로 접촉하는, 캐소드 층 (5),
- p 도핑된 베이스 층 (6),
- (n-) 도핑된 드리프트 층 (7) 으로서, 드리프트 층 (7) 은 캐소드 층 (5) 보다 낮은 도핑 농도를 갖는, 드리프트 층 (7), 및
- 애노드 전극 (3) 과 전기적으로 접촉하는 p 도핑된 애노드 층 (8)
의 순서로 배치된다.
게이트 전극 (4) 은 캐소드 전극 (2) 에 대해 측방향으로 캐소드 측 (11) 에 배치되며 게이트 전극 (4) 은 베이스 층 (6) 과 전기적으로 접촉한다. 게이트 전극은 캐소드 전극 (2) 으로부터 분리된다. 베이스 층 (6) 은 캐소드 층 (5) 의 중심 영역과 접촉하는 적어도 하나의 제 1 층 (61) 을 포함한다. 제 1 층은 제 1 깊이 (610) 에서 제 1 최대 도핑 농도 (615) 를 갖는다. 제 1 층 (61) 은 일반적으로 디바이스의 전체 평면 상에서 연속층으로서 형성된다. "디바이스의 전체 평면 상"은, 층이 적어도 디바이스의 활성 영역 (베이스 층 (6) 과 애노드 층 (8) 사이의 영역) 상에 존재한다는 것으로 이해된다. 일반적으로, 제 1 층 (61) 은 확산층으로서 형성된다.
저항 감소 층 (10, 10´, 10˝) 은 제 1 층 (61) 과, 캐소드 측 (11) 의 캐소드 층 사이에 배치되며, 캐소드 층 (5) 의 측방향 에지를 커버한다. 도 3 에 도시된 저항 감소 층은 p 도핑된 층 (10´) 이며, 제 1 층 (61) 보다 높은 도핑 농도를 갖는다. 이 층 (10, 10´, 10˝) 에서, 캐소드 층 (5) 의 에지와 베이스 층 (6) 사이의 접합의 저항은 감소된다. 베이스 층 (6) 을 향하는 캐소드 층의 에지는 저항 감소 층 (10´) 에 의해 커버된다. 캐소드 층 (5) 의 측방향 에지를 커버하는 저항 감소 층 (10´) 에 의해, 캐소드 측 (11) 과 수직인 방향에서 뿐만 아니라 캐소드 측 (11) 과 평행한 방향에서 이들 층의 오버랩이 존재한다. 오버랩은 캐소드 층 (5) 이 IGCT 의 표면에 배치되고 저항 감소 층의 측방향 에지가 캐소드 층 (5) 의 측방향 에지보다는 애노드 측 (12) 을 향해 더 가깝게 배치되게 한다. 측방향은 캐소드 측 (11) 과 수직인 방향을 의미한다.
도 4 에 도시된 바와 같이, 본 발명의 IGCT 는 제 1 층 (61) 과 드리프트 층 (7) 사이에 배치된 제 2 층 (63) 을 더 포함할 수도 있다. 통상적으로, 제 2 층 (63) 은 확산층이다. 제 2 층 (63) 은 제 2 깊이 (630) 에서 제 1 최대 도핑 농도 (615) 보다 낮은 제 2 최대 도핑 농도 (635) 를 가지며, 이 제 2 깊이는 제 1 깊이 (610) 보다 크다. 깊이 (610, 630) 양쪽 모두는 캐소드 측 (11) 에서부터 측정된다.
이 제 2 층 (63) 은 디바이스의 전체 평면 상에서 연속층이며 제 1 층 (61) 보다 낮은 도핑 농도를 갖지만 드리프트 층 (7) 보다 높은 도핑 농도를 갖는다.
도 5 및 도 6 은 도핑 농도들에 대하여 도 4 의 선 A-A 및 B-B 를 따라 절취한 것을 나타낸다. 일반적으로, 캐소드 층 (5) 은 1 * 1019 cm-3 보다 높은 도핑 농도를 갖는다. 제 1 층 (61) 의 도핑 농도의 통상 값은 1 * 1016 cm-3 내지 5 * 1017 cm-3 사이에 있다. 제 2 층 (63) 은 1 * 1016 cm-3 미만의 제 1 층 (61) 보다 낮은 도핑 농도를 갖는다. 절취선 B-B 는 또한 저항 감소 층 (10´) 을 관통하는데 이 저항 감소 층은 5 * 1017 cm-3 내지 1 * 1019 cm-3 사이의 도핑 농도를 갖는다.
어느 경우에도, 도핑 농도의 선택은 캐소드 측 (11) 의 다른 p 도핑된 층들의 도핑 농도들과 층들의 두께들과 같은 디바이스의 설계에 따른다.
드리프트 층 (7) 과 애노드 층 (8) 사이에는 제 1 도전형으로 도핑된 버퍼 층 (9) 이 존재할 수도 있는데, 버퍼 층의 도핑 농도는 드리프트 층 (7) 의 도핑 농도보다 높다. 이러한 버퍼 층 (9) 은 선택적으로만 제공되며, 예를 들어, 역 블로킹 IGCT들과 같은 디바이스들은 이러한 버퍼 층을 갖지 않는다.
도 3, 도 4 및 도 7 에서, 저항 감소 층 (10´) 은 게이트 전극 (4) 와 직접 전기적으로 접촉한다. 이러한 전기 접촉은 저항 감소 층 (10´) 에 의해 베이스 층 (6) 을 향하여 그 측면에서 게이트 전극 (4) 을 완전히 커버함으로써 실현될 수 있고, 그 결과 저항 감소 층 (10´) 이 도 3 및 도 4 에 도시된 바와 같이 게이트 전극 (4) 을 제 1 층 (61) 으로부터 분리시킨다. 도 7 에 도시된 본 디바이스에서, 저항 감소 층 (10´) 은 게이트 전극 (4) 의 에지만이 저항 감소 층 (10´) 과 직접 접촉하도록 설계될 수도 있다.
대안으로서, 저항 감소 층 (10˝) 이 제 1 층 (61) 에 의해 게이트 전극 (4) 으로부터 분리될 수도 있어, 저항 감소 층 (10´) 과 게이트 전극 (4) 사이의 직접 접촉이 없게 한다 (도 8).
본 디바이스는 일반적으로 메사 구조를 갖는데, 캐소드 층 (5) 은 평면에 대하여 상승되며, 베이스 층 (6) 은 캐소드 측 (11) 에서 웨이퍼를 부분적으로 에칭하고 이에 의해 캐소드 층 (5) 을 에칭함으로써 배치되며, 연속 층으로서 이전에 형성되었던 베이스 층은 돌출 영역들로 제한된다. 에칭 제거된 영역들에, 게이트 전극 (4) 이 배치된다. 이 돌출부는 캐소드 층 (5) 이 평면으로부터 돌출하고 그 측면에 제 1 층 (61) 이 배치되고 그 위에 캐소드 전극 (2) 이 배치되거나 또는 심지어 저항 감소 층 (10´) 이 다른 더 높이 놓인 평면에 완전하게 배치될 수도 있을 정도의 크기일 수 있다.
제 2 도전형의 저항 감소 층을 갖는 본 디바이스의 개시된 구조에 대한 대안으로서, 캐소드 층 (5) 과 제 1 층 (61) 사이의 측방향 접합에서의 측방향 저항이 또한, 캐소드 층 (5) 의 에지를 제 1 층 (61) 으로부터 분리시키는 제 1 도전형의 저항 감소 층 (10˝) 의 도입에 의해 감소될 수도 있다. 이러한 저항 감소 층 (10˝) 은 캐소드 층 (5) 보다 낮은 도핑 농도를 갖지만 드리프트 층 (7) 보다 높은 도핑 농도를 갖는다. 이러한 n 도핑된 저항 감소 층 (10˝) 은 저항 감소 층 (10´) 과 동일한 방식으로, 즉 도 8 및 도 9 에 대하여 상술한 바와 같이 캐소드 층 (5) 의 에지에서만 배치될 수도 있다. 대안으로서, 저항 감소 층 (10˝) 은 또한 도 10 에 도시된 바와 같이 제 1 층 (61) 으로부터 캐소드 층 (5) 을 완전하게 분리시키도록 배치될 수도 있다.
1 : 전력 반도체 디바이스
100 : 종래 기술의 IGCT
10, 10´, 10˝ : 저항 감소 층
11 : 캐소드 측
12 : 애노드 측
2 : 캐소드 전극
3 : 애노드 전극
4 : 게이트 전극
5 : 캐소드 층
6 : 베이스 층
61 : 제 1 층
610 : 제 1 층 깊이
615 : 제 1 층의 최대 도핑 농도
63 : 제 2 층
630 : 제 2 층 깊이
635 : 제 2 층의 최대 도핑 농도
7 : 드리프트 층
8 : 애노드 층
9 : 버퍼 층

Claims (9)

  1. 캐소드 측 (11), 및 상기 캐소드 측 (11) 과 반대편에 배치된 애노드 측 (12) 을 가진 통합 게이트 정류 사이리스터 (Integrated gate commutated thyristor; IGCT) (1) 로서,
    디바이스 (1) 는 상이한 도전형들의 층들을 가진 4 층 구조를 포함하고,
    상기 4 층 구조는 게이트 전극 (4) 을 통하여 턴오프될 수 있는 사이리스터의 내부 구조를 정의하고,
    상기 층들은 상기 캐소드 측 (11) 의 캐소드 전극 (2) 과 상기 애노드 측 (12) 의 애노드 전극 (3) 사이에서:
    측방향 에지 (lateral edge) 에 의해 둘러싸인 중심 영역을 갖는 제 1 도전형의 캐소드 층 (5) 으로서, 상기 캐소드 층 (5) 은 상기 캐소드 전극 (2) 과 직접 전기적으로 접촉하는, 상기 캐소드 층 (5),
    제 2 도전형의 베이스 층 (6),
    상기 캐소드 층 (5) 보다 낮은 도핑 농도를 갖는 제 1 도전형의 드리프트 층 (7), 및
    상기 애노드 전극 (3) 과 전기적으로 접촉하는 제 2 도전형의 애노드 층 (8)
    의 순서로 배치되며,
    상기 게이트 전극 (4) 은 상기 캐소드 전극 (2) 에 대해 측방향으로 상기 캐소드 측 (11) 에 배치되고 상기 게이트 전극 (4) 은 상기 베이스 층 (6) 과 전기적으로 접촉하며,
    상기 베이스 층 (6) 은 상기 캐소드 층 (5) 의 중심 영역과 접촉하고 연속층으로서 제 1 깊이에서 제 1 최대 도핑 농도를 갖는 적어도 하나의 제 1 층 (61) 을 포함하고,
    상기 캐소드 층 (5) 의 측방향 에지와 상기 베이스 층 (6) 사이의 접합에서의 저항이 감소되는 저항 감소 층 (10, 10´, 10˝) 은 제 2 도전형 (10´) 이며,
    상기 저항 감소 층 (10, 10´, 10˝) 은 상기 제 1 층 (61) 보다 높은 도핑 농도를 가지며,
    상기 저항 감소 층 (10, 10´, 10˝) 은 상기 제 1 층 (61) 과 상기 캐소드 층 (5) 사이에 배치되며, 상기 제 1 층 (61) 을 향하는 상기 캐소드 층 (5) 의 측방향 에지를 커버하는 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  2. 제 1 항에 있어서,
    상기 베이스 층 (6) 은 연속층으로서 제 2 깊이에서 제 2 최대 도핑 농도를 갖는 제 2 층 (63) 을 포함하며,
    상기 제 2 층 (63) 은 상기 제 1 확산 층 (61) 과 상기 드리프트 층 (7) 사이에 배치되고,
    상기 제 1 최대 도핑 농도는 상기 제 2 최대 도핑 농도보다 높고,
    상기 제 2 깊이는 상기 제 1 깊이보다 큰 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  3. 제 2 항에 있어서,
    상기 제 1 층 (61) 및 상기 제 2 층 (63) 은 확산 층들인 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 디바이스는 상기 드리프트 층 (7) 과 상기 애노드 층 (8) 사이에 배치된 제 1 도전형의 버퍼 층 (9) 을 포함하고,
    상기 버퍼 층 (9) 은 상기 버퍼 층은 상기 드리프트 층 (7) 보다 높은 최대 도핑 농도를 갖는 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 저항 감소 층 (10´) 은 상기 제 1 층 (61) 에 의해 상기 게이트 전극 (4) 으로부터 분리되는 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  6. 제 5 항에 있어서,
    상기 캐소드 층 (5) 은 평면으로부터 돌출하거나 또는 평면 위에 배치되고, 측면에 상기 제 1 층 (61) 이 배치되고 상부에 상기 캐소드 전극 (2) 이 배치되는 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  7. 제 1 항에 있어서,
    상기 저항 감소 층 (10´) 은 상기 게이트 전극 (4) 과 직접 전기적으로 접촉하는 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  8. 제 6 항에 있어서,
    상기 저항 감소 층 (10´) 은 상기 게이트 전극 (4) 의 에지에서만 직접 접촉하는 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
  9. 제 6 항에 있어서,
    상기 저항 감소 층 (10´) 은 5 * 1017 cm-3 내지 1 * 1019 cm-3 사이의 범위에 있는 도핑 농도를 가지며,
    상기 저항 감소 층 (10´) 은 상기 제 1 층 (61) 으로부터 상기 게이트 전극 (4) 을 완전하게 분리시키는 것을 특징으로 하는 통합 게이트 정류 사이리스터 (1).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160143707A (ko) * 2014-04-10 2016-12-14 에이비비 슈바이쯔 아게 게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219372B (zh) * 2013-04-10 2015-10-28 株洲南车时代电气股份有限公司 一种晶闸管门阴极结及具有该结构的门极换流晶闸管
CN109686786B (zh) * 2018-12-27 2024-06-11 清华大学 具有隔离阴极结构的集成门极换流晶闸管及其制造方法
EP3925009B1 (en) 2020-02-25 2022-05-25 Hitachi Energy Switzerland AG Integrated gate-commutated thyristor (igct)
CN111933704B (zh) * 2020-06-22 2022-09-09 株洲中车时代半导体有限公司 门极换流晶闸管的元胞结构、制备方法及门极换流晶闸管
CN113410296B (zh) * 2021-06-17 2024-03-22 吉林华微电子股份有限公司 可控硅结构
CN116387358B (zh) * 2023-06-02 2023-08-01 清华大学 门极换流晶闸管及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57201078A (en) 1981-06-05 1982-12-09 Hitachi Ltd Semiconductor and its manufacture
GB2150347B (en) 1983-11-21 1987-02-25 Westinghouse Brake & Signal Amplifying gate thyristor with zones of different cathode-gate resistance
DE3586735D1 (de) * 1984-10-19 1992-11-12 Bbc Brown Boveri & Cie Abschaltbares leistungshalbleiterbauelement.
JPH0682833B2 (ja) * 1985-02-08 1994-10-19 株式会社東芝 サイリスタの製造方法
JPS62177968A (ja) 1986-01-31 1987-08-04 Hitachi Ltd ゲ−トタ−ンオフサイリスタ
EP0283588B1 (de) 1987-02-24 1993-10-06 BBC Brown Boveri AG Steuerbares Leistungs-Halbleiterbauelement
EP0283788A1 (de) * 1987-03-09 1988-09-28 Siemens Aktiengesellschaft Abschaltbares Leistungshalbleiterbauelement
JPH0548083A (ja) * 1991-08-09 1993-02-26 Toshiba Corp 電力用半導体素子
DE4309763C1 (de) 1993-03-25 1994-05-05 Siemens Ag GTO-Thyristor
US5412228A (en) * 1994-02-10 1995-05-02 North Carolina State University Multifunctional semiconductor switching device having gate-controlled regenerative and non-regenerative conduction modes, and method of operating same
JP4338701B2 (ja) * 2003-04-09 2009-10-07 関西電力株式会社 ゲートターンオフサイリスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160143707A (ko) * 2014-04-10 2016-12-14 에이비비 슈바이쯔 아게 게이트 링의 향상된 센터링 및 고정을 갖는 턴-오프 전력 반도체 디바이스, 및 그것을 제조하기 위한 방법

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