JP6496992B2 - 半導体装置 - Google Patents

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Description

この発明は、ダイオードの逆回復耐量の改良に係わる新たな構造に関する。
近年、パワー半導体デバイスの低損失化、高速スイッチング化および周辺回路の低インダクタンス化、スナバレス化等により、パワースイッチングデバイスと組み合わせて使用されるダイオード（フリーホイーリングダイオード：ＦＷＤ）の逆回復過程の特性改善（逆回復耐量向上、逆回復損失低減、ソフトスイッチング化等）が求められている。特に、逆回復時に許容される最大逆回復電流時間変化量［ｄi／ｄｔ］に対する要求は、年々大きくなる傾向にあり、この逆回復時の最大逆回復電流時間変化量［ｄi／ｄｔ］の向上、すなわち逆回復耐量の向上が必要不可欠となっている。
図１６は、基本的なｐｉｎダイオード１００のＳｉ基板の活性領域１０５の外周部から耐圧構造領域１０４にかけての要部断面図である。ｎ型半導体基板１０１の一方の主表面の中央部にはｐ型アノード領域１０２が選択的に形成され、他方の主表面にはｎ型カソード層１０３およびカソード電極１０６が全面に形成されている。ｐ型アノード領域１０２の表面にはアノード電極１０７が接触し、ｐ型アノード領域１０２を取り巻く外周にはｐ型領域からなるフィールドリミッティングリング（ＦＬＲ１０８）やフィールドプレート（ＦＰ１０９）などの電界緩和構造を含む耐圧構造領域１０４が設けられており、この耐圧構造領域１０４の最外周側で半導体基板が切断される構造を備えている。
このシリコンダイオード１００が順方向（ｐ型アノード領域１０２を正、ｎ型カソード層１０３を負）バイアスされた場合、ｐ型アノード領域１０２とｎ型半導体基板１０１（ｎ−ドリフト層）の境界のｐｎ接合にかかる電圧が約０．６Ｖ以上となって内部電圧を越えると、ｎ−ドリフト層に正孔が注入され、高濃度ｎ型カソード層１０３からは電気的な中性条件を満たすように電子が注入される。その結果、半導体基板１０１は伝導度変調を起こし、正孔の注入量に応じて（即ち正電圧の上昇とともに）電流がエクスポーネンシャル指数の関係で急激に増加する電圧電流特性を示す。このダイオード１００（図１６）では、ｐ型アノード領域１０２とアノード電極１０７は、通常、ｎ型半導体基板１０１の一方の主表面のうち周辺の耐圧構造領域１０４を除く中央部分に形成されるが、基板の反対面側のカソード層１０３およびカソード電極１０６は表面全面に形成されるため、耐圧構造領域１０４下の基板内部にも注入された正孔が多く存在する。
図１６に示すダイオード１００のようなバイポーラデバイスでは、順バイアスから逆バイアスに遷移する際に、逆回復過程を必要とする。すなわち、この逆回復過程は、ダイオードへの順バイアス時にｎ−ドリフト層に注入された少数キャリア（正孔）が、逆バイアスに遷移した際にアノード電極へ排除されるか電子との再結合により消滅する過程である。逆回復過程では逆バイアスすなわち逆電圧阻止状態にもかかわらず、短時間ではあるが電流が流れる状態すなわち短絡状態となる。この短絡電流を逆回復電流という。この逆回復電流は高周波になるほど、ｄｉ／ｄｔが急峻になり、大きなピーク電流となり、素子破壊を引き起こす恐れが高くなることが知られている。この逆回復電流がピークを過ぎて減衰するとともに、ｐｎ接合から空乏層が広がり、通常の逆電圧阻止状態となる。
逆回復破壊現象は、特に、活性領域１０５と耐圧構造領域１０４の境界部分近傍で発生し易い。破壊の原因はこの境界部分で発生する電界集中と電流集中による熱的破壊である。電界集中は、アノード領域１０２の外周辺の円筒状（４側辺面）あるいは球面状（４コーナー部）のｐｎ接合部分１１０が高電界の原因となって生じ、電流集中は、電界緩和構造に関係なく耐圧構造領域１０４下部に残留する正孔キャリアが、逆回復時にアノード電極１０７（負極）に抜けるためにアノード領域の外周辺の側面１１０に向かって集中することが原因である。
従来のダイオードでは、前述の電流集中を抑制する構造として、アノード領域表面に接触するアノード電極の最外周辺を中央側に後退させ、アノード電極が接触しないアノード領域の外周辺を、逆回復電流が横方向に流れる抵抗領域として作用させる構造が知られている（特許文献１）。アノード領域と耐圧構造領域の間の電界集中が起きやすいｐｎ接合の近傍にキャリアライフタイムの短い領域を設けて早く消滅させることで、前記電界集中部への正孔キャリアの注入を抑制する構造が知られている（特許文献２）。また、アノード領域内の外周に近い領域に、アノード領域の深さに近いまたはより深くした絶縁溝を形成することにより、特許文献１より少ない電極後退幅で電流集中の抑制効果を奏する構造（特許文献３）も知られている。さらに、裏面側のｐ型アノード層と、表面側のｎ型カソード領域と、裏面の前記ｐ型アノード層に一端で接続され他端が基板側面を経て表面側に達するように配置されるｐ型分離領域とを有するダイオードが記載されている（特許文献４）。またさらに、裏面側から表面側に達するｐ型分離領域を備え、耐圧構造領域にガードリングやフィールドプレートなどの電界緩和構造を有する逆阻止ＩＧＢＴが記載されている（特許文献５）。
特開平９−２３２５９７号公報（要約、図１） 特開２００１−１３５８３１号公報（要約、図１） 特開２０００−３４０８０６号公報（要約、図１） 特開平８−１７２２０５号公報（図２） 特開２００１−７７２０２号公報（図１）
しかしながら、前述した逆回復電流を抑制する方法は電界集中部での電流集中を緩和することに留まっているために、その逆回復耐量の向上には限界がある。本発明は、そのような従来の逆回復耐量の向上策による限界に捉われることなく、さらに逆回復耐量を向上させることが可能な半導体装置を提供することを目的とするものである。併せて、高い阻止耐圧が得やすく、スイッチング損失特性を改善することが可能な半導体装置を提供することを目的とする。
本発明は、前記目的を達成するために、第１導電型の半導体基板の一方の主面に設けられるアノード構造と、他方の主面に選択的に設けられる第１導電型カソード領域と、該カソード領域表面に導電接触するカソード電極と、前記カソード領域を取り巻く外周に設けられる耐圧構造領域と、一端が前記一方の主面で前記アノード構造の最外周に接続し、他端が前記他方の主面に到達して前記耐圧構造領域の外周を取り巻く第２導電型分離領域と、前記耐圧構造領域は基板表面に設けられる複数の第２導電型フィールドリミッティングリングと該フィールドリミッティングリング表面に導電接続する金属フィールドプレートとを含む電界緩和構造を有し、前記電界緩和構造は前記第１導電型カソード領域を取り巻く外周にリング状であって、該カソード領域より低濃度の第１導電型緩衝領域を有し、前記第１導電型緩衝領域が前記カソード領域の外周辺に間隔をおいて設けられている半導体装置とする。
前記カソード電極が前記カソード領域内の外周部表面では絶縁膜を介して覆うと共に、カソード領域外の外周表面に前記絶縁膜を介して覆う状態で延長されていることが好ましい。
前記アノード構造が、前記第１導電型の半導体基板の一方の主面に設けられる第２導電型アノード層および該アノード層表面にオーミック接触するアノード電極を備えることが好ましい。
前記アノード構造が、前記一方の主面にショットキー接触するアノード電極を備えることが好ましい。
前記複数の第２導電型フィールドリミッティングリングの基板表面における間隔が、前記分離領域から前記カソード領域に向かって、順に広くなるように配置されていることも好ましい。
前記第１導電型緩衝領域が、浮遊電位に設定される電極に導電接続されていることが好ましい。
前記第１導電型緩衝領域が複数形成されていることが好ましい。
前記カソード領域内の表面層には、第２導電型カソード層が選択的に設けられていることが好ましい。
前記カソード領域の表面から前記半導体基板に達するトレンチを選択的に設け、前記トレンチ内には前記カソード電極を備え、前記トレンチ底部には前記半導体基板より不純物濃度が高い第１導電型高濃度層を備えていることが好ましい。
前記アノード構造は、前記一方の主面に選択的に第２導電型アノード層が設けられていることが好ましい。
前記カソード電極の外周端は、前記カソード領域の外周端より０．３μｍ以上１０μｍ以下外周側に離して設けることが好ましい。
本発明によれば、逆回復耐量の向上策による限界に捉われることなく、さらに逆回復耐量を向上させることが可能な半導体装置を提供することを目的とするものである。併せて、高い阻止耐圧が得やすく、スイッチング損失特性を改善することが可能な半導体装置を提供することができる。
本発明の第１および第２の実施の形態にかかるダイオードを示す要部断面図である。 シミュレーションにより高電界部と電流集中部を求めた際に用いた本発明の第１の実施の形態にかかるダイオードの高電界部と電流集中部とを示す要部断面図である。 シミュレーションにより高電界部と電流集中部を求めた際に用いた従来のダイオードの要部断面図である。 シミュレーションに用いた第１および２の実施の形態にかかるダイオードおよび従来のダイオードのそれぞれの逆耐圧波形図である。 本発明の第３の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第４の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第５の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第６の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第７の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第８の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第８の実施の形態にかかるダイオードの電界強度分布図である。 本発明の第９の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第９の実施の形態にかかるダイオードの電界強度分布図である。 本発明の第１０の実施の形態にかかるダイオードを示す要部断面図である。 本発明の第１０の実施の形態にかかるダイオードの電界強度分布図である。 従来のダイオードを示す要部断面図である。
以下、本発明の半導体装置にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
本発明にかかる半導体装置の第１の実施の形態にかかるダイオード２０ａの構成を、図１を参照して詳細に説明する。シリコン半導体からなるｎ型半導体基板１は、抵抗率：約２８Ωｃｍで、厚さ：約７０μｍであり、ダイオードとして構成されると、ｎ−ドリフト層として機能する。図１の要部断面図に示すダイオード２０ａは、概略的には、ｎ型半導体基板１の主面中央部に構成される活性領域１０（図１で示されるのは外周部の一部のみ）と、活性領域１０の外側を取り巻く耐圧構造領域１１と、さらにその外側を半導体基板１の切断面に沿って両主面間を連結するｐ型分離領域６を主要部として構成される。
活性領域１０には、一方の主面側（図１の上側の表面）に、表面濃度が約１×１０１９ｃｍ−３で、拡散深さが約３μｍのｎ型カソード領域２が半導体基板１の中央部に選択的に形成されている。ｎ型カソード領域２の表面にはアルミやニッケルなどを主成分とする金属膜からなるカソード電極４がオーミック接触している。ただし、このカソード電極４はｎ型カソード領域２の外周部表面では絶縁膜８を挟んで積層され、さらに、ｎ型カソード領域２の外側に絶縁膜を挟んだ状態で約１０μｍ延長されている。また、ｎ型半導体基板１の他面には、表面濃度が約１×１０１７ｃｍ−３で、拡散深さが約０．５μｍのｐ型アノード層３が全面に形成され、このｐ型アノード層３の表面にはアノード電極５が、スパッタ蒸着などにより形成された金属膜が接触している。
耐圧構造領域１１の表面には、ｎ型カソード領域２の外周辺に間隔をおいて取り巻くようにｐ型領域からなるフィールドリミッティングリング（以降、ＦＬＲ７）が形成される。耐圧構造領域１１の表面はＦＬＲ７表面に設けられる開口部１２を除いて絶縁膜８により覆われている。さらにＦＬＲ７の表面には前記絶縁膜８の開口部１２を介して接触し、ＦＬＲ７間の表面上にも絶縁膜を介して覆う導電性フィールドプレート（ＦＰ９）が設けられる。ＦＬＲ７はｐ型領域であって表面濃度は約５×１０１８ｃｍ−３で拡散深さ：約７μｍが好ましい。また、ＦＬＲ７は複数個相互に間隔を置いて設けられることが好ましく、さらにダイオード２０ａの半導体基板の外周側から内周側に向かって間隔が広がるように配置されることが好ましい。
前述のｐ型分離領域６はダイオード２０ａの半導体基板の最外周にあって、耐圧構造領域１１を取り囲み、一端が、一方の主面側でｐ型アノード層３に接続し、他端は基板の側面に沿って他方の主面に到達するｐ型領域として形成される。
デバイスシミュレーションによって、図２のＡ）の要部断面図に示される第１の実施の形態にかかるダイオードと同等のダイオードについて、その逆電圧印加時の電界強度分布と順電圧印加時の電流密度分布を調べた結果から求めた電界強度の最大部（高電界部）と電流集中部とを図２のＢ）、Ｃ）にそれぞれ示す。比較として同様な方法で、図３のＡ）に示す従来のダイオード構造（図１６に示す従来のダイオードに近い構造）について、電界強度分布と電流密度分布を調べた結果から求めた電界強度の最大部（高電界部）と電流集中部とを図３のＢ）、Ｃ）にそれぞれ示す。図２、図３の半導体基板１、２０１の抵抗率は共に約２８Ωｃｍで厚さは７０μｍとし、アノード層３、２０３やｎ型カソード領域２、２０２の設計上の耐圧および電流条件はできるだけ同一となるようにした。
図３に示す従来のダイオードには、活性領域２０４と耐圧構造領域２０５に電流集中と電界集中が同一ヶ所で発生しにくいように遷移領域２０６を約２０μｍの幅で設け（特許文献１を参考にした）、かつ、耐圧の得やすいように遷移領域２０６端部にアノード領域２０３の外周辺断面の曲率半径より大きく絶縁膜を介してアノード電極の延長部分が覆うｐ型領域２０８を設けた。
図２、３ダイオードに逆電圧が印加された場合、電界強度の高い部分（高電界部）は、図２、３のＢ）に示すように、主接合（アノード層３またはアノード領域２０３の接合）がある側に存在するので、図２、３の各ダイオードでは、高電界部が存在する主面が異なっている。具体的には実施例のダイオード（図２）では最も電界強度の高い部位はフラットな主接合面にあるのに対して、従来のダイオード（図３）では主接合よりも遷移領域２０６内のｐ型領域２０８もしくはＦＬＲ２０７の曲率部での電界強度が局部的に高くなる。その結果、図３のダイオードは、前記ｐ型領域２０８もしくはＦＬＲ２０７において電界集中により設計耐圧より低い電圧で、先にシリコンの臨界電界に達してブレークダウンし易い。従って、実施例のダイオード（図２）は同じ抵抗率、同じ厚さ半導体基板を適用すれば、従来のダイオード（図３）より高耐圧（設計耐圧）が得られ易い。
加えて、実施例にかかる図２のダイオードでは、逆電圧印加の際に空間電荷領域（空乏層）は、前記主接合とｐ型分離領域６とから耐圧構造領域に向かって広がるため、従来のダイオード（図３）と比較して、構造的に主接合より耐圧構造領域１１に空間電荷領域が広がりやすく電界が高くなり難いので短い（幅の狭い）耐圧構造領域としても主接合近傍よりも低電界にすることができる。具体的には、図２、３のＡ）に示されるように、実施例のダイオード（図２）ではＦＬＲ７が５本、従来のダイオード（図３）はＦＬＲ２０７が６本であって、実施例の耐圧構造領域の表面長さ（幅）の方が狭いにもかかわらず、実施例のダイオードの方が高耐圧を得られ易い。その理由は前述のように、図２に示す本発明にかかるダイオードでは、アノード層３のフラットで広い面積の主接合近傍が最も高電界となるが、従来例ではＦＬＲ２０７近傍の狭い局所部分で低耐圧で早く高電界（Ｓｉの臨界電界強度）となりブレークダウンするためである。
図２、３のＣ）で逆回復時の電流密度の高い部分（電流集中部）を示すように、電流は耐圧構造領域のある面の活性領域側のアノード領域またはカソード領域の外周（電極コンタクト部近傍）に集中する。実施例のダイオード（図２）では、図２のＣ）に示すように電流集中部位と電界集中部位が基板の両面に分離されている（実施例のダイオード（図２）では、電界が高い主接合部においても、設計耐圧より低耐圧をもたらすような電界集中は発生しない）のに対して、従来のダイオード（図３）では基板の同じ面の近い部位に電界集中部と電流集中部とが存在する。従って、電界集中と電流集中の部位が分離されている実施例のダイオードでは、高い逆回復耐量が得られ、スイッチング損失も低下させることができる。
第２の実施の形態にかかるダイオード（図示せず）について説明する。このダイオードは、前述した第１の実施の形態にかかるダイオード２０ａに対して、半導体基板１の抵抗率を約２８Ωｃｍから２３Ωｃｍに、厚さを７０μｍから６０μｍにした点のみが異なり、その他の条件はダイオード２０ａと同一としたダイオードである。図４に、第１、第２の実施の形態にかかるダイオードおよび従来のダイオード（図３）の各耐圧波形を示す。図４より明らかなように、第１の実施の形態にかかるダイオードの耐圧は、半導体基板１の条件が同一であっても、上述した理由によって、従来のダイオードより高い耐圧が得られる。第２の実施の形態にかかるダイオードは、半導体基板１が第１の実施の形態（図１）および従来のダイオードよりも薄く（７０μｍから６０μｍ）ても従来ダイオード（図３）とほぼ同等の耐圧を得ることができる。このことにより、第２の実施の形態にかかるダイオードは、従来ダイオードよりも低い順電圧および低い逆回復損失（スイッチング損失）を得ることができるメリットが得られる。
図５に第３の実施の形態にかかるダイオード２０ｂを示す。前述の第１の実施の形態にかかるダイオード２０ａの変形例であり、ｎ型カソード領域２内の表面層に選択的に複数のｐ型層１３が形成されてもよい。逆バイアス時に空乏層がカソード電極４に到達しにくくなる。
図６に第４の実施の形態にかかるダイオード２０ｃを示す。図１に示す第１の実施の形態にかかるダイオード２０ａの変形例であり、ｎ型カソード領域２内の表面層に選択的に複数のトレンチ１５が形成されており、トレンチ１５内にカソード電極４が埋設されており、トレンチ１５の先端部（底部）に高濃度ｎ型層１４が形成されていることである。

これらの第３、第４の実施の形態にかかるダイオード２０ｂ、２０ｃは、活性領域１０内の主要な拡散領域１０や耐圧構造領域１１などの複雑で深い拡散などを形成する表面がカソード側にあるために、カソード側の形成プロセスが複雑（パターニングプロセスや、拡散深さを深くするなどの調整）で手のかかる構造を必要とするダイオードの設計に好適でありメリットが生じる。
図７に第５の実施の形態にかかるダイオード２０ｄを示す。図１に示す第１の実施の形態にかかるダイオード２０ａの変形例であり、前述した第１〜第４の実施の形態にかかるダイオードとの相違点は、ｐ型アノード層３がなく、ｎ型半導体基板１とアノード電極５とがショットキー接合となっていることである。
図８に第６の実施の形態にかかるダイオード２０ｅを示す。これも図１に示す第１の実施の形態にかかるダイオード２０ａの変形例である。前述したダイオードとの相違点は、複数のｐ型アノード層３ａがｎ型半導体基板１面に選択的に形成され、ｎ型半導体基板１とアノード電極５が、マージドｐｉｎショットキー（Ｍｅｒｇｅｄ ｐｉｎ Ｓｃｈｏｔｔｋｙ：ＭＰＳ）ダイオード構造にされている点である。
図９に第７の実施の形態にかかるダイオード２０ｆを示す。前述の第１〜第６の実施の形態にかかるダイオードとの相違点は、耐圧構造領域１１がＦＬＲ７とＦＰ９の組み合わせを含む電界緩和構造から、Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ（ＪＴＥ１６）による段階緩和構造に替わっているという点である。第７の実施の形態にかかるダイオード２０ｆは、従来のダイオード（図３）と異なり、空間電荷領域（空乏層）は表面側では分離領域６表面から広がるため低濃度ｐ型領域で構成されるＬＴＥ１６からなる電界緩和構造は活性領域に近い側ではなく活性領域から遠い分離領域側に形成される。
このように、前述の第１〜第７の実施の形態にかかるダイオードでは、ｐ型アノード層３ａの形状または構造のいかんにかかわらず、電流集中部位はカソード領域２側の主面にあり、電界強度の高い部位はｐ型アノード層３ａ側の主接合近傍にあるため、高い逆回復耐量を得ることが可能である。また、主接合側に狭い局所的に電界集中する部位がないため高い耐圧や低いスイッチング損失を実現することが可能となる。
また、本発明の第１〜第７の実施の形態にかかるダイオードでは、逆バイアス時に、ｐ型分離領域６から活性領域１０に向かって広がる空間電荷領域（空乏層）は、逆電圧印加の増加に対して、単位電圧あたりで広がる距離が大きくなり、すなわち広がり易くなる。これは、耐圧構造領域１２では、空乏層は裏面のｐアノード電極５、ｐ型分離領域６、さらには表面のＦＬＲ７の３方向から広がるためである。空乏層の広がりとともに、空乏層に供給されるドリフト層の電荷が少なくなるため、さらに広がる必要が生じる。前記特許文献５に記載の逆阻止ＩＧＢＴのｐコレクタ領域とｎ−ドリフト領域間の逆耐圧ｐｎ接合の場合は、空乏層がｎ−ドリフト領域内で広がり表面側のｐベース領域に近づくと達するとリーク電流が急増するため、設計耐圧にまで逆電圧を上昇させた場合でも、空乏層端とｐベース領域とが数１０〜数１００μｍ離れるようにｎ−ドリフト領域の厚さを設定する必要がある。
一方、前記図１に示す本発明のダイオードは逆阻止型ＩＧＢＴに内蔵される逆耐圧ｐｎ接合構造と異なり、表面側にｐベース領域ではなくｎ型カソード領域２を備える構造である。そのため、（ｐ型分離領域６から広がる）空乏層がｎ型カソード領域２に達しても、前述のように、ｎ型カソード領域２内では高濃度のため空乏層の広がり速度はきわめて遅く、カソード電極に到達する惧れは極めて小さいので、リーク電流は増加しない。すなわち、（ｐ型分離領域６から広がる）空乏層がｎ型カソード領域２に達して、ｎ型カソード領域２の外周部からカソ−ド電極４に向かって領域２内を主面に沿う方向に侵入してもカソード電極４に到達しないかぎり問題ない。
前述した逆阻止型ＩＧＢＴの逆耐圧ｐｎ接合からの空乏層の広がりの場合には必要であった空乏層端とｐベース領域との離間部分を、本発明のダイオードでは設ける必要が無いので、その分耐圧構造領域１２の面積（耐圧構造領域１２の長さ（幅））を大幅に減らすことができる。ただし、ｎ型カソード領域２内に侵入した空乏層がカソード電極４に達すると、微量の正孔が流れでるので、漏れ電流が急増する。そのため、本発明のダイオードでは空乏層端をカソード電極４には到達させないｎ型カソード領域２の濃度と拡散深さにする必要がある。
さらに好ましくは、ｎ型カソード領域２の外周辺端と、ｎ型カソード領域２に接するカソード電極４の外周辺端との距離を、０．３〜１０μｍ程度離すとよい。ダイオードにアバランシェ電流が流れるときの空乏層のｎ型カソード領域２への侵入距離は、ｎ型カソード領域の外周辺端から空乏層先端までの積分濃度が１．３×１０１２／ｃｍ２となる距離である。この距離は、アバランシェ降伏が発生するシリコンの臨界電界強度Ｅｃに、シリコン誘電率εをかけてさらに電荷素量ｑで割った値である。この臨界電界強度Ｅｃは、半導体のドーピング濃度にもよるが、約２．０×１０５Ｖ／ｃｍである。ｎ型カソード領域２の濃度は、表面濃度を１×１０１９／ｃｍ３以上として、カソード電極４にオーミック接触にするとともにカソード電極４とのコンタクト抵抗を十分小さくすることがよい。
その結果、活性領域１０での空乏層は、ｐ型アノード層３からカソード領域２に向かって基板１に垂直方向に広がってｎ型カソード領域２に侵入するとともに、カソード電極４の直前（０．１〜０．３μｍ程度）で止まり、カソード電極４には達しない。しかし、ｎ型カソード領域２の外周辺端の主面に沿う方向にでは、深さ方向に比べて電荷量が少なくなるため、基板表面に沿って侵入した空乏層はカソード電極４に達する惧れが大きい。そこで、カソード領域２外周辺端の表面と、ｎ型カソード領域２に接するカソード電極４の外周辺端との距離を離間距離とし、この離間距離を、活性領域１０内に垂直に侵入した空乏層先端の表面からの深さと同じ０．３μｍよりも長くする。このことにより、ｎ型カソード領域２の外周辺端から表面に沿って侵入する空乏層先端はカソード電極４に達せずに離間するようになる。例えば、この離間距離を１０μｍ程度にすれば、確実に空乏層先端がカソード電極４に達することを防ぐことができる。
本発明の半導体装置としての第８の実施の形態にかかるダイオード２０ｇの構成について、図１０の要部断面図を参照して説明する。半導体基板を構成するｎ型半導体基板１は、抵抗率：約２８Ωｃｍで厚さ：約７０μｍであり、ダイオードとして構成された場合、ｎ−ドリフト層として機能する。このｎ型半導体基板１の一方の面側（表面とする）には、高濃度の導電領域として表面濃度：約１×１０１９ｃｍ−３で拡散深さ：約７μｍのｎ型カソード領域２が選択的に形成されている。このｎ型カソード領域２の表面上には、金属電極としてのカソード電極４が接触している。このカソード電極４は、ｎ型カソード領域２の外周辺端から絶縁膜８を挟んだ状態で約１０μｍの長さで、絶縁膜８を挟んで外側に延びている。
また、第８の実施の形態にかかるダイオード２０ｇでは、ｎ型カソード領域２の外周辺に接して囲うように表面濃度５×１０１５ｃｍ−３、拡散深さ約５μｍ、幅１５μｍのｎ型緩衝領域１７ａが形成されていることが前述した実施例１に記載の各ダイオードと異なる点である。さらにこのｎ型緩衝領域１７ａに間隔を置いて取り囲むように耐圧構造領域１１が形成されている。さらに、この耐圧構造領域１１を取り囲み、ｎ型半導体基板１の一方の主面から他方の主面に到達するように高濃度ｐ型分離領域６が形成される。前記耐圧構造領域１１内の表面には、表面濃度：約５×１０１８ｃｍ−３で拡散深さ：約７μｍの複数のｐ型フローティングリミッティンググリング（ｐ型ＦＬＲ７）と、このｐ型ＦＬＲ７の表面に接続されたフィールドプレート（ＦＰ９）とが形成される。複数のｐ型ＦＬＲ７の間隔は素子の外周側から内周側に向かって広がるように配置されている。さらに、ｎ型半導体基板１の他方の主面（裏面とする）には、高濃度の導電領域として表面濃度：約１×１０１７ｃｍ−３で拡散深さ：約１μｍのｐ型アノード層３が形成されている。このｐ型アノード層３の全面に、アノード電極５が接触する。
図１１に、前記第８の実施の形態にかかるダイオード２０ｇの逆電圧印加時の電界強度分布を、ｎ型緩衝領域１７ａを形成していない従来のダイオード１００（図１６）の電界強度分布と比較して示す。図１１は、図１０のＡ１−Ａ２線断面における活性領域１０と耐圧構造領域１１の境界を中心として中央側と外周側の３００μｍ幅の間の電界強度分布図である。図１１における従来のダイオード１００（図１６）との比較から、第８の実施の形態にかかるダイオード２０ｇほうが、カソード領域２の外周辺端部（活性領域１０と耐圧構造領域１１の境界）における電界強度が低いことがわかる。ダイオード２０ｇではｎ型緩衝領域１７ａを形成することで、カソード領域２の外周辺端部における電界強度を低減可能なことを表している。電界強度が低減されることは耐圧低下を抑制することができ好ましい。また逆回復耐量の向上や低スイッチング損失にも繋がるので好ましい。
ｎ型緩衝領域１７ａの不純物濃度が、カソード領域２と同程度であると、電界強度の高い領域がカソード領域２の外周辺端部からｎ型緩衝領域１７ａの外周辺端部に移動するだけであるから、ｎ型緩衝領域１７ａの不純物濃度はカソード領域２より低濃度であることが望ましい。また、第８の実施の形態にかかるダイオード２０ｇでは、ｎ型緩衝領域１７ａの拡散深さをカソード領域２より浅く形成しているが、ｎ型緩衝領域１７ａの拡散深さをカソード領域２より深くすることで、ｎ型緩衝領域の外周辺端部の曲率を大きくし、電界強度をより弱めることもでき逆耐圧低下を抑制できるので好ましい。
本発明の半導体装置としての第９の実施の形態にかかるダイオード２０ｈの構成を、図１２の要部断面図を参照して説明する。前記第８の実施の形態にかかるダイオード２０ｇとの相違点は、ｎ型カソード領域３の外周辺端部に接して囲うように形成されているｎ型緩衝領域１７ｂが、ｎ型カソード領域２に接触せず、間隔を置いて設けられている点である。具体的には、ｎ型緩衝領域１７ｂは、カソード領域２の外周辺端から外側に２５μｍ離れた位置に幅１０μｍで形成されている。
図１３に、第９の実施の形態にかかるダイオード２０ｈの電界強度分布を、ｎ型緩衝領域１７ｂを形成していない従来のダイオード１００（図１６）の電界強度分布と比較して示す。図１３は、図１２のＢ１−Ｂ２線断面における活性領域１０と耐圧構造領域１１の境界を中心として中央側と外周側の３００μｍ幅の間の電界強度分布図である。図１３における従来のダイオード１００（図１６）との比較から、第９の実施の形態にかかるダイオード２０ｈの方が、ｎ型カソード領域２の外周辺端部における電界強度が低いことがわかる。ｎ型ｎ型緩衝領域１７ｂを、ｎ型カソード領域２から離して形成しても、ｎ型カソード領域２の外周辺部における電界強度を低減可能であることを表している。従って、電界強度が低減されることは耐圧低下を抑制することができ好ましい。また逆回復耐量の向上や低スイッチング損失にも繋がるので好ましい。
また、第９の実施の形態にかかるダイオード２０ｈにおいても、ｎ型緩衝領域１７ｂの拡散深さをｎ型カソード領域２より浅く形成しているが、ｎ型緩衝領域１７ｂの拡散深さをｎ型カソード領域２より深くすることで、ｎ型緩衝領域１７ｂの外周辺端部の曲率を大きくし、電界強度をより弱めることもできる。また、ｎ型緩衝領域１７ｂを複数形成し、各々がｎ型カソード領域２を離間して囲うように形成することで、ｎ型カソード領域２の外周辺端部やｎ型緩衝領域１７ｂの外周辺端部の電界強度を弱めることもできる。加えて、他の電極とは接続されていない、浮遊電極（図示せず）をｎ型緩衝領域１７ｂ表面に接続しても同様の効果が得られる。
本発明の半導体装置としての第１０の実施の形態にかかるダイオード２０ｉの構成を、図１４を参照して説明する。前述した第９の実施の形態にかかるダイオード２０ｈとの相違点は、ｎ型カソード領域２を囲うように形成されているｎ型緩衝領域１７ｂがなく、ｎ型カソード領域２に接続するカソード電極４を、絶縁膜８を挟んで耐圧構造領域１１側に延ばすことにより、従来のダイオード（図１６）のｎ型チャネルストッパ領域２１０のような機能を利用しているという点である。具体的には、カソード電極４が耐圧構造領域１１側に絶縁膜８を挟んで３０μｍの長さで外側に延ばされている。
図１５に、第１０の実施の形態にかかるダイオード２０ｉの電界強度分布を、ｎ型緩衝領域１７ａ、１７ｂを形成していない従来のダイオード（図１６）の電界強度分布と比較して示す。図１５は、図１４のＣ１−Ｃ２線断面における活性領域１０と耐圧構造領域１１の境界を中心として中央側と外周側の３００μｍ幅の間の電界強度分布図である。図１５における従来のダイオード（図１６）との比較から、第１０の実施の形態にかかるダイオード２０ｉの方が、従来のダイオードよりｎ型カソード領域２の外周辺端部における電界強度が低いことがわかる。従って、耐圧低下を抑制することができる。
以上説明した本発明にかかるダイオードによれば、耐圧構造領域を基板の外周側から活性領域に向かって広がる空乏層に対して、高不純物濃度のｎ型カソード領域２が空乏層の広がりを抑える機能を奏するので、従来の逆回復耐量の向上策による限界に捉われることなく、さらに逆回復耐量を向上させることができ、さらに、高い阻止耐圧が得やすく、スイッチング損失特性を改善することが可能な半導体装置を提供することができる。
１ ｎ型基板、半導体基板
２ ｎ型カソード領域
３ ｐ型アノード層
４ カソード電極
５ アノード電極
６ ｐ型分離領域
７ ＦＬＲ
８ 絶縁膜
９ ＦＰ
１０ 活性領域
１１ 耐圧構造領域
１２ 開口部
１３ ｐ型領域
１４ ｎ型領域
１５ トレンチ
１６ ＬＴＥ
１７ａ、１７ｂ 低濃度ｎ型領域
２０ａ〜２０ｉ ダイオード

Claims (11)

  1. 第１導電型の半導体基板の一方の主面に設けられるアノード構造と、他方の主面に選択的に設けられる第１導電型カソード領域と、該カソード領域表面に導電接触するカソード電極と、前記カソード領域を取り巻く外周に設けられる耐圧構造領域と、一端が前記一方の主面で前記アノード構造の最外周に接続し、他端が前記他方の主面に到達して前記耐圧構造領域の外周を取り巻く第２導電型分離領域と、
    前記耐圧構造領域は基板表面に設けられる複数の第２導電型フィールドリミッティングリングと該フィールドリミッティングリング表面に導電接続する金属フィールドプレートとを含む電界緩和構造を有し、
    前記電界緩和構造は前記第１導電型カソード領域を取り巻く外周にリング状であって、該カソード領域より低濃度の第１導電型緩衝領域を有し、
    前記第１導電型緩衝領域が前記カソード領域の外周辺に間隔をおいて設けられていることを特徴とする半導体装置。
  2. 前記カソード電極が前記カソード領域内の外周部表面では絶縁膜を介して覆うと共に、カソード領域外の外周表面に前記絶縁膜を介して覆う状態で延長されていることを特徴とする請求項１記載の半導体装置。
  3. 前記アノード構造が、前記一方の主面に設けられる第２導電型アノード領域および該アノード領域表面にオーミック接触するアノード電極を備えることを特徴とする請求項１記載の半導体装置。
  4. 前記アノード構造が、前記第１導電型の半導体基板の一方の主面にショットキー接触するアノード電極を備えることを特徴とする請求項１記載の半導体装置。
  5. 前記複数の第２導電型フィールドリミッティングリングの基板表面における間隔が、前記分離領域から前記カソード領域に向かって、順に広くなるように配置されていることを特徴とする請求項１記載の半導体装置。
  6. 前記第１導電型緩衝領域が、浮遊電位に設定される電極に導電接続されていることを特徴とする請求項１記載の半導体装置。
  7. 前記第１導電型緩衝領域が複数形成されていることを特徴とする請求項１記載の半導体装置。
  8. 前記カソード領域内の表面層には、第２導電型カソード層が選択的に設けられていることを特徴とする請求項１に記載の半導体装置。
  9. 前記カソード領域の表面から前記半導体基板に達するトレンチを選択的に設け、
    前記トレンチ内には前記カソード電極を備え、
    前記トレンチ底部には前記半導体基板より不純物濃度が高い第１導電型高濃度層を備えていることを特徴とする請求項１に記載の半導体装置。
  10. 前記アノード構造は、前記一方の主面に選択的に第２導電型アノード層が設けられていることを特徴とする請求項１記載の半導体装置。
  11. 前記カソード電極の外周端は、前記カソード領域の外周端より０．３μｍ以上１０μｍ以下外周側に離して設けることを特徴とする請求項２に記載の半導体装置。
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