JPH1174492A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 埋め込み酸化膜に高い電圧を分担させること
ができ、その結果、素子部の厚みを薄くできる高耐圧半
導体素子を作成可能な半導体基板の製造方法を提供す
る。 【解決手段】 シリコン基板１と高抵抗シリコン層４と
なる高抵抗シリコン基板の各接着面を鏡面研磨し、少な
くとも一方の基板の接着面側に酸化膜２および多結晶半
導体膜３を形成して、研磨した接着面同士を清浄な雰囲
気下で密着させ、その後に所定の熱処理を加えることに
より２枚の基板を直接接着する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体基板の製造方
法に関する。

【０００２】

【従来の技術】高耐圧半導体素子を分離する有力な方法
として、誘電体分離が良く知られている。図６は、その
様な誘電体分離を施した従来の高耐圧ダイオードの例で
ある。図中、７１はｐ⁺ 型シリコン基板であり、このｐ
⁺ 型シリコン基板とｐ^- 型シリコン基板とを直接接着技
術によって接着した基板ウェハを用いている。また、７
３は接着界面であり、７２はこの接着界面部の埋め込み
酸化膜である。

【０００３】この接着基板ウェハのｐ^- 型シリコン基板
側を接着界面７３に達する深さにエッチングして溝を掘
ることにより島状で高抵抗のｐ^- 型シリコン層７４を形
成し、溝の側面に酸化膜７５を形成して、この溝内に多
結晶シリコン層７６を埋め込む。

【０００４】こうして酸化膜７２、７５により他の領域
から分離された島状ｐ^- 型シリコン層７４の中央部の表
面にｎ⁺ 型層７８、さらにその周辺にはｎ^- 型層７９が
形成され、ｎ⁺ 型層７８にはカソード電極が設けられて
いる。

【０００５】島状ｐ^- 型シリコン層７４の周辺部の表面
には、アノード電極を取り出すためのｐ⁺ 型層８０が形
成され、このｐ⁺ 型層８０にアノード電極が設けられて
いる。また、大電流を流せるようにするために、島状ｐ
^- シリコン層７４の周囲を取り囲むように、酸化膜７
２、７５に沿ってｐ⁺ 型層７７が設けられて、高耐圧ダ
イオードが構成されている。

【０００６】この高耐圧ダイオードのアノード・カソー
ド間に逆バイアスを印加した時、空乏層がｎ⁺ 型層７８
から島状ｐ^- 型層７４に伸びる。空乏層の先端がｐ+ 型
層７７に達するまで逆バイアスを大きくするとパンチス
ルーを生じる。したがって、この高耐圧ダイオードの耐
圧を十分に高いものとするためには、ｎ⁺ 型層７とｐ⁺
型層７７間の距離ｄを十分大きくとることが必要であ
る。

【０００７】具体的には、例えば、６００Ｖの耐圧を得
るためには、およそｄ＝４５μｍが必要である。このよ
うにｐ^- 型層７４の厚みを大きくすると、素子分離のた
めの溝もそれだけ深くすることが必要になり、特に横方
向の誘電体分離を行なうことが困難になる。

【０００８】図７は、図６の構造においてｐ⁺ 型層７７
を省略したものである。このようにすると電流容量は小
さくなるが、耐圧は図６の構造と比較すると高くなる。
しかし、この構造でもｐ^- 型層７４の厚みが十分大きく
なければやはり十分な高耐圧は得られない。

【０００９】その理由は以下の通りである。アノード・
カソード間に逆バイアスが印加されて空乏層がｐ^- 型層
７４の底部の酸化膜７２に達すると、それ以上空乏層は
伸びられない。

【００１０】基板７１は通常０Ｖであるから、アノード
・カソード間電圧はｐ^- 型層７４に生じた空乏層と酸化
膜７２とにかかるが、分担される電圧の比はシリコンと
酸化膜との容量の比によって決まる。ここで容量はシリ
コンと酸化膜との誘電率の比に依存するため、酸化膜７
２内の電界はｐ^- 型層７４にかかる電界の３倍程度とな
る。このため高い電圧を酸化膜７２に分担させることは
難しい。したがって、ｐ^- 型層７４の厚みは十分に大き
い必要がある。

【００１１】

【発明が解決しようとする課題】上述のように、従来の
高耐圧半導体素子では高抵抗半導体層に伸びる空乏層と
酸化膜とで分担される電圧の比がシリコンと酸化膜との
誘電率の比に依存するため、高い電圧を酸化膜に分担さ
せることが難しく、十分な高耐圧化を図るためには空乏
層が伸びる高抵抗半導体層を十分に厚くする必要があっ
た。しかし、高抵抗半導体層を厚くすると素子分離が難
しくなるという問題があった。

【００１２】本発明は上記の問題を解決するためになさ
れたものであり、その目的とするところは、誘電率の比
に依存することなく絶縁膜に高い電圧を分担させること
ができ、その結果、素子部の厚みを薄くすることができ
る高耐圧半導体素子を作成可能な半導体基板の製造方法
を提供することにある。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は請求項１の発明として、２枚の半導体基板
の各接着面をそれぞれ鏡面研磨する工程と、前記２枚の
半導体基板の少なくとも一方の接着面側に絶縁膜および
半絶縁性多結晶半導体膜を形成する工程と、前記２枚の
半導体基板の接着面同士を清浄な雰囲気下で密着させ熱
処理して直接接着する工程とを備えた半導体基板の製造
方法を提供する。

【００１４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
に係るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板を示す断面図である。

【００１５】図中、１は２枚の半導体基板の一方として
の単結晶シリコン基板を示しており、このシリコン基板
１上には絶縁膜としての埋め込み酸化膜２を介して半絶
縁性多結晶半導体膜３が設けられている。この半絶縁性
多結晶半導体膜３は、例えば１×１０⁸ Ω・ｃｍ以上の
高抵抗の半絶縁性多結晶シリコン（ＳＩＰＯＳ）膜によ
り構成される。半絶縁性多結晶半導体膜３上には高耐圧
半導体素子が形成される領域となる、２枚の半導体基板
の他方としての単結晶シリコンを用いた高抵抗シリコン
層４が設けられている。

【００１６】このＳＯＩ基板を製造するには、シリコン
基板１と高抵抗シリコン層４となる高抵抗シリコン基板
とを直接接着技術を用いて貼り合わせる。すなわち、２
枚の基板の各接着面を鏡面研磨し、その研磨した接着面
同士を清浄な雰囲気下で密着させ、その後に所定の熱処
理を加えることにより２枚の基板を直接接着する。

【００１７】その際に、少なくとも一方の基板の接着面
側には酸化膜２および半絶縁性多結晶半導体膜３を形成
しておく。例えば、高抵抗シリコン層４となる高抵抗シ
リコン基板の接着面側に形成する場合には、高抵抗シリ
コン基板の研磨面に半絶縁性多結晶半導体膜３を形成し
た後に、半絶縁性多結晶半導体膜３上にＣＶＤあるいは
熱酸化によって酸化膜２を形成し、高抵抗シリコン基板
の酸化膜２側とシリコン基板１の研磨した面側とを直接
接着する。

【００１８】このようにして形成されたＳＯＩ基板は、
接着の後に高抵抗シリコン層４を所定の厚さに研磨して
薄くし、この薄くした高抵抗シリコン層４に所望の高耐
圧半導体素子を形成することが可能となる。

【００１９】このように直接接着技術によってＳＯＩ基
板を製造すると、堆積等の方法によってＳＯＩ基板を製
造する場合と比較して非常に容易に基板を製造すること
が可能となる。

【００２０】ここで、このＳＯＩ基板の高抵抗シリコン
層４の表面に電極を設けて横方向に電圧を印加すると仮
定する。高抵抗シリコン層４の厚み方向の抵抗と半絶縁
性多結晶半導体膜３の横方向の抵抗とでは半絶縁性多結
晶半導体膜３の方が遥かに抵抗が大きいため、印加した
電圧の多くは高抵抗シリコン層４ではなく半絶縁性多結
晶半導体膜３にかかる。このため半絶縁性多結晶半導体
膜３の横方向に、高電位側から低電位側に向かって電位
勾配が形成され、この電位勾配に沿って微少なリーク電
流が流れる。

【００２１】半絶縁性多結晶半導体膜３にリーク電流が
流れると、リーク電流に対応した量の電荷が半絶縁性多
結晶半導体膜３、酸化膜２、シリコン基板１とからなる
キャパシタに蓄積され、この蓄積された電荷に対応した
電圧が酸化膜２にかかる。すなわち、半絶縁性多結晶半
導体膜３に流れるリーク電流を大きくすると、酸化膜２
にかかる電圧を大きくすることができる。リーク電流を
大きくするためには、半絶縁性多結晶半導体膜３の抵抗
が高抵抗シリコン層４の抵抗よりも遥かに大きいという
条件の下で、半絶縁性多結晶半導体膜３の抵抗を低くす
れば良い。

【００２２】このように、酸化膜２にかかる電圧は半絶
縁性多結晶半導体層３に流れるリーク電流によって決め
ることができる。このため、シリコンと酸化膜との誘電
率に依存して酸化膜にかかる電圧が決まる、半絶縁性多
結晶半導体膜を設けない従来の構造と比較して、より大
きな電圧を酸化膜２に分担させることができる。

【００２３】したがって、高抵抗シリコン層４にかかる
電圧を従来の構造よりも低くすることができ、このた
め、従来と同程度の耐圧の場合には素子が形成される高
抵抗シリコン層４が薄くなり、高抵抗シリコン層４の横
方向の誘電体分離が容易になる。また、従来と同程度の
厚さの場合には耐圧が高くなる。

【００２４】以上のように本実施の形態によれば、埋め
込み酸化膜に高い電圧を分担させることができ、その結
果、素子部の厚みを薄くすることができる高耐圧半導体
素子を作成することが可能な半導体基板を、直接接着技
術によって容易に製造することができる。

【００２５】（第２の実施の形態）図２は本発明の第２
の実施の形態に係る高耐圧ダイオードを示す断面図であ
る。この高耐圧ダイオードは第１の実施の形態において
説明したＳＯＩ基板に形成されている。

【００２６】図中、１１は半導体基板としての単結晶ｐ
⁺ 型シリコン基板を示しており、このｐ⁺ 型シリコン基
板１１上に絶縁膜としての埋め込み酸化膜１２を介して
半絶縁性多結晶半導体膜１３が形成されている。半絶縁
性多結晶半導体膜１３上には、酸化膜１２と半絶縁性多
結晶半導体膜１３とによってｐ⁺ 型基板１１から分離さ
れ、半絶縁性多結晶半導体膜１３に達する素子分離溝の
側壁に形成された酸化膜１４とこの溝の内部に埋め込ま
れた多結晶シリコン層１６とによって他の素子領域と横
方向に誘電体分離された単結晶の島状の高抵抗シリコン
層１５が形成されている。この高抵抗シリコン層１５は
不純物濃度が十分に低いｐ^--型またはｎ^--型層である。

【００２７】高抵抗シリコン層１５の中央部の表面に
は、カソード領域としての高不純物濃度のｎ⁺ 型層１７
が拡散形成され、ｎ⁺ 型層１７の周囲を取り囲んでｎ⁺
型層１７に接するようにエッジ・ブレークダウンを防止
するためのｎ^- 型層１８が拡散形成されている。

【００２８】高抵抗シリコン層１５の周辺部の酸化膜１
４と接する部分の表面には、アノード電極を取り出すた
めの高不純物濃度のｐ⁺ 型層１９が拡散形成され、ｐ⁺
型層１９の下部にはｐ⁺ 型層１９に接するように酸化膜
１４に沿ってｐ⁺ 型層２０が拡散形成されている。

【００２９】高抵抗シリコン層１５の底部には半絶縁性
多結晶半導体膜１３に接して低不純物濃度のｐ^- 型層２
１が薄く形成されている。このｐ^- 型層２１およびｎ^-
型層１８は、その単位面積当たりの不純物総量が０．１
〜３×１０¹²／ｃｍ² に設定されていることが好まし
い。

【００３０】ｐ⁺ 型層１９にはアノード電極２２が、ｎ
⁺ 型層１７にはカソード電極２３がそれぞれ設けられて
いる。この高耐圧ダイオードを製造するにはまず、ｐ⁺
型シリコン基板１１と高抵抗シリコン層１５が形成され
る高抵抗シリコン基板とを直接接着技術を用いて貼り合
わせる。すなわち、２枚の基板の各接着面を鏡面研磨
し、その研磨した接着面同士を清浄な雰囲気下で密着さ
せ、その後に所定の熱処理を加えることにより２枚の基
板を直接接着する。

【００３１】その際に、高抵抗シリコン基板の接着面側
には予めｐ^- 型層２１を形成しておき、また少なくとも
一方の基板の接着面側には酸化膜１２および半絶縁性多
結晶半導体膜１３を形成しておく。

【００３２】次にフォトエッチングにより素子分離溝を
形成することにより島状に分離された高抵抗シリコン層
１５を形成する。高抵抗シリコン層１５の側面にｐ⁺ 型
層２０を拡散形成し、また素子分離溝の側壁には酸化膜
１４を形成する。そして素子分離溝内に多結晶シリコン
層１６を埋め込んだ後、高抵抗シリコン層１５の中央部
の表面にｎ⁺ 型層１７、ｎ^- 型層１８、周辺部の酸化膜
１４と接する部分の表面にｐ⁺ 型層１９をそれぞれ拡散
形成する。

【００３３】その後、ｎ⁺ 型層１７にコンタクトするカ
ソード電極２３、ｐ⁺ 型層１９にコンタクトするアノー
ド電極２２をそれぞれ形成して、本実施の形態に係る高
耐圧ダイオードが完成する。

【００３４】この高耐圧ダイオードのアノード電極２２
とカソード電極２３との間に逆バイアスを印加すると、
まず素子中央部の表面のｎ⁺ 型層１７と高抵抗シリコン
層１５間のｐｎ接合から高抵抗シリコン層１５内に縦方
向に空乏層が広がる。

【００３５】高抵抗シリコン層１５の厚みおよびｐ^- 型
層２１の不純物濃度が適当な値に設定されていれば、高
抵抗シリコン層１５が完全空乏化しても、その最大電界
がアバランシェ・ブレークダウンを生じる値以下に収ま
り、やがて底部のｐ^- 型層２１が空乏化する。

【００３６】そしてｐ^- 型層２１が空乏化するとアノー
ド電極２２の電位がカソード電極２３の直下までは伝わ
らなくなる。すなわち、空乏化したｐ^- 型層２１に横方
向に電位勾配が生じて、アノード電極２２とカソード電
極２３との間の電圧が高抵抗シリコン層１５の厚み方向
とｐ^- 型層２１の横方向とに分担される。

【００３７】したがって、第１の実施の形態で説明した
半絶縁性多結晶半導体膜を設ける効果に加えてｐ^- 型層
２１を設ける効果が加わるため、第１の実施の形態と比
較して、高抵抗シリコン層１５にかかる電圧を従来の構
造よりもさらに低くすることができる。このため、従来
と同程度の耐圧の場合には高抵抗シリコン層１５がさら
に薄くなり、高抵抗シリコン層１５の横方向の誘電体分
離が容易になる。また、従来と同程度の厚さの場合には
さらに耐圧が高くなる。

【００３８】以上のように本実施の形態によっても、埋
め込み酸化膜に高い電圧を分担させることができ、その
結果、素子部の厚みを薄くできる高耐圧半導体素子を作
成することが可能な半導体基板を、直接接着技術によっ
て容易に製造することができる。

【００３９】（第３の実施の形態）図３は本発明の第３
の実施の形態に係る高耐圧ダイオードを示す断面図であ
る。この高耐圧ダイオードは、素子部の導電型が第２の
実施の形態の高耐圧ダイオードとは逆になっている。

【００４０】酸化膜１２、半絶縁性多結晶半導体膜１
３、酸化膜１４、多結晶シリコン層１６により他の素子
領域と分離されたｎ^--型またはｐ^--型の高抵抗シリコン
層３１の中央部の表面にアノード領域としてのｐ⁺ 型層
３２が形成され、ｐ⁺ 型層３２の周囲を取り囲んでｐ⁺
型層３２に接するようにｐ^- 型層３３が形成されてい
る。

【００４１】高抵抗シリコン層３１の周辺部の酸化膜１
４と接する部分の表面には、カソード電極を取り出すた
めのｎ⁺ 型層３４が形成され、ｎ⁺ 型層３４の下部には
ｎ⁺型層３４に接するように酸化膜１４に沿ってｎ⁺ 型
層３５が形成されている。

【００４２】高抵抗シリコン層３１の底部には半絶縁性
多結晶半導体膜１３に接してｎ^- 型層３８が薄く形成さ
れている。ｐ⁺ 型層３２にはアノード電極３７が、ｎ⁺
型層３４にはカソード電極３６がそれぞれ設けられてい
る。

【００４３】この高耐圧ダイオードも第２の実施の形態
と同様な直接接着技術を用いて製造することができ、第
２の実施の形態と同様な効果を得ることができる。なお
本発明は上記の実施の形態に限定されるものではない。
例えば、上記の実施の形態では横方向の素子分離を誘電
体分離により行なったが、ｐｎ接合分離により行なって
も良い。

【００４４】図４、図５に、図３の高耐圧ダイオードに
おける横方向の素子分離をｐｎ接合分離構造とした場合
の断面図を示す。図４は高抵抗シリコン層３１がｐ^--型
層の場合、図５は高抵抗シリコン層３１がｎ^--型層の場
合を示している。

【００４５】高抵抗シリコン層３１がｐ^--型層の場合に
は図４に示すように、素子の表面から半絶縁性多結晶半
導体膜１３に達する深さにまで形成されたｎ⁺ 型層４１
によって横方向の素子分離が行なわれる。

【００４６】また、高抵抗シリコン層３１がｎ^--型層の
場合には図５に示すように、素子間で半絶縁性多結晶半
導体膜１３に達する深さにまで形成されたｐ⁺ 型層４２
が必要である。このｐ⁺ 型層４２の周囲には高電界がか
からないようにするためｐ^-型層４３が形成されてい
る。さらに図５では素子部に隣接して半絶縁性多結晶半
導体膜１３にまで達する深さにｎ⁺ 型層４１が形成され
ているが、このｎ⁺ 型層４１は省略することも可能であ
る。

【００４７】図２の高耐圧ダイオードについても横方向
の素子分離をｐｎ分離構造とすることができる。その
他、本発明の要旨を逸脱しない範囲で種々変形して実施
することが可能である。

【００４８】

【発明の効果】以上説明したように本発明によれば、誘
電率の比に依存することなく絶縁膜に高い電圧を分担さ
せることができ、その結果、素子部の厚みを薄くできる
高耐圧半導体素子を作成可能な半導体基板の製造方法を
提供することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係るＳＯＩ基板
を示す断面図。

【図２】 本発明の第２の実施の形態に係る高耐圧ダイ
オードを示す断面図。

【図３】 本発明の第３の実施の形態に係る高耐圧ダイ
オードを示す断面図。

【図４】 図３の高耐圧ダイオードにおいて横方向の素
子分離をｐｎ接合分離構造とした場合の断面図。

【図５】 図３の高耐圧ダイオードにおいて横方向の素
子分離をｐｎ接合分離とした場合の他の断面図。

【図６】 従来の高耐圧ダオードを示す断面図。

【図７】 従来の他の高耐圧ダイオードを示す断面図。

【符号の説明】

１…シリコン基板 ２…酸化膜 ３…半絶縁性多結晶半導体膜 ４…高抵抗シリコン層 １１…ｐ⁺ 型シリコン基板 １２…酸化膜 １３…半絶縁性多結晶半導体膜 １４…酸化膜 １５…高抵抗シリコン層 １６…多結晶シリコン層 １７…ｎ⁺ 型層 １８…ｎ^- 型層 １９、２０…ｐ⁺ 型層 ２１…ｐ^- 型層 ２２…アノード電極 ２３…カソード電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ２枚の半導体基板の各接着面をそれぞれ
   鏡面研磨する工程と、 前記２枚の半導体基板の少なくとも一方の接着面側に絶
   縁膜および半絶縁性多結晶半導体膜を形成する工程と、 前記２枚の半導体基板の接着面同士を清浄な雰囲気下で
   密着させ熱処理して直接接着する工程とを備えた半導体
   基板の製造方法。