JP2581149B2 - 薄膜高耐圧半導体装置 - Google Patents
薄膜高耐圧半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非晶質絶縁体基板上に成長させた半導体単結
晶膜を用いるSOI（Silicon on Insulator）技術によっ
て作られる薄膜高耐圧半導体装置に関する。
晶膜を用いるSOI（Silicon on Insulator）技術によっ
て作られる薄膜高耐圧半導体装置に関する。
絶縁体基板上にCVD法で非晶質あるいは多結晶シリコ
ン層を堆積させレーザアニール等で単結晶化し、この単
結晶層を用いて半導体素子を作成するSOI技術は三次元I
Cを可能にする点で注目されている。また絶縁体基板上
に各素子を作成するため、容易に高耐圧で絶縁分離する
ことができる。しかし現在の技術では、安価なSiO2等の
非晶質絶縁体基板上に形成できる単結晶の厚さは数μｍ
であるため、通常の高耐圧素子のように厚さ方向に電圧
を印加する堅型素子は形成できず、横方向に電圧が印加
される横型素子にする必要がある。第２図は絶縁体基板
上に形成された横型MOSFETを示す。すなわち、絶縁体基
板１の上に形成されたｎ形Si単結晶薄膜２にｐ形チャネ
ル層４がn+ドレイン領域３を通る軸10を中心とした環状
に設けられ、その表面に環状にn+ソース領域５を有す
る。チャネル層４のソース領域５とｎ形単結晶領域２と
の間のチャネル形成領域上に酸化膜６を介してゲート電
極７が存在する。このゲート電極７への電圧印加により
ｎチャネルが形成され、ソース領域５およびチャネル層
４に接触するソース電極12とドレイン領域３に接触する
ドレイン電極11の間に電流が流れる。
ン層を堆積させレーザアニール等で単結晶化し、この単
結晶層を用いて半導体素子を作成するSOI技術は三次元I
Cを可能にする点で注目されている。また絶縁体基板上
に各素子を作成するため、容易に高耐圧で絶縁分離する
ことができる。しかし現在の技術では、安価なSiO2等の
非晶質絶縁体基板上に形成できる単結晶の厚さは数μｍ
であるため、通常の高耐圧素子のように厚さ方向に電圧
を印加する堅型素子は形成できず、横方向に電圧が印加
される横型素子にする必要がある。第２図は絶縁体基板
上に形成された横型MOSFETを示す。すなわち、絶縁体基
板１の上に形成されたｎ形Si単結晶薄膜２にｐ形チャネ
ル層４がn+ドレイン領域３を通る軸10を中心とした環状
に設けられ、その表面に環状にn+ソース領域５を有す
る。チャネル層４のソース領域５とｎ形単結晶領域２と
の間のチャネル形成領域上に酸化膜６を介してゲート電
極７が存在する。このゲート電極７への電圧印加により
ｎチャネルが形成され、ソース領域５およびチャネル層
４に接触するソース電極12とドレイン領域３に接触する
ドレイン電極11の間に電流が流れる。
このような横型MOSFETの活性領域表面は酸化膜６で覆
われている。しかし酸化膜中には、電子・正孔対から電
子が失われたりあるいはNaによって汚染されることによ
り図示のように正電荷が存在する。また絶縁体基板１と
して用いるSiO2のSi単結晶層との界面付近にも正電荷が
存在する。このため、ソース電極11,ドレイン電極12の
間に電圧を印加し、ｐ形チャネル層３とｎ形単結晶領域
２との間の接合に逆バイアスが加わった場合に成長する
空乏層は、酸化膜６および基板１との界面付近で成長が
抑制され、空乏層の領界21は図示のように接合側に湾曲
する。この結果電界集中によるブレークダウンが発生す
るので高耐圧の素子を形成するのは困難であった。
われている。しかし酸化膜中には、電子・正孔対から電
子が失われたりあるいはNaによって汚染されることによ
り図示のように正電荷が存在する。また絶縁体基板１と
して用いるSiO2のSi単結晶層との界面付近にも正電荷が
存在する。このため、ソース電極11,ドレイン電極12の
間に電圧を印加し、ｐ形チャネル層３とｎ形単結晶領域
２との間の接合に逆バイアスが加わった場合に成長する
空乏層は、酸化膜６および基板１との界面付近で成長が
抑制され、空乏層の領界21は図示のように接合側に湾曲
する。この結果電界集中によるブレークダウンが発生す
るので高耐圧の素子を形成するのは困難であった。
本発明の課題は、上記の問題を克服してSOI技術を用
いた横型の高耐圧素子を提供することにある。
いた横型の高耐圧素子を提供することにある。
上記の課題の解決のために、本発明は、非晶質絶縁体
基板上に形成され、反対側の面上は酸化膜で覆われるｎ
形半導体単結晶膜を用いた薄膜高耐圧装置において、半
導体単結晶膜のｎ形低不純物濃度領域の両面上に酸化膜
を介して高抵抗膜よりなるフィールドプレートを有する
ものとする。
基板上に形成され、反対側の面上は酸化膜で覆われるｎ
形半導体単結晶膜を用いた薄膜高耐圧装置において、半
導体単結晶膜のｎ形低不純物濃度領域の両面上に酸化膜
を介して高抵抗膜よりなるフィールドプレートを有する
ものとする。
単結晶層のｎ形低不純物濃度領域の両面に酸化膜を介
してフィールドプレートを備えることにより、酸化膜と
界面において酸化膜あるいは絶縁体基板の正電荷の影響
で接合側に縮められようとする空乏層を逆方向に成長さ
せ、耐圧が向上を図ることができる。さらに、アバラン
シェ破壊電圧で決定される半導体層の不純物濃度を高め
ることができるので、多数キャリア素子の場合のオン電
圧を低下させることもできる。
してフィールドプレートを備えることにより、酸化膜と
界面において酸化膜あるいは絶縁体基板の正電荷の影響
で接合側に縮められようとする空乏層を逆方向に成長さ
せ、耐圧が向上を図ることができる。さらに、アバラン
シェ破壊電圧で決定される半導体層の不純物濃度を高め
ることができるので、多数キャリア素子の場合のオン電
圧を低下させることもできる。
第１図は本発明の一実施例の高耐圧横型MOSFETを示
し、第２図と共通の部分には同一の符号が付されてい
る。絶縁体基板一の上には高抵抗多結晶Si薄膜８が形成
されている。ノンドープの多結晶Siのシート抵抗は109
Ω／□程度であるのに対し、この薄膜８は、例えば酸素
をドープしたSIPOSと呼ばれる1010〜11／□程度のシー
ト抵抗をもつ多結晶Siからなる。この多結晶SI薄膜８に
n+層81,環状のp+層82が拡散により形成されている。そ
の上に酸化膜61をはさんで非晶質Si層のレーザアニール
によるｎ形Si単結晶薄膜２が形成され、この薄膜に第２
図と同様にn+ドレイン領域３を取り囲んでｐ形チャネル
層４ガ設けられ、チャネル層３にはp+層82に連結するp+
層41が形成されている。ｐ層4,p+層41の中のn+ソース領
域５とp+層41にソース電極12が接触し、ドレイン領域３
にはドレイン電極11が接触している。Si単結晶膜２の反
対側にも酸化膜61をはさんで高抵抗多結晶Si膜８が存在
し、不純物の拡散によりドレイン電極11との接触部には
n+コンタクト層83が、チャネル層４の上には酸化膜62を
介してゲート層84が形成されている。ゲート層84にはゲ
ート電極７が接触している。ドレイン電極11,ソース電
極12の間にドレイン電極側を正とする電圧が印加される
と、高抵抗多結晶シリコン膜８のn+層81,p+層82間およ
びn+層83,84間に微小な電流が流れ、多結晶Si膜の電位
は層81,83とから層82,84の方向へ徐々に低下した勾配を
持ち抵抗性フィールドプレートとして働く。その結果、
酸化膜61,62と半導体膜２の界面付近の空乏層の成長を
促進し、空乏層の領界21は図示のような形状により、半
導体膜２の膜厚が十分薄い場合には空乏層の横方向の広
がりは半導体膜の不純物濃度により決定される値よりも
大きくなる。従って半導体膜２の不純物濃度に所望の耐
圧に対して高濃度にでき、低抵抗にすることが可能なた
め、このMOSFETのオン電圧を小さくすることができる。
し、第２図と共通の部分には同一の符号が付されてい
る。絶縁体基板一の上には高抵抗多結晶Si薄膜８が形成
されている。ノンドープの多結晶Siのシート抵抗は109
Ω／□程度であるのに対し、この薄膜８は、例えば酸素
をドープしたSIPOSと呼ばれる1010〜11／□程度のシー
ト抵抗をもつ多結晶Siからなる。この多結晶SI薄膜８に
n+層81,環状のp+層82が拡散により形成されている。そ
の上に酸化膜61をはさんで非晶質Si層のレーザアニール
によるｎ形Si単結晶薄膜２が形成され、この薄膜に第２
図と同様にn+ドレイン領域３を取り囲んでｐ形チャネル
層４ガ設けられ、チャネル層３にはp+層82に連結するp+
層41が形成されている。ｐ層4,p+層41の中のn+ソース領
域５とp+層41にソース電極12が接触し、ドレイン領域３
にはドレイン電極11が接触している。Si単結晶膜２の反
対側にも酸化膜61をはさんで高抵抗多結晶Si膜８が存在
し、不純物の拡散によりドレイン電極11との接触部には
n+コンタクト層83が、チャネル層４の上には酸化膜62を
介してゲート層84が形成されている。ゲート層84にはゲ
ート電極７が接触している。ドレイン電極11,ソース電
極12の間にドレイン電極側を正とする電圧が印加される
と、高抵抗多結晶シリコン膜８のn+層81,p+層82間およ
びn+層83,84間に微小な電流が流れ、多結晶Si膜の電位
は層81,83とから層82,84の方向へ徐々に低下した勾配を
持ち抵抗性フィールドプレートとして働く。その結果、
酸化膜61,62と半導体膜２の界面付近の空乏層の成長を
促進し、空乏層の領界21は図示のような形状により、半
導体膜２の膜厚が十分薄い場合には空乏層の横方向の広
がりは半導体膜の不純物濃度により決定される値よりも
大きくなる。従って半導体膜２の不純物濃度に所望の耐
圧に対して高濃度にでき、低抵抗にすることが可能なた
め、このMOSFETのオン電圧を小さくすることができる。
第３図は本発明の別の実施例の高耐圧ダイオードで、
ｎ形Si単結晶膜２にはカソード拡散領域31を中心とした
環状のアノード拡散領域42が形成され、空乏層の広がる
ｎ領域の両側には酸化膜61,62をはさんで高抵抗多結晶S
i膜８が覆っている。基板１との間の多結晶Si膜８にはn
+層41に連結されてn+層85,p+層86が形成され、反対側の
多結晶Si膜８にはn+カソードコンタクト層87,p+アノー
ドコンタクト層88が形成されている。カソード拡散領域
31にはカソード電極13が、アノード拡散領域42にはアノ
ード電極14が接触している。この場合も逆電圧印加時の
空乏層の領界21は図のような形状になって逆耐圧が向上
し、半導体膜８の不純物濃度はアバランシェ電圧で決定
される値よりも高濃度にすることができ、低抵抗にする
ことができる。
ｎ形Si単結晶膜２にはカソード拡散領域31を中心とした
環状のアノード拡散領域42が形成され、空乏層の広がる
ｎ領域の両側には酸化膜61,62をはさんで高抵抗多結晶S
i膜８が覆っている。基板１との間の多結晶Si膜８にはn
+層41に連結されてn+層85,p+層86が形成され、反対側の
多結晶Si膜８にはn+カソードコンタクト層87,p+アノー
ドコンタクト層88が形成されている。カソード拡散領域
31にはカソード電極13が、アノード拡散領域42にはアノ
ード電極14が接触している。この場合も逆電圧印加時の
空乏層の領界21は図のような形状になって逆耐圧が向上
し、半導体膜８の不純物濃度はアバランシェ電圧で決定
される値よりも高濃度にすることができ、低抵抗にする
ことができる。
本発明によれば、SOI技術による薄いｎ形低不純物濃
度半導体単結晶膜の両面に抵抗性のフィールドプレート
を設けることにより、横型素子のPN接合への逆バイアス
印加時に半導体層の両側にある酸化膜に存在する正電荷
による空乏層の接合に近付く湾曲を阻止し、空乏層の横
方向への成長を促進する結果、薄膜半導体装置の高耐圧
比が可能になる。また、逆耐圧の向上により空乏層の成
長する低不純物濃度領域の濃度を高めて低抵抗にするこ
とができ、MOSFET等の多数キャリア素子のオン電圧を低
下させることができる。
度半導体単結晶膜の両面に抵抗性のフィールドプレート
を設けることにより、横型素子のPN接合への逆バイアス
印加時に半導体層の両側にある酸化膜に存在する正電荷
による空乏層の接合に近付く湾曲を阻止し、空乏層の横
方向への成長を促進する結果、薄膜半導体装置の高耐圧
比が可能になる。また、逆耐圧の向上により空乏層の成
長する低不純物濃度領域の濃度を高めて低抵抗にするこ
とができ、MOSFET等の多数キャリア素子のオン電圧を低
下させることができる。
第１図は本発明の一実施例のMOSFETの断面図、第２図は
従来の薄膜MOSFETの断面図、第３図は本発明の別の実施
例のダイオードの断面図である。 1:絶縁体基板、2:n形Si単結晶膜、3:n+ドレイン領域、3
1:n+カソード拡散領域、4:p形チャネル層、42:p+アノー
ド拡散領域、5:ソース層、61,62:酸化膜、7:ゲート電
極、8:高抵抗多結晶Si膜、11:ドレイン電極、12:ソース
電極、13:カソード電極、14:アノード電極。
従来の薄膜MOSFETの断面図、第３図は本発明の別の実施
例のダイオードの断面図である。 1:絶縁体基板、2:n形Si単結晶膜、3:n+ドレイン領域、3
1:n+カソード拡散領域、4:p形チャネル層、42:p+アノー
ド拡散領域、5:ソース層、61,62:酸化膜、7:ゲート電
極、8:高抵抗多結晶Si膜、11:ドレイン電極、12:ソース
電極、13:カソード電極、14:アノード電極。
Claims (1)
- 【請求項１】非晶質絶縁体基板上に形成され、反対側の
面上は酸化膜で覆われるｎ形半導体単結晶膜を用いるも
のにおいて、半導体単結晶膜のｎ形低不純物濃度領域の
両面上に酸化膜を介して高抵抗膜よりなるフィールドプ
レートを有することを特徴とする薄膜高耐圧半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9948388A JP2581149B2 (ja) | 1988-04-22 | 1988-04-22 | 薄膜高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9948388A JP2581149B2 (ja) | 1988-04-22 | 1988-04-22 | 薄膜高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01270356A JPH01270356A (ja) | 1989-10-27 |
| JP2581149B2 true JP2581149B2 (ja) | 1997-02-12 |
Family
ID=14248557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9948388A Expired - Lifetime JP2581149B2 (ja) | 1988-04-22 | 1988-04-22 | 薄膜高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581149B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04130631A (ja) * | 1990-09-20 | 1992-05-01 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| DE4242669C2 (de) * | 1992-12-17 | 2001-09-13 | Hanning Electronic Gmbh & Co | Halbleiteranordnung mit einem vertikalen Halbleiterleistungsschalter und einer integrierten Schaltung |
| WO1996019833A1 (en) * | 1994-12-20 | 1996-06-27 | Francis John Clough | High voltage thin film semiconductor device |
| JP2822961B2 (ja) * | 1995-12-14 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| JP4813641B2 (ja) * | 2000-07-31 | 2011-11-09 | セイコーインスツル株式会社 | Ｐｎダイオード |
| DE102004006002B3 (de) * | 2004-02-06 | 2005-10-06 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Soi-Halbleiterbauelement mit erhöhter Spannungsfestigkeit |
-
1988
- 1988-04-22 JP JP9948388A patent/JP2581149B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01270356A (ja) | 1989-10-27 |
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