JP2878689B2 - 高耐圧半導体素子 - Google Patents

高耐圧半導体素子

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JP2878689B2
JP2878689B2 JP16640388A JP16640388A JP2878689B2 JP 2878689 B2 JP2878689 B2 JP 2878689B2 JP 16640388 A JP16640388 A JP 16640388A JP 16640388 A JP16640388 A JP 16640388A JP 2878689 B2 JP2878689 B2 JP 2878689B2
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，誘電体分離を用いた高耐圧半導体素子に関
する。
（従来の技術） 高耐圧半導体素子を分離する有力な方法として，誘電
体分離法がよく知られている。
第29図は，その様な誘電体分離を施した従来の高耐圧
ダイオードの例である。71はp+型Si基板であり，直接接
着技術によってこれとp-型Si基板を接着した基板ウェー
ハを用いている。73は接着界面であり,72はこの接着界
面部の酸化膜である。この接着基板ウェーハのp-型基板
側を接着界面73に達する深さにエッチングして溝を掘る
ことにより島状のp-型層74を形成し，溝の側面に酸化膜
75を形成して，この溝には多結晶シリコン膜76を埋め込
む。こうして酸化膜72,75により他の領域から分離され
た島状p-型層74の中央表面部にn+型層78,更にその周辺
にn-型層79を形成して，ダイオードが構成されている。
p-型層74の周辺部にはアノード電極を取出すためのp+型
層80が形成されている。また，大電流を流せるようにす
るために，島状p-型層74の周囲を取囲むように酸化膜7
2,75に沿ってp+型層77が設けられている。
このダイオードは，アノード・カソード間に逆バイア
スを印加した時，空乏層はn+型層78からp-型層74側に伸
びる。空乏層先端がp+型層77に達するまで逆バイアスを
大きくすると，パンチスルーを生じる。従ってこのダイ
オードの耐圧を十分高いものとするためには，n+型層78
とp+型層77間の距離ｄを十分大きくとることが必要であ
る。具体的に例えば,600Vの耐圧を得るためには，およ
そｄ＝45μｍが必要である。このようにp-型層74の厚み
を大きくすると，素子分離のための溝もそれだけ深くす
ることが必要になり，特に横方向の誘電体分離を行うこ
とが困難になる。
（発明が解決しようとする問題点） 以上のように従来の誘電体分離構造の半導体素子で
は，十分な高耐圧化を図るためには空乏層が伸びる高抵
抗半導体層を十分に厚くすることが必要となり，そうす
ると素子分離が技術的に難しくなる，という問題があっ
た。
本発明は，この様な問題を解決した，誘電体分離構造
の高耐圧半導体素子を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明（請求項１）に係る高耐圧半導体素子は、第１
の単結晶半導体基板と第２の単結晶半導体基板とが厚さ
２μｍ以上の絶縁膜を挟んで直接接着されて一体化され
た基板を用いて構成され、前記第１の単結晶半導体基板
は他の領域と素子分離された高抵抗の第１の半導体層を
有し、この第１の半導体層の表面に高不純物濃度で互い
に導電型の異なる第２および第３の半導体層が互いに離
れて形成され、かつ前記第２の半導体層と前記第３の半
導体層との間に逆バイアス電圧を印加したときに、前記
第２および第３の半導体層のうち前記第１の半導体層と
同導電型の半導体層下の前記第１の半導体層が完全空乏
化することによって、前記絶縁膜が前記逆バイアス電圧
の一部を分担することを特徴とする。また、本発明（請
求項２）に係る他の高耐圧半導体素子は、第１の単結晶
半導体基板と第２の単結晶半導体基板とが絶縁膜を挟ん
で直接接着されて一体化された基板を用いて構成され、
前記第１の単結晶半導体基板は他の領域と素子分離され
た高抵抗の第１の半導体層を有し、この第１の半導体層
の表面に高不純物濃度で互いに導電型の異なる第２およ
び第３の半導体層が互いに離れて形成され、前記第１の
半導体層と前記絶縁膜との界面に単位面積当たりの不純
物総量が0.5〜2.0×1012/cm2のバッファ用半導体層が設
けられていることを特徴とする。また、本発明（請求項
３）に係る他の高耐圧半導体素子は、第１の単結晶半導
体基板と第２の単結晶半導体基板とが絶縁膜を挟んで直
接接着されて一体化された基板を用いて構成され、前記
第１の単結晶半導体基板は他の領域と素子分離された高
抵抗の第１の半導体層を有し、この第１の半導体層の表
面に高不純物濃度で互いに導電型の異なる第２および第
３の半導体層が互いに離れて形成され、前記第１の半導
体層と前記絶縁膜との界面にバッファ用半導体層が設け
られ、かつ前記第２の半導体層と前記第３の半導体層と
の間に逆バイアス電圧を印加したときに、前記第２およ
び第３の半導体層のうち前記第１の半導体層と同導電型
の半導体層下の前記第１の半導体層が完全空乏化するこ
とによって、前記絶縁膜が前記逆バイアス電圧の一部を
分担することを特徴とする。
（作用） 本発明の素子では，第2,第３の半導体層間に逆バイア
ス電圧を印加した時、第１の半導体層と第４の半導体層
およびバッファ用半導体層に空乏層が伸びる。第４の半
導体層およびバッファ用半導体層の単位面積当りの不純
物総量を３×1012/cm2以下，好ましくは0.5〜2.0×1012
/cm2となるように設定しておけば、これらの半導体層は
完全に空乏化する。バッファ用半導体層が空乏化して空
間電荷が生じることにより，この半導体層内に横方向に
電位勾配ができるため，第２の半導体層と第３の半導体
層間に印加された電圧は縦方向および横方向に分担され
る。また基板電位は通常零電位であるので，このとき第
２又は第３の半導体層直下の素子分離絶縁体膜にも印加
電圧の一部がかかる。従って第１の半導体層の厚み方向
に印加電圧のほぼ全てがかかる従来構造の場合と異な
り，第１の半導体層が薄い場合であっても，最大電界を
アバランシェ・ブレークダウンが起こらない値に抑える
ことができる。
このことは，印加電圧の一部を素子分離絶縁体膜に負
担させると言い替えてもよい。高い電圧を印加した時に
ブレークダウンを防ぐには，素子分離絶縁体膜になるべ
く大きい電圧を分担させることが効果的である。第１の
半導体層底部に設けるバッファ用半導体層の不純物総量
が少な過ぎると，素子分離絶縁体膜にかかる電圧が小さ
く，十分な耐圧が得られない。印加電圧が同じでもバッ
ファ用半導体層の不純物総量を大きくすると，素子分離
絶縁体膜にかかる電圧が高くなる。ところが素子分離絶
縁体膜にかかる電圧が大きければそれだけ絶縁体膜中で
の電界も大きくなり，境界での接合条件により絶縁体膜
に近接した半導体層中でも電界が大きくなる。バッファ
用半導体層は完全に空乏化することにより，絶縁体膜の
直ぐ上に空間電荷を作り，この電界の大きさを半導体層
中で速やかに減少させる働きをする。しかしバッファ用
半導体層の不純物総量が多過ぎると，絶縁体膜に近接す
る部分で局所的に電界が非常に大きくなるため，この電
界の減衰効果が追い付かず，アバランシェ・ブレークダ
ウンが起き易くなり，耐圧が低くなる。以上のような観
点から，バッファ用半導体層の不純物総量を,0.5〜2.0
×1012/cm2の範囲に設定することが好ましい。
また，バッファ用半導体層の不純物濃度を低いものと
することは，この部分の不純物の拡散により第１の半導
体層厚みが実質的に薄くなるのを抑制する上で効果があ
る。更に，第2,第３の半導体層間に逆バイアス電圧を印
加した時に第１の半導体層に伸びる空乏層がバッファ用
半導体層に達した時に，これが高不純物濃度であるとそ
れ以上伸びられないが，低不純物濃度とすることにより
空乏層広がりが大きいので耐圧は高くなる。
なお第３の半導体層の内側又は第２半導体層の外側に
設けられる低不純物濃度の第４の半導体層は，素子の表
面でpn接合面が曲率を持つことにより生じるエッジ・ブ
レークダウンを防止するためのガードリングとなる。ま
た，第１の電極と第２の電極間，またはこれらの電極と
ゲート電極間に配設された高抵抗膜も，この部分を微小
な電流が流れてほぼ一様な電位勾配を生じさせる結果，
エッジ・ブレークダウンを防止する効果を発揮する。
こうして本発明によれば，誘電体分離構造の素子の高
耐圧化が図られ，また従来と同程度の耐圧でよい場合に
は第１の半導体層の厚みを薄くすることができ，素子分
離が容易になる。
（実施例） 第１図は，一実施例の高耐圧ダイオードである。１は
Si基板であり，この上に酸化膜２（第１の絶縁体膜）に
より基板１から分離され，酸化膜３（第２の絶縁体膜）
により横方向に他の素子領域から分離された島状の高抵
抗シリコン層４（第１の半導体層）が形成されている。
下地の酸化膜２は，好ましくは２μｍ以上の厚さとす
る。高抵抗シリコン層４は，不純物濃度が十分に低いp
--型またはn--型である。素子分離領域には多結晶シリ
コン膜５が埋め込まれている。高抵抗シリコン膜４の表
面中央部にカソード領域となる高不純物濃度のn+型層６
（第２の半導体層）が形成されている。p-型層４の周辺
部には，アノード電極を取り出すための高不純物濃度の
p+型層7,8（第３の半導体層）が拡散形成されている。p
+型層７の内側にはこれと連続的に，エッジ・ブレーク
ダウンを防止するためのガードリングとなるp-型層９
（第４の半導体層）が拡散形成されている。高抵抗シリ
コン層４の底部には酸化膜２に接して低不純物濃度のn-
型層10（バッファ用半導体層）が薄く形成されている。
n-型層10およびp-型層９はその単位面積当たりの不純物
総量がそれぞれ,0.5〜2.0×1012/cm2,0.1〜1.5×1012/c
m2に設定されている。p+型層７には第１の電極11が，n+
型層６には第２の電極12がそれぞれ形成されている。
このダイオードを製造するには先ず，シリコン基板１
と高抵抗シリコン層４に対応する高抵抗シリコン基板と
を直接接着技術を用いて貼り合わせる。即ち２枚の基板
を鏡面研磨しておき，その研磨面同士を清浄な雰囲気下
で密着させ，所定の熱処理を加えることにより一体化す
る。この際，高抵抗シリコン基板の接着面には予めn-型
層10を形成しておき，また少なくとも一方の基板の接着
面に予め酸化膜２を形成しておくことにより，図のよう
に基板１と電気的に分離され，底部にn-型層10が形成さ
れた高抵抗シリコン層４が得られる。次にフォトエッチ
ングにより素子分離溝を形成し，島状に分離されたシリ
コン層４の側面にp+型層８を拡散形成し，また酸化膜３
を形成する。そして分離溝内に多結晶シリコン膜５を埋
め込んだ後，n+型層6,p-型層９およびp+型層７を拡散形
成し，電極11,12を形成する。
このように構成されたダイオードにおいて，第１の電
極11と第２の電極12間に逆バイアスを印加すると，まず
素子表面周辺部のp+型層7,p-型層９から高抵抗シリコン
層４内に空乏層が拡がり，やがて底部のn-型層10内にも
p+型層８および酸化膜２との界面から空乏層が広がる。
高抵抗シリコン層４の厚みおよびn-型層10の不純物濃度
が適当な値に設定されていれば，シリコン層４が完全空
乏化してもその最大電界がアバランシェ・ブレークダウ
ンを生じる値以下に収まる。そしてn-型層10が空乏化す
ると，電極11の電位が電極12の直下までは伝わらなくな
る。即ち空乏化したn-型層10内に横方向に電位差が生
じ，結局電極11,12間の電圧が高抵抗シリコン層４の厚
み方向とn-型層10の横方向に分担される。このことは換
言すれば、素子の印加電圧の一部が分離用酸化膜２によ
り有効に分担されるものと言える。またこのため，n+型
層６の直下の酸化膜２に接したn-型層10の部分には強い
電界が生じるが，n-型層10の単位面積当りの不純物総量
と酸化膜２の膜厚が適当に設定されていれば，アバラン
シェ・ブレークダウンを生じることはない。これにより
このダイオードは、シリコン層４がそれ程厚いものでな
くても十分な高耐圧特性を示す。また高抵抗シリコン層
４を薄くして、図のような誘電体分離構造の形成工程を
容易にすることができる。
以下に具体的なデータを示す。
第15図は，第１図の素子について，表面に垂直に通る
中心線における電界の深さ方向の成分を数値計算で求め
た結果である。これは，シリコン層４の厚みを20μm,n+
型層６の深さを8.7μｍとし，酸化膜２として厚さ３μ
ｍのシリコン酸化膜を用いた場合であり，n-型層10の単
位面積当りの不純物総量をパラメータとしている。印加
電圧はいずれも500Vである。この電界分布曲線の下側部
分の面積が電圧になる。
第16図は，同じく第１図の素子について，酸化膜２の
直ぐ上でブレークダウンが起きる電圧とn-型層10の単位
面積当りの不純物総量との関係を，酸化膜２の膜厚をパ
ラメータとして数値計算で求めた結果である。第15図の
計算と同様，シリコン層４の厚さは20μm,n+型層６の深
さは8.7μｍとした。
第17図，酸化膜の厚さと耐圧の関係である。
これらのデータから，シリコン層４の厚み20μｍで耐
圧450Vを得るには，酸化膜２の厚さを２μｍ以上とし，
n-型層10の単位面積当りの不純物総量を0.5〜2.0×1012
/cm2とすればよいことがわかる。
第２図は、第１図の素子部の導電型を第１図とは逆に
した例である。酸化膜2,3により分離された高抵抗シリ
コン層21の表面中央部にp+型層22が形成され、周辺部に
n+型層23,24が形成され，その内側にn-型層25が形成さ
れている。n+型層23には第１の電極26が、p+型層22には
第２の電極27がそれぞれ形成されてダイオードが構成さ
れている。そして高抵抗シリコン層21の底部の酸化膜２
に接する部分にp-型層28が形成されている。この実施例
のダイオードも先の実施例と全く同様に高耐圧特性を示
す。
第３図は，他の誘導体分離構造の実施例のダイオード
である。この実施例では多結晶シリコン層31の表面部に
酸化膜32により分離された構造のn--型またはp--型の高
抵抗シリコン層33が形成され、このシリコン層33の表面
中央部にn+型層34が形成され、シリコン層33の周辺部に
p+型層35が形成され，このp+型層33の内側にp-型層36が
形成されてダイオードが構成されている。p+型層35に第
１の電極38が，n+型層34に第２の電極38がそれぞれ形成
されている。そしてシリコン層33の底部および側部の酸
化膜32に接する部分にn-型層37が形成されている。
この実施例の場合も，n-型層37を設けたことにより，
高耐圧化が図られる。
第４図は，本発明をMOSトランジスタに適用した実施
例である。Si基板41に酸化膜42,43により分離された島
状のn--型高抵抗シリコン層44（第１の半導体層）が形
成され，分離領域の溝には多結晶シリコン膜54が埋め込
まれている。この素子分離構造は第１図のそれと同じで
ある。高抵抗シリコン層44の表面中央部にドレイン領域
となるn+型層45（第２の半導体層）が形成され，周辺部
にチャネル領域となるｐ型層47（第３の半導体層）が形
成され，このｐ型層47内にソース領域となるn+型層48が
形成されている。シリコン層44の外周にはp+型層55が形
成されている。ｐ型層47の内側には近接してp-型層46
（第４の半導体層）が形成されている。周辺部のn+型層
48およびｐ型層47にはソース電極である第１の電極52
が，中央部のn+型層45にはドレイン電極である第２の電
極53がそれぞれ形成されている。n+型層48とシリコン層
44の間のｐ型層47表面部にゲート絶縁膜50を介してゲー
ト電極51が形成されている。高抵抗シリコン層44の底部
の酸化膜42と接する部分にn-型層49（バッファ用半導体
層）が形成されている。
この実施例のMOSトランジスタは，第２の電極53に，
第１の電極52に対して正となるドレイン電圧を印加して
動作させる。ゲート電圧が零または負でｐ型層47にチャ
ネルが形成されないオフ状態では,p型層47から伸びる空
乏層は容易にp-型層46に達する。即ちp-型層46はｐ型層
47に直接接していないが，先の各実施例のガードリング
と同様のガードリングとして働く。そしてドレイン・ソ
ース間の電圧は空乏化したシリコン層44,46およびn-型
層49により縦方向と横方向に分担されるため，高耐圧特
性が得られる。
第５図は，本発明をｐチャネルMOSトランジスタに適
用した実施例である。第４図の実施例と同様の素子分離
構造を持つn--型高抵抗シリコン層44（第１の半導体
層）を用いている。このシリコン層44の中央部にチャネ
ル領域となるｎ型層56（第２の半導体層）が形成され，
このｎ型層56内にソース領域となるp+型層57が形成され
ている。シリコン層44の周辺部にはドレイン領域となる
p+型層59,60（第３の半導体層）が形成され，p+型層59
の内側に連続してp-型層58（第４の半導体層）が形成さ
れている。p+型層57とp-型層58間のシリコン層44表面部
にゲート絶縁膜50を介してゲート電極51が形成されてい
る。p+型層59にはドレイン電極である第１の電極61が,n
型層56およびp+型層57にはソース電極となる第２の電極
62がそれぞれ形成されている。高抵抗シリコン層44の底
部の酸化膜42に接する領域に先の実施例と同様，n-型層
49（バッファ用半導体層）が形成されている。
この実施例のMOSトランジスタにおいて，ソース電極
である第２の電極62にドレイン電極である第１の電極61
より高い電圧が印加された時，その電圧は，素子周辺部
のp+型層59,60からシリコン層44内に伸びる空乏層およ
び完全空乏化するn-型層49により分担される。この結果
この実施例でもやはり，高耐圧化が図られる。
第６図は，第１図を僅かに変形した実施例であり，第
１図の構造におけるn-型層10と酸化膜２の界面に高抵抗
膜70（例えば，108Ω・cm以上）として例えば多結晶シ
リコン膜（SIPOS）を配置している。第７図は同様に第
２図の構造においてp-型層28と酸化膜２の界面に高抵抗
膜70を配置したものである。
この様な構成とすれば，基板１の電位の影響が低減さ
れる。即ち高抵抗膜に高電位側から低電位側に微小な電
流が流れて電位勾配が形成され，外部電界がしゃ断でき
る。また酸化膜２と基板１と高抵抗膜70がキャパシタを
構成するため，酸化膜２に高電圧を分担させることがで
きる。
第８図は，第２図の実施例において横方向の素子分離
をpn接合分離構造とした実施例である。高抵抗シリコン
層21がp--型層の場合，図示のように表面から酸化膜２
に達する深さのn+型層24により横方向の素子分離が行わ
れる。第１図その他の実施例についても，横方向の分離
についてpn接合分離とすることができ，その場合も本発
明は有効である。
第９図は，第１図の構造を基本とし，そのカソード部
分を複数個に分割配置した実施例である。この構造は，
素子面積が大きい場合に，カソード電流を均一に分散さ
せる上で有効である。この実施例においても、第１図の
実施例と同様、n-型層10を設けることにより高耐圧化が
図られる。
第10図は，第４図の構造を若干変形して，ドレイン・
ソース間にpnpn構造を導入して導電変調型MOSFETを構成
した実施例である。即ち，第４図のドレイン領域である
n+型層45の部分をｎ型層45aとその中に形成されたp+型
層45bとから構成している。ｎ型層45aは必ずしも必要で
はない。この実施例の素子でも先の実施例と同様，高耐
圧化が図られる。
第11図は，第10図の構造を僅かに変形し，カードリン
グの働きをしているp-型層46（第４の半導体層）の代わ
りに，ソース電極52とドレイン電極53間にこれらをつな
ぐ高抵抗膜81,例えば多結晶シリコン膜（SIPOS）を配置
した実施例である。逆バイアスを印加した時，この高抵
抗膜81に微小電流が流れ，ソース電極52とドレイン電極
53間に一様な電位勾配を作り出し，第10図におけるp-型
層46と同様にエッジ・ブレークダウンを防ぐ働きをす
る。
第12図は，第11図の実施例を更に変形した実施例であ
り，ゲート電極51とドレイン電極53の間に高抵抗膜81a
を配置したものである。この実施例でも第11図の実施例
と同様の効果が得られる。
なお，第10図〜第12図の実施例においては,n型層45a
を省略することができ，このようにしても十分高耐圧特
性が得られる。
第13図は，第５図のMOSFETを変形した導電変調型MOSF
ETの実施例である。この実施例では，シリコン層44（第
１の半導体層）の中央部に形成したｐ型層56a（第２の
半導体層）内にソース層となるn+型層57aを形成し，周
辺部にｎ型層59b（第３の半導体層）を形成してその中
にp+型ドレイン層59aを形成している。そしてドレイン
電極61とソース電極62との間に高抵抗膜81bを配設して
いる。この実施例でも高抵抗膜81bがエッジ・ブレーク
ダウンを効果的に防止する働きをする。
第14図は，従来例である第29図の構造を僅かに変形し
た実施例である。即ち第29図におけるp+型層77に代って
低不純物濃度のｐ型層77a（バッファ用半導体層）を設
けている。このように低不純物濃度のｐ型層77aを設け
れば，第29図の場合に比べてｐ型不純物の拡散が抑制さ
れ，実質的なシリコン層74の厚みを大きく確保すること
ができ，高耐圧特性が得られる。また，カソード・アノ
ード間に逆バイアスが印加されて空乏層がｐ型層77aに
達すると，それ以上空乏層は伸びられないが，第29図の
ような高濃度層の場合に比べると僅かに空乏層がｐ型層
77a内にも伸びるため，第29図の従来構造に比べて高耐
圧化が図られることになる。
第18図は，第１図においてアノード電極11とカソード
電極12との間を繋ぐ高抵抗膜82,例えば多結晶シリコン
膜（SIPOS）を配置した実施例である。このようにする
と，第１図よりも更に耐圧が高くなる。また高抵抗膜82
により上層を通る配線の影響が素子活性層に及ぶのを防
ぐことができる。
第19図は，第18図の素子部の導電型を第18図とは逆に
した実施例である。
第20図は，第４図の実施例において，ゲート電極51と
ドレイン電極53の間に高抵抗膜85を配置した実施例であ
る。この高抵抗膜85により，第４図の実施例より更に耐
圧が高くなり，また配線の影響も防ぐことができる。
第21図は第５図において，ゲート電極51とドレイン電
極61との間に高抵抗膜87を配置した実施例である。第22
図は第10図においてソース電極52とドレイン電極53の間
に高抵抗膜85を配置した実施例である。第23図は第10図
において，ソース電極52とドレイン電極53との間を高抵
抗膜81でつないだ実施例である。これらの実施例におい
ても，高抵抗膜の存在により更に高耐圧化が図られる。
第24図は，従来例である第29図において，p--型の半
導体層88の底部をp-型層89として耐圧を高め，更にアノ
ード電極11とカソード電極12との間に高抵抗膜83を配置
してより一層高耐圧化を図ったものである。
第25図は第10図において，第１の半導体層とバッファ
用半導体層の導電型を逆にし，p-型層46（第４の半導体
層）の代わりにｎ型層45a（第２の半導体層）の周辺にn
-型層79を設けてガードリングとした例であり，更に高
耐圧化を図るためにソース電極52とドレイン電極53の間
に高抵抗膜81を配置したものである。第26図は第25図に
おいて高抵抗膜81をソース電極52に接触させず，ゲート
電極51とドレイン電極53との間に配置したものである。
第27図は第13図において,p型層56a（第２の半導体
層）の周辺にガードリングとしてp-型層46が設けられて
いる例である。
第28図は，第13図において，第１の半導体層とバッフ
ァ用半導体層の導電型を逆にし，ガードリングとしてｎ
型層59bの内側にn-型層25（第４の半導体層）を設けた
例である。
以上の全ての実施例において，下地基板はシリコンと
熱膨張係数の近い絶縁体であってもよい。
［発明の効果］ 以上述べたように本発明によれば，絶縁体膜で分離さ
れた十分に不純物濃度が低い高抵抗の第１の半導体層の
表面に第１導電型の第２の半導体層を有し，その周囲に
所定距離離れて第２導電型で低濃度の第３の半導体層を
有する誘電体分離構造の半導体素子において，素子底部
の絶縁体膜に隣接する部分に低不純物濃度のバッファ用
半導体層を設けて，このバッファ用半導体層により素子
の逆バイアス印加電圧の一部を分離絶縁膜に負担させる
ことにより，第１の半導体層が薄いものであっても十分
な高耐圧特性を得ることが可能になる。また第１の半導
体層が薄くてもよい結果，誘電体分離構造の形成が容易
になる。
【図面の簡単な説明】
第１図は本発明の一実施例のダイオードを示す図，第２
図は各部の導電型を逆にした他の実施例のダイオードを
示す図，第３図は他の誘電体分離構造を用いた実施例の
ダイオードを示す図，第４図はｎチャネルMOSトランジ
スタに適用した実施例を示す図，第５図はｐチャネルMO
Sトランジスタに適用した実施例を示す図，第６図およ
び第７図はそれぞれ第１図および第２図の実施例を変形
した実施例を示す図，第８図は横方向素子分離をpn接合
分離とした実施例のダイオードを示す図，第９図は分割
カソード構造の実施例のダイオードを示す図，第10図は
第４図を変形した実施例の導電変調型MOSFETを示す図，
第11図および第12図は第10図の構造を変形した実施例の
導電変調型MOSFETを示す図，第13図は第５図の構造を変
形した実施例の導電変調型MOSFETを示す図，第14図は更
に他の実施例のダイオードを示す図，第15図は第１図の
素子の深さ方向の電界分布を示す図，第16図および第17
図は第１図の素子でパラメータを変化させた時のブレー
クダウン電圧の変化を示す図，第18図〜第28図は更に他
の実施例の素子構造を示す図，第29図は従来例のダイオ
ードを示す図である。 １……基板,2……酸化膜（第１の素子分離絶縁体膜）,3
……酸化膜（第２の素子分離絶縁体膜）,4……高抵抗シ
リコン層（第１の半導体層）,5……多結晶シリコン膜,6
……n+型層（第２の半導体層）,7,8……p+型層（第３の
半導体層）,9……p-型層（第４の半導体層）,10……n-
型層（バッファ用半導体層）,11……第１の電極（アノ
ード電極）,12……第２の電極（カソード電極）,21……
高抵抗シリコン層（第１の半導体層）,22……p+型層
（第２の半導体層）,23,24……n+型層（第３の半導体
層）,25……n-型層（第４の半導体層）,26……第１の電
極（カソード電極）,27……第２の電極（アノード電
極）,28……p-型層（バッファ用半導体層）,31……多結
晶シリコン層,32……酸化膜,33……高抵抗シリコン層
（第１の半導体層）,34……n+型層（第２の半導体層）,
35……p+型層（第３の半導体層）,36……p-型層（第４
の半導体層）,37……n-型層（バッファ用半導体層）,38
……第１の電極（アノード電極）,39……第２の電極
（カソード電極）,41……基板,42……酸化膜（第１の素
子分離絶縁膜）,43……酸化膜（第２の素子分離絶縁体
膜）,44……高抵抗シリコン層（第１の半導体層）,45…
…n+型層（第２の半導体層）,45a……ｎ型層（第２の半
導体層）,45b……p+型層,46……p-型層（第４の半導体
層）,47……ｎ型層（チャネル領域，第３の半導体層）,
48……n+型層,49……n-型層（バッファ用半導体層）,50
……ゲート絶縁膜,50a,50b,50c……絶縁膜,51……ゲー
ト電極,52……第１の電極（ソース電極）,53……第２の
電極（ドレイン電極）,54……多結晶シリコン膜,55……
p+型層,56……ｎ型層（第２の半導体層）,56a……ｐ型
層（第２の半導体層）,57……p+型層,58……p-型層（第
４の半導体層）,59……p+型層（第３の半導体層）,59b
……ｎ型層（第３の半導体層）,60……p+型層,60a……n
+型層,61……第１の電極（ドレイン電極）,62……第２
の電極（ソース電極）,70……高抵抗膜,81,81a,81b……
高抵抗膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−22450（ＪＰ，Ａ) 特開 昭61−271853（ＪＰ，Ａ) 特開 昭46−1218（ＪＰ，Ａ) 特開 昭62−165363（ＪＰ，Ａ) 特開 昭47−2773（ＪＰ，Ａ) 特開 昭63−34949（ＪＰ，Ａ) 特公 昭46−37935（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/861 H01L 29/868 H01L 21/76

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の単結晶半導体基板と第２の単結晶半
    導体基板とが厚さ２μｍ以上の絶縁膜を挟んで直接接着
    されて一体化された基板を用いて構成され、前記第１の
    単結晶半導体基板は他の領域と素子分離された高抵抗の
    第１の半導体層を有し、この第１の半導体層の表面に高
    不純物濃度で互いに導電型の異なる第２および第３の半
    導体層が互いに離れて形成され、かつ前記第２の半導体
    層と前記第３の半導体層との間に逆バイアス電圧を印加
    したときに、前記第２および第３の半導体層のうち前記
    第１の半導体層と同導電型の半導体層下の前記第１の半
    導体層が完全空乏化することによって、前記絶縁膜が前
    記逆バイアス電圧の一部を分担することを特徴とする高
    耐圧半導体素子。
  2. 【請求項２】第１の単結晶半導体基板と第２の単結晶半
    導体基板とが絶縁膜を挟んで直接接着されて一体化され
    た基板を用いて構成され、前記第１の単結晶半導体基板
    は他の領域と素子分離された高抵抗の第１の半導体層を
    有し、この第１の半導体層の表面に高不純物濃度で互い
    に導電型の異なる第２および第３の半導体層が互いに離
    れて形成され、前記第１の半導体層と前記絶縁膜との界
    面に単位面積当たりの不純物総量が0.5〜2.0×1012/cm2
    のバッファ用半導体層が設けられていることを特徴とす
    る高耐圧半導体素子。
  3. 【請求項３】第１の単結晶半導体基板と第２の単結晶半
    導体基板とが絶縁膜を挟んで直接接着されて一体化され
    た基板を用いて構成され、前記第１の単結晶半導体基板
    は他の領域と素子分離された高抵抗の第１の半導体層を
    有し、この第１の半導体層の表面に高不純物濃度で互い
    に導電型の異なる第２および第３の半導体層が互いに離
    れて形成され、前記第１の半導体層と前記絶縁膜との界
    面にバッファ用半導体層が設けられ、かつ前記第２の半
    導体層と前記第３の半導体層との間に逆バイアス電圧を
    印加したときに、前記第２および第３の半導体層のうち
    前記第１の半導体層と同導電型の半導体層下の前記第１
    の半導体層が完全空乏化することによって、前記絶縁膜
    が前記逆バイアス電圧の一部を分担することを特徴とす
    る高耐圧半導体素子。
  4. 【請求項４】前記バッファ用半導体層は単位面積当たり
    の不純物総量が0.5〜2.0×1012/cm2であることを特徴と
    する請求項３に記載の高耐圧半導体素子。
  5. 【請求項５】前記絶縁膜の厚さが２μｍ以上である請求
    項２または請求項３に記載の高耐圧半導体素子。
  6. 【請求項６】前記第２の半導体層に第１の電極を設け、
    前記第３の半導体層に第２の電極を設け、前記第１の電
    極と前記第２の電極との間をつなぐように高抵抗膜を配
    設したことを特徴とする請求項１、請求項２および請求
    項３のいずれかに記載の高耐圧半導体素子。
  7. 【請求項７】前記第２の半導体層と前記第３の半導体層
    との間の前記第１の半導体層の表面に、前記第２または
    第３の半導体層に連続または近接して第１または第２導
    電型で低不純物濃度の第４の半導体層が形成されている
    ことを特徴とする請求項１、請求項２および請求項３の
    いずれかに記載の高耐圧半導体素子。
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* Cited by examiner, † Cited by third party
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2890754B2 (ja) * 1990-08-31 1999-05-17 富士電機株式会社 ツェナーザッピング用ｐｎ接合ダイオード
DE4233773C2 (de) * 1992-10-07 1996-09-19 Daimler Benz Ag Halbleiterstruktur für Halbleiterbauelemente mit hoher Durchbruchspannung
US5373183A (en) * 1993-04-28 1994-12-13 Harris Corporation Integrated circuit with improved reverse bias breakdown
DE59405680D1 (de) * 1993-06-23 1998-05-20 Siemens Ag Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
US5874768A (en) * 1994-06-15 1999-02-23 Nippondenso Co., Ltd. Semiconductor device having a high breakdown voltage
JP4974474B2 (ja) 2004-06-22 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5434961B2 (ja) * 2010-08-04 2014-03-05 株式会社デンソー 横型ダイオードを有する半導体装置
US8476684B2 (en) * 2010-09-29 2013-07-02 Analog Devices, Inc. Field effect transistors having improved breakdown voltages and methods of forming the same
JP5739767B2 (ja) * 2011-08-23 2015-06-24 株式会社東芝 誘電体分離基板および半導体装置
CN107688141B (zh) * 2017-10-20 2023-12-29 广东电网有限责任公司电力科学研究院 一种复合绝缘子的界面性能测验系统及方法
JP7404601B2 (ja) * 2019-11-01 2023-12-26 株式会社東海理化電機製作所 半導体集積回路
CN114582959B (zh) * 2022-05-06 2022-08-02 绍兴中芯集成电路制造股份有限公司 沟槽型功率mos器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531738B1 (en) 1999-08-31 2003-03-11 Matsushita Electricindustrial Co., Ltd. High voltage SOI semiconductor device
EP1083607A3 (en) * 1999-08-31 2005-09-21 Matsushita Electric Industrial Co., Ltd. High voltage SOI semiconductor device
EP1684358A3 (en) * 1999-08-31 2008-04-23 Matsushita Electric Industrial Co., Ltd. High voltage SOI semiconductor device
USRE41368E1 (en) * 1999-08-31 2010-06-08 Panasonic Corporation High voltage SOI semiconductor device

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