JPH0216751A

JPH0216751A - 高耐圧半導体素子

Info

Publication number: JPH0216751A
Application number: JP16640388A
Authority: JP
Inventors: Norio Yasuhara; 紀夫安原; Akio Nakagawa; 明夫中川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-04
Filing date: 1988-07-04
Publication date: 1990-01-19
Anticipated expiration: 2014-04-05
Also published as: JP2878689B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、誘電体分離を用いた高耐圧半導体素子に関す
る。

（従来の技術）高耐圧半導体素子を分離する有力な方法として、誘電体
分離法がよく知られている。

第２９図は、その様な誘電体分離を施した従来の高耐圧
ダイオードの例である。７１はｐ小型Ｓｔ基板であり、
直接接着技術によってこれとｐ−型Ｓｔ基板を接着した
基板ウェーハを用いている。

７３は接着界面であり、７２はこの接若界面部の酸化膜
である。この接着基板ウェーハのｐ−型基板側を接着界
面７３に達する深さにエツチングして溝を掘ることによ
り島状のｐ−型層７４を形成し、溝の側面に酸化膜７５
を形成して、この溝には多結晶シリコン膜７６を埋め込
む。こうして酸化膜７２．７５により他の領域から分離
された島状ｐ−型層７４の中央表面部にｎ生型層７８．
更にその周辺にｎ″″型層７９を形成して、ダイオード
が構成されている。ｐ−型層７４の周辺部にはアノード
電極を取出すためのｐ十型層８ｏが形成されている。ま
た、大電流を流せるようにするために、島状ｐ−型層７
４の周囲を取囲むように酸化膜７２．７５に沿ってｐ十
型層７７が設けられている。

二のダイオードは、アノード・カソード間に逆バイアス
を印加した時、空乏層はｎ十型屑７８からｐ−型層７４
側に伸びる。空乏層先端がｐ十型層７７に達するまで逆
バイアスを大きくするとバンチスルーを生じる。従って
このダイオードの耐圧を十分高いものとするためには、
ｎ生型層７８とｐ十型層７７間の距離ｄを十分大きくと
ることが必要である。具体的に例えば、６００Ｖの耐圧
を得るためには、およそｄ−４５μｍが必要である。こ
のようにｐ−型層７４の厚みを大きくすると、素子分離
のための溝もそれだけ深くすることが必要になり、特に
横方向の誘電体分離を行うことが困難になる。

（発明が解決しようとする問題点）以上のように従来の誘電体分離構造の半導体素子では、
十分な高耐圧化を図るためには空乏層が伸びる高抵抗半
導体層を十分に厚くすることが必要となり、そうすると
素子分離が技術的に難しくなる。という問題があった。

本発明は、この様な問題を解決した。誘電体分離構造の
高耐圧半導体素子を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明は、第１の絶縁体膜で下地半導体基板から分離さ
れ、第２の絶縁体膜またはｐｎ接合により横方向に分離
された高抵抗の第１の半導体層の表面に、第１導電型で
高不純物濃度の第２の半導体層が形成され、この第２の
半導体層から所定距離離れてこれを取囲むように第２導
電型で高不純物濃度の第３の半導体層が形成され、この
第３の半導体層の内側に連続してまたは近接して第２導
電型で低不純物濃度の第４の半導体層が形成された素子
において、前記第１の半導体層の底部に低不純物濃度の
バッファ用半導体層を設けたことを特徴とする。

本発明はまた。第１の絶縁体膜で下地半導体基板から分
離され、第２の絶縁体膜またはｐｎ接合により横方向に
分離された高抵抗の第１の半導体層の表面に、第１導電
型で高不純物濃度の第２の半導体層が形成され、この第
２の半導体層から所定炬＃＆離れてこれを取囲むように
第２導電型で高不純物濃度の第３の半導体層が形成され
、第２および第３の半導体層に設けられた電極間を繋ぐ
ように高抵抗膜が配設された高耐圧半導体素子において
、やはり第１半導体層の底部に低不純物濃度のバッファ
用半導体層を設けたことを特徴とする。

本発明は更に、第１の絶縁体膜で下地半導体基板から分
離され、第２の絶縁体膜またはｐｎ接合により横方向に
分離された高抵抗の第１の半導体層の表面に、第１導電
型で高不純物濃度の第２の半導体層が形成され、この第
２の半導体層から所定距離離れてこれを取囲むように第
２導電型で高不純物濃度の第３の半導体層が形成され、
第１または第３の半導体層の表面にゲート絶縁膜を介し
てゲート電極が形成され、このゲート電極と第２および
第３の半導体層に設けられた電極との間を繋ぐように高
抵抗膜が配設された高耐圧半導体素子において、やはり
第１半導体層の底部に低不純物濃度のバッファ用半導体
層を設けたことを特徴とする。

本発明は更に、第１の絶縁体膜で下地半導体基板から分
離され、第２の絶縁体膜またはｐｎ接合により横方向に
分離された高抵抗の第１の半導体層の表面に、第１導電
型で高不純物濃度の第２の半導体層が形成され、この第
２の半導体層から所定距離離れてこれを取囲むように第
２導電型で高不純物濃度の第３の半導体層が形成され、
前記第２の半導体層の周辺に第１導電型で低不純物濃度
の第４の半導体層が形成された素子において、前記第１
の半導体層の底部に低不純物濃度のバッファ用半導体層
を設けたことを特徴とする。

（作用）本発明の素子では、第２．第３の半導体層間に逆バイア
ス電圧を印加した時、第１の半導体層と第４の半導体層
およびバッファ用半導体層に空乏層が伸びる。第４の半
導体層およびバッファ用半導体層の単位面積当りの不純
物総量を３×１０１２／ｃＩＩｔ２以下、好ましくは０
．５〜２．０ｘｌＯ”　／ｃ１１２となるように設定し
ておけば、これらの半導体層は完全に空乏化する。バッ
ファ用半導体層が空乏化して空間電荷が生じることによ
り、この半導体層内に横方向に電位勾配ができるため、
第２の半導体層と第３の半導体層間に印加された電圧は
縦方向および横方向に分担される。また基板電位は通常
零電位であるので。

このとき第２又は第３の半導体層直下の素子分離絶縁体
膜にも印加電圧の一部がかかる。従って第１の半導体層
の厚み方向に印加電圧のほぼ全てがかかる従来構造の場
合と異なり、第１の半導体層が薄い場合であっても、最
大電界をアバランシェ・ブレークダウンが起こらない値
に抑えることができる。

このことは、印加電圧の一部を素子分離絶縁体膜に負担
させると言い替えてもよい。高い電圧を印加した時にブ
レークダウンを防ぐには、素子分離絶縁体膜になるべく
大きい電圧を分担させることが効果的である。第１の半
導体層底部に設けるバッファ用半導体層の不純物総量が
少な過ぎると。

素子分離絶縁体膜にかかる電圧が小さく、十分な耐圧が
得られない。印加電圧が同じでもバッファ用半導体層の
不純物総量を大きくすると、素子分離絶縁体膜にかかる
電圧が高くなる。ところが素子分離絶縁体膜にかかる電
圧が大きければそれだけ絶縁体膜中での電界も大きくな
り、境界での接合条件により絶縁体膜に近接した半導体
層中でも電界が大きくなる。バッファ用半導体層は完全
に空乏化することにより、絶縁体膜の直ぐ上に空間電荷
を作り、この電界の大きさを半導体層中で速やかに減少
させる働きをする。しかしバッファ用半導体層の不純物
総量が多過ぎると、絶縁体膜に近接する部分で局所的に
電界が非常に大きくなるため２　この電界の減衰効果が
追い付かず、アバランシェ・ブレークダウンが起き易く
なり、耐圧が低くなる。以上のような観点から。

バッファ用半導体層の不純物総量を、０．５〜２．０Ｘ
１０１２／α２の範囲に設定することが好ましい。

また、バッファ用半導体層の不純物濃度を低いものとす
ることは、この部分の不純物の拡散にょり第１の半導体
層厚みが実質的に薄くなるのを抑制する上で効果がある
。更に、第２．第３の半導体層間に逆バイアス電圧を印
加した時に第１の半導体層に伸びる空乏層がバッファ用
半導体層に達した時に、これが高不純物濃度であるとそ
れ以上伸びられないが、低不純物濃度とすることにより
空乏層広がりが大きいので耐圧は高くなる。

なお第３の半導体層の内側又は第２半導体層の外側に設
けられる低不純物濃度の第４の半導体層は、素子の表面
でｐｎ接合面が曲率を持つことにより生じるエツジ・ブ
レークダウンを防止するためのガードリングとなる。ま
た、第１の電極と第２の電極間、またはこれらの電極と
ゲート電極間に配設された高抵抗膜も、この部分を微小
な電流が流れてほぼ−様な電位勾配を生じさせる結果。

エツジ・ブレークダウンを防止する効果を発揮する。

こうして本発明によれば、誘電体分離構造の素子の高耐
圧化が図られ、また従来と同程度の耐圧でよい場合には
第１の半導体層の厚みを薄くすることができ、素子分離
が容易になる。

（実施例）第１図は、一実施例の高耐圧ダイオードである。１はＳ
ｉ基板であり、この上に酸化膜２（第１の絶縁体膜）に
より基板１から分離され、酸化膜３（第２の絶縁体膜）
により横方向に他の素子領域から分離された島状の高抵
抗シリコン層４（第１の半導体層）が形成されている。

下地の酸化膜２は、好ましくは２μｍ以上の厚さとする
。

高抵抗シリコン層４は、不純物濃度が十分に低いｐ−一
型またはｎ−一型である。素子分離領域には多結晶シリ
コン膜５が埋め込まれている。高抵抗シリコン層４の表
面中央部にカソード領域となる高不純物濃度のｎ十型ｒ
＠６（第２の半導体層）が形成されている。ｐ−型層４
の周辺部には、アノード電極を取り出すための高不純物
濃度のｐ＋型層７．８（第３の半導体層）が拡散形成さ
れている。ｐ十型層７の内側にはこれと連続的に。

エツジ・ブレークダウンを防止するためのガードリング
となるｐ−型層９（第４の半導体層）が拡散形成されて
いる。高抵抗シリコン層４の底部には酸化膜２に接して
低不純物濃度のｎ−型層１０（バッファ用半導体層）が
薄（形成されている。ｎ−型層１０およびｐ−″型層９
はその単位面積当たりの不純物総量がそれぞれ、０．５
〜２．０Ｘ１０１２／ｎ２　０．１〜１．５Ｘ１０１２
／α２に設定されている。ｐ十型層７には第１の電極１
１が、ｎ十型層６には第２の電極１２がそれぞれ形成さ
れている。

このダイオードを製造するには先ず、シリコン基板１と
高抵抗シリコン層４に対応する高抵抗シリコン基板とを
直接接着技術を用いて貼り合わせる。即ち２枚の基板を
鏡面研磨しておき、その研磨面同士を清浄な雰囲気下で
密着させ、所定の熱処理を加えることにより一体化する
。この際、高抵抗シリコン基板の接着面には予めｎ″″
型層１０を形成しておき、また少なくとも一方の基板の
接着面に予め酸化膜２を形成しておくことにより。

図のように基板１と電気的に分離され、底部にｎ−型層
１０が形成された高抵抗シリコン層４が得られる。次に
フォトエツチングにより素子分離溝を形成し、島状に分
離されたシリコン層４の側面にｐ十型層８を拡散形成し
、また酸化膜３を形成する。そして分Ｒ溝内に多結晶シ
リコン膜５を埋め込んだ後、ｎ十型層６．ｐ−型層９お
よびｐ十型層７を拡散形成し、電極１１．１２を形成す
る。

このように構成されたダイオードにおいて。

第１の電極１１と第２の電極１２間に逆バイアスを印加
すると、まず素子表面周辺部のｐ十型層７、　　ｐ−型
層９から高抵抗シリコン層４内に空乏層が拡がり、やが
て底部のｎ−型層１０内にもｐ十型層８および酸化膜２
との界面から空乏層が広がる。高抵抗シリコン層４の厚
みおよびｎ−型層１０の不純物濃度が適当な値に設定さ
れていれば、シリコン層４が完全空乏化してもその最大
電界がアバランシェ・ブレークダウンを生じる値以下に
収まる。そしてｎ−型層１０が空乏化すると。

電極１１の電位が電極１２の直下までは伝わらなくなる
。即ち空乏化したロー型層１０内に横方向に電位差が生
じ、結局電極１１．１２間の電圧が高抵抗シリコン層４
の厚み方向とｎ″″型層１０の横方向に分担される。こ
のことは換言すれば、素子の印加電圧の一部が分離用酸
化膜２により有効に分担されるものと言える。またこの
ため　ｎ＋型層６の直下の酸化膜２に接したｎ−型層１
０の部分には強い電界が生じるが、ｎ−型層１０の単位
面積当りの不純物総量と酸化膜２の膜厚が適当に設定さ
れていれば、アバランシェ−ブレークダウンを生じるこ
とはない。これによりこのダイオードは、シリコン層４
がそれ程厚いものでなくても十分な高耐圧特性を示す。

また高抵抗シリコン層４を薄くして、図のような誘電体
分離構造の形成工程を容易にすることができる。

以下に具体的なデータを示す。

第１５図は、第１図の素子について１表面に垂直に通る
中心線における電界の深さ方向の成分を数値計算で求め
た結果である。これは、シリコン層４の厚みを２０μｍ
＋ｎ÷型層６の深さを８．７μｍとし、酸化膜２として
厚さ３μｍのシリコン酸化膜を用いた場合であり、ｎ−
型層１０の単位面積当りの不純物総量をパラメータとし
ている。印加電圧はいずれも５００ｖである。この電界
分布曲線の下側部分の面積が電圧になる。

第１６図は、同じく第１図の素子について、酸化膜２の
直ぐ上でブレークダウンが起きる電圧とｎ−型層１０の
単位面積当りの不純物総量との関係を、酸化膜２の膜厚
をパラメータとして数値計算で求めた結果である。第１
５図の計算と同様。

シリコン層４の厚さは２０μｍ、ｎ十型層６の深さは８
．７μｍとした。

第１７図、酸化膜の厚さと耐圧の関係である。

これらのデータから、シリコン層４の厚み２０μｍで耐
圧４５０■を得るには、酸化膜２の厚さを２μｍ以上と
し、ｎ″″型層１０の単位面積当りの不純物総量を０．
５〜２．０×１０１２ｎ２とすればよいことがわかる。

第２図は、第１図の素子部の導電型を第１図とは逆にし
た例である。酸化膜２，３により分離された高抵抗シリ
コン層２１の表面中央部にｐ＋型層２２が形成され、周
辺部にｎ十型層２３．２４が形成され、その内側にｎ−
″型層２５が形成されている。ｎ十型層２３には第１の
電極２６が、ｐ十型層２２には第２の電極２７がそれぞ
れ形成されてダイオードが構成されている。そして高抵
抗シリコン層２１の底部の酸化膜２に接する部分にｐ−
型層２８が形成されている。この実施例のダイオードも
先の実施例と全く同様に高耐圧特性を示す。

第３図は、他の誘電体分離構造の実施例のダイオードで
ある。この実施例では多結晶シリコン層３１の表面部に
酸化膜３２により分離された構造のｎ−一部またはｐ−
一部の高抵抗シリコン層３３が形成され、このシリコン
層３３の表面中央部にｎ÷型層３４が形成され、シリコ
ン層３３の周辺部にｐ十型層３５が形成され、このｐ十
型層３３の内側にｐ−型層３６が形成されてダイオード
が構成されている。ｐ＋型層３５に第１の電極３８が、
ｎ十型層３４に第２の電極３８がそれぞれ形成されてい
る。そしてシリコン層３３の底部および側部の酸化膜３
２に接する部分にｎ−型層３７が形成されている。

この実施例の場合も、ｎ−型層３７を設けたことにより
、高耐圧化が図られる。

第４図は１本発明をＭＯＳトランジスタに適用した実施
例である。Ｓｉ基板４１に酸化膜４２゜４３により分離
された島状のｎ−一型高抵抗シリコン層４４（第１の半
導体層）が形成され２分離領域の溝には多結晶シリコン
膜５４が埋め込まれている。この素子分離構造は第１図
のそれと同じである。高抵抗シリコン層４４の表面中央
部にドレイン領域となるｎ十型層４５（第２の半導体層
）が形成され２周辺部にチャネル領域となるｐ型層４７
（第３の半導体層）が形成され、このｐ型層４７内にソ
ース領域となるｎ十型層４８が形成されている。シリコ
ン層４４の外周にはｐ十型層５５が形成されている。ｐ
型層４７の内側には近接してｐ−型層４６（第４の半導
体層）が形成されている。周辺部のｎ十型層４８および
ｐ型層４７にはソース電極である第１の電極５２が、中
央部のｎ生型層４５にはドレイン電極である第２の電極
５３がそれぞれ形成されている。ｎ生型層４８とシリコ
ン層４４の間のｐ型層４７表面部にゲート絶縁膜５０を
介してゲート電極５１が形成されている。高抵抗シリコ
ン層４４の底部の酸化膜４２と接する部分にｎ−型層４
９（バッファ用半導体層）が形成されている。

この実施例のＭＯＳトランジスタは、第２の電極５３に
、第１の電極５２に対して正となるドレイン電圧を印加
して動作させる。ゲート電圧が零または負でｎ型層４７
にチャネルが形成されないオフ状態では、ｎ型層４７か
ら伸びる空乏層は容易にｐ−型層４６に達する。即ちｐ
−型層４６はｎ型層４７に直接接していないが、先の各
実施例のガードリングと同様のガードリングとして働く
。

そしてドレイン・ソース間の電圧は空乏化したシリコン
層４４．４６およびｎ−型層４９により縦方向と横方向
に分担されるため、高耐圧特性が得られる。

第５図は１本発明をｐチャネルＭＯＳトランジスタに適
用した実施例である。第４図の実施例と同様の素子分離
構造を持つｎ−一型高抵抗シリコン層４４（第１の半導
体層）を用いている。このシリコン層４４の中央部にチ
ャネル領域となるｎ型層５６（第２の半導体層）が形成
され、このｎ型層５６内にソース領域となるｐ生型層５
７が形成されている。シリコン層４４の周辺部にはドレ
イン領域となるｐ小型層５９．６０　（第３の半導体層
）が形成され、ｐ小型層５９の内側に連続してｐ″″型
層５８（第４の半導体層）が形成されている。ｐ生型層
５７とｐ−型層５８間のシリコン層４４表面部にゲート
絶縁膜５０を介してゲート電極５１が形成されている。

ｐ小型層５９にはドレイン電極である第１の電極６１が
、ｎ型層５６およびｐ生型層５７にはソース電極となる
第２の電極６２がそれぞれ形成されている。高抵抗シリ
コン層４４の底部の酸化膜４２に接する領域に先の実施
例と同様、ｎ−型層４９（バッファ用半導体層）が形成
されている。

この実施例のＭＯ３Ｉ−ランジスタにおいて。

ソース電極である第２の電極６２にドレイン電極である
第１の電極６１より高い電圧が印加された時、その電圧
は、素子周辺部のｐ小型層５９゜６０からシリコン層４
４内に伸びる空乏層および完全空乏化するｎ−型層４９
により分担される。

この結果この実施例でもやはり、高耐圧化が図られる。

第６図は、第１図を僅かに変形した実施例であり、第１
図の構造におけるｎ−型層１０と酸化膜２の界面に高抵
抗膜７０（例えば。

１０８Ω・α以上）として例えば多結晶シリコン膜（Ｓ
ＩＰＯ８）を配置している。第７図は同様に第２図の構
造においてｐ−型層２８と酸化膜２の界面に高抵抗膜７
０を配置したものである。

この様な構成とすれば、基板１の電位の影響が低減され
る。即ち高抵抗膜に高電位側から低電位側に微小な電流
が流れて電位勾配が形成され、外部電界がしゃ断できる
。また酸化膜２と基板１と高抵抗膜７０がキャパシタを
構成するため、酸化［１２に高電圧を分担させることが
できる。

第８図は、第２図の実施例において横方向の素子分離を
ｐｎ接合分離構造とした実施例である。

高抵抗シリコン層２１がｐ−一部層の場合１図示のよう
に表面から酸化膜２に達する深さのｎ中型層２４により
横方向の素子分離が行われる。第１図その他の実施例に
ついても、横方向の分離についてｐｎ接合分離とするこ
とができ、その場合も本発明は有効である。

第９図は、第１図の構造を基本とし、そのカソード部分
を複数個に分割配置した実施例である。

この構造は、素子面積が大きい場合に、カソード電流を
均一に分散させる上で有効である。この実施例において
も、第１図の実施例と同様、ｎ−型層１０を設けること
により高耐圧化が図られる。

第１０図は、第４図の構造を若干変形して、ドレイン・
ソース間にｐｎｐｎ構造を導入して導電変調型ＭＯ５Ｆ
ＥＴを構成した実施例である。即ち、第４図のドレイン
領域であるｎ生型層４５の部分をｎ型層４５ａとその中
に形成されたｐ十型層４５ｂとから構成している。ｎ型
層４５ａは必ずしも必要ではない。この実施例の素子で
も先の実施例と同様、高耐圧化が図られる。

第１１図は、第１０図の構造を僅かに変形し。

カードリングの働きをしているｐ−型層４６（第４の半
導体層）の代わりに、ソース電極５２とドレイン電極５
３間にこれらをつなぐ高抵抗膜８１゜例えば多結晶シリ
コン膜（Ｓ　Ｉ　ＰＯＳ）を配置した実施例である。逆
バイアスを印加した時、この高抵抗膜８１に微小電流が
流れ、ソース電極５２とドレイン電極５３間に−様な電
位勾配を作り出し、第１０図におけるｐ−型層４６と同
様にエツジ・ブレークダウンを防ぐ働きをする。

第１２図は、第１１図の実施例を更に変形した実施例で
あり、ゲート電極５１とドレイン電極５３の間に高抵抗
膜８１ａを配置したものである。

この実施例でも第１１図の実施例と同様の効果が得られ
る。

なお、第１０図〜第１２図の実施例においては。

ｎ型層４５ａを省略することができ、このようにしても
十分高耐圧特性が得られる。

第１３図は、第５図のＭＯＳＦＥＴを変形した導電変調
型ＭＯ３ＦＥＴの実施例である。この実施例では、シリ
コン層４４（第１の半導体層）の中央部に形成したｎ型
層５６ａ（第２の半導体層）内にソース層となるｎ十型
層５７ａを形成し１周辺部にｎ型層５９ｂ（第３の半導
体層）を形成してその中にｐ＋型ドレイン層５９ａを形
成している。そしてドレイン電極６１とソース電極６２
との間に高抵抗膜８１ｂを配設している。この実施例で
も高抵抗膜８１ｂがエツジ・ブレークダウンを効果的に
防止する働きをする。

第１４図は、従来例である第１８図の構造を僅かに変形
した実施例である。即ち第１８図におけるｐ十型層７７
に代って低不純物濃度のｎ型層７７ａ（バッファ用半導
体層）を設けている。このように低不純物濃度のｎ型層
７７ａを設ければ。

第１８図の場合に比べてｐ型不純物の拡散が抑制され、
実質的なシリコン層７４の厚みを大きく確保することが
でき、高耐圧特性が得られる。また。

カソード・アノード間に逆バイアスが印加されて空乏層
がｎ型層７７ａに達すると、それ以上空乏層は伸びられ
ないが、第１８図のような高濃度層の場合に比べると僅
かに空乏層がｎ型層７７ａ内にも伸びるため、第１８図
の従来構造に比べて高耐圧化が図られることになる。

第１８図は、第１図においてアノード電極１１とカソー
ド電極１２との間を繋ぐ高抵抗膜８２゜例えば多結晶シ
リコン膜（Ｓ　Ｉ　ＰＯＳ）を配置した実施例である。

このようにすると、第１図よりも更に耐圧が高くなる。

また高抵抗膜８２により上層を通る配線の影響が素子活
性層に及ぶのを防ぐことができる。

第１９図は、第１８図の素子部の導電型を第１８図とは
逆にした実施例である。

第２０図は、第４図の実施例において、ゲート電極５１
とドレイン電極５３の間に高抵抗膜８５を配置した実施
例である。この高抵抗膜８５により、第４図の実施例よ
り更に耐圧が高くなり、また配線の影響も防ぐことがで
きる。

第２１図は第５図において、ゲート電￥ｊ５１とドレイ
ン電極６１との間に高抵抗膜８７を配置した実施例であ
る。第２２図は第１０図においてソース電極５２とドレ
イン電極５３の間に高抵抗膜８５を配置した実施例であ
る。第２３図は第１０図において、ソース電極５２とド
レイン電極５３との間を高抵抗膜８１でつないだ実施例
である。

これらの実施例においても、高抵抗膜の存在により史に
高耐圧化が図られる。

第２４図は、従来例である第２９図において。

ｐ″″−型の半導体層８８の底部をｐ−型層８９として
耐圧を高め、更にアノード電極１１とカソード電極１２
との間に高抵抗膜８３を配置してより一層高耐圧化を図
ったものである。

第２５図は第１０図において、第１の半導体層とバッフ
ァ用半導体層の導電型を逆にし、ｐ−型層４６（第４の
半導体層）の代わりにｎ型層４５ａ（第２の半導体層）
の周辺にｎ−″型層７９を設けてガードリングとした例
であり、更に高耐圧化を図るためにソース電極５２とド
レイン電極５３の間に高抵抗膜８１を配置したものであ
る。

第２６図は第２５図において高抵抗膜８１をソス電極５
２に接触させず、ゲート電極５１とドレイン電極５３と
の間に配置したものである。

第２７図は第１３図において、ｐ型層５６ａ（第２の半
導体層）の周辺にガードリングとしてｐ″″型層４６が
設けられている例である。

第２８図は、第１３図において、第１の半導体層とバッ
ファ用半導体層の導電型を逆にし、ガードリングとして
ｎ型層５９ｂの内側にｎ−型層２５（第４の半導体層）
を設けた例である。

以上の全ての実施例において、下地基板はシリコンと熱
膨張係数の近い絶縁体であってもよい。

［発明の効果］以上述べたように本発明によれば、絶縁体膜で分離され
た十分に不純物濃度が低い高抵抗の第１の半導体層の表
面に第１導電型の第２の半導体層を有し、その周囲に所
定距離離れて第２導電型で低濃度の第３の半導体層を有
する誘電体分離構造の半導体素子において、素子底部の
絶縁体膜に隣接する部分に低不純物濃度のバッファ用半
導体層を設けて、このバッファ用半導体層により素子の
逆バイアス印加電圧の一部を分離絶縁膜に負担させるこ
とにより、第１の半導体層が薄いものであっても十分な
高耐圧特性を得ることが可能になる。また第１の半導体
層が薄くてもよい結果、誘電体分離構造の形成が容易に
なる。

【図面の簡単な説明】

第１図は本発明の一実施例のダイオードを示す図、第２
図は各部の導電型を逆にした他の実施例のダイオードを
示す図、第３図は他の誘電体分離構造を用いた実施例の
ダイオードを示す図、第４図はｎチャネルＭＯＳトラン
ジスタに適用した実施例を示す図、第５図はｐチャネル
間Ｏｓトランジスタに適用した実施例を示す図、第６図
および第７図はそれぞれ第１図および第２図の実施例を
変形した実施例を示す図、第８図は横方向素子分離をｐ
ｎ接合分離とした実施例のダイオードを示す図、第９図
は分割カソード構造の実施例のダイオードを示す図、第
１０図は第４図を変形した実施例の導電変調型ＭＯ３Ｆ
ＥＴを示す図。第１１図および第１２図は第１０図の構造を変形した実
施例の導電変調型ＭＯＳＦＥＴを示す図。第１３図は第５図の構造を変形した実施例の導電変調型
ＭＯ３ＦＥＴを示す図、第１４図は更に他の実施例のダ
イオードを示す図、第１５図は第１図の素子の深さ方向
の電界分布を示す図、第１６図および第１７図は第１図
の素子でパラメータを変化させた時のブレークダウン電
圧の変化を示す図、第１８図〜第２８図は更に他の実施
例の素子構造を示す図、第２９図は従来例のダイオード
を示す図である。１・・・基板、２・・・酸化膜（第１の素子分離絶縁体
膜）、３・・・酸化膜（第２の素子分離絶縁体膜）。４・・・高抵抗シリコン層（第１の半導体層）、５・・
・多結晶シリコン膜、６・・・ｎ生型層（第２の半導体
層）、７．８・・・ｐ生型層（第３の半導体層）。９・・・ｐ−型層（第４の半導体層）、１０・・・ｎ−
型層（バッファ用半導体層）、１１・・・第１の電極（
アノード電極）、１２・・・第２の電極（カソード電極
）、２１・・・高抵抗シリコン層（第１の半導体層）、
２２・・・ｐ生型層（第２の半導体層）、２３゜２４・
・・ｎ生型層（第３の半導体層）、２５・・・ｎ−″型
層（第４の半導体層）、２６・・・第１の電極（カソー
ド電極）、２７・・・第２の電極（アノード電極）、２
８・・・ｐ−型層（バッファ用半導体層）。３１・・・多結晶シリコン層、３２・・・酸化膜、３３
・・・高抵抗シリコン層（第１の半導体層）、３４・・
・ｎ生型層（第２の半導体層）、３５・・・ｐ生型層（
第３の半導体層）、３６・・・ｐ−型層（第４の半導体
層）、３７・・・ｎ″″型層（バッファ用半導体層）、
３８・・・第１の電極（アノード電極）３９・・・第２
の電極（カソード電極）、４１・・・基板。４２・・・酸化膜（第１の素子分離絶縁膜）、４３・・
・酸化膜（第２の素子分離絶縁体膜）、４４・・・高抵
抗シリコン層（第１の半導体層）、４５・・・ｎ生型層
（第２の半導体層）、４５ａ・・・ｎ型層（第２の半導
体層）、４５ｂ・・・ｐ生型層、４６・・・ｐ−型層（
第４の半導体層）、４７・・・ｎ型層（チャネル領域、
第３の半導体層）、４８・・・ｎ生型層、４９・・・ｎ
″″型層（バッファ用半導体層）、５０・・・ゲート絶
縁膜、５０ａ、５０ｂ、５０ｃ・−・絶縁膜。５１・・・ゲート電極、５２・・・第１の電極（ソース
電極）、５３・・・第２の電極（ドレイン電極）。５４・・・多結晶シリコン膜、５５・・・ｐ十型層。５６・・・ｎ型層（第２の半導体層）、５６ａ・・・ｐ
型層（第２の半導体層）、５７・・・ｐ十型層、５８・
・・ｐ−型層（第４の半導体層）、５９・・・ｐ＋型層
（第３の半導体層）、５９ｂ・・・ｎ型層（第３の半導
体層）、６０・・・ｐ十型層、６０ａ・・・ｎ十型層。６１・・・第１の電極（ドレイン電極）、６２・・・第
２の電極（ソース電極）、７０・・・高抵抗膜、８１゜
８１ａ、８１ｂ・・・高抵抗膜。出願人代理人　弁理士　鈴江武彦第　３ハ　１第２０箔　５ＵＪ漫に第１３第１４ｎ−％１１０ｑ％−４ｆｒｆｉｓ＄当ｈ　ソ＠ｆＳヒノ
、診シ量（ｘ　１０１２ｃｒｒ＋２）第１６第１８図第１９図第２８図第２９図

Claims

【特許請求の範囲】

（１）第１の絶縁体膜により下地半導体基板から分離さ
れ、横方向に第２の絶縁体膜またはｐｎ接合により他の
領域から分離された高抵抗の第１の半導体層と、この第
１の半導体層の表面に選択的に形成された第１導電型で
高不純物濃度の第２の半導体層と、前記第１の半導体層
の第２の半導体層から所定距離離れた位置に形成された
第２導電型で高不純物濃度の第３の半導体層と、前記第
１の半導体層表面の第３の半導体層の内側に連続して又
は近接して形成された第２導電型で低不純物濃度の第４
の半導体層とを有する高耐圧半導体素子において、前記
第１の半導体層の底部に低不純物濃度のバッファ用半導
体層を設けたことを特徴とする高耐圧半導体素子。
（２）前記バッファ用半導体層は単位面積当たりの不純
物総量が０．５〜２．０×１０＾１＾２／ｃｍ＾２であ
り、前記第１の絶縁体膜の厚さが２μｍ以上である請求
項１記載の高耐圧半導体素子。
（３）第１の絶縁体膜により下地半導体基板から分離さ
れ、横方向に第２の絶縁体膜またはｐｎ接合により他の
領域から分離された高抵抗の第１の半導体層と、この第
１の半導体層の表面に選択的に形成された第１導電型で
高不純物濃度の第２の半導体層と、前記第１の半導体層
の第２の半導体層から所定距離離れた位置に形成された
第２導電型で高不純物濃度の第３の半導体層と、この第
３の半導体層に形成された第１の電極と前記第２の半導
体層に形成された第２の電極との間をつなぐように配設
された高抵抗膜とを有する高耐圧半導体素子において、
前記第１の半導体層の底部に低不純物濃度のバッファ用
半導体層を設けたことを特徴とする高耐圧半導体素子。
（４）第１の絶縁体膜により下地半導体基板から分離さ
れ、横方向に第２の絶縁体膜またはｐｎ接合により他の
領域から分離された高抵抗の第１の半導体層と、この第
１の半導体層の表面に選択的に形成された第１導電型で
高不純物濃度の第２の半導体層と、前記第１の半導体層
の第２の半導体層から所定距離離れた位置に形成された
第２導電型で高不純物濃度の第３の半導体層と、この第
３の半導体層に形成された第１の電極と、前記第２の半
導体層に形成された第２の電極と、前記第２または第３
の半導体層の表面にゲート絶縁膜を介して形成されたゲ
ート電極と、前記第１または第２の電極とゲート電極間
をつなぐように配設された高抵抗膜とを有する高耐圧半
導体素子において、前記第１の半導体層の底部に低不純
物濃度のバッファ用半導体層を設けたことを特徴とする
高耐圧半導体素子。