JP3435930B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Ｓilic
on Ｏn Ｉnsulator）構造を有する半導体装置に関する
もので、例えばフラットパネルディスプレイとりわけエ
レクトロルミネッセンス（ＬＥ）ディスプレイやプラズ
マディスプレイ等に用いられる高電圧で複数の出力段を
有する駆動用ＩＣに好適なものである。
on Ｏn Ｉnsulator）構造を有する半導体装置に関する
もので、例えばフラットパネルディスプレイとりわけエ
レクトロルミネッセンス（ＬＥ）ディスプレイやプラズ
マディスプレイ等に用いられる高電圧で複数の出力段を
有する駆動用ＩＣに好適なものである。
【０００２】
【従来の技術】例えば、誘電体分離を用いた高耐圧半導
体素子に関する従来技術として特開平１−１０３８５１
号公報が知られている。これは、図１６に示すように、
シリコン基板４０の上に誘電体膜４１を介してシリコン
層４２が形成されるとともに、シリコン層４２は誘電体
膜４３で囲まれ島状領域をなしている。この島状領域内
にＬＤＭＯＳ（Ｌateral Ｄouble Ｄihused ＭＯ
Ｓ）トランジスタ４４が形成されている。誘電体膜４１
は各トランジスタ間の電気的分離、また高電圧の用途に
おいてはトランジスタのドレイン〜基板間の高電圧を支
える役割を果たしている。従って、この誘電体膜４１は
トランジスタの周囲全体に一様でかなり分厚く形成され
ている。
体素子に関する従来技術として特開平１−１０３８５１
号公報が知られている。これは、図１６に示すように、
シリコン基板４０の上に誘電体膜４１を介してシリコン
層４２が形成されるとともに、シリコン層４２は誘電体
膜４３で囲まれ島状領域をなしている。この島状領域内
にＬＤＭＯＳ（Ｌateral Ｄouble Ｄihused ＭＯ
Ｓ）トランジスタ４４が形成されている。誘電体膜４１
は各トランジスタ間の電気的分離、また高電圧の用途に
おいてはトランジスタのドレイン〜基板間の高電圧を支
える役割を果たしている。従って、この誘電体膜４１は
トランジスタの周囲全体に一様でかなり分厚く形成され
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、このＬ
ＤＭＯＳトランジスタ４４に高電圧を印加し高電流を出
力させた場合にはこのトランジスタの損失による熱が発
生する。このときの発熱はシリコン基板４０を介して銅
板等よりなるヒートシンク（放熱部材）４５に流れよう
とするが、ＬＤＭＯＳトランジスタ４４とシリコン基板
４０の間には前記誘電体膜４１が存在する。そして、こ
の誘電体膜４１の熱伝導率は、例えばシリコン酸化膜
（ＳｉＯ2 ）の場合、シリコンの１／１００程度しかな
く、ＬＤＭＯＳトランジスタ４４が存在する島状領域に
熱がこもりやすくなる。この結果、ＬＤＭＯＳトランジ
スタ形成領域の温度が上昇し、電子・正孔のキャリア移
動度が低下することにより出力電流が低下してしまうこ
とになる。又、場合によっては、温度上昇の結果、熱破
壊を起こすことになる。
ＤＭＯＳトランジスタ４４に高電圧を印加し高電流を出
力させた場合にはこのトランジスタの損失による熱が発
生する。このときの発熱はシリコン基板４０を介して銅
板等よりなるヒートシンク（放熱部材）４５に流れよう
とするが、ＬＤＭＯＳトランジスタ４４とシリコン基板
４０の間には前記誘電体膜４１が存在する。そして、こ
の誘電体膜４１の熱伝導率は、例えばシリコン酸化膜
（ＳｉＯ2 ）の場合、シリコンの１／１００程度しかな
く、ＬＤＭＯＳトランジスタ４４が存在する島状領域に
熱がこもりやすくなる。この結果、ＬＤＭＯＳトランジ
スタ形成領域の温度が上昇し、電子・正孔のキャリア移
動度が低下することにより出力電流が低下してしまうこ
とになる。又、場合によっては、温度上昇の結果、熱破
壊を起こすことになる。
【０００４】このための対策としてヒートシンク４５に
おける放熱効率を上げる等の対策を施しているが、その
対策にも限界があった。そこで、この発明の目的は、耐
圧、素子分離性能を確保しつつ、放熱性に優れたＳＯＩ
構造の半導体装置を提供することにある。
おける放熱効率を上げる等の対策を施しているが、その
対策にも限界があった。そこで、この発明の目的は、耐
圧、素子分離性能を確保しつつ、放熱性に優れたＳＯＩ
構造の半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明者らは、上述した
ＬＤＭＯＳトランジスタ４４における電圧分布を求め
た。その結果を図１６において一線鎖線にて示す。つま
り、ソース端子をグランドレベル（０ボルト）としドレ
イン端子に２００ボルトを印加した場合における等電位
線を示す。この等電位線をみると、誘電体膜４１におけ
る耐圧として２００ボルト仕様にする必要がある部位は
ドレイン領域の下方を中心とする領域であり全ての領域
に２００ボルト耐圧は必要とされていないことが分かっ
た。
ＬＤＭＯＳトランジスタ４４における電圧分布を求め
た。その結果を図１６において一線鎖線にて示す。つま
り、ソース端子をグランドレベル（０ボルト）としドレ
イン端子に２００ボルトを印加した場合における等電位
線を示す。この等電位線をみると、誘電体膜４１におけ
る耐圧として２００ボルト仕様にする必要がある部位は
ドレイン領域の下方を中心とする領域であり全ての領域
に２００ボルト耐圧は必要とされていないことが分かっ
た。
【０００６】そこで、請求項１に記載の発明において
は、絶縁膜での耐圧が低くてよい領域を薄くした。よっ
て、半導体素子の駆動に伴い発生した熱は下方に伝播し
ていき絶縁膜を通して基板側に伝播していく。ここで、
絶縁膜の一部が薄くなっているので、この領域から放熱
され、半導体素子の温度上昇が抑制される。又、絶縁膜
での膜厚を薄くした領域は半導体素子にとっては低い電
圧しかかからないので、耐圧が確保される。さらに、半
導体素子は絶縁膜にて囲われているので電気的分離が確
保されている。
は、絶縁膜での耐圧が低くてよい領域を薄くした。よっ
て、半導体素子の駆動に伴い発生した熱は下方に伝播し
ていき絶縁膜を通して基板側に伝播していく。ここで、
絶縁膜の一部が薄くなっているので、この領域から放熱
され、半導体素子の温度上昇が抑制される。又、絶縁膜
での膜厚を薄くした領域は半導体素子にとっては低い電
圧しかかからないので、耐圧が確保される。さらに、半
導体素子は絶縁膜にて囲われているので電気的分離が確
保されている。
【０００７】このように、半導体素子の電気的分離およ
び耐圧を損なわずに、半導体素子から基板への放熱性を
向上させることができる。請求項２に記載の発明におい
ては、耐圧が低くてよい領域を絶縁膜の無い領域とする
とともに、半導体基板の導電型と島状シリコン領域の導
電型を異ならせＰＮ接合により絶縁分離した。よって、
半導体素子の駆動に伴い発生した熱は絶縁膜の無い領域
を通して基板側に伝播していき、放熱され、素子の温度
上昇が抑制される。又、絶縁膜の無い領域は半導体素子
にとっては低い電圧しかかからない部位にあたるので、
耐圧が確保される。さらに、素子は絶縁膜およびＰＮ接
合部にて囲われているので電気的分離が確保されてい
る。
び耐圧を損なわずに、半導体素子から基板への放熱性を
向上させることができる。請求項２に記載の発明におい
ては、耐圧が低くてよい領域を絶縁膜の無い領域とする
とともに、半導体基板の導電型と島状シリコン領域の導
電型を異ならせＰＮ接合により絶縁分離した。よって、
半導体素子の駆動に伴い発生した熱は絶縁膜の無い領域
を通して基板側に伝播していき、放熱され、素子の温度
上昇が抑制される。又、絶縁膜の無い領域は半導体素子
にとっては低い電圧しかかからない部位にあたるので、
耐圧が確保される。さらに、素子は絶縁膜およびＰＮ接
合部にて囲われているので電気的分離が確保されてい
る。
【０００８】このように、素子の電気的分離および耐圧
を損なわずに、半導体素子から基板への放熱性を向上さ
せることができる。また、請求項１，２に記載の発明に
おいては、絶縁膜を薄くした領域あるいは無くした領域
に多結晶シリコンあるいは非晶質シリコンを配置し、半
導体基板と島状シリコン領域との間の間隔を均一化して
いるので全体の平坦化が図られる。
を損なわずに、半導体素子から基板への放熱性を向上さ
せることができる。また、請求項１，２に記載の発明に
おいては、絶縁膜を薄くした領域あるいは無くした領域
に多結晶シリコンあるいは非晶質シリコンを配置し、半
導体基板と島状シリコン領域との間の間隔を均一化して
いるので全体の平坦化が図られる。
【０００９】請求項３に記載の発明においては、第１工
程により、シリコン基板の主表面に素子分離用の溝が形
成され、第２工程により、溝の内壁を含むシリコン基板
の主表面側に第１のシリコン酸化膜が形成され、第３工
程により、シリコン基板の主表面における所定領域の第
１のシリコン酸化膜を除去して開口部が形成される。そ
して、第４工程により、開口部を含むシリコン基板の主
表面側に、耐圧を確保する上で必要な膜厚の第２のシリ
コン酸化膜が形成され、第５工程により、シリコン基板
の主表面側に多結晶シリコンを堆積して開口部内および
溝内が多結晶シリコンで充填され、第６工程により、シ
リコン基板の主表面側が研削および研磨されてシリコン
基板の主表面側が平坦化される。さらに、第７工程によ
り、シリコン基板の主表面側と半導体基板の研磨面とが
直接接合され、第８工程により、シリコン基板の裏面か
ら研削および研磨して第１および第２のシリコン酸化膜
にて囲まれた島状シリコン領域が形成され、第９工程に
より、島状シリコン領域に半導体素子が形成される。
程により、シリコン基板の主表面に素子分離用の溝が形
成され、第２工程により、溝の内壁を含むシリコン基板
の主表面側に第１のシリコン酸化膜が形成され、第３工
程により、シリコン基板の主表面における所定領域の第
１のシリコン酸化膜を除去して開口部が形成される。そ
して、第４工程により、開口部を含むシリコン基板の主
表面側に、耐圧を確保する上で必要な膜厚の第２のシリ
コン酸化膜が形成され、第５工程により、シリコン基板
の主表面側に多結晶シリコンを堆積して開口部内および
溝内が多結晶シリコンで充填され、第６工程により、シ
リコン基板の主表面側が研削および研磨されてシリコン
基板の主表面側が平坦化される。さらに、第７工程によ
り、シリコン基板の主表面側と半導体基板の研磨面とが
直接接合され、第８工程により、シリコン基板の裏面か
ら研削および研磨して第１および第２のシリコン酸化膜
にて囲まれた島状シリコン領域が形成され、第９工程に
より、島状シリコン領域に半導体素子が形成される。
【００１０】その結果、貼合せ法（より詳しくは直接接
合法）を用いて請求項１に記載の半導体装置が製造され
る。請求項４に記載の発明においては、第１工程によ
り、シリコン基板の主表面に第１のシリコン酸化膜が形
成され、第２工程により、所定領域の第１のシリコン酸
化膜を除去して開口部が形成され、第３工程により、開
口部を含むシリコン基板の主表面側に、耐圧を確保する
上で必要な膜厚の第２のシリコン酸化膜が形成される。
そして、第４工程により、シリコン基板の主表面側に多
結晶シリコンを堆積して開口部内が多結晶シリコンで充
填され、第５工程により、シリコン基板の主表面側を研
削および研磨してシリコン基板の主表面側が平坦化さ
れ、第６工程により、シリコン基板の主表面側と半導体
基板の研磨面とが直接接合される。さらに、第７工程に
より、シリコン基板の裏面から研削および研磨され、第
８工程により、シリコン基板に第２のシリコン酸化膜に
達する素子分離用の溝が形成され、第９工程により、溝
の内壁に第３のシリコン酸化膜が形成される。第１０工
程により、シリコン基板上に多結晶シリコンを堆積して
溝内が多結晶シリコンで充填されるとともに、シリコン
基板の表面側が研削および研磨されてシリコン基板の表
面側が平坦化され、第１１工程により、第１、第２、第
３のシリコン酸化膜にて囲まれた島状シリコン領域に半
導体素子が形成される。
合法）を用いて請求項１に記載の半導体装置が製造され
る。請求項４に記載の発明においては、第１工程によ
り、シリコン基板の主表面に第１のシリコン酸化膜が形
成され、第２工程により、所定領域の第１のシリコン酸
化膜を除去して開口部が形成され、第３工程により、開
口部を含むシリコン基板の主表面側に、耐圧を確保する
上で必要な膜厚の第２のシリコン酸化膜が形成される。
そして、第４工程により、シリコン基板の主表面側に多
結晶シリコンを堆積して開口部内が多結晶シリコンで充
填され、第５工程により、シリコン基板の主表面側を研
削および研磨してシリコン基板の主表面側が平坦化さ
れ、第６工程により、シリコン基板の主表面側と半導体
基板の研磨面とが直接接合される。さらに、第７工程に
より、シリコン基板の裏面から研削および研磨され、第
８工程により、シリコン基板に第２のシリコン酸化膜に
達する素子分離用の溝が形成され、第９工程により、溝
の内壁に第３のシリコン酸化膜が形成される。第１０工
程により、シリコン基板上に多結晶シリコンを堆積して
溝内が多結晶シリコンで充填されるとともに、シリコン
基板の表面側が研削および研磨されてシリコン基板の表
面側が平坦化され、第１１工程により、第１、第２、第
３のシリコン酸化膜にて囲まれた島状シリコン領域に半
導体素子が形成される。
【００１１】その結果、貼合せ法（より詳しくは直接接
合法）を用いて請求項１に記載の半導体装置が製造され
る。
合法）を用いて請求項１に記載の半導体装置が製造され
る。
【００１２】
（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。
態を図面に従って説明する。
【００１３】図１に、ＳＯＩ基板に形成されたＮチャン
ネル高耐圧ＬＤＭＯＳトランジスタの構造を示す。半導
体基板としてのＰ型シリコン基板１上に、厚さ２．０μ
ｍの埋め込みシリコン酸化膜２が形成されている。埋め
込みシリコン酸化膜２の上に、厚さ１０μｍのＮ型シリ
コン層３が形成されている。Ｎ型シリコン層３には溝４
が環状に形成され、溝４内にはシリコン酸化膜５（厚さ
１．０μｍ）が形成されるとともに、その内側には多結
晶シリコン６が充填されている。このように、Ｐ型シリ
コン基板１上に埋め込みシリコン酸化膜２とシリコン酸
化膜５によって囲まれた島状シリコン領域（ＳＯＩ領
域）７が形成されている。同様の島状シリコン領域（Ｓ
ＯＩ領域）７がシリコン基板１上に多数形成され、各島
状シリコン領域７は前述の酸化膜２，５により絶縁分離
されている。
ネル高耐圧ＬＤＭＯＳトランジスタの構造を示す。半導
体基板としてのＰ型シリコン基板１上に、厚さ２．０μ
ｍの埋め込みシリコン酸化膜２が形成されている。埋め
込みシリコン酸化膜２の上に、厚さ１０μｍのＮ型シリ
コン層３が形成されている。Ｎ型シリコン層３には溝４
が環状に形成され、溝４内にはシリコン酸化膜５（厚さ
１．０μｍ）が形成されるとともに、その内側には多結
晶シリコン６が充填されている。このように、Ｐ型シリ
コン基板１上に埋め込みシリコン酸化膜２とシリコン酸
化膜５によって囲まれた島状シリコン領域（ＳＯＩ領
域）７が形成されている。同様の島状シリコン領域（Ｓ
ＯＩ領域）７がシリコン基板１上に多数形成され、各島
状シリコン領域７は前述の酸化膜２，５により絶縁分離
されている。
【００１４】島状シリコン領域７内にはＮチャンネル高
耐圧ＬＤＭＯＳトランジスタＴｒ１が形成されている。
つまり、Ｎ型シリコン層３の表層部における所定領域に
Ｎ+ドレイン領域８が形成されるとともに、Ｎ+ ドレイ
ン領域８とは離間した領域にＰウェル領域９が形成され
ている。Ｐウェル領域９内にはＰ+ ソース領域１０とＮ
+ ソース領域１１とが形成されている。さらに、Ｎ+ ド
レイン領域８とＰウェル領域９との間におけるＮ型シリ
コン層３の上面にはＬＯＣＯＳ酸化膜（シリコン酸化
膜）１２が形成されている。ＬＯＣＯＳ酸化膜（シリコ
ン酸化膜）１２とＮ+ ソース領域１１との間におけるＰ
ウェル領域９の表面及びＮ型シリコン層３の表面にはゲ
ート酸化膜１３が配置され、ゲート酸化膜１３の上には
ポリシリコンゲート電極１４が形成されている。ポリシ
リコンゲート電極１４はＬＯＣＯＳ酸化膜１２の上面お
よびＮ+ ソース領域１１の上方にまで延設されている。
耐圧ＬＤＭＯＳトランジスタＴｒ１が形成されている。
つまり、Ｎ型シリコン層３の表層部における所定領域に
Ｎ+ドレイン領域８が形成されるとともに、Ｎ+ ドレイ
ン領域８とは離間した領域にＰウェル領域９が形成され
ている。Ｐウェル領域９内にはＰ+ ソース領域１０とＮ
+ ソース領域１１とが形成されている。さらに、Ｎ+ ド
レイン領域８とＰウェル領域９との間におけるＮ型シリ
コン層３の上面にはＬＯＣＯＳ酸化膜（シリコン酸化
膜）１２が形成されている。ＬＯＣＯＳ酸化膜（シリコ
ン酸化膜）１２とＮ+ ソース領域１１との間におけるＰ
ウェル領域９の表面及びＮ型シリコン層３の表面にはゲ
ート酸化膜１３が配置され、ゲート酸化膜１３の上には
ポリシリコンゲート電極１４が形成されている。ポリシ
リコンゲート電極１４はＬＯＣＯＳ酸化膜１２の上面お
よびＮ+ ソース領域１１の上方にまで延設されている。
【００１５】一方、Ｐウェル領域９の下方における埋め
込みシリコン酸化膜２は０．１μｍとなり他の領域の厚
さ２μｍに比べ薄くなっている。以下、この領域を薄肉
領域１５という。薄肉領域１５の下部には多結晶シリコ
ン１６が配置され、Ｐ型シリコン基板１と島状シリコン
領域７との間の間隔を均一化している。
込みシリコン酸化膜２は０．１μｍとなり他の領域の厚
さ２μｍに比べ薄くなっている。以下、この領域を薄肉
領域１５という。薄肉領域１５の下部には多結晶シリコ
ン１６が配置され、Ｐ型シリコン基板１と島状シリコン
領域７との間の間隔を均一化している。
【００１６】又、Ｐ型シリコン基板１の下面には銅板よ
りなるヒートシンク１７が接合されている。Ｎチャンネ
ル高耐圧ＬＤＭＯＳトランジスタＴｒ１におけるソース
端子はグランドレベル（０ボルト）となり、ドレイン端
子にはプラス５０〜３００ボルトが印加される。又、Ｐ
型シリコン基板１はアースされグランドレベル（０ボル
ト）にされる。
りなるヒートシンク１７が接合されている。Ｎチャンネ
ル高耐圧ＬＤＭＯＳトランジスタＴｒ１におけるソース
端子はグランドレベル（０ボルト）となり、ドレイン端
子にはプラス５０〜３００ボルトが印加される。又、Ｐ
型シリコン基板１はアースされグランドレベル（０ボル
ト）にされる。
【００１７】図２には、ＬＤＭＯＳトランジスタＴｒ１
における電圧分布（等電位線）を示す。この際、ソース
端子をグランドレベル（０ボルト）としドレイン端子に
２００ボルトを印加している。この等電位線をみると、
Ｎ+ ドレイン領域８の下方の埋め込みシリコン酸化膜
２、およびＬＯＣＯＳ酸化膜１２の下方の埋め込みシリ
コン酸化膜２に対しては高電圧がかかり、他の領域には
殆ど電圧がかからないことが分かる。よって、Ｎ+ ドレ
イン領域８の下方の埋め込みシリコン酸化膜２、および
ＬＯＣＯＳ酸化膜１２の下方の埋め込みシリコン酸化膜
２は、十分厚い膜厚となっており、高電圧を支えてい
る。又、電圧が殆どかからないＰウェル領域９の下方の
埋め込みシリコン酸化膜２（薄肉領域１５）はその厚み
が薄くなっているが、耐圧的に問題がなく、かつ、熱が
伝わりやすくなっている。又、多結晶シリコンは単結晶
シリコンと同程度の熱伝導率を有し、多結晶シリコン１
６においては熱が伝わりやすい。
における電圧分布（等電位線）を示す。この際、ソース
端子をグランドレベル（０ボルト）としドレイン端子に
２００ボルトを印加している。この等電位線をみると、
Ｎ+ ドレイン領域８の下方の埋め込みシリコン酸化膜
２、およびＬＯＣＯＳ酸化膜１２の下方の埋め込みシリ
コン酸化膜２に対しては高電圧がかかり、他の領域には
殆ど電圧がかからないことが分かる。よって、Ｎ+ ドレ
イン領域８の下方の埋め込みシリコン酸化膜２、および
ＬＯＣＯＳ酸化膜１２の下方の埋め込みシリコン酸化膜
２は、十分厚い膜厚となっており、高電圧を支えてい
る。又、電圧が殆どかからないＰウェル領域９の下方の
埋め込みシリコン酸化膜２（薄肉領域１５）はその厚み
が薄くなっているが、耐圧的に問題がなく、かつ、熱が
伝わりやすくなっている。又、多結晶シリコンは単結晶
シリコンと同程度の熱伝導率を有し、多結晶シリコン１
６においては熱が伝わりやすい。
【００１８】そして、ゲート端子に電圧が印加される
と、図１において一点鎖線にて示すようにシリコン酸化
膜１２，１３の下をドレイン端子からソース端子に向か
って電流が流れる。この電流の通過に伴い電流通路に熱
が発生する。この熱は、図２に示すように、下方に向か
い、埋め込みシリコン酸化膜２における薄肉領域１５お
よび多結晶シリコン１６を通してＰ型シリコン基板１に
至り、さらにヒートシンク１７から大気中に放熱され
る。その結果、トランジスタ領域の温度上昇が抑えら
れ、電子・正孔のキャリア移動度が低下することなく出
力電流も高く維持できる。また、熱破壊による耐圧も向
上することができる。
と、図１において一点鎖線にて示すようにシリコン酸化
膜１２，１３の下をドレイン端子からソース端子に向か
って電流が流れる。この電流の通過に伴い電流通路に熱
が発生する。この熱は、図２に示すように、下方に向か
い、埋め込みシリコン酸化膜２における薄肉領域１５お
よび多結晶シリコン１６を通してＰ型シリコン基板１に
至り、さらにヒートシンク１７から大気中に放熱され
る。その結果、トランジスタ領域の温度上昇が抑えら
れ、電子・正孔のキャリア移動度が低下することなく出
力電流も高く維持できる。また、熱破壊による耐圧も向
上することができる。
【００１９】このように本実施の形態によれば、絶縁膜
としての埋め込みシリコン酸化膜２での耐圧が低くてよ
い領域１５を薄くしたので、この部位から放熱され、高
耐圧ＬＤＭＯＳトランジスタＴｒ１の温度上昇が抑制さ
れる。又、埋め込みシリコン酸化膜２での膜厚を薄くし
た領域１５は高耐圧ＬＤＭＯＳトランジスタＴｒ１にと
っては耐圧が低い部位にあたるので、耐圧が確保され
る。さらに、高耐圧ＬＤＭＯＳトランジスタＴｒ１はシ
リコン酸化膜２，５にて囲われているので電気的分離が
確保されている。このように、ＬＤＭＯＳトランジスタ
Ｔｒ１の電気的分離および耐圧を損なわずに、ＬＤＭＯ
ＳトランジスタＴｒ１からシリコン基板１への放熱性を
向上させることができる。この構成は、高耐圧ＬＤＭＯ
Ｓトランジスタ等のパワー素子（高耐圧素子）に特に有
効である。
としての埋め込みシリコン酸化膜２での耐圧が低くてよ
い領域１５を薄くしたので、この部位から放熱され、高
耐圧ＬＤＭＯＳトランジスタＴｒ１の温度上昇が抑制さ
れる。又、埋め込みシリコン酸化膜２での膜厚を薄くし
た領域１５は高耐圧ＬＤＭＯＳトランジスタＴｒ１にと
っては耐圧が低い部位にあたるので、耐圧が確保され
る。さらに、高耐圧ＬＤＭＯＳトランジスタＴｒ１はシ
リコン酸化膜２，５にて囲われているので電気的分離が
確保されている。このように、ＬＤＭＯＳトランジスタ
Ｔｒ１の電気的分離および耐圧を損なわずに、ＬＤＭＯ
ＳトランジスタＴｒ１からシリコン基板１への放熱性を
向上させることができる。この構成は、高耐圧ＬＤＭＯ
Ｓトランジスタ等のパワー素子（高耐圧素子）に特に有
効である。
【００２０】次に、製造方法を図３〜図７を用いて説明
する。まず、図３に示すように、１０Ωｃｍ程度のＮ型
シリコン基板１８を用意し、その主表面１８ａに素子分
離のための溝４を１０μｍの深さで形成する。
する。まず、図３に示すように、１０Ωｃｍ程度のＮ型
シリコン基板１８を用意し、その主表面１８ａに素子分
離のための溝４を１０μｍの深さで形成する。
【００２１】そして、図４に示すように、Ｎ型シリコン
基板１８の主表面１８ａと溝４の表面に厚さ２μｍの熱
酸化膜１９ａを形成する。さらに、エッチングにより基
板の主表面１８ａでの熱酸化膜１９ａを部分的に除去し
開口部２０を形成し、さらにこの開口部２０内を含む熱
酸化膜１９ａ上に厚さ０．１μｍの薄いシリコン酸化膜
１９ｂを形成する。
基板１８の主表面１８ａと溝４の表面に厚さ２μｍの熱
酸化膜１９ａを形成する。さらに、エッチングにより基
板の主表面１８ａでの熱酸化膜１９ａを部分的に除去し
開口部２０を形成し、さらにこの開口部２０内を含む熱
酸化膜１９ａ上に厚さ０．１μｍの薄いシリコン酸化膜
１９ｂを形成する。
【００２２】引き続き、図５に示すように、表面が酸化
膜１９ａ，１９ｂで覆われた溝４の内部および開口部２
０が完全に埋まるように厚さ１０μｍの多結晶シリコン
２１を堆積する。そして、Ｎ型シリコン基板１８の主表
面１８ａ側から多結晶シリコン２１を、酸化膜１９ａ，
１９ｂをストッパーにして研削・研磨することにより、
図６に示すように、Ｎ型シリコン基板１８の主表面１８
ａにおける溝４および開口部２０を平坦にする。
膜１９ａ，１９ｂで覆われた溝４の内部および開口部２
０が完全に埋まるように厚さ１０μｍの多結晶シリコン
２１を堆積する。そして、Ｎ型シリコン基板１８の主表
面１８ａ側から多結晶シリコン２１を、酸化膜１９ａ，
１９ｂをストッパーにして研削・研磨することにより、
図６に示すように、Ｎ型シリコン基板１８の主表面１８
ａにおける溝４および開口部２０を平坦にする。
【００２３】一方、図７に示すように、一方の面を研磨
したＰ型シリコン体基板１を用意し、このＰ型シリコン
体基板１の研磨面と、前記平坦化されたＮ型シリコン基
板１８の主表面１８ａ側とを直接接合技術を用いて貼り
合わせる。そして、Ｎ型シリコン基板１８の裏面（研削
・研磨面と反対側の面）１８ｂ側から研削・研磨を行い
１０μｍ厚のＳＯＩ基板を得る。さらに、フッ酸を用い
てＮ型シリコン基板１８の裏面１８ｂを所定量エッチン
グするとともに、裏面１８ｂの酸化膜１９ａ，１９ｂを
研磨にて除去する。
したＰ型シリコン体基板１を用意し、このＰ型シリコン
体基板１の研磨面と、前記平坦化されたＮ型シリコン基
板１８の主表面１８ａ側とを直接接合技術を用いて貼り
合わせる。そして、Ｎ型シリコン基板１８の裏面（研削
・研磨面と反対側の面）１８ｂ側から研削・研磨を行い
１０μｍ厚のＳＯＩ基板を得る。さらに、フッ酸を用い
てＮ型シリコン基板１８の裏面１８ｂを所定量エッチン
グするとともに、裏面１８ｂの酸化膜１９ａ，１９ｂを
研磨にて除去する。
【００２４】その後、図１に示すように、Ｎ型シリコン
層３（島状シリコン領域７）にＮチャンネル高耐圧ＬＤ
ＭＯＳトランジスタＴｒ１を形成する。このように、シ
リコン基板１８の主表面１８ａに素子分離用の溝４を形
成し（第１工程）、溝４の内壁を含むＮ型シリコン基板
１８の主表面１８ａ側に第１のシリコン酸化膜１９ａを
形成し（第２工程）、シリコン基板１８の主表面１８ａ
における所定領域のシリコン酸化膜１９ａを除去して開
口部２０を形成し（第３工程）、開口部２０を含むシリ
コン基板１８の主表面１８ａ側に、耐圧を確保する上で
必要な膜厚の第２のシリコン酸化膜１９ｂを形成し（第
４工程）、シリコン基板１８の主表面１８ａ側に多結晶
シリコン２１を堆積して開口部２０内および溝４内を多
結晶シリコン２１で充填し（第５工程）、シリコン基板
１８の主表面１８ａ側を研削および研磨してシリコン基
板１８の主表面１８ａ側を平坦化し（第６工程）、シリ
コン基板１８の主表面１８ａ側とシリコン基板１（半導
体基板）の研磨面とを直接接合し（第７工程）、シリコ
ン基板１８の裏面１８ｂから研削および研磨してシリコ
ン酸化膜１９ａ，１９ｂにて囲まれた島状シリコン領域
７を形成し（第８工程）、島状シリコン領域７にＮチャ
ンネル高耐圧ＬＤＭＯＳトランジスタＴｒ１（半導体素
子）を形成した（第９工程）ので、図１に示した構造の
半導体装置が容易に製造できる。即ち、埋め込み酸化膜
２を薄くした部分に多結晶シリコン１６を埋め込んでそ
の平坦度を保ちつつ貼合せ法（より詳しくは直接接合
法）を用いて容易に製造できる。
層３（島状シリコン領域７）にＮチャンネル高耐圧ＬＤ
ＭＯＳトランジスタＴｒ１を形成する。このように、シ
リコン基板１８の主表面１８ａに素子分離用の溝４を形
成し（第１工程）、溝４の内壁を含むＮ型シリコン基板
１８の主表面１８ａ側に第１のシリコン酸化膜１９ａを
形成し（第２工程）、シリコン基板１８の主表面１８ａ
における所定領域のシリコン酸化膜１９ａを除去して開
口部２０を形成し（第３工程）、開口部２０を含むシリ
コン基板１８の主表面１８ａ側に、耐圧を確保する上で
必要な膜厚の第２のシリコン酸化膜１９ｂを形成し（第
４工程）、シリコン基板１８の主表面１８ａ側に多結晶
シリコン２１を堆積して開口部２０内および溝４内を多
結晶シリコン２１で充填し（第５工程）、シリコン基板
１８の主表面１８ａ側を研削および研磨してシリコン基
板１８の主表面１８ａ側を平坦化し（第６工程）、シリ
コン基板１８の主表面１８ａ側とシリコン基板１（半導
体基板）の研磨面とを直接接合し（第７工程）、シリコ
ン基板１８の裏面１８ｂから研削および研磨してシリコ
ン酸化膜１９ａ，１９ｂにて囲まれた島状シリコン領域
７を形成し（第８工程）、島状シリコン領域７にＮチャ
ンネル高耐圧ＬＤＭＯＳトランジスタＴｒ１（半導体素
子）を形成した（第９工程）ので、図１に示した構造の
半導体装置が容易に製造できる。即ち、埋め込み酸化膜
２を薄くした部分に多結晶シリコン１６を埋め込んでそ
の平坦度を保ちつつ貼合せ法（より詳しくは直接接合
法）を用いて容易に製造できる。
【００２５】尚、上述した製造方法に代わる製造方法と
して以下のようにしてもよい。図３〜図５までは前述し
た工程と同じで、図５のように多結晶シリコン２１によ
り溝４および開口部２０を埋め込んだ状態から平坦化す
るが、この多結晶シリコン２１と酸化膜１９ａ，１９ｂ
を完全に平坦化することは難しい。
して以下のようにしてもよい。図３〜図５までは前述し
た工程と同じで、図５のように多結晶シリコン２１によ
り溝４および開口部２０を埋め込んだ状態から平坦化す
るが、この多結晶シリコン２１と酸化膜１９ａ，１９ｂ
を完全に平坦化することは難しい。
【００２６】そこで、図８に示すように、この多結晶シ
リコン２１を基板主表面側の全面に残るようにして平坦
化し、図９に示すように、別途用意したＰ型シリコン基
板１の研磨面と、平坦化された多結晶シリコン２１表面
を直接接合する。このようにすることにより、鏡面同志
のより好ましい接合とすることができる。
リコン２１を基板主表面側の全面に残るようにして平坦
化し、図９に示すように、別途用意したＰ型シリコン基
板１の研磨面と、平坦化された多結晶シリコン２１表面
を直接接合する。このようにすることにより、鏡面同志
のより好ましい接合とすることができる。
【００２７】尚、これまでの説明においてはＮチャンネ
ル高耐圧ＬＤＭＯＳトランジスタについて述べたが、Ｐ
チャンネル高耐圧ＬＤＭＯＳトランジスタ、或いは１チ
ップ上の異なる島状シリコン領域にそれぞれＮチャンネ
ル高耐圧ＬＤＭＯＳトランジスタおよびＰチャンネル高
耐圧ＬＤＭＯＳトランジスタを用いることもできる。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
ル高耐圧ＬＤＭＯＳトランジスタについて述べたが、Ｐ
チャンネル高耐圧ＬＤＭＯＳトランジスタ、或いは１チ
ップ上の異なる島状シリコン領域にそれぞれＮチャンネ
ル高耐圧ＬＤＭＯＳトランジスタおよびＰチャンネル高
耐圧ＬＤＭＯＳトランジスタを用いることもできる。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００２８】図１０に、ＳＯＩ基板に形成されたＮチャ
ンネル高耐圧ＬＤＭＯＳトランジスタの構造を示す。Ｐ
ウェル領域９の下方における領域２２においては埋め込
みシリコン酸化膜２が無く、多結晶シリコン１６が配置
され他の埋め込みシリコン酸化膜２とは同一の膜厚とな
っている。このように、図１０の領域２２のような電圧
がほとんどかからない領域（耐圧が低くてよい領域）の
埋め込みシリコン酸化膜２の膜厚を部分的に０μｍにし
ている。
ンネル高耐圧ＬＤＭＯＳトランジスタの構造を示す。Ｐ
ウェル領域９の下方における領域２２においては埋め込
みシリコン酸化膜２が無く、多結晶シリコン１６が配置
され他の埋め込みシリコン酸化膜２とは同一の膜厚とな
っている。このように、図１０の領域２２のような電圧
がほとんどかからない領域（耐圧が低くてよい領域）の
埋め込みシリコン酸化膜２の膜厚を部分的に０μｍにし
ている。
【００２９】又、多結晶シリコン１６に不純物を導入し
てＮ型あるいはＰ型層とするとともに、シリコン基板１
とシリコン層３とは導電型を異ならせてＰＮ接合にて絶
縁分離している。つまり、Ｐ型シリコン基板１をグラン
ドレベルとし、Ｎ型シリコン層３をプラス２００ボルト
に印加している。
てＮ型あるいはＰ型層とするとともに、シリコン基板１
とシリコン層３とは導電型を異ならせてＰＮ接合にて絶
縁分離している。つまり、Ｐ型シリコン基板１をグラン
ドレベルとし、Ｎ型シリコン層３をプラス２００ボルト
に印加している。
【００３０】そして、Ｎチャンネル高耐圧ＬＤＭＯＳト
ランジスタＴｒ１の駆動に伴い発生した熱は埋め込みシ
リコン酸化膜２の無い領域２２を通してシリコン基板１
側に伝播していき、ヒートシンク１７から放熱され、Ｌ
ＤＭＯＳトランジスタＴｒ１の温度上昇が抑制される。
又、埋め込みシリコン酸化膜２の無い領域２２はＬＤＭ
ＯＳトランジスタＴｒ１にとっては耐圧が低い部位にあ
たるので、耐圧が確保される。さらに、ＬＤＭＯＳトラ
ンジスタＴｒ１は埋め込みシリコン酸化膜２およびＰＮ
接合部にて囲われているので電気的分離が確保されてい
る。
ランジスタＴｒ１の駆動に伴い発生した熱は埋め込みシ
リコン酸化膜２の無い領域２２を通してシリコン基板１
側に伝播していき、ヒートシンク１７から放熱され、Ｌ
ＤＭＯＳトランジスタＴｒ１の温度上昇が抑制される。
又、埋め込みシリコン酸化膜２の無い領域２２はＬＤＭ
ＯＳトランジスタＴｒ１にとっては耐圧が低い部位にあ
たるので、耐圧が確保される。さらに、ＬＤＭＯＳトラ
ンジスタＴｒ１は埋め込みシリコン酸化膜２およびＰＮ
接合部にて囲われているので電気的分離が確保されてい
る。
【００３１】このように、素子の電気的分離および耐圧
を損なわずに、半導体素子から基板への放熱性を向上さ
せることができる。尚、本実施例において、シリコン基
板１及びシリコン層３の導電型を入れ替えて、Ｎチャン
ネル高耐圧ＬＤＭＯＳトランジスタの代わりにＰチャン
ネル高耐圧ＬＤＭＯＳトランジスタを用いることもでき
る。 （第３の実施の形態）次に、この発明の第３の実施の形
態による半導体装置の製造方法を図面に従って説明す
る。
を損なわずに、半導体素子から基板への放熱性を向上さ
せることができる。尚、本実施例において、シリコン基
板１及びシリコン層３の導電型を入れ替えて、Ｎチャン
ネル高耐圧ＬＤＭＯＳトランジスタの代わりにＰチャン
ネル高耐圧ＬＤＭＯＳトランジスタを用いることもでき
る。 （第３の実施の形態）次に、この発明の第３の実施の形
態による半導体装置の製造方法を図面に従って説明す
る。
【００３２】まず、図１１に示すように、１０Ωｃｍ程
度のＮ型シリコン基板２４を用意する。そして、Ｎ型シ
リコン基板２４の主表面２４ａに厚さ２μｍの熱酸化膜
２５ａを形成する。さらに、この熱酸化膜２５ａを部分
的に取り去り開口部２６を形成し、さらにこの開口部２
６内を含むシリコン酸化膜２４の主表面２４ａ側に厚さ
０．１μｍの薄い酸化膜２５ｂを形成する。さらに、図
１２に示すように、酸化膜２５ａ，２５ｂの上に厚さ５
μｍの多結晶シリコン２７を形成して開口部２６を充填
する。
度のＮ型シリコン基板２４を用意する。そして、Ｎ型シ
リコン基板２４の主表面２４ａに厚さ２μｍの熱酸化膜
２５ａを形成する。さらに、この熱酸化膜２５ａを部分
的に取り去り開口部２６を形成し、さらにこの開口部２
６内を含むシリコン酸化膜２４の主表面２４ａ側に厚さ
０．１μｍの薄い酸化膜２５ｂを形成する。さらに、図
１２に示すように、酸化膜２５ａ，２５ｂの上に厚さ５
μｍの多結晶シリコン２７を形成して開口部２６を充填
する。
【００３３】そして、図１３に示すように、Ｎ型シリコ
ン基板２４の主表面２４ａ側から多結晶シリコン２７
を、酸化膜２５ａ，２５ｂをストッパーにして研削・研
磨する。その結果、Ｎ型シリコン基板２４の主表面にお
ける開口部２６内が平坦される。
ン基板２４の主表面２４ａ側から多結晶シリコン２７
を、酸化膜２５ａ，２５ｂをストッパーにして研削・研
磨する。その結果、Ｎ型シリコン基板２４の主表面にお
ける開口部２６内が平坦される。
【００３４】引き続き、図１４に示すように、一面が研
磨されたＰ型シリコン基板２８を用意し、このＰ型シリ
コン基板２８の研磨面と、平坦化されたＮ型シリコン基
板２４の主表面２４ａ側を直接接合技術を用いて貼り合
わせる。さらに、図１５に示すように、Ｎ型シリコン基
板２４の裏面２４ｂ（研削・研磨面と反対側の面）から
研削・研磨を行い１０μｍ厚のＳＯＩ基板を得る。そし
て、Ｎ型シリコン基板２４に素子分離のための溝２９を
形成する。さらに、溝２９の内壁に熱酸化による酸化膜
３０を形成するとともに、Ｎ型シリコン基板２４の上に
多結晶シリコン３１を堆積して溝２９を埋め込む（溝２
９内を充填する）。再度、研削・研磨により平坦化して
ＳＯＩ基板を得る。その後、半導体素子（図１に示した
Ｎチャンネル高耐圧ＬＤＭＯＳトランジスタＴｒ１）を
形成する。
磨されたＰ型シリコン基板２８を用意し、このＰ型シリ
コン基板２８の研磨面と、平坦化されたＮ型シリコン基
板２４の主表面２４ａ側を直接接合技術を用いて貼り合
わせる。さらに、図１５に示すように、Ｎ型シリコン基
板２４の裏面２４ｂ（研削・研磨面と反対側の面）から
研削・研磨を行い１０μｍ厚のＳＯＩ基板を得る。そし
て、Ｎ型シリコン基板２４に素子分離のための溝２９を
形成する。さらに、溝２９の内壁に熱酸化による酸化膜
３０を形成するとともに、Ｎ型シリコン基板２４の上に
多結晶シリコン３１を堆積して溝２９を埋め込む（溝２
９内を充填する）。再度、研削・研磨により平坦化して
ＳＯＩ基板を得る。その後、半導体素子（図１に示した
Ｎチャンネル高耐圧ＬＤＭＯＳトランジスタＴｒ１）を
形成する。
【００３５】このように、本実施の形態では、シリコン
基板２４の主表面２４ａに第１のシリコン酸化膜２５ａ
を形成し（第１工程）、所定領域のシリコン酸化膜２５
ａを除去して開口部２６を形成し（第２工程）、開口部
２６を含むシリコン基板２４の主表面２４ａ側に、耐圧
を確保する上で必要な膜厚の第２のシリコン酸化膜２５
ｂを形成し（第３工程）、シリコン基板２４の主表面２
４ａ側に多結晶シリコン２２を堆積して開口部２６内を
多結晶シリコン２７で充填し（第４工程）、シリコン基
板２４の主表面２４ａを研削および研磨してシリコン基
板２４の主表面２４ａ側を平坦化し（第５工程）、シリ
コン基板２４の主表面２４ａ側と半導体基板としてのＰ
型シリコン基板２８の研磨面とを直接接合し（第６工
程）、シリコン基板２４の裏面２４ｂから研削および研
磨し（第７工程）、シリコン基板２４にシリコン酸化膜
２５ｂに達する素子分離用の溝２９を形成し（第８工
程）、溝２９の内壁に第３のシリコン酸化膜３０を形成
し（第９工程）、シリコン基板２４上に多結晶シリコン
３１を堆積して溝２９内を多結晶シリコン３１で充填す
るとともに、シリコン基板２４の表面側を研削および研
磨してシリコン基板２４の表面側を平坦化し（第１０工
程）、シリコン酸化膜２５ａ，２５ｂ，３０にて囲まれ
た島状シリコン領域に半導体素子を形成した（第１１工
程）。
基板２４の主表面２４ａに第１のシリコン酸化膜２５ａ
を形成し（第１工程）、所定領域のシリコン酸化膜２５
ａを除去して開口部２６を形成し（第２工程）、開口部
２６を含むシリコン基板２４の主表面２４ａ側に、耐圧
を確保する上で必要な膜厚の第２のシリコン酸化膜２５
ｂを形成し（第３工程）、シリコン基板２４の主表面２
４ａ側に多結晶シリコン２２を堆積して開口部２６内を
多結晶シリコン２７で充填し（第４工程）、シリコン基
板２４の主表面２４ａを研削および研磨してシリコン基
板２４の主表面２４ａ側を平坦化し（第５工程）、シリ
コン基板２４の主表面２４ａ側と半導体基板としてのＰ
型シリコン基板２８の研磨面とを直接接合し（第６工
程）、シリコン基板２４の裏面２４ｂから研削および研
磨し（第７工程）、シリコン基板２４にシリコン酸化膜
２５ｂに達する素子分離用の溝２９を形成し（第８工
程）、溝２９の内壁に第３のシリコン酸化膜３０を形成
し（第９工程）、シリコン基板２４上に多結晶シリコン
３１を堆積して溝２９内を多結晶シリコン３１で充填す
るとともに、シリコン基板２４の表面側を研削および研
磨してシリコン基板２４の表面側を平坦化し（第１０工
程）、シリコン酸化膜２５ａ，２５ｂ，３０にて囲まれ
た島状シリコン領域に半導体素子を形成した（第１１工
程）。
【００３６】その結果、図１に示した半導体装置と同様
の構造を有する半導体装置が容易に製造できる。即ち、
埋め込み酸化膜（図１４の２５ａ，２５ｂ）を薄くした
部分に多結晶シリコン（図１４の２７）を埋め込んでそ
の平坦度を保ちつつ貼合せ法（より詳しくは直接接合
法）を用いて容易に製造できる。
の構造を有する半導体装置が容易に製造できる。即ち、
埋め込み酸化膜（図１４の２５ａ，２５ｂ）を薄くした
部分に多結晶シリコン（図１４の２７）を埋め込んでそ
の平坦度を保ちつつ貼合せ法（より詳しくは直接接合
法）を用いて容易に製造できる。
【００３７】これまでの説明においては半導体素子とし
てＬＤＭＯＳトランジスタを説明したが、島状シリコン
領域に形成する半導体素子は、ＬＤＭＯＳトランジスタ
の他にも、ＬＤＭＯＳ以外のトランジスタやＩＧＢＴや
サイリスタやダイオードや抵抗等であってもよい。
てＬＤＭＯＳトランジスタを説明したが、島状シリコン
領域に形成する半導体素子は、ＬＤＭＯＳトランジスタ
の他にも、ＬＤＭＯＳ以外のトランジスタやＩＧＢＴや
サイリスタやダイオードや抵抗等であってもよい。
【００３８】又、絶縁膜としてシリコン酸化膜の代わり
にシリコン窒化膜等を用いてもよい。さらに、絶縁膜を
薄くした領域あるいは無くした領域に配置する材料とし
て多結晶シリコンの他にも、非晶質シリコンや、タング
ステン等の高融点金属を用いてもよい。つまり、絶縁膜
（シリコン酸化膜等）よりも熱の伝達性に優れ、かつ、
高温においても変形しない材料が使用できる。
にシリコン窒化膜等を用いてもよい。さらに、絶縁膜を
薄くした領域あるいは無くした領域に配置する材料とし
て多結晶シリコンの他にも、非晶質シリコンや、タング
ステン等の高融点金属を用いてもよい。つまり、絶縁膜
（シリコン酸化膜等）よりも熱の伝達性に優れ、かつ、
高温においても変形しない材料が使用できる。
【図１】 第１の実施の形態における半導体装置の断面
図。
図。
【図２】 第１の実施の形態における半導体装置の断面
図。
図。
【図３】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図４】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図５】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図６】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図７】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図８】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図９】 第１の実施の形態における半導体装置の製造
工程を説明するための断面図。
工程を説明するための断面図。
【図１０】 第２の実施の形態における半導体装置の断
面図。
面図。
【図１１】 第３の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１２】 第３の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１３】 第３の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１４】 第３の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１５】 第３の実施の形態における半導体装置の製
造工程を説明するための断面図。
造工程を説明するための断面図。
【図１６】 従来の技術における半導体装置の断面図。
１…半導体基板としてのシリコン基板、２…絶縁膜とし
ての埋め込みシリコン酸化膜、３…Ｎ型シリコン層、４
…溝、７…島状シリコン領域、１５…薄肉領域、１６…
多結晶シリコン、１８…Ｎ型シリコン基板、１８ａ…主
表面、１８ｂ…裏面、１９ａ…第１のシリコン酸化膜と
しての熱酸化膜、１９ｂ…第２のシリコン酸化膜として
のシリコン酸化膜、２０…開口部、２１…多結晶シリコ
ン、２４…シリコン基板、２４ａ…主表面、２４ｂ…裏
面、２５ａ…第１のシリコン酸化膜としての熱酸化膜、
２５ｂ…第２のシリコン酸化膜としての酸化膜、２６…
開口部、２７…多結晶シリコン、２８…半導体基板とし
てのＰ型シリコン基板、２９…溝、３０…第３のシリコ
ン酸化膜、３１…多結晶シリコン、Ｔｒ１…半導体素子
としてのＮチャンネル高耐圧ＬＤＭＯＳトランジスタ。
ての埋め込みシリコン酸化膜、３…Ｎ型シリコン層、４
…溝、７…島状シリコン領域、１５…薄肉領域、１６…
多結晶シリコン、１８…Ｎ型シリコン基板、１８ａ…主
表面、１８ｂ…裏面、１９ａ…第１のシリコン酸化膜と
しての熱酸化膜、１９ｂ…第２のシリコン酸化膜として
のシリコン酸化膜、２０…開口部、２１…多結晶シリコ
ン、２４…シリコン基板、２４ａ…主表面、２４ｂ…裏
面、２５ａ…第１のシリコン酸化膜としての熱酸化膜、
２５ｂ…第２のシリコン酸化膜としての酸化膜、２６…
開口部、２７…多結晶シリコン、２８…半導体基板とし
てのＰ型シリコン基板、２９…溝、３０…第３のシリコ
ン酸化膜、３１…多結晶シリコン、Ｔｒ１…半導体素子
としてのＮチャンネル高耐圧ＬＤＭＯＳトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−45762（ＪＰ，Ａ)
特開 平８−64687（ＪＰ，Ａ)
特開 平２−135755（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/70 - 21/74
H01L 21/76 - 21/765
H01L 21/77
Claims (4)
- 【請求項１】 半導体基板上に絶縁膜により囲まれた島
状シリコン領域が形成されるとともに、当該島状シリコ
ン領域に半導体素子が形成された半導体装置において、 前記絶縁膜での耐圧が低くてよい領域を薄くし、 前記絶縁膜を薄くした領域に多結晶シリコンあるいは非
晶質シリコンを配置し、前記半導体基板と島状シリコン
領域との間の間隔を均一化し たことを特徴とする半導体
装置。 - 【請求項２】 半導体基板上に絶縁膜により囲まれた島
状シリコン領域が形成されるとともに、当該島状シリコ
ン領域に半導体素子が形成された半導体装置において、 耐圧が低くてよい領域を前記絶縁膜の無い領域とすると
ともに、前記半導体基板の導電型と島状シリコン領域の
導電型を異ならせＰＮ接合により絶縁分離し、 前記絶縁膜を無くした領域に多結晶シリコンあるいは非
晶質シリコンを配置し、前記半導体基板と島状シリコン
領域との間の間隔を均一化し たことを特徴とする半導体
装置。 - 【請求項３】 シリコン基板の主表面に素子分離用の溝
を形成する第１工程と、 前記溝の内壁を含む前記シリコン基板の主表面側に第１
のシリコン酸化膜を形成する第２工程と、 前記シリコン基板の主表面における所定領域の前記第１
のシリコン酸化膜を除去して開口部を形成する第３工程
と、 前記開口部を含む前記シリコン基板の主表面側に、耐圧
を確保する上で必要な膜厚の第２のシリコン酸化膜を形
成する第４工程と、 前記シリコン基板の主表面側に多結晶シリコンを堆積し
て前記開口部内および前記溝内を多結晶シリコンで充填
する第５工程と、 前記シリコン基板の主表面側を研削および研磨して前記
シリコン基板の主表面側を平坦化する第６工程と、 前記シリコン基板の主表面側と半導体基板の研磨面とを
直接接合する第７工程 と、 前記シリコン基板の裏面から研削および研磨して前記第
１および第２のシリコン酸化膜にて囲まれた島状シリコ
ン領域を形成する第８工程と前記島状シリコン領域に半
導体素子を形成する第９工程とを備えたことを半導体装
置の製造方法。 - 【請求項４】 シリコン基板の主表面に第１のシリコン
酸化膜を形成する第１工程と、 所定領域の前記第１のシリコン酸化膜を除去して開口部
を形成する第２工程と、 前記開口部を含む前記シリコン基板の主表面側に、耐圧
を確保する上で必要な膜厚の第２のシリコン酸化膜を形
成する第３工程と、 前記シリコン基板の主表面側に多結晶シリコンを堆積し
て前記開口部内を多結晶シリコンで充填する第４工程
と、 前記シリコン基板の主表面側を研削および研磨して前記
シリコン基板の主表面側を平坦化する第５工程と、 前記シリコン基板の主表面側と半導体基板の研磨面とを
直接接合する第６工程と、 前記シリコン基板の裏面から研削および研磨する第７工
程と前記シリコン基板に前記第２のシリコン酸化膜に達
する素子分離用の溝を形成する第８工程と、 前記溝の内壁に第３のシリコン酸化膜を形成する第９工
程と、 前記シリコン基板上に多結晶シリコンを堆積して前記溝
内を多結晶シリコンで充填するとともに、前記シリコン
基板の表面側を研削および研磨して前記シリコン基板の
表面側を平坦化する第１０工程と、 前記第１、第２、第３のシリコン酸化膜にて囲まれた島
状シリコン領域に半導体素子を形成する第１１工程と を
備えたことを半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP25161295A JP3435930B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置及びその製造方法 |
| US08/721,626 US5777365A (en) | 1995-09-28 | 1996-09-26 | Semiconductor device having a silicon-on-insulator structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25161295A JP3435930B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997832A JPH0997832A (ja) | 1997-04-08 |
| JP3435930B2 true JP3435930B2 (ja) | 2003-08-11 |
Family
ID=17225416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25161295A Expired - Fee Related JP3435930B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5777365A (ja) |
| JP (1) | JP3435930B2 (ja) |
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1995
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1996
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