JP3250419B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 325
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 99
- 239000012535 impurity Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 238000000227 grinding Methods 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000005304 joining Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 219
- 230000005684 electric field Effects 0.000 description 56
- 230000015556 catabolic process Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052787 antimony Inorganic materials 0.000 description 6
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Description
【０００１】
【産業上の利用分野】本発明は島状の素子領域に形成さ
れた半導体素子の高耐圧化を図るようにした半導体装置
およびその製造方法に関し、この半導体装置としては、
例えばフラットパネルディスプレイとりわけエレクトロ
ルミネッセンス（ＥＬ）ディスプレイやプラズマディス
プレイ等に用いられる高電圧で複数の出力段を有する駆
動用ＩＣに適用することができる。
れた半導体素子の高耐圧化を図るようにした半導体装置
およびその製造方法に関し、この半導体装置としては、
例えばフラットパネルディスプレイとりわけエレクトロ
ルミネッセンス（ＥＬ）ディスプレイやプラズマディス
プレイ等に用いられる高電圧で複数の出力段を有する駆
動用ＩＣに適用することができる。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタにおいて素子
の耐圧を向上させるものとして、図７に示すように、ゲ
ートとドレイン間に厚い酸化膜２０（ＬＯＣＯＳ酸化
膜）を形成し、ゲート、ドレイン間の電界を緩和するよ
うにしたものがある。このものをＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造、すなわち絶縁分
離型の素子構造にした場合、図８に示すようになる。こ
こで、ＮチャンネルＭＯＳトランジスタのドレイン側に
正極性の高電圧を印加した場合には、図の右側部分に示
すように等電位線が拡がって埋め込み酸化膜２１による
電界緩和効果が現れるが、ソース側に負極性の高電圧を
印加した図の左側の部分に対しては、Ｓｉ基板２２との
電位差との関係でソース近傍のＰＮ接合界面で等電位線
が密になって電界が集中し、必要な耐圧が得られないと
いう問題が生じる。
の耐圧を向上させるものとして、図７に示すように、ゲ
ートとドレイン間に厚い酸化膜２０（ＬＯＣＯＳ酸化
膜）を形成し、ゲート、ドレイン間の電界を緩和するよ
うにしたものがある。このものをＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造、すなわち絶縁分
離型の素子構造にした場合、図８に示すようになる。こ
こで、ＮチャンネルＭＯＳトランジスタのドレイン側に
正極性の高電圧を印加した場合には、図の右側部分に示
すように等電位線が拡がって埋め込み酸化膜２１による
電界緩和効果が現れるが、ソース側に負極性の高電圧を
印加した図の左側の部分に対しては、Ｓｉ基板２２との
電位差との関係でソース近傍のＰＮ接合界面で等電位線
が密になって電界が集中し、必要な耐圧が得られないと
いう問題が生じる。
【０００３】また、この種の電界緩和として、特開平１
−１０３８５１号公報に、ＳＯＩ層の下層に、低濃度
（但し、その上層のＳＯＩ層よりは濃度が高い）の電界
緩和層を設けるようにしたものが開示されている。すな
わち、このものにおいては、素子に印加される逆方向の
高電圧の一部を電界緩和層に分担させることにより、素
子の印加電圧の一部が埋め込み酸化膜に有効に分担さ
れ、高耐圧が達成されるようにしたものである。
−１０３８５１号公報に、ＳＯＩ層の下層に、低濃度
（但し、その上層のＳＯＩ層よりは濃度が高い）の電界
緩和層を設けるようにしたものが開示されている。すな
わち、このものにおいては、素子に印加される逆方向の
高電圧の一部を電界緩和層に分担させることにより、素
子の印加電圧の一部が埋め込み酸化膜に有効に分担さ
れ、高耐圧が達成されるようにしたものである。
【０００４】このものを上記の構成に適用すれば、図９
に示すように、ソース側に負極性の高電圧を印加した場
合であっても、電界緩和層２３での空乏層の拡がりによ
り電界が緩和され、ソース近傍のＰＮ接合界面での電界
集中をなくし、必要な耐圧を得ることができる。
に示すように、ソース側に負極性の高電圧を印加した場
合であっても、電界緩和層２３での空乏層の拡がりによ
り電界が緩和され、ソース近傍のＰＮ接合界面での電界
集中をなくし、必要な耐圧を得ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、その電
界緩和層２３はその上層のＮ- 層とは逆の導電型のもの
とする必要がある。同一の導電型とすれば、図８に示す
ものと同様の構成となり、電界緩和層２３での空乏層の
拡がりがなく、電界緩和効果が生じないからである。従
って、ＮチャンネルＭＯＳトランジスタにあっては、Ｐ
型の電界緩和層を設け、ＰチャンネルＭＯＳトランジス
タにあっては、Ｎ型の電界緩和層を設けなければならな
いという制約が生じる。
界緩和層２３はその上層のＮ- 層とは逆の導電型のもの
とする必要がある。同一の導電型とすれば、図８に示す
ものと同様の構成となり、電界緩和層２３での空乏層の
拡がりがなく、電界緩和効果が生じないからである。従
って、ＮチャンネルＭＯＳトランジスタにあっては、Ｐ
型の電界緩和層を設け、ＰチャンネルＭＯＳトランジス
タにあっては、Ｎ型の電界緩和層を設けなければならな
いという制約が生じる。
【０００６】このような制約により、ＮチャンネルＭＯ
ＳトランジスタとＰチャンネルＭＯＳトランジスタを同
一の半導体基板上に形成する必要がある場合には、それ
らの素子領域毎に異なる電界緩和層を設けなければなら
ないという問題が生じる。本発明は上記問題に鑑みてな
されたもので、絶縁分離型の半導体素子構造に半導体素
子を形成する場合、その半導体素子がＮ型、Ｐ型のいず
れであるかにかかわらず電界緩和層として機能して高耐
圧化を図ることができるようにすることを目的とする。
ＳトランジスタとＰチャンネルＭＯＳトランジスタを同
一の半導体基板上に形成する必要がある場合には、それ
らの素子領域毎に異なる電界緩和層を設けなければなら
ないという問題が生じる。本発明は上記問題に鑑みてな
されたもので、絶縁分離型の半導体素子構造に半導体素
子を形成する場合、その半導体素子がＮ型、Ｐ型のいず
れであるかにかかわらず電界緩和層として機能して高耐
圧化を図ることができるようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、半導体基
板（１）上に絶縁体（２、３）にて囲まれた島状領域を
形成し、この島状領域内に半導体素子を形成するように
した半導体装置において、前記島状領域内に形成された
第１導伝型の第１半導体層（５、１１）と、この第１半
導体層内に形成され、前記第１半導体層とともに前記半
導体素子を構成し、少なくとも前記第１半導体層との界
面にてＰＮ接合を構成する第２導伝型の第２半導体層
（７、８、１４）と、前記第１半導体層と前記絶縁体と
の間に形成され、前記第１導伝型の第１半導体層と前記
第２導伝型の第２半導体層とともに実質的にＰＩＮ構造
を構成するように、不純物濃度が１×１０ 14 ｃｍ -3 以下
の低不純物濃度層となっている第３半導体層（６）とを
備えた半導体装置を特徴としている。
するため、請求項１に記載の発明においては、半導体基
板（１）上に絶縁体（２、３）にて囲まれた島状領域を
形成し、この島状領域内に半導体素子を形成するように
した半導体装置において、前記島状領域内に形成された
第１導伝型の第１半導体層（５、１１）と、この第１半
導体層内に形成され、前記第１半導体層とともに前記半
導体素子を構成し、少なくとも前記第１半導体層との界
面にてＰＮ接合を構成する第２導伝型の第２半導体層
（７、８、１４）と、前記第１半導体層と前記絶縁体と
の間に形成され、前記第１導伝型の第１半導体層と前記
第２導伝型の第２半導体層とともに実質的にＰＩＮ構造
を構成するように、不純物濃度が１×１０ 14 ｃｍ -3 以下
の低不純物濃度層となっている第３半導体層（６）とを
備えた半導体装置を特徴としている。
【０００８】請求項２に記載の発明では、請求項１に記
載の半導体装置において、前記第２半導体層は第２導伝
型のウェルであって、このウェル内に第１導伝型の第４
半導体層（１０）が形成され、この第４半導体層は前記
第１半導体層とともに前記半導体素子としてのＭＯＳト
ランジスタのソース、ドレインを構成することを特徴と
している。請求項３に記載の発明では、請求項１に記載
の半導体装置において、前記第１半導体層と前記第２半
導体層は、前記半導体素子としてのＰＮダイオードを構
成することを特徴としている。
載の半導体装置において、前記第２半導体層は第２導伝
型のウェルであって、このウェル内に第１導伝型の第４
半導体層（１０）が形成され、この第４半導体層は前記
第１半導体層とともに前記半導体素子としてのＭＯＳト
ランジスタのソース、ドレインを構成することを特徴と
している。請求項３に記載の発明では、請求項１に記載
の半導体装置において、前記第１半導体層と前記第２半
導体層は、前記半導体素子としてのＰＮダイオードを構
成することを特徴としている。
【０００９】請求項４に記載の発明では、請求項１乃至
３のいずれか１つに記載の半導体装置において、前記第
１半導体層は、ドリフト層（５）を含み、このドリフト
層の不純物濃度の深さ方向に対する積分値が１．５×１
０12ｃｍ-2以上であることを特徴としている。請求項５
に記載の発明においては、半導体基板上に絶縁体にて囲
まれた第１、第２の島状領域を形成し、この第１、第２
の島状領域内に第１、第２の半導体素子をそれぞれ形成
するようにした半導体装置において、前記第１の島状領
域内に形成された第１導伝型の第１半導体層（５、１
１）と、この第１半導体層内に形成され、前記第１半導
体層とともに前記第１の半導体素子を構成し、少なくと
も前記第１半導体層との界面にてＰＮ接合を構成する第
２導伝型の第２半導体層（７、８）と、前記第２の島状
領域内に形成された第２導伝型の第４半導体層（５１、
１１１）と、この第４半導体層内に形成され、前記第４
半導体層とともに前記第２の半導体素子を構成し、少な
くとも前記第４半導体層との界面にてＰＮ接合を構成す
る第１導伝型の第５半導体層（７１、８１）と、前記第
１半導体層と前記絶縁体との間および前記第４半導体層
と前記絶縁体との間にそれぞれ形成され、前記第１導伝
型の第１半導体層と前記第２導伝型の第２半導体層とと
もに実質的にＰＩＮ構造を構成し、さらに前記第２導伝
型の第４半導体層と前記第１導伝型の第５半導体層とと
もに実質的にＰＩＮ構造を構成するように、不純物濃度
が１×１０ 14 ｃｍ -3 以下の低不純物濃度層となっている
第３半導体層（６）とを備えた半導体装置を特徴として
いる。
３のいずれか１つに記載の半導体装置において、前記第
１半導体層は、ドリフト層（５）を含み、このドリフト
層の不純物濃度の深さ方向に対する積分値が１．５×１
０12ｃｍ-2以上であることを特徴としている。請求項５
に記載の発明においては、半導体基板上に絶縁体にて囲
まれた第１、第２の島状領域を形成し、この第１、第２
の島状領域内に第１、第２の半導体素子をそれぞれ形成
するようにした半導体装置において、前記第１の島状領
域内に形成された第１導伝型の第１半導体層（５、１
１）と、この第１半導体層内に形成され、前記第１半導
体層とともに前記第１の半導体素子を構成し、少なくと
も前記第１半導体層との界面にてＰＮ接合を構成する第
２導伝型の第２半導体層（７、８）と、前記第２の島状
領域内に形成された第２導伝型の第４半導体層（５１、
１１１）と、この第４半導体層内に形成され、前記第４
半導体層とともに前記第２の半導体素子を構成し、少な
くとも前記第４半導体層との界面にてＰＮ接合を構成す
る第１導伝型の第５半導体層（７１、８１）と、前記第
１半導体層と前記絶縁体との間および前記第４半導体層
と前記絶縁体との間にそれぞれ形成され、前記第１導伝
型の第１半導体層と前記第２導伝型の第２半導体層とと
もに実質的にＰＩＮ構造を構成し、さらに前記第２導伝
型の第４半導体層と前記第１導伝型の第５半導体層とと
もに実質的にＰＩＮ構造を構成するように、不純物濃度
が１×１０ 14 ｃｍ -3 以下の低不純物濃度層となっている
第３半導体層（６）とを備えた半導体装置を特徴として
いる。
【００１０】請求項６に記載の発明では、請求項５に記
載の半導体装置において、前記第２半導体層は第２導伝
型のウェルであって、このウェル内に第１導伝型の第６
半導体層（１０）が形成され、この第６半導体層は前記
第１半導体層とともに前記半導体素子としてのＭＯＳト
ランジスタのソース、ドレインを構成し、前記第５半導
体層は第１導伝型のウェルであって、このウェル内に第
２導伝型の第７半導体層（１０１）が形成され、この第
７半導体層は前記第４半導体層とともに前記半導体素子
としてのＭＯＳトランジスタのソース、ドレインを構成
することを特徴としている。
載の半導体装置において、前記第２半導体層は第２導伝
型のウェルであって、このウェル内に第１導伝型の第６
半導体層（１０）が形成され、この第６半導体層は前記
第１半導体層とともに前記半導体素子としてのＭＯＳト
ランジスタのソース、ドレインを構成し、前記第５半導
体層は第１導伝型のウェルであって、このウェル内に第
２導伝型の第７半導体層（１０１）が形成され、この第
７半導体層は前記第４半導体層とともに前記半導体素子
としてのＭＯＳトランジスタのソース、ドレインを構成
することを特徴としている。
【００１１】請求項７に記載の発明では、請求項５又は
６に記載の半導体装置において、前記第１半導体層およ
び前記第４半導体層のそれぞれは、ドリフト層（５、５
１）を含み、このドリフト層の不純物濃度の深さ方向に
対する積分値が１．５×１０12ｃｍ-2以上であることを
特徴としている。
６に記載の半導体装置において、前記第１半導体層およ
び前記第４半導体層のそれぞれは、ドリフト層（５、５
１）を含み、このドリフト層の不純物濃度の深さ方向に
対する積分値が１．５×１０12ｃｍ-2以上であることを
特徴としている。
【００１２】請求項８に記載の発明では、請求項１乃至
７のいずれか１つに記載の半導体装置において、前記第
２半導体層は前記第３半導体層の内部に到達する深さに
形成されていることを特徴としている。
７のいずれか１つに記載の半導体装置において、前記第
２半導体層は前記第３半導体層の内部に到達する深さに
形成されていることを特徴としている。
【００１３】請求項９に記載の発明では、請求項１乃至
８のいずれか１つに記載の半導体装置において、前記第
３半導体層は、多結晶シリコンもしくは非晶質シリコン
により構成されていることを特徴としている。請求項１
０に記載の発明においては、第１半導体基板（１’）と
第２半導体基板（１）をその間に第１絶縁膜（２）を形
成して接合する工程と、前記第１半導体基板を研削、研
磨により所定の厚さにして素子形成の主面とする工程
と、前記第１半導体基板の主面の所定の位置に前記第１
絶縁膜に到る素子分離用の第２絶縁膜（３）を形成し、
前記第１絶縁膜とともに島状の素子領域を形成する工程
と、前記島状の素子領域内に、前記第１の絶縁膜から所
定の距離隔てた位置まで第１導伝型の第１半導体層
（５）を形成する工程と、この第１半導体層内に形成さ
れ、前記第１半導体層とともに半導体素子を構成し、少
なくとも前記第１半導体層との界面にてＰＮ接合を構成
する第２導伝型の第２半導体層（７）を形成する工程と
を備え、前記第１半導体基板は、前記第１半導体層の形
成により前記第１の絶縁膜との間に存在する領域が、前
記第１導伝型の第１半導体層と前記第２導伝型の第２半
導体層とともに実質的にＰＩＮ構造を構成するような１
×１０ 14 ｃｍ -3 以下の低不純物濃度の半導体基板である
ことを特徴としている。
８のいずれか１つに記載の半導体装置において、前記第
３半導体層は、多結晶シリコンもしくは非晶質シリコン
により構成されていることを特徴としている。請求項１
０に記載の発明においては、第１半導体基板（１’）と
第２半導体基板（１）をその間に第１絶縁膜（２）を形
成して接合する工程と、前記第１半導体基板を研削、研
磨により所定の厚さにして素子形成の主面とする工程
と、前記第１半導体基板の主面の所定の位置に前記第１
絶縁膜に到る素子分離用の第２絶縁膜（３）を形成し、
前記第１絶縁膜とともに島状の素子領域を形成する工程
と、前記島状の素子領域内に、前記第１の絶縁膜から所
定の距離隔てた位置まで第１導伝型の第１半導体層
（５）を形成する工程と、この第１半導体層内に形成さ
れ、前記第１半導体層とともに半導体素子を構成し、少
なくとも前記第１半導体層との界面にてＰＮ接合を構成
する第２導伝型の第２半導体層（７）を形成する工程と
を備え、前記第１半導体基板は、前記第１半導体層の形
成により前記第１の絶縁膜との間に存在する領域が、前
記第１導伝型の第１半導体層と前記第２導伝型の第２半
導体層とともに実質的にＰＩＮ構造を構成するような１
×１０ 14 ｃｍ -3 以下の低不純物濃度の半導体基板である
ことを特徴としている。
【００１４】請求項１１に記載の発明においては、低不
純物濃度の第１半導体層を一面に形成した第１導伝型の
第１半導体基板（１’）に、第２半導体基板（１）をそ
の間に第１絶縁膜（２）を形成して接合する工程と、前
記第１半導体基板を研削、研磨により所定の厚さにして
素子形成の主面とする工程と、前記第１半導体基板の主
面の所定の位置に、前記第１絶縁膜に到達する素子分離
用の第２絶縁膜（３）を形成し、前記第１絶縁膜ととも
に島状の素子領域を形成する工程と、前記島状の素子領
域内の前記第１半導体基板内に形成され、この第１半導
体基板とともに半導体素子を構成し、少なくとも前記第
１半導体基板との界面にてＰＮ接合を構成する第２導伝
型の第２半導体層（７）を形成する工程とを備え、前記
第１半導体層は、前記第１導伝型の第１半導体基板と前
記第２導伝型の第２半導体層とともに実質的にＰＩＮ構
造を構成するような１×１０ 14 ｃｍ -3 以下の低不純物濃
度の半導体層であることを特徴としている。
純物濃度の第１半導体層を一面に形成した第１導伝型の
第１半導体基板（１’）に、第２半導体基板（１）をそ
の間に第１絶縁膜（２）を形成して接合する工程と、前
記第１半導体基板を研削、研磨により所定の厚さにして
素子形成の主面とする工程と、前記第１半導体基板の主
面の所定の位置に、前記第１絶縁膜に到達する素子分離
用の第２絶縁膜（３）を形成し、前記第１絶縁膜ととも
に島状の素子領域を形成する工程と、前記島状の素子領
域内の前記第１半導体基板内に形成され、この第１半導
体基板とともに半導体素子を構成し、少なくとも前記第
１半導体基板との界面にてＰＮ接合を構成する第２導伝
型の第２半導体層（７）を形成する工程とを備え、前記
第１半導体層は、前記第１導伝型の第１半導体基板と前
記第２導伝型の第２半導体層とともに実質的にＰＩＮ構
造を構成するような１×１０ 14 ｃｍ -3 以下の低不純物濃
度の半導体層であることを特徴としている。
【００１５】請求項１２に記載の発明では、請求項１１
に記載の半導体装置の製造方法において、前記第１半導
体基板の表面に前記第１半導体層としての低不純物濃度
の多結晶シリコンもしくは非晶質シリコン層を形成する
工程を有することを特徴としている。請求項１３に記載
の発明では、請求項１１に記載の半導体装置の製造方法
において、前記第１半導体基板に低不純物濃度の第３半
導体基板を接合した後、前記第３半導体基板を研削、研
磨により所定の厚さにして前記第１半導体層として形成
する工程を有することを特徴としている。
に記載の半導体装置の製造方法において、前記第１半導
体基板の表面に前記第１半導体層としての低不純物濃度
の多結晶シリコンもしくは非晶質シリコン層を形成する
工程を有することを特徴としている。請求項１３に記載
の発明では、請求項１１に記載の半導体装置の製造方法
において、前記第１半導体基板に低不純物濃度の第３半
導体基板を接合した後、前記第３半導体基板を研削、研
磨により所定の厚さにして前記第１半導体層として形成
する工程を有することを特徴としている。
【００１６】請求項１４に記載の発明では、請求項１１
に記載の半導体装置の製造方法において、第１半導体基
板に低不純物濃度の半導体層をエピタキシャル成長させ
て前記第１半導体層を形成する工程を有することを特徴
としている。請求項１５に記載の発明では、請求項１１
に記載の半導体装置の製造方法において、前記第１半導
体基板の表面に前記第１半導体基板とは逆の導伝型の不
純物を導入することにより前記第１半導体基板表面のキ
ャリアを補償して前記第１半導体層を形成する工程を有
することを特徴としている。
に記載の半導体装置の製造方法において、第１半導体基
板に低不純物濃度の半導体層をエピタキシャル成長させ
て前記第１半導体層を形成する工程を有することを特徴
としている。請求項１５に記載の発明では、請求項１１
に記載の半導体装置の製造方法において、前記第１半導
体基板の表面に前記第１半導体基板とは逆の導伝型の不
純物を導入することにより前記第１半導体基板表面のキ
ャリアを補償して前記第１半導体層を形成する工程を有
することを特徴としている。
【００１７】なお、上記した各手段のカッコ内の符号
は、後述する実施例記載の具体的手段との対応関係を示
すものである。
は、後述する実施例記載の具体的手段との対応関係を示
すものである。
【００１８】
【発明の作用効果】請求項１乃至９に記載の発明によれ
ば、半導体基板上に絶縁体にて囲まれた島状領域が形成
され、この島状領域内に半導体素子が形成される。この
島状領域内に第１導伝型の第１半導体層が形成されると
ともに、この第１半導体層内に第２導伝型の第２半導体
層が形成され、前記半導体素子が構成される。さらに、
前記第１半導体層と前記絶縁体との間に、前記第１導伝
型の第１半導体層と前記第２導伝型の第２半導体層とと
もに実質的にＰＩＮ構造を構成するように、不純物濃度
が１×１０ 14 ｃｍ -3 以下の低不純物濃度層となっている
第３半導体層が形成される。
ば、半導体基板上に絶縁体にて囲まれた島状領域が形成
され、この島状領域内に半導体素子が形成される。この
島状領域内に第１導伝型の第１半導体層が形成されると
ともに、この第１半導体層内に第２導伝型の第２半導体
層が形成され、前記半導体素子が構成される。さらに、
前記第１半導体層と前記絶縁体との間に、前記第１導伝
型の第１半導体層と前記第２導伝型の第２半導体層とと
もに実質的にＰＩＮ構造を構成するように、不純物濃度
が１×１０ 14 ｃｍ -3 以下の低不純物濃度層となっている
第３半導体層が形成される。
【００１９】ここで、半導体素子に高電圧が印加される
と、第１、第２、第３半導体層にて構成される実質的な
ＰＩＮ構造により、Ｉ層に相当する第３半導体層中に空
乏層が生じ、この空乏層中に半導体素子に印加された高
電圧が分配され、半導体素子の高耐圧化を図ることがで
きる。その場合、半導体素子を構成する第１、第２半導
体層との間で実質的にＰＩＮ構造を構成すればよいの
で、半導体素子がＰ型、Ｎ型に係わらず、また半導体素
子に印加される電圧が正極性，負極性いずれの場合であ
っても、第３半導体層を電界緩和層として機能させるこ
とができる。
と、第１、第２、第３半導体層にて構成される実質的な
ＰＩＮ構造により、Ｉ層に相当する第３半導体層中に空
乏層が生じ、この空乏層中に半導体素子に印加された高
電圧が分配され、半導体素子の高耐圧化を図ることがで
きる。その場合、半導体素子を構成する第１、第２半導
体層との間で実質的にＰＩＮ構造を構成すればよいの
で、半導体素子がＰ型、Ｎ型に係わらず、また半導体素
子に印加される電圧が正極性，負極性いずれの場合であ
っても、第３半導体層を電界緩和層として機能させるこ
とができる。
【００２０】また、請求項５、６に記載の発明によれ
ば、第３半導体層を上記Ｉ層に相当する層としているの
で、導伝型の異なる２つの半導体素子を半導体基板上に
形成する場合であっても、それらの導伝型にかかわら
ず、同じ第３半導体層にて電界緩和層として機能させる
ことができる。また、請求項４、７に記載の発明によれ
ば、第１半導体層（および第４半導体層）は、不純物濃
度の深さ方向に対する積分値を１．５×１０12ｃｍ-2以
上としている。この場合、第３半導体層の不純物濃度が
極めて低いため、第２半導体層と第３半導体層間の電圧
で耐圧を十分持たせることができ、従って上記のように
第１半導体層の不純物濃度を高くして大電流を流すこと
ができる。
ば、第３半導体層を上記Ｉ層に相当する層としているの
で、導伝型の異なる２つの半導体素子を半導体基板上に
形成する場合であっても、それらの導伝型にかかわら
ず、同じ第３半導体層にて電界緩和層として機能させる
ことができる。また、請求項４、７に記載の発明によれ
ば、第１半導体層（および第４半導体層）は、不純物濃
度の深さ方向に対する積分値を１．５×１０12ｃｍ-2以
上としている。この場合、第３半導体層の不純物濃度が
極めて低いため、第２半導体層と第３半導体層間の電圧
で耐圧を十分持たせることができ、従って上記のように
第１半導体層の不純物濃度を高くして大電流を流すこと
ができる。
【００２１】また、請求項１０に記載の発明によれば、
上記電界緩和層となるための不純物濃度を有する半導体
基板を用い、基板の貼り合わせ技術を用いて素子分離し
た半導体基板を構成し、その後に第１、第２半導体層等
の半導体素子を構成して上記した半導体装置を得ること
ができる。また、請求項１１乃至１５に記載の発明によ
れば、予め半導体基板表面に電界緩和層となる半導体層
を形成しておき、その後基板の貼り合わせ技術を用いて
素子分離した半導体基板を構成し、その後に半導体素子
を構成して上記した半導体装置を得ることができる。
上記電界緩和層となるための不純物濃度を有する半導体
基板を用い、基板の貼り合わせ技術を用いて素子分離し
た半導体基板を構成し、その後に第１、第２半導体層等
の半導体素子を構成して上記した半導体装置を得ること
ができる。また、請求項１１乃至１５に記載の発明によ
れば、予め半導体基板表面に電界緩和層となる半導体層
を形成しておき、その後基板の貼り合わせ技術を用いて
素子分離した半導体基板を構成し、その後に半導体素子
を構成して上記した半導体装置を得ることができる。
【００２２】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１に、ＳＯＩに形成されたＮチャンネ
ル高耐圧ＬＤＭＯＳ（ＬａｔｅｒａｌＤｏｕｂｌｅ Ｄ
ｉｆｆｕｓｅｄ ＭＯＳ）トランジスタの構造を示す。
する。 （第１実施例）図１に、ＳＯＩに形成されたＮチャンネ
ル高耐圧ＬＤＭＯＳ（ＬａｔｅｒａｌＤｏｕｂｌｅ Ｄ
ｉｆｆｕｓｅｄ ＭＯＳ）トランジスタの構造を示す。
【００２３】この図１において、Ｓｉ基板１上に埋め込
みＳｉ酸化膜２が形成され、その上に島状のＳｉ層（Ｓ
ＯＩ層）４が形成されている。この島状Ｓｉ層４は、Ｓ
ｉ基板１からＳｉ酸化膜２により分離され、さらにＳｉ
酸化膜３により横方向に他の素子領域から分離されて形
成され、半導体素子形成のための島状領域を構成してい
る。
みＳｉ酸化膜２が形成され、その上に島状のＳｉ層（Ｓ
ＯＩ層）４が形成されている。この島状Ｓｉ層４は、Ｓ
ｉ基板１からＳｉ酸化膜２により分離され、さらにＳｉ
酸化膜３により横方向に他の素子領域から分離されて形
成され、半導体素子形成のための島状領域を構成してい
る。
【００２４】そして、この島状Ｓｉ層４のうちＳｉ酸化
膜２に接する領域には、低不純物濃度の電界緩和層６が
形成されている。この電界緩和層６は、Ｂ（ボロン）或
いはＰ（リン）或いはＡｓ（砒素）或いはＳｂ（アンチ
モン）の不純物濃度が１×１０14ｃｍ-3以下〜真性半導
体の極めて不純物濃度が低い半導体層で、厚さが１μｍ
以上のものである。また、Ｓｉ酸化膜２及び３は厚さ
０．５μｍ以上のものである。
膜２に接する領域には、低不純物濃度の電界緩和層６が
形成されている。この電界緩和層６は、Ｂ（ボロン）或
いはＰ（リン）或いはＡｓ（砒素）或いはＳｂ（アンチ
モン）の不純物濃度が１×１０14ｃｍ-3以下〜真性半導
体の極めて不純物濃度が低い半導体層で、厚さが１μｍ
以上のものである。また、Ｓｉ酸化膜２及び３は厚さ
０．５μｍ以上のものである。
【００２５】島状Ｓｉ層４の上部のＮ- 層５は高耐圧ト
ランジスタのドリフト層である。このドリフト層５は、
高抵抗層であるため、低不純物濃度層であるが、上記電
界緩和層６よりは不純物濃度が高く設定してある。Ｐ-
層７はＳｉ層４の表面から電界緩和層６に到達するＰウ
ェル、同じくＰ- 層８はゲート９に対して自己整合的な
位置に存在するチャンネルＰウェルである。Ｐ- 層８内
のＮ+ 層１０はＭＯＳトランジスタのソースである。Ｎ
- 層５内のＮ+ 層１１はドリフト層５とともにＭＯＳト
ランジスタのドレインを構成する。Ｐ- 層８内のＰ+ 層
１２はＰウェルの電位を取るための拡散層である。ま
た、Ｐウェルとドレイン１１間には電界緩和のためのＬ
ＯＣＯＳ酸化膜１３が形成されている。なお、高耐圧Ｌ
ＤＭＯＳトランジスタのソース１０とＳｉ基板１とは同
電位に構成されている。
ランジスタのドリフト層である。このドリフト層５は、
高抵抗層であるため、低不純物濃度層であるが、上記電
界緩和層６よりは不純物濃度が高く設定してある。Ｐ-
層７はＳｉ層４の表面から電界緩和層６に到達するＰウ
ェル、同じくＰ- 層８はゲート９に対して自己整合的な
位置に存在するチャンネルＰウェルである。Ｐ- 層８内
のＮ+ 層１０はＭＯＳトランジスタのソースである。Ｎ
- 層５内のＮ+ 層１１はドリフト層５とともにＭＯＳト
ランジスタのドレインを構成する。Ｐ- 層８内のＰ+ 層
１２はＰウェルの電位を取るための拡散層である。ま
た、Ｐウェルとドレイン１１間には電界緩和のためのＬ
ＯＣＯＳ酸化膜１３が形成されている。なお、高耐圧Ｌ
ＤＭＯＳトランジスタのソース１０とＳｉ基板１とは同
電位に構成されている。
【００２６】なお、ＮＨＳ、ＮＨＧ、ＮＨＤの、ＮはＮ
チャンネル型（後述するＰはＰチャンネル型）を示し、
Ｈは正極性の電圧が印加される場合（後述するＬは負極
性の電圧が印加される場合）を示し、Ｓ，Ｇ，Ｄはソー
ス、ゲート、ドレインを示している。上記構成におい
て、電界緩和層６は極めて不純物濃度が低い半導体層で
あるため、Ｐウェル７、８（Ｐ型層）と電界緩和層６お
よびドレイン領域５、１１（Ｎ型層）により、それらが
実質的にＰＩＮ構造を構成している。従って、ソース１
０ードレイン１１間に高電圧が印加された場合、電界緩
和層６中に空乏層が生じ、この空乏層中にソース１０ー
ドレイン１１間の印加された横方向の高電圧が分配され
るようになる。
チャンネル型（後述するＰはＰチャンネル型）を示し、
Ｈは正極性の電圧が印加される場合（後述するＬは負極
性の電圧が印加される場合）を示し、Ｓ，Ｇ，Ｄはソー
ス、ゲート、ドレインを示している。上記構成におい
て、電界緩和層６は極めて不純物濃度が低い半導体層で
あるため、Ｐウェル７、８（Ｐ型層）と電界緩和層６お
よびドレイン領域５、１１（Ｎ型層）により、それらが
実質的にＰＩＮ構造を構成している。従って、ソース１
０ードレイン１１間に高電圧が印加された場合、電界緩
和層６中に空乏層が生じ、この空乏層中にソース１０ー
ドレイン１１間の印加された横方向の高電圧が分配され
るようになる。
【００２７】一方、ドレイン１１ーＳｉ基板１間に印加
された縦方向の高電圧は空乏化した電界緩和層６とＳｉ
酸化膜２で分担して支えられる結果、薄い電界緩和層６
にかかる電圧が著しく低減されるようになる。従って、
島状Ｓｉ層４の底部のＳｉ酸化膜２界面に低不純物濃度
の電界緩和層６を設けることにより、素子の高耐圧化が
図られる。なお、高耐圧トランジスタのドリフト層５は
比較的高濃度であるから、トランジスタがオンしたとき
のオン抵抗を低抵抗に維持したまま耐圧の向上を図るこ
とができる。
された縦方向の高電圧は空乏化した電界緩和層６とＳｉ
酸化膜２で分担して支えられる結果、薄い電界緩和層６
にかかる電圧が著しく低減されるようになる。従って、
島状Ｓｉ層４の底部のＳｉ酸化膜２界面に低不純物濃度
の電界緩和層６を設けることにより、素子の高耐圧化が
図られる。なお、高耐圧トランジスタのドリフト層５は
比較的高濃度であるから、トランジスタがオンしたとき
のオン抵抗を低抵抗に維持したまま耐圧の向上を図るこ
とができる。
【００２８】また、図１に示す構成に対し、ソース１０
をマイナス電源に接続した負極性の場合にも上記の場合
と同様、電界緩和層６により高耐圧化を図ることができ
る。また、図１のＰとＮを入れ換えたＰチャンネル高耐
圧ＬＤＭＯＳトランジスタについても同様に適用でき
る。なお、Ｓｉ酸化膜２下のＳｉ基板１の電位がアース
のとき、Ｎチャンネルトランジスタのソースがマイナス
電源につながれた負極性の場合とＰチャンネルトランジ
スタのソースがプラス電源につながれた正極性の場合に
上記電界緩和は特に有効である。
をマイナス電源に接続した負極性の場合にも上記の場合
と同様、電界緩和層６により高耐圧化を図ることができ
る。また、図１のＰとＮを入れ換えたＰチャンネル高耐
圧ＬＤＭＯＳトランジスタについても同様に適用でき
る。なお、Ｓｉ酸化膜２下のＳｉ基板１の電位がアース
のとき、Ｎチャンネルトランジスタのソースがマイナス
電源につながれた負極性の場合とＰチャンネルトランジ
スタのソースがプラス電源につながれた正極性の場合に
上記電界緩和は特に有効である。
【００２９】このように、電界緩和層６を設けることに
より、そのＭＯＳトランジタがＮ型、Ｐ型のいずれであ
っても、また正極性、負極性の電圧が印加される場合で
あっても、電界緩和層として機能して高耐圧化を図るこ
とができる。なお、電界緩和層６は、低不純物濃度の半
導体層とする必要があるが、その不純物濃度が１×１０
14ｃｍ-3以下の場合、１２５Ｖ以上の耐圧が図れること
が実験等により確認されている。すなわち、不純物濃度
が１×１０14ｃｍ-3以下であれば、電界緩和層６内で空
乏層が十分拡がり、Ｐ型、Ｎ型のＭＯＳトランジスタの
いずれであっても必要な耐圧を十分得ることができる。
より、そのＭＯＳトランジタがＮ型、Ｐ型のいずれであ
っても、また正極性、負極性の電圧が印加される場合で
あっても、電界緩和層として機能して高耐圧化を図るこ
とができる。なお、電界緩和層６は、低不純物濃度の半
導体層とする必要があるが、その不純物濃度が１×１０
14ｃｍ-3以下の場合、１２５Ｖ以上の耐圧が図れること
が実験等により確認されている。すなわち、不純物濃度
が１×１０14ｃｍ-3以下であれば、電界緩和層６内で空
乏層が十分拡がり、Ｐ型、Ｎ型のＭＯＳトランジスタの
いずれであっても必要な耐圧を十分得ることができる。
【００３０】なお、電界緩和層６を真性半導体層とすれ
ば、上記の構成をＰＩＮ構造とすることができるが、不
純物濃度が１×１０14ｃｍ-3以下であれば、フェルミ準
位は禁制帯のほぼ中央付近にあるので、実質的に真性半
導体の場合と同様なＰＩＮ構造とすることができる。次
に、図１に示す半導体装置の製造方法について図２を用
いて説明する。
ば、上記の構成をＰＩＮ構造とすることができるが、不
純物濃度が１×１０14ｃｍ-3以下であれば、フェルミ準
位は禁制帯のほぼ中央付近にあるので、実質的に真性半
導体の場合と同様なＰＩＮ構造とすることができる。次
に、図１に示す半導体装置の製造方法について図２を用
いて説明する。
【００３１】まず、高抵抗ＦＺ基板、もしくはＢ（ボロ
ン）或いはＰ（リン）或いはＳｂ（アンチモン）或いは
Ａｓ（砒素）の不純物濃度が１×１０14ｃｍ-3〜真性半
導体の極めて低濃度なＣＺ基板で、その表面が（１０
０）面を有するＳｉ半導体基板１’の鏡面に熱酸化によ
りＳｉ酸化膜２を０．５μｍ以上の厚さで形成する（図
２（ａ））。
ン）或いはＰ（リン）或いはＳｂ（アンチモン）或いは
Ａｓ（砒素）の不純物濃度が１×１０14ｃｍ-3〜真性半
導体の極めて低濃度なＣＺ基板で、その表面が（１０
０）面を有するＳｉ半導体基板１’の鏡面に熱酸化によ
りＳｉ酸化膜２を０．５μｍ以上の厚さで形成する（図
２（ａ））。
【００３２】次にＰ型或いはＮ型でその表面が（１０
０）面を有するＳｉ半導体基板１の鏡面側と、前記Ｓｉ
半導体基板１’の主面側を、クリーンな状態で公知の直
接接着法により貼り合わせ、熱処理により一体化する。
このとき前記Ｓｉ半導体基板１の鏡面側にも例えば熱酸
化法等によりＳｉ酸化膜を形成しておくこともできる。
すなわち、前記Ｓｉ酸化膜２は、Ｓｉ半導体基板１もし
くは１’の少なくとも一方もしくは両方に形成される。
０）面を有するＳｉ半導体基板１の鏡面側と、前記Ｓｉ
半導体基板１’の主面側を、クリーンな状態で公知の直
接接着法により貼り合わせ、熱処理により一体化する。
このとき前記Ｓｉ半導体基板１の鏡面側にも例えば熱酸
化法等によりＳｉ酸化膜を形成しておくこともできる。
すなわち、前記Ｓｉ酸化膜２は、Ｓｉ半導体基板１もし
くは１’の少なくとも一方もしくは両方に形成される。
【００３３】この一体化された基板のＳｉ半導体基板１
の主面と反対側の面より研削、研磨を行い、Ｓｉ半導体
１の厚さを、例えば１０μｍにして図２（ｂ）に示す構
成を得る。続いて、前記Ｓｉ半導体基板１の表面にＳｉ
酸化膜を形成し、フォトリソグラフィー、ドライエッチ
ングにより溝を形成する。溝の側壁に例えば熱酸化法等
により厚さ０．５μｍ以上のＳｉ酸化膜３を形成した
後、多結晶Ｓｉ３１を溝に埋め込み研削、研磨により、
もしくはエッチバック法等により表面の平坦化を行う
（図２（ｃ））。
の主面と反対側の面より研削、研磨を行い、Ｓｉ半導体
１の厚さを、例えば１０μｍにして図２（ｂ）に示す構
成を得る。続いて、前記Ｓｉ半導体基板１の表面にＳｉ
酸化膜を形成し、フォトリソグラフィー、ドライエッチ
ングにより溝を形成する。溝の側壁に例えば熱酸化法等
により厚さ０．５μｍ以上のＳｉ酸化膜３を形成した
後、多結晶Ｓｉ３１を溝に埋め込み研削、研磨により、
もしくはエッチバック法等により表面の平坦化を行う
（図２（ｃ））。
【００３４】その後、マスクを施して、素子領域部に、
ＰウェルとなるＰ- 層７およびドリフト層５をイオン注
入、熱拡散を用いて形成する（図２（ｄ））。そして、
公知の方法を用いてＬＯＣＯＳ酸化膜１３、ゲート９、
チャンネルＰウェル８、Ｎ+ ソース／ドレイン１０、１
１、Ｐ+ 層１２および電極、配線、表面保護膜等を形成
し、図１に示すＮチャンネル高耐圧ＬＤＭＯＳトランジ
スタを構成する。
ＰウェルとなるＰ- 層７およびドリフト層５をイオン注
入、熱拡散を用いて形成する（図２（ｄ））。そして、
公知の方法を用いてＬＯＣＯＳ酸化膜１３、ゲート９、
チャンネルＰウェル８、Ｎ+ ソース／ドレイン１０、１
１、Ｐ+ 層１２および電極、配線、表面保護膜等を形成
し、図１に示すＮチャンネル高耐圧ＬＤＭＯＳトランジ
スタを構成する。
【００３５】なお、上記の製造方法では、工程（ａ）に
おいて電界緩和層６となる低濃度半導体基板を用い、そ
の後図２（ｄ）においてドリフト層５を形成するように
したものを示したが、工程（ａ）の段階で、ドリフト層
５および電界緩和層６を形成した基板を用いるようにし
てもよい。以下この変形例について説明する。第１の変
形例としては、まず、前記ドリフト層５の濃度に相当す
るＮ- Ｓｉ半導体基板を用意し、そのＳｉ半導体基板の
鏡面にＢ（ボロン）或いはＰ（リン）或いはＳｂ（アン
チモン）或いはＡｓ（砒素）の不純物濃度が１×１０14
ｃｍ-3〜真性半導体の極めて低濃度である多結晶Ｓｉを
例えば５μｍ堆積することによって、上記Ｓｉ半導体基
板１’の代わりにする。なお、その多結晶Ｓｉの代わり
に同様の不純物濃度の非晶質Ｓｉを例えば５μｍ堆積す
るようにしてもよい。
おいて電界緩和層６となる低濃度半導体基板を用い、そ
の後図２（ｄ）においてドリフト層５を形成するように
したものを示したが、工程（ａ）の段階で、ドリフト層
５および電界緩和層６を形成した基板を用いるようにし
てもよい。以下この変形例について説明する。第１の変
形例としては、まず、前記ドリフト層５の濃度に相当す
るＮ- Ｓｉ半導体基板を用意し、そのＳｉ半導体基板の
鏡面にＢ（ボロン）或いはＰ（リン）或いはＳｂ（アン
チモン）或いはＡｓ（砒素）の不純物濃度が１×１０14
ｃｍ-3〜真性半導体の極めて低濃度である多結晶Ｓｉを
例えば５μｍ堆積することによって、上記Ｓｉ半導体基
板１’の代わりにする。なお、その多結晶Ｓｉの代わり
に同様の不純物濃度の非晶質Ｓｉを例えば５μｍ堆積す
るようにしてもよい。
【００３６】第２の変形例としては、前記ドリフト層５
の濃度に相当するＮ- Ｓｉ半導体基板を用意し、さらに
Ｂ（ボロン）或いはＰ（リン）或いはＳｂ（アンチモ
ン）或いはＡｓ（砒素）の不純物濃度が１×１０14ｃｍ
-3〜真性半導体の極めて低濃度である他のＳｉ半導体基
板を用意し、それぞれの半導体基板の鏡面同士を直接接
合する。熱処理により一体化した後、前記他のＳｉ半導
体基板の主面と反対側から研削、研磨し、例えば５μｍ
の厚さにすることによって、上記Ｓｉ半導体基板１’の
代わりにする。
の濃度に相当するＮ- Ｓｉ半導体基板を用意し、さらに
Ｂ（ボロン）或いはＰ（リン）或いはＳｂ（アンチモ
ン）或いはＡｓ（砒素）の不純物濃度が１×１０14ｃｍ
-3〜真性半導体の極めて低濃度である他のＳｉ半導体基
板を用意し、それぞれの半導体基板の鏡面同士を直接接
合する。熱処理により一体化した後、前記他のＳｉ半導
体基板の主面と反対側から研削、研磨し、例えば５μｍ
の厚さにすることによって、上記Ｓｉ半導体基板１’の
代わりにする。
【００３７】第３の変形例としては、前記ドリフト層５
の濃度に相当するＮ- Ｓｉ半導体基板を用意し、そのＳ
ｉ半導体基板の鏡面にＢ（ボロン）或いはＰ（リン）或
いはＳｂ（アンチモン）或いはＡｓ（砒素）の不純物濃
度が１×１０14ｃｍ-3〜真性半導体の極めて低濃度であ
るエピタキシャルＳｉ単結晶を例えば５μｍ堆積するこ
とによって、上記Ｓｉ半導体基板１’の代わりにする。
の濃度に相当するＮ- Ｓｉ半導体基板を用意し、そのＳ
ｉ半導体基板の鏡面にＢ（ボロン）或いはＰ（リン）或
いはＳｂ（アンチモン）或いはＡｓ（砒素）の不純物濃
度が１×１０14ｃｍ-3〜真性半導体の極めて低濃度であ
るエピタキシャルＳｉ単結晶を例えば５μｍ堆積するこ
とによって、上記Ｓｉ半導体基板１’の代わりにする。
【００３８】第４の変形例としては、前記ドリフト層５
の濃度に相当するＮ- Ｓｉ半導体基板を用意し、そのＳ
ｉ半導体基板の鏡面にＢ（ボロン）等の導伝型が反対の
不純物を例えばイオン注入法あるいは気相拡散法等によ
り添加して、表面層のキャリアを補償（コンペンセイ
ト）し、１×１０14ｃｍ-3以下として、上記Ｓｉ半導体
基板１’の代わりにする。
の濃度に相当するＮ- Ｓｉ半導体基板を用意し、そのＳ
ｉ半導体基板の鏡面にＢ（ボロン）等の導伝型が反対の
不純物を例えばイオン注入法あるいは気相拡散法等によ
り添加して、表面層のキャリアを補償（コンペンセイ
ト）し、１×１０14ｃｍ-3以下として、上記Ｓｉ半導体
基板１’の代わりにする。
【００３９】なお、上記した種々の製造方法において、
ＰとＮとを入れ換えてＰチャンネル高耐圧ＬＤＭＯＳト
ランジスタを構成するようにしてもよい。その場合、上
記変形例における、ドリフト層５の濃度に相当するＮ-
Ｓｉ半導体基板を、Ｐ- Ｓｉ半導体基板とする。 （第２実施例）図３に、Ｎチャンネル高耐圧ＬＤＭＯＳ
トランジスタＡと、同じくＰチャンネル高耐圧ＬＤＭＯ
ＳトランジスタＢを同一チップ内に形成した構造を示
す。
ＰとＮとを入れ換えてＰチャンネル高耐圧ＬＤＭＯＳト
ランジスタを構成するようにしてもよい。その場合、上
記変形例における、ドリフト層５の濃度に相当するＮ-
Ｓｉ半導体基板を、Ｐ- Ｓｉ半導体基板とする。 （第２実施例）図３に、Ｎチャンネル高耐圧ＬＤＭＯＳ
トランジスタＡと、同じくＰチャンネル高耐圧ＬＤＭＯ
ＳトランジスタＢを同一チップ内に形成した構造を示
す。
【００４０】この構造において、Ｎチャンネルトランジ
スタＡのソース１０とＳｉ基板１とはアースで同電位で
あるが、ＰチャンネルトランジスタＢのソース１０１に
は電源電圧が印加されており、Ｓｉ基板１とは異なる電
位である。このような場合には、電界緩和層６は、Ｐチ
ャンネルトランジスタＢの高耐圧化に、より有効に機能
する。
スタＡのソース１０とＳｉ基板１とはアースで同電位で
あるが、ＰチャンネルトランジスタＢのソース１０１に
は電源電圧が印加されており、Ｓｉ基板１とは異なる電
位である。このような場合には、電界緩和層６は、Ｐチ
ャンネルトランジスタＢの高耐圧化に、より有効に機能
する。
【００４１】逆に、ＰチャンネルトランジスタＢのソー
ス１０１とＳｉ基板１がアースで同電位で、Ｎチャンネ
ルトランジスタＡのソース１０にマイナスの電源電圧が
印加されている場合にも適用できる。この場合には、電
界緩和層６は、Ｎチャンネルトランジスタの高耐圧化
に、より有効に機能する。 （第３実施例）図４に、２つのＮチャンネル高耐圧ＬＤ
ＭＯＳトランジスタＣ、Ｄを同一チップ内の異なる素子
領域に形成した構造を示す。
ス１０１とＳｉ基板１がアースで同電位で、Ｎチャンネ
ルトランジスタＡのソース１０にマイナスの電源電圧が
印加されている場合にも適用できる。この場合には、電
界緩和層６は、Ｎチャンネルトランジスタの高耐圧化
に、より有効に機能する。 （第３実施例）図４に、２つのＮチャンネル高耐圧ＬＤ
ＭＯＳトランジスタＣ、Ｄを同一チップ内の異なる素子
領域に形成した構造を示す。
【００４２】この構造において、Ｎチャンネルトランジ
スタＤのソース１０とＳｉ基板１とはアースで同電位で
あるが、ＮチャンネルトランジスタＣのソース１０には
マイナス電源電圧が印加されており、Ｓｉ基板１とは異
なる電位である。このような場合には、電界緩和層６
は、ＮチャンネルトランジスタＣの高耐圧化に、より有
効に機能する。
スタＤのソース１０とＳｉ基板１とはアースで同電位で
あるが、ＮチャンネルトランジスタＣのソース１０には
マイナス電源電圧が印加されており、Ｓｉ基板１とは異
なる電位である。このような場合には、電界緩和層６
は、ＮチャンネルトランジスタＣの高耐圧化に、より有
効に機能する。
【００４３】同様に、２つのＰチャンネル高耐圧ＬＤＭ
ＯＳトランジスタを同一チップ内の異なる素子領域に形
成した場合にも同様に適用できる。この場合には、ソー
スがプラスの電源電圧に接続された方の高耐圧ＬＤＭＯ
Ｓトランジスタに対して、電界緩和層６は、その高耐圧
化に、より有効に機能する。 （第４実施例）図５に、Ｎチャンネル高耐圧ＬＤＭＯＳ
トランジスタＥと、Ｐチャンネル高耐圧ＬＤＭＯＳトラ
ンジスタＦ、さらにＮチャンネル高耐圧ＬＤＭＯＳトラ
ンジスタＧとＰチャンネル高耐圧ＬＤＭＯＳトランジス
タＨを同一チップ内に形成したときの構造を示す。
ＯＳトランジスタを同一チップ内の異なる素子領域に形
成した場合にも同様に適用できる。この場合には、ソー
スがプラスの電源電圧に接続された方の高耐圧ＬＤＭＯ
Ｓトランジスタに対して、電界緩和層６は、その高耐圧
化に、より有効に機能する。 （第４実施例）図５に、Ｎチャンネル高耐圧ＬＤＭＯＳ
トランジスタＥと、Ｐチャンネル高耐圧ＬＤＭＯＳトラ
ンジスタＦ、さらにＮチャンネル高耐圧ＬＤＭＯＳトラ
ンジスタＧとＰチャンネル高耐圧ＬＤＭＯＳトランジス
タＨを同一チップ内に形成したときの構造を示す。
【００４４】この構造において、Ｎチャンネルトランジ
スタＧのソース１０とＰチャンネルトランジスタＦのソ
ース１０１とＳｉ基板１とはアースで同電位であるが、
ＮチャンネルトランジスタＥのソース１０にはマイナス
電源電圧が印加され、ＰチャンネルトランジスタＨのソ
ース１０１にはプラス電源電圧が印加されており、それ
ぞれＳｉ基板１とは異なる電位である。このような場合
には、電界緩和層６は、ＮチャンネルトランジスタＥと
ＰチャンネルトランジスタＨの両方の高耐圧化に、より
有効に機能する。
スタＧのソース１０とＰチャンネルトランジスタＦのソ
ース１０１とＳｉ基板１とはアースで同電位であるが、
ＮチャンネルトランジスタＥのソース１０にはマイナス
電源電圧が印加され、ＰチャンネルトランジスタＨのソ
ース１０１にはプラス電源電圧が印加されており、それ
ぞれＳｉ基板１とは異なる電位である。このような場合
には、電界緩和層６は、ＮチャンネルトランジスタＥと
ＰチャンネルトランジスタＨの両方の高耐圧化に、より
有効に機能する。
【００４５】（第５実施例）図６に、ＳＯＩに形成され
た高耐圧ＰＮダイオードの構造を示す。図１に示す実施
例と同様、島状のＳｉ層４が形成され、この島状Ｓｉ層
４のうちＳｉ酸化膜２に接する領域には、第１実施例と
同様、電界緩和層６が形成されている。ここで、島状Ｓ
ｉ層４の上部のＮ- 層５は高耐圧ダイオードのＮ層であ
り、Ｐ- 層１４は島状Ｓｉ層４の表面から電界緩和層６
に向けて形成されたダイオードのＰ層である。このＰ-
層１４は図に示すように電界緩和層６に必ずしも到達し
なくても良い。なぜなら、逆電圧の印加時にＰ- 層１４
からＮ- 層５に向けて空乏層が拡がり、その空乏層が電
界緩和層６内に到達するとともにその中で拡がり、電界
緩和の機能を発揮するからである。なお、当然のことな
がら、Ｐ- 層１４は電界緩和層６に到達していても良
い。
た高耐圧ＰＮダイオードの構造を示す。図１に示す実施
例と同様、島状のＳｉ層４が形成され、この島状Ｓｉ層
４のうちＳｉ酸化膜２に接する領域には、第１実施例と
同様、電界緩和層６が形成されている。ここで、島状Ｓ
ｉ層４の上部のＮ- 層５は高耐圧ダイオードのＮ層であ
り、Ｐ- 層１４は島状Ｓｉ層４の表面から電界緩和層６
に向けて形成されたダイオードのＰ層である。このＰ-
層１４は図に示すように電界緩和層６に必ずしも到達し
なくても良い。なぜなら、逆電圧の印加時にＰ- 層１４
からＮ- 層５に向けて空乏層が拡がり、その空乏層が電
界緩和層６内に到達するとともにその中で拡がり、電界
緩和の機能を発揮するからである。なお、当然のことな
がら、Ｐ- 層１４は電界緩和層６に到達していても良
い。
【００４６】なお、上述した種々の実施例において、電
界緩和層６は、多結晶シリコンもしくは非晶質シリコン
により構成することができる。また、この種の表面電界
緩和型ＬＤＭＯＳとして、特公昭５９ー２４５５０号公
報に示すものがある。このものは、表面電界緩和のため
にＮ型ドリフト層の下にＰ型層を設け、Ｎ型ドリフト層
を完全空乏化して表面の電界緩和を行うようにしたもの
である。そして、Ｎ型ドリフト層とその下のＰ型層の間
のＰＮ接合により耐圧を支えているためＮ型ドリフト層
を完全空乏化する必要があり、従ってＮ型ドリフト層に
おける不純物濃度の深さ方向に対する積分値は、１．５
×１０12ｃｍ-2より小さくしなければならないという制
限を有しいる。この制限のため、大電流を流すことがで
きないという問題がある。
界緩和層６は、多結晶シリコンもしくは非晶質シリコン
により構成することができる。また、この種の表面電界
緩和型ＬＤＭＯＳとして、特公昭５９ー２４５５０号公
報に示すものがある。このものは、表面電界緩和のため
にＮ型ドリフト層の下にＰ型層を設け、Ｎ型ドリフト層
を完全空乏化して表面の電界緩和を行うようにしたもの
である。そして、Ｎ型ドリフト層とその下のＰ型層の間
のＰＮ接合により耐圧を支えているためＮ型ドリフト層
を完全空乏化する必要があり、従ってＮ型ドリフト層に
おける不純物濃度の深さ方向に対する積分値は、１．５
×１０12ｃｍ-2より小さくしなければならないという制
限を有しいる。この制限のため、大電流を流すことがで
きないという問題がある。
【００４７】これに対して、上述した実施例において
は、Ｎ型ドリフト層５の下の電界緩和層６は極めて不純
物濃度が低い半導体層となっているため、Ｐウェル７と
電界緩和層６との間の電圧で耐圧を支えることになる。
従って、Ｎ型ドリフト層５の不純物濃度の深さ方向に対
する積分値を１．５×１０12ｃｍ-2以上にしても十分な
耐圧を得ることができる。このように不純物濃度を高く
し低抵抗化を図ることができるため、上記先行技術のも
のよりも大電流を流すことができる。
は、Ｎ型ドリフト層５の下の電界緩和層６は極めて不純
物濃度が低い半導体層となっているため、Ｐウェル７と
電界緩和層６との間の電圧で耐圧を支えることになる。
従って、Ｎ型ドリフト層５の不純物濃度の深さ方向に対
する積分値を１．５×１０12ｃｍ-2以上にしても十分な
耐圧を得ることができる。このように不純物濃度を高く
し低抵抗化を図ることができるため、上記先行技術のも
のよりも大電流を流すことができる。
【００４８】なお、Ｎ型ドリフト層５の不純物濃度の深
さ方向に対する積分値は、数１により表される。
さ方向に対する積分値は、数１により表される。
【００４９】
【数１】
【００５０】ここで、Ｎは不純物濃度、ｘj は、Ｎ型ド
リフト層５の表面から電界緩和層６との境界までの距
離、すなわちＮ型ドリフト層５の深さである。
リフト層５の表面から電界緩和層６との境界までの距
離、すなわちＮ型ドリフト層５の深さである。
【図１】本発明の第１実施例を示す構成図である。
【図２】図１に示す半導体装置を製造する方法を示す工
程図である。
程図である。
【図３】本発明の第２実施例を示す構成図である。
【図４】本発明の第３実施例を示す構成図である。
【図５】本発明の第４実施例を示す構成図である。
【図６】本発明の第５実施例を示す構成図である。
【図７】従来の構成を示す構成図である。
【図８】電界緩和層をいれないＳＯＩ構造のＭＯＳトラ
ンジスタの問題点を説明するための説明図である。
ンジスタの問題点を説明するための説明図である。
【図９】図８に示す構成に、単に電界緩和層をいれた場
合の問題点を説明するための説明図である。
合の問題点を説明するための説明図である。
１…Ｓｉ基板、２、３…絶縁体としてのＳｉ酸化膜、４
…Ｓｉ層、５…ドリフト層、６…電界緩和層、７、８…
Ｐウェル、９…ゲート、１０…ソース、１１…ドレイ
ン。
…Ｓｉ層、５…ドリフト層、６…電界緩和層、７、８…
Ｐウェル、９…ゲート、１０…ソース、１１…ドレイ
ン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６１６Ｓ ６５２ 29/786 (56)参考文献 特開 平１−103851（ＪＰ，Ａ) 特開 平２−177454（ＪＰ，Ａ) 特開 平11−74492（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/762 H01L 21/8238 H01L 27/088 H01L 27/092 H01L 29/78 H01L 29/786
Claims (15)
- 【請求項１】 半導体基板上に絶縁体にて囲まれた島状
領域を形成し、この島状領域内に半導体素子を形成する
ようにした半導体装置において、 前記島状領域内に形成された第１導伝型の第１半導体層
と、 この第１半導体層内に形成され、前記第１半導体層とと
もに前記半導体素子を構成し、少なくとも前記第１半導
体層との界面にてＰＮ接合を構成する第２導伝型の第２
半導体層と、 前記第１半導体層と前記絶縁体との間に形成され、前記
第１導伝型の第１半導体層と前記第２導伝型の第２半導
体層とともに実質的にＰＩＮ構造を構成するように、不
純物濃度が１×１０ 14 ｃｍ -3 以下の低不純物濃度層とな
っている第３半導体層とを備えたことを特徴とする半導
体装置。 - 【請求項２】 前記第２半導体層は第２導伝型のウェル
であって、このウェル内に第１導伝型の第４半導体層が
形成され、この第４半導体層は前記第１半導体層ととも
に前記半導体素子としてのＭＯＳトランジスタのソー
ス、ドレインを構成することを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記第１半導体層と前記第２半導体層
は、前記半導体素子としてのＰＮダイオードを構成する
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１半導体層は、ドリフト層を含
み、このドリフト層の不純物濃度の深さ方向に対する積
分値が１．５×１０12ｃｍ-2以上であることを特徴とす
る請求項１乃至３のいずれか１つに記載の半導体装置。 - 【請求項５】 半導体基板上に絶縁体にて囲まれた第
１、第２の島状領域を形成し、この第１、第２の島状領
域内に第１、第２の半導体素子をそれぞれ形成するよう
にした半導体装置において、 前記第１の島状領域内に形成された第１導伝型の第１半
導体層と、 この第１半導体層内に形成され、前記第１半導体層とと
もに前記第１の半導体素子を構成し、少なくとも前記第
１半導体層との界面にてＰＮ接合を構成する第２導伝型
の第２半導体層と、 前記第２の島状領域内に形成された第２導伝型の第４半
導体層と、 この第４半導体層内に形成され、前記第４半導体層とと
もに前記第２の半導体素子を構成し、少なくとも前記第
４半導体層との界面にてＰＮ接合を構成する第１導伝型
の第５半導体層と、 前記第１半導体層と前記絶縁体との間および前記第４半
導体層と前記絶縁体との間にそれぞれ形成され、前記第
１導伝型の第１半導体層と前記第２導伝型の第２半導体
層とともに実質的にＰＩＮ構造を構成し、さらに前記第
２導伝型の第４半導体層と前記第１導伝型の第５半導体
層とともに実質的にＰＩＮ構造を構成するように、不純
物濃度が１×１０ 14 ｃｍ -3 以下の低不純物濃度層となっ
ている第３半導体層とを備えたことを特徴とする半導体
装置。 - 【請求項６】 前記第２半導体層は第２導伝型のウェル
であって、このウェル内に第１導伝型の第６半導体層が
形成され、この第６半導体層は前記第１半導体層ととも
に前記半導体素子としてのＭＯＳトランジスタのソー
ス、ドレインを構成し、前記第５半導体層は第１導伝型
のウェルであって、このウェル内に第２導伝型の第７半
導体層が形成され、この第７半導体層は前記第４半導体
層とともに前記半導体素子としてのＭＯＳトランジスタ
のソース、ドレインを構成することを特徴とする請求項
５に記載の半導体装置。 - 【請求項７】 前記第１半導体層および前記第４半導体
層のぞれぞれは、ドリフト層を含み、このドリフト層の
不純物濃度の深さ方向に対する積分値が１．５×１０12
ｃｍ-2以上であることを特徴とする請求項５又は６に記
載の半導体装置。 - 【請求項８】 前記第２半導体層は前記第３半導体層の
内部に到達する深さに形成されていることを特徴とする
請求項１乃至７のいずれか１つに記載の半導体装置。 - 【請求項９】 前記第３半導体層は、多結晶シリコンも
しくは非晶質シリコンにより構成されていることを特徴
とする請求項１乃至８のいずれか１つに記載の半導体装
置。 - 【請求項１０】 第１半導体基板と第２半導体基板をそ
の間に第１絶縁膜を形成して接合する工程と、 前記第１半導体基板を研削、研磨により所定の厚さにし
て素子形成の主面とする工程と、 前記第１半導体基板の主面の所定の位置に前記第１絶縁
膜に到る素子分離用の第２絶縁膜を形成し、前記第１絶
縁膜とともに島状の素子領域を形成する工程と、 前記島状の素子領域内に、前記第１の絶縁膜から所定の
距離隔てた位置まで第１導伝型の第１半導体層を形成す
る工程と、 この第１半導体層内に形成され、前記第１半導体層とと
もに半導体素子を構成し、少なくとも前記第１半導体層
との界面にてＰＮ接合を構成する第２導伝型の第２半導
体層を形成する工程とを備え、 前記第１半導体基板は、前記第１半導体層の形成により
前記第１の絶縁膜との間に存在する領域が、前記第１導
伝型の第１半導体層と前記第２導伝型の第２半導体層と
ともに実質的にＰＩＮ構造を構成するような１×１０ 14
ｃｍ -3 以下の低不純物濃度の半導体基板であることを特
徴とする半導体装置の製造方法。 - 【請求項１１】 低不純物濃度の第１半導体層を一面に
形成した第１導伝型の第１半導体基板に、第２半導体基
板をその間に第１絶縁膜を形成して接合する工程と、 前記第１半導体基板を研削、研磨により所定の厚さにし
て素子形成の主面とする工程と、 前記第１半導体基板の主面の所定の位置に、前記第１絶
縁膜に到達する素子分離用の第２絶縁膜を形成し、前記
第１絶縁膜とともに島状の素子領域を形成する工程と、 前記島状の素子領域内の前記第１半導体基板内に形成さ
れ、この第１半導体基板とともに半導体素子を構成し、
少なくとも前記第１半導体基板との界面にてＰＮ接合を
構成する第２導伝型の第２半導体層を形成する工程とを
備え、 前記第１半導体層は、前記第１導伝型の第１半導体基板
と前記第２導伝型の第２半導体層とともに実質的にＰＩ
Ｎ構造を構成するような１×１０ 14 ｃｍ -3 以下の低不純
物濃度の半導体層であることを特徴とする半導体装置の
製造方法。 - 【請求項１２】 前記第１半導体基板の表面に前記第１
半導体層としての低不純物濃度の多結晶シリコンもしく
は非晶質シリコン層を形成する工程を有することを特徴
とする請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記第１半導体基板に低不純物濃度の
第３半導体基板を接合した後、前記第３半導体基板を研
削、研磨により所定の厚さにして前記第１半導体層とし
て形成する工程を有することを特徴とする請求項１１に
記載の半導体装置の製造方法。 - 【請求項１４】 第１半導体基板に低不純物濃度の半導
体層をエピタキシャル成長させて前記第１半導体層を形
成する工程を有することを特徴とする請求項１１に記載
の半導体装置の製造方法。 - 【請求項１５】 前記第１半導体基板の表面に前記第１
半導体基板とは逆の導伝型の不純物を導入することによ
り前記第１半導体基板表面のキャリアを補償して前記第
１半導体層を形成する工程を有することを特徴とする請
求項１１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13927395A JP3250419B2 (ja) | 1994-06-15 | 1995-06-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-132995 | 1994-06-15 | ||
| JP13299594 | 1994-06-15 | ||
| JP13927395A JP3250419B2 (ja) | 1994-06-15 | 1995-06-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864690A JPH0864690A (ja) | 1996-03-08 |
| JP3250419B2 true JP3250419B2 (ja) | 2002-01-28 |
Family
ID=26467438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13927395A Expired - Fee Related JP3250419B2 (ja) | 1994-06-15 | 1995-06-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250419B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE513283C2 (sv) * | 1996-07-26 | 2000-08-14 | Ericsson Telefon Ab L M | MOS-transistorstruktur med utsträckt driftregion |
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
| JP3857462B2 (ja) * | 1999-03-19 | 2006-12-13 | 株式会社東芝 | 交流スイッチ回路 |
| SE9901575L (sv) * | 1999-05-03 | 2000-11-04 | Eklund Klas Haakan | Halvledarelement |
| WO2003028108A1 (fr) | 2001-09-19 | 2003-04-03 | Kabushiki Kaisha Toshiba | Semi-conducteur et procede de fabrication |
| US7476591B2 (en) * | 2006-10-13 | 2009-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral power MOSFET with high breakdown voltage and low on-resistance |
| JP5673463B2 (ja) * | 2011-09-14 | 2015-02-18 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US10861938B2 (en) * | 2013-07-19 | 2020-12-08 | Nissan Motor Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-06-06 JP JP13927395A patent/JP3250419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0864690A (ja) | 1996-03-08 |
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