JP3361842B2 - 半導体素子、システム及び方法 - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Description
【０００１】
【産業上の利用分野】本発明は、一般的に半導体素子、
システム及び方法に関する。
システム及び方法に関する。
【０００２】
【従来の技術】１つの有用な半導体製作一技術では、基
板の面を横切って配設した絶縁層を介する窓内でエピタ
キシャル成長させた結晶シリコンを利用する。このエピ
タキシャル成長させた結晶シリコンは、一般的に「エピ
・フィル（ｅｐｉ−ｆｉｌｌ）」と呼ぶことが多い。こ
の「エピ・フィル」技術は、トランジスタ、特に縦型バ
イポーラ・トランジスタの製作に使用して幾つかの成功
をおさめてきた。例えば、縦型ｎｐｎバイポーラ・トラ
ンジスタのコレクタとベースを形成する間、酸化物層を
ｐ型基板の面を横切って堆積すなわち成長させるが、こ
の基板には予め不純物を添加した多量のｎ型（ｎ＋）領
域が拡散または注入してある。次に、この酸化物層にパ
ターンを形成してエッチングを行って窓を開け、上記の
ｎ型に不純物を添加した領域を露出させる。次に、この
窓にエピタキシャル成長させたｎ型シリコン（一般的に
ｎ−）を充填してコレクタの形成を完了する。上記のｎ
型「エピ・フィル」面内に拡散または注入によってｐ型
領域を形成し、高温度で打ち込むことによってトランジ
スタのベース部を完成する。このトランジスタのエミッ
タ部は、再び「エピ・フィル」技術を利用するか、また
は打ち込みまたは拡散のいづれかによってベースに隣接
して形成することができる。
板の面を横切って配設した絶縁層を介する窓内でエピタ
キシャル成長させた結晶シリコンを利用する。このエピ
タキシャル成長させた結晶シリコンは、一般的に「エピ
・フィル（ｅｐｉ−ｆｉｌｌ）」と呼ぶことが多い。こ
の「エピ・フィル」技術は、トランジスタ、特に縦型バ
イポーラ・トランジスタの製作に使用して幾つかの成功
をおさめてきた。例えば、縦型ｎｐｎバイポーラ・トラ
ンジスタのコレクタとベースを形成する間、酸化物層を
ｐ型基板の面を横切って堆積すなわち成長させるが、こ
の基板には予め不純物を添加した多量のｎ型（ｎ＋）領
域が拡散または注入してある。次に、この酸化物層にパ
ターンを形成してエッチングを行って窓を開け、上記の
ｎ型に不純物を添加した領域を露出させる。次に、この
窓にエピタキシャル成長させたｎ型シリコン（一般的に
ｎ−）を充填してコレクタの形成を完了する。上記のｎ
型「エピ・フィル」面内に拡散または注入によってｐ型
領域を形成し、高温度で打ち込むことによってトランジ
スタのベース部を完成する。このトランジスタのエミッ
タ部は、再び「エピ・フィル」技術を利用するか、また
は打ち込みまたは拡散のいづれかによってベースに隣接
して形成することができる。
【０００３】
【発明が解決しようとする課題】この「エピ・フィル」
工程に対する重大な欠陥は、窓を開けた酸化物層とこの
窓に充填したエピタキシャル成長結晶シリコンとの間に
形成した境界部分に沿って短絡が生じる問題である。特
に、絶縁体（酸化物）とシリコンとの間の化学的な接続
が弱いため、隣接する不純物を添加した領域に対して注
入または拡散を行う期間中及び（または）不純物内に熱
打ち込みを行うステップの期間中、不純物の原子がこの
境界部分に沿って移動することが可能になるため、これ
らの短絡が発生し これによって１つの導電層と他の導
電層とを電気的に接続する導電領域が形成される。上述
の縦型ｎｐｎトランジスタの例では、ベースの注入また
は拡散と熱打ち込みによって、ｐ型不純物がｎ型「エピ
・フィル」とその周囲を取り囲む酸化物との間の境界部
分に沿ってあらゆる方向に延び、これによって、このベ
ースの多量にドーピングを行った（ｎ＋）部分に短絡
（ダイオード）を生じる。
工程に対する重大な欠陥は、窓を開けた酸化物層とこの
窓に充填したエピタキシャル成長結晶シリコンとの間に
形成した境界部分に沿って短絡が生じる問題である。特
に、絶縁体（酸化物）とシリコンとの間の化学的な接続
が弱いため、隣接する不純物を添加した領域に対して注
入または拡散を行う期間中及び（または）不純物内に熱
打ち込みを行うステップの期間中、不純物の原子がこの
境界部分に沿って移動することが可能になるため、これ
らの短絡が発生し これによって１つの導電層と他の導
電層とを電気的に接続する導電領域が形成される。上述
の縦型ｎｐｎトランジスタの例では、ベースの注入また
は拡散と熱打ち込みによって、ｐ型不純物がｎ型「エピ
・フィル」とその周囲を取り囲む酸化物との間の境界部
分に沿ってあらゆる方向に延び、これによって、このベ
ースの多量にドーピングを行った（ｎ＋）部分に短絡
（ダイオード）を生じる。
【０００４】不純物がこれらの境界部分に沿って移動す
るのを防止する手段の１つは、後続の注入／拡散の期間
中、パターン化した酸化物層等によって、面上で境界部
分をマスクして切り離すことである。しかし、このマス
クは寸法どりの問題につながるが、その理由は、「エピ
・フィル」層の一部が能動素子の形成中に使用されて失
われるためであり、このことは、隣接する境界部分を完
全に覆うことを保証するため、マスクはエピ・フィル面
上の一部に延びなければならないことに起因する。この
ことは、上記に加えて、このようなマスクを形成するに
は、酸化物の堆積と成長、フォトレジストの堆積とパタ
ーン化、及びこの酸化物のエッチングを含む多数の工程
のステップを必要とするという事実がによる。
るのを防止する手段の１つは、後続の注入／拡散の期間
中、パターン化した酸化物層等によって、面上で境界部
分をマスクして切り離すことである。しかし、このマス
クは寸法どりの問題につながるが、その理由は、「エピ
・フィル」層の一部が能動素子の形成中に使用されて失
われるためであり、このことは、隣接する境界部分を完
全に覆うことを保証するため、マスクはエピ・フィル面
上の一部に延びなければならないことに起因する。この
ことは、上記に加えて、このようなマスクを形成するに
は、酸化物の堆積と成長、フォトレジストの堆積とパタ
ーン化、及びこの酸化物のエッチングを含む多数の工程
のステップを必要とするという事実がによる。
【０００５】バイポーラ・トランジスタと金属酸化物半
導体（ＭＯＳ）トランジスタを含め、微細な半導体素子
を製作するために「エピ・フィル」工程を使用すること
には、平坦化の問題によって更に制限される。窓を介し
酸化物層の平面を越えて結晶シリコンを成長させること
は、微小寸法素子の製作に不適当な微細構造に通じる。
特に、面が平坦でない場合、従来の写真製版工程を使用
する構造の境界を整合させて形成することは、素子の寸
法が小さくなるに従って益々困難になる。平坦でない面
の領域の深さが変化すると、写真製版装置の焦点合わせ
に困難を生じ、これによって、境界パターン線が整合せ
ず不鮮明になる。このことは、写真製版の誤差に対する
許容度が最小である微細素子のレイアウトにとって重大
な問題になる。
導体（ＭＯＳ）トランジスタを含め、微細な半導体素子
を製作するために「エピ・フィル」工程を使用すること
には、平坦化の問題によって更に制限される。窓を介し
酸化物層の平面を越えて結晶シリコンを成長させること
は、微小寸法素子の製作に不適当な微細構造に通じる。
特に、面が平坦でない場合、従来の写真製版工程を使用
する構造の境界を整合させて形成することは、素子の寸
法が小さくなるに従って益々困難になる。平坦でない面
の領域の深さが変化すると、写真製版装置の焦点合わせ
に困難を生じ、これによって、境界パターン線が整合せ
ず不鮮明になる。このことは、写真製版の誤差に対する
許容度が最小である微細素子のレイアウトにとって重大
な問題になる。
【０００６】従って、シリコン／酸化物の境界部分に沿
って短絡を生じる欠点と、平坦でない微細構造による欠
点を受けることのないエピタキシャル成長（「エピ・フ
ィル」）技術を実現する素子と方法に対する必要性があ
る。
って短絡を生じる欠点と、平坦でない微細構造による欠
点を受けることのないエピタキシャル成長（「エピ・フ
ィル」）技術を実現する素子と方法に対する必要性があ
る。
【０００７】
【課題を解決する手段】本発明によれば、基板の面に半
導体素子を設ける。この基板の面に隣接させて配設した
絶縁体層は、これを貫通して配設した窓を有する。エピ
タキシャル半導体の領域をこの窓内に配設し、絶縁体層
の隣接する部分との境界部分を形成する。エピタキシャ
ル半導体の領域と絶縁体層の境界部分にシールを設け
る。
導体素子を設ける。この基板の面に隣接させて配設した
絶縁体層は、これを貫通して配設した窓を有する。エピ
タキシャル半導体の領域をこの窓内に配設し、絶縁体層
の隣接する部分との境界部分を形成する。エピタキシャ
ル半導体の領域と絶縁体層の境界部分にシールを設け
る。
【０００８】
【実施例】本発明の図示した実施例とその利点をより完
全に理解するため、添付面と関連させ以下の説明を参照
する。本発明の好適な実施例とその利点は、図１ないし
１５を参照することによって最もよく理解でき、種々の
図面で同一部品と対応する部品には、同一の参照番号を
使用する。
全に理解するため、添付面と関連させ以下の説明を参照
する。本発明の好適な実施例とその利点は、図１ないし
１５を参照することによって最もよく理解でき、種々の
図面で同一部品と対応する部品には、同一の参照番号を
使用する。
【０００９】先ず図１の（ａ）ないし（ｃ）は、「エピ
・フィル」を使用する従来技術の半導体製作技術の図解
として、縦型トランジスタ１０のコレクタ部とベース部
の組立を示す。トランジスタ１０は、基板１２の面に形
成され、図示の例では、この基板はｐ型半導体の層であ
る。多量の不純物を添加したｎ＋領域１４が、半導体層
１２内の部分に注入または拡散されている。酸化物層１
６が、半導体層１２の面を横切って堆積され、これを貫
通して窓を開けてｎ＋領域１４の一部を露出させる。エ
ピタキシャル成長させたｎ−半導体の層すなわち領域１
８を、この窓を介して酸化物層１６内に配設し、トラン
ジスタ１０のｎ＋／ｎ−コレクタ部分を完成する。酸化
物１６とエピタキシャル成長させた不純物添加領域１８
が接触した場所に境界部分２０が形成される。境界部分
２０では、エピタキシャル成長させた領域１８と酸化物
領域１６との間にボンドは形成されない。
・フィル」を使用する従来技術の半導体製作技術の図解
として、縦型トランジスタ１０のコレクタ部とベース部
の組立を示す。トランジスタ１０は、基板１２の面に形
成され、図示の例では、この基板はｐ型半導体の層であ
る。多量の不純物を添加したｎ＋領域１４が、半導体層
１２内の部分に注入または拡散されている。酸化物層１
６が、半導体層１２の面を横切って堆積され、これを貫
通して窓を開けてｎ＋領域１４の一部を露出させる。エ
ピタキシャル成長させたｎ−半導体の層すなわち領域１
８を、この窓を介して酸化物層１６内に配設し、トラン
ジスタ１０のｎ＋／ｎ−コレクタ部分を完成する。酸化
物１６とエピタキシャル成長させた不純物添加領域１８
が接触した場所に境界部分２０が形成される。境界部分
２０では、エピタキシャル成長させた領域１８と酸化物
領域１６との間にボンドは形成されない。
【００１０】図１（ｂ）では、境界部分２０ａをマスク
によって切り離すため、酸化物層２２を堆積し、パター
ン化し、エッチングする。図示目的のため、境界部分２
０ｂはマスクしないで残してあるが、実際にはこの境界
部分２０ｂもマスクする。境界部分２０ａを完全にマス
クして切り離すため、マスク酸化物層２２は、エピタキ
シャル成長半導体１８の領域上にかなり延び、これによ
って、トランジスタのベースを形成するのに使用できる
領域１８の面積を狭くしていることに留意すること。更
に、酸化物層２２を形成する工程は、酸化物の堆積／成
長、レジストの堆積、位置合わせとパターン化、及びエ
ッチングを含む幾つかの追加工程を必要とし、不利であ
ることを認識すべきである。不純物を添加した領域２４
では、本例のｎｐｎトランジスタ１０は、エピタキシャ
ル成長させた半導体領域１８の面内にｐ型材料を拡散ま
たは注入する。拡散または注入いづれかの工程の期間
中、多数の不純物の原子がマスクされていない境界部分
２０ｂに沿って移動する可能性がある。不純物を添加し
た領域２４は、トランジスタ１０のベースになる。
によって切り離すため、酸化物層２２を堆積し、パター
ン化し、エッチングする。図示目的のため、境界部分２
０ｂはマスクしないで残してあるが、実際にはこの境界
部分２０ｂもマスクする。境界部分２０ａを完全にマス
クして切り離すため、マスク酸化物層２２は、エピタキ
シャル成長半導体１８の領域上にかなり延び、これによ
って、トランジスタのベースを形成するのに使用できる
領域１８の面積を狭くしていることに留意すること。更
に、酸化物層２２を形成する工程は、酸化物の堆積／成
長、レジストの堆積、位置合わせとパターン化、及びエ
ッチングを含む幾つかの追加工程を必要とし、不利であ
ることを認識すべきである。不純物を添加した領域２４
では、本例のｎｐｎトランジスタ１０は、エピタキシャ
ル成長させた半導体領域１８の面内にｐ型材料を拡散ま
たは注入する。拡散または注入いづれかの工程の期間
中、多数の不純物の原子がマスクされていない境界部分
２０ｂに沿って移動する可能性がある。不純物を添加し
た領域２４は、トランジスタ１０のベースになる。
【００１１】図１（ｃ）では、ｐ型領域２４は、エピタ
キシャル成長させたｎ型層１８内に熱的に打ち込まれて
いる。この打ち込みステップは、一般的にワークを約１
時間１０５０°Ｃの温度に曝すステップを含む。このｐ
型層２４の打ち込みステップに続き、境界部分２０ｂに
沿って短絡を生じる。不純物原子自体は、境界部分２０
ｂの領域を介して打ち込まれ、この境界部分２０ｂの領
域では、酸化物層１６とエピタキシャル成長層１８との
間にボンドが形成されていない。従って、マスク２２の
使用に固有の問題は除去されるが、境界部分２０が短絡
するという同様に重大な欠点が生じる。
キシャル成長させたｎ型層１８内に熱的に打ち込まれて
いる。この打ち込みステップは、一般的にワークを約１
時間１０５０°Ｃの温度に曝すステップを含む。このｐ
型層２４の打ち込みステップに続き、境界部分２０ｂに
沿って短絡を生じる。不純物原子自体は、境界部分２０
ｂの領域を介して打ち込まれ、この境界部分２０ｂの領
域では、酸化物層１６とエピタキシャル成長層１８との
間にボンドが形成されていない。従って、マスク２２の
使用に固有の問題は除去されるが、境界部分２０が短絡
するという同様に重大な欠点が生じる。
【００１２】図１の（ａ）ないし（ｃ）で、エピタキシ
ャル成長させた領域１８が、酸化物層１６を介して窓の
上面を越えて延びることにもまた留意すべきである。こ
の領域１８の拡張によって、ワークの面が平坦でなくな
る。面が平坦でないため、ワークの面をパターン化する
ために使用する写真製版装置の焦点合わせに困難を生
じ、酸化物１６内の窓を介して領域１８が拡張すと、微
細構造を希望する場合、重大な欠点となる。
ャル成長させた領域１８が、酸化物層１６を介して窓の
上面を越えて延びることにもまた留意すべきである。こ
の領域１８の拡張によって、ワークの面が平坦でなくな
る。面が平坦でないため、ワークの面をパターン化する
ために使用する写真製版装置の焦点合わせに困難を生
じ、酸化物１６内の窓を介して領域１８が拡張すと、微
細構造を希望する場合、重大な欠点となる。
【００１３】次に図２ないし図８は、相補型金属酸化物
半導体（ＣＭＯＳ）のインバータ２６の製作する場合に
本発明によって実施される原理を示す。本発明の原理を
説明するためにＣＭＯＳインバータを選択したが、その
理由は、これがｐチャンネル素子とｎチャンネル素子の
両方の製作を示すからである。しかし、本例では、説明
の目的のため、一方がｐチャンネル素子であり他方がｎ
チャンネル素子である一対のＣＭＯＳトランジスタを使
用するが、基板の面にエピタキシャル成長させた半導体
の領域を使用するいづれの半導体素子を製作する場合に
も本発明の原理を利用できることに留意すべきである。
例えば、個々の電界効果トランジスタ、ダイオード、ま
たはバイポーラ・トランジスタも本発明の原理を実施す
ることが可能である。更に、本例ではエピタキシャル成
長させた半導体の各領域に１個のトランジスタだけを形
成するが、基板の面を横切って複数の大形エピタキシャ
ル成長領域すなわち「タンク」を形成し、その各々の領
域に多数の素子を作ることも可能であることに留意する
のがまた重要である。
半導体（ＣＭＯＳ）のインバータ２６の製作する場合に
本発明によって実施される原理を示す。本発明の原理を
説明するためにＣＭＯＳインバータを選択したが、その
理由は、これがｐチャンネル素子とｎチャンネル素子の
両方の製作を示すからである。しかし、本例では、説明
の目的のため、一方がｐチャンネル素子であり他方がｎ
チャンネル素子である一対のＣＭＯＳトランジスタを使
用するが、基板の面にエピタキシャル成長させた半導体
の領域を使用するいづれの半導体素子を製作する場合に
も本発明の原理を利用できることに留意すべきである。
例えば、個々の電界効果トランジスタ、ダイオード、ま
たはバイポーラ・トランジスタも本発明の原理を実施す
ることが可能である。更に、本例ではエピタキシャル成
長させた半導体の各領域に１個のトランジスタだけを形
成するが、基板の面を横切って複数の大形エピタキシャ
ル成長領域すなわち「タンク」を形成し、その各々の領
域に多数の素子を作ることも可能であることに留意する
のがまた重要である。
【００１４】図２を参照して、半導体３０のｐ−層の面
を横切って酸化物層２８が成長または堆積される。酸化
物層２８をパターン化し、エッチングして窓３２ａと３
２ｂを開口する。次に、１０15ないし１０18ｃｍ-2の範
囲の不純物濃度を有するように、ｐ−領域３４とｎ−領
域３６（「タンク」）を形成する。両方の窓３２ａと３
２ｂ内にｐ型材料をエピタキシャル成長させ、次に窓３
２ａをマスクして切り離し、窓３２３ｂに逆不純物の注
入を行ってｎ型タンクを形成することによって、このス
テップを実行することができる。代替実施例では、ｎ型
材料を両方の窓３２ａと３２ｂ内にエピタキシャル成長
させ、次に窓３２ｂをマスクし、窓３２ａ内に逆不純物
の注入を行って、所望のｐ型タンクを形成することもで
きる。同様に、両方の窓を真性（ｉｎｔｒｉｎｓｉｃ）
半導体に近いエピタキシャル成長させた半導体で充填
し、次に両方の窓内に適当な注入を実行するすることも
できる。エピタキシャル成長させたｐ−領域３４と窓３
２ａの側面を形成する酸化物層２８の一部との間に、境
界部分３８が形成される。エピタキシャル成長させたｎ
−半導体層３６と窓３２ｂの側面を形成する酸化物層２
８の一部との間に、境界部分４０が形成される。
を横切って酸化物層２８が成長または堆積される。酸化
物層２８をパターン化し、エッチングして窓３２ａと３
２ｂを開口する。次に、１０15ないし１０18ｃｍ-2の範
囲の不純物濃度を有するように、ｐ−領域３４とｎ−領
域３６（「タンク」）を形成する。両方の窓３２ａと３
２ｂ内にｐ型材料をエピタキシャル成長させ、次に窓３
２ａをマスクして切り離し、窓３２３ｂに逆不純物の注
入を行ってｎ型タンクを形成することによって、このス
テップを実行することができる。代替実施例では、ｎ型
材料を両方の窓３２ａと３２ｂ内にエピタキシャル成長
させ、次に窓３２ｂをマスクし、窓３２ａ内に逆不純物
の注入を行って、所望のｐ型タンクを形成することもで
きる。同様に、両方の窓を真性（ｉｎｔｒｉｎｓｉｃ）
半導体に近いエピタキシャル成長させた半導体で充填
し、次に両方の窓内に適当な注入を実行するすることも
できる。エピタキシャル成長させたｐ−領域３４と窓３
２ａの側面を形成する酸化物層２８の一部との間に、境
界部分３８が形成される。エピタキシャル成長させたｎ
−半導体層３６と窓３２ｂの側面を形成する酸化物層２
８の一部との間に、境界部分４０が形成される。
【００１５】図３では、境界部分３８と４０は、シール
３９と４１によって密閉する。好適な実施例では、境界
部分３８と４０に「高密度」酸化物領域を形成すること
によって、各境界部分にこれらのシール３９と４１を設
ける。境界部分３８と４０を約１時間約７５０°Ｃの水
蒸気に曝すことによって、熱的酸化物を各境界部分に３
８と４０に成長させる。この水蒸気によって、不純物を
添加した領域３４と３６内のシリコンと酸素が反応する
ことが可能になり、酸素は充填されなかったシリコン・
ボンドを満たすことになる。より密度の高い熱的に成長
させた酸化物は、境界部分３８と４０に沿ってシリコン
と接続してＳｉＯ2 を形成して「シール」を作り、これ
によって不純物の原子が境界部分に沿って移動するのを
防止する。次にワークの面は、水酸化カリウム（ＫＯ
Ｈ）、二酸化ケイ素と水によって構成されるのが好まし
いスラリーを使用して、化学的‐機械的研削／研磨によ
って平坦化する。
３９と４１によって密閉する。好適な実施例では、境界
部分３８と４０に「高密度」酸化物領域を形成すること
によって、各境界部分にこれらのシール３９と４１を設
ける。境界部分３８と４０を約１時間約７５０°Ｃの水
蒸気に曝すことによって、熱的酸化物を各境界部分に３
８と４０に成長させる。この水蒸気によって、不純物を
添加した領域３４と３６内のシリコンと酸素が反応する
ことが可能になり、酸素は充填されなかったシリコン・
ボンドを満たすことになる。より密度の高い熱的に成長
させた酸化物は、境界部分３８と４０に沿ってシリコン
と接続してＳｉＯ2 を形成して「シール」を作り、これ
によって不純物の原子が境界部分に沿って移動するのを
防止する。次にワークの面は、水酸化カリウム（ＫＯ
Ｈ）、二酸化ケイ素と水によって構成されるのが好まし
いスラリーを使用して、化学的‐機械的研削／研磨によ
って平坦化する。
【００１６】境界部分３８と４０の密閉と平坦化に続
き、ゲート酸化物層４２と導電ゲート４４を従来の方法
によって形成する。ゲート４４は不純物を添加した（一
般的にｎ型）した多結晶シリコンで形成するのが好まし
い。次に、第２酸化物層４６をこのワークの面を横切っ
て堆積させる。次に、多結晶シリコン・ゲート４４と酸
化物層４６の間の境界部分を、上述の熱的酸化物成長ス
テップを使用して密閉する。ワークの面全体は、機械的
‐化学的平坦化技術を使用して再び平坦にする。この平
坦化の期間中、ゲート４４の上面を横切って堆積された
全ての酸化物を除去する。
き、ゲート酸化物層４２と導電ゲート４４を従来の方法
によって形成する。ゲート４４は不純物を添加した（一
般的にｎ型）した多結晶シリコンで形成するのが好まし
い。次に、第２酸化物層４６をこのワークの面を横切っ
て堆積させる。次に、多結晶シリコン・ゲート４４と酸
化物層４６の間の境界部分を、上述の熱的酸化物成長ス
テップを使用して密閉する。ワークの面全体は、機械的
‐化学的平坦化技術を使用して再び平坦にする。この平
坦化の期間中、ゲート４４の上面を横切って堆積された
全ての酸化物を除去する。
【００１７】図４では、窓４８と４９は酸化物層４６を
介して開けられ、エピタキシャル成長させた不純物を添
加した領域３４と３６の内のそれぞれのソース／ドレイ
ン領域を露出する。次に、従来の側壁酸化物の堆積及び
エッチング工程を使用して、ゲート４４の端部に沿って
側壁酸化物５０を形成する。オプションとして、側壁酸
化物５０を形成するのに先立ち、注入（１０19ｃｍ-3を
超える不純物濃度を有するｎ＋であるのが好ましい）に
よって、窓４８を介してｐ−領域３４内に、ｎ型ソース
／ドレイン領域５２を形成することができる。同様に、
エピタキシャル成長させたｎ−領域３６の複数の部分を
露出させている窓４８を介して、オプションとしてｐ型
ソース／ドレインの注入物５４を注入（１０19ｃｍ-3を
超える不純物濃度を有するｐ＋であるのが好ましい）す
ることができる。微細トランジスタ（全ゲート長が０．
６μｍ未満であるような）を形成する場合、チャンネル
の短絡の影響を低減するために注入部分は非常に浅くす
ることに留意するのが重要である。浅い注入部分５２と
５４は、各トランジスタのそれぞれのソース／ドレイン
の間の降伏電圧を高め、これによって間にあるチャンネ
ルを非常に短くすることができる。注入された領域５２
と５４は、それぞれエピタキシャル成長させた不純物添
加領域３４と３６内に選択的に打ち込むこともまたでき
る。境界部分３８と４０は密閉されているので、ソース
／ドレインの注入部分５２と５４の形成／打ち込みの期
間中、基板３０と短絡する危険は除去される。更に、境
界部分３８と４０は密閉されているので、後続の製作ス
テップの間にワークが熱せられた場合、境界部分３８と
４０に沿って不純物の原子が移動する危険もまた除去さ
れる。
介して開けられ、エピタキシャル成長させた不純物を添
加した領域３４と３６の内のそれぞれのソース／ドレイ
ン領域を露出する。次に、従来の側壁酸化物の堆積及び
エッチング工程を使用して、ゲート４４の端部に沿って
側壁酸化物５０を形成する。オプションとして、側壁酸
化物５０を形成するのに先立ち、注入（１０19ｃｍ-3を
超える不純物濃度を有するｎ＋であるのが好ましい）に
よって、窓４８を介してｐ−領域３４内に、ｎ型ソース
／ドレイン領域５２を形成することができる。同様に、
エピタキシャル成長させたｎ−領域３６の複数の部分を
露出させている窓４８を介して、オプションとしてｐ型
ソース／ドレインの注入物５４を注入（１０19ｃｍ-3を
超える不純物濃度を有するｐ＋であるのが好ましい）す
ることができる。微細トランジスタ（全ゲート長が０．
６μｍ未満であるような）を形成する場合、チャンネル
の短絡の影響を低減するために注入部分は非常に浅くす
ることに留意するのが重要である。浅い注入部分５２と
５４は、各トランジスタのそれぞれのソース／ドレイン
の間の降伏電圧を高め、これによって間にあるチャンネ
ルを非常に短くすることができる。注入された領域５２
と５４は、それぞれエピタキシャル成長させた不純物添
加領域３４と３６内に選択的に打ち込むこともまたでき
る。境界部分３８と４０は密閉されているので、ソース
／ドレインの注入部分５２と５４の形成／打ち込みの期
間中、基板３０と短絡する危険は除去される。更に、境
界部分３８と４０は密閉されているので、後続の製作ス
テップの間にワークが熱せられた場合、境界部分３８と
４０に沿って不純物の原子が移動する危険もまた除去さ
れる。
【００１８】図５では、真性に近い半導体のエピタキシ
ャル成長によって直立したソース／ドレイン領域５６と
５８が形成され、続いてソース／ドレイン領域５６はｎ
型に、ソース／ドレイン領域５８はｐ型にする。ｎ型の
直立したソース／ドレイン領域５６とこれを取り囲む酸
化物（酸化物層４６と側壁酸化物５０の部分）との間の
境界部分６０は、上述の熱的酸化物成長技術を使用して
密閉する。同様に、ｐ型の直立したソース／ドレイン領
域５８とこれを取り囲む酸化物は、（熱的に）密度を高
めた酸化物によって同時に密閉する。ワークの面は、化
学的‐機械的平坦化を使用して再び平坦化する。このワ
ークは、次にマスクされ、ｎ型（一般的にヒ素またはリ
ン）とｐ型（一般的にボロン）のそれぞれの注入物が、
エピタキシャル成長させた領域５６と５８内にそれぞれ
注入される。これらの注入の結果、各々一般的に１０19
ｃｍ-3を超える不純物濃度を有するｎ＋ソース／ドレイ
ン領域５６とｐ＋ソース／ドレイン領域５８が得られ
る。
ャル成長によって直立したソース／ドレイン領域５６と
５８が形成され、続いてソース／ドレイン領域５６はｎ
型に、ソース／ドレイン領域５８はｐ型にする。ｎ型の
直立したソース／ドレイン領域５６とこれを取り囲む酸
化物（酸化物層４６と側壁酸化物５０の部分）との間の
境界部分６０は、上述の熱的酸化物成長技術を使用して
密閉する。同様に、ｐ型の直立したソース／ドレイン領
域５８とこれを取り囲む酸化物は、（熱的に）密度を高
めた酸化物によって同時に密閉する。ワークの面は、化
学的‐機械的平坦化を使用して再び平坦化する。このワ
ークは、次にマスクされ、ｎ型（一般的にヒ素またはリ
ン）とｐ型（一般的にボロン）のそれぞれの注入物が、
エピタキシャル成長させた領域５６と５８内にそれぞれ
注入される。これらの注入の結果、各々一般的に１０19
ｃｍ-3を超える不純物濃度を有するｎ＋ソース／ドレイ
ン領域５６とｐ＋ソース／ドレイン領域５８が得られ
る。
【００１９】図６では、図示の実施例で製作したｎチャ
ンネルとｐチャンネル相補型トランジスタからＣＭＯＳ
インバータを形成するために一般的な相互接続を行う。
レベル間層６４は、レベル間酸化物すなわち不純物を添
加した硝子（リンケイ酸塩ガラスまたはリンホウケイ酸
ガラス）でよく、ワークの面を横切って形成し、パター
ン化し、エッチングしてソース／ドレイン領域５６と５
８への接点を開口する。第１レベルの金属は、アルミ／
シリコン、チタン／タングステン、またはアルミ／銅の
混合物でよく、次にこの第１レベルをワークの面を横切
って形成し、パターン化し、エッチングする。本例のイ
ンバータ構造では、金属接点６６は、ｐチャンネル・ト
ランジスタのソース／ドレイン領域５８の選択した１つ
を電圧Ｖ ddに接続する。金属線６８は、ｐチャンネル・
トランジスタの残りのソース／ドレイン領域５８をｎチ
ャンネル・トランジスタのソース／ドレイン領域５６の
選択した１つに接続する。次に金属線７０は、ｎチャン
ネル・トランジスタの残りのソース／ドレイン領域５６
を電圧Ｖssに接続するが、この電圧は一般的にゼロ・ボ
ルトすなわちアースである。
ンネルとｐチャンネル相補型トランジスタからＣＭＯＳ
インバータを形成するために一般的な相互接続を行う。
レベル間層６４は、レベル間酸化物すなわち不純物を添
加した硝子（リンケイ酸塩ガラスまたはリンホウケイ酸
ガラス）でよく、ワークの面を横切って形成し、パター
ン化し、エッチングしてソース／ドレイン領域５６と５
８への接点を開口する。第１レベルの金属は、アルミ／
シリコン、チタン／タングステン、またはアルミ／銅の
混合物でよく、次にこの第１レベルをワークの面を横切
って形成し、パターン化し、エッチングする。本例のイ
ンバータ構造では、金属接点６６は、ｐチャンネル・ト
ランジスタのソース／ドレイン領域５８の選択した１つ
を電圧Ｖ ddに接続する。金属線６８は、ｐチャンネル・
トランジスタの残りのソース／ドレイン領域５８をｎチ
ャンネル・トランジスタのソース／ドレイン領域５６の
選択した１つに接続する。次に金属線７０は、ｎチャン
ネル・トランジスタの残りのソース／ドレイン領域５６
を電圧Ｖssに接続するが、この電圧は一般的にゼロ・ボ
ルトすなわちアースである。
【００２０】第１レベルの金属の形成、パターン化、及
びエッチングの後、中間レベル絶縁体の第２層７２をワ
ークの面を横切って形成する。中間レベル絶縁体７２
は、例えば、レベル間酸化物層でよく、上で説明したよ
うな化学的‐機械的研磨によって平坦化できる。中間レ
ベル絶縁体７２は、次にＣＭＯＳインバータの構造内で
パターン化とエッチングを行い、金属接点６８への接点
窓を開口する。次に第２レベルの金属をワークを横切っ
て形成し、パターン化し、エッチングしてインバータ出
力用の金属線７４を設ける。この第２レベルの金属は、
例えば、アルミ／シリコン、チタン／タングステン、ま
たはアルミ／銅でよい。
びエッチングの後、中間レベル絶縁体の第２層７２をワ
ークの面を横切って形成する。中間レベル絶縁体７２
は、例えば、レベル間酸化物層でよく、上で説明したよ
うな化学的‐機械的研磨によって平坦化できる。中間レ
ベル絶縁体７２は、次にＣＭＯＳインバータの構造内で
パターン化とエッチングを行い、金属接点６８への接点
窓を開口する。次に第２レベルの金属をワークを横切っ
て形成し、パターン化し、エッチングしてインバータ出
力用の金属線７４を設ける。この第２レベルの金属は、
例えば、アルミ／シリコン、チタン／タングステン、ま
たはアルミ／銅でよい。
【００２１】図に示す実例のインバータへの入力は、ｎ
チャンネルとｐチャンネル・トランジスタのゲート４４
によって設けられ、これらは相互に接続して入力信号源
に接続することができる。これらのゲート４４は、接点
（図示せず）によって相互に接続することもでき、また
は多結晶シリコンのパターン化の期間に、この多結晶シ
リコンと一体をなす層として形成することもできる。
［図８参照］図７は、図６に示したインバータ構造の第
２実施例を示す。この実施例では、タンク接点７６がエ
ピタキシャル成長させたｎ型領域３６に形成されてい
る。直立したソース接点７６は、ソース／ドレイン領域
５６と５８に関して上で説明したエピタキシャル成長と
注入技術を使用し、酸化物層４６のｎ型接点７６と隣接
部分の間に熱的シールを設けることによって形成するこ
とができる。タンク接点７６は、ｎ型領域３６内に浅い
ｎ＋注入部分を有することもまたできる。図示のＣＭＯ
Ｓインバータの例では、このタンク接点は隣接するｐ型
ソース／ドレイン領域５８と接続され、次に両者とも電
圧Ｖddに接続される。
チャンネルとｐチャンネル・トランジスタのゲート４４
によって設けられ、これらは相互に接続して入力信号源
に接続することができる。これらのゲート４４は、接点
（図示せず）によって相互に接続することもでき、また
は多結晶シリコンのパターン化の期間に、この多結晶シ
リコンと一体をなす層として形成することもできる。
［図８参照］図７は、図６に示したインバータ構造の第
２実施例を示す。この実施例では、タンク接点７６がエ
ピタキシャル成長させたｎ型領域３６に形成されてい
る。直立したソース接点７６は、ソース／ドレイン領域
５６と５８に関して上で説明したエピタキシャル成長と
注入技術を使用し、酸化物層４６のｎ型接点７６と隣接
部分の間に熱的シールを設けることによって形成するこ
とができる。タンク接点７６は、ｎ型領域３６内に浅い
ｎ＋注入部分を有することもまたできる。図示のＣＭＯ
Ｓインバータの例では、このタンク接点は隣接するｐ型
ソース／ドレイン領域５８と接続され、次に両者とも電
圧Ｖddに接続される。
【００２２】各層を平坦化し、酸化物／シリコンの境界
部分を密閉するので、本発明の好適な実施例によって微
細半導体素子（実質的に１μｍ未満）を製作することが
できる。この平坦化した層によって、焦点合わせの問題
を最小限に止めて写真製版で微細素子構造を形成するこ
とが可能になる。更に、シリコン／酸化物の境界部分を
密閉することによって、この酸化物／シリコンの境界部
分に沿って不純物の原子が移動することに起因する短絡
を除去する。これによって、エピタキシャル成長させた
不純物添加シリコン領域すなわちタンクを基板の面上に
製作することが可能になり、この基板に多数の能動素子
を作ることができる。更に、このシールによって、エピ
タキシャル成長させた直立ソース／ドレイン領域を設
け、次にこれは、微細トランジスタに必要な極めて短い
チャンネル領域を可能にする。上で留意したように、導
電性の型を選択した多数のタンクをワークの面を横切っ
て成長させることができ、各々のピタキシャル成長させ
た領域すなわちタンクは１つ以上のＣＭＯＳ素子を支持
する。
部分を密閉するので、本発明の好適な実施例によって微
細半導体素子（実質的に１μｍ未満）を製作することが
できる。この平坦化した層によって、焦点合わせの問題
を最小限に止めて写真製版で微細素子構造を形成するこ
とが可能になる。更に、シリコン／酸化物の境界部分を
密閉することによって、この酸化物／シリコンの境界部
分に沿って不純物の原子が移動することに起因する短絡
を除去する。これによって、エピタキシャル成長させた
不純物添加シリコン領域すなわちタンクを基板の面上に
製作することが可能になり、この基板に多数の能動素子
を作ることができる。更に、このシールによって、エピ
タキシャル成長させた直立ソース／ドレイン領域を設
け、次にこれは、微細トランジスタに必要な極めて短い
チャンネル領域を可能にする。上で留意したように、導
電性の型を選択した多数のタンクをワークの面を横切っ
て成長させることができ、各々のピタキシャル成長させ
た領域すなわちタンクは１つ以上のＣＭＯＳ素子を支持
する。
【００２３】図８は、図７に示すインバータの部分の上
部平面図である。中間レベル絶縁体６４と７２及び金属
接点６６‐７０と７４のような選択された構造物は分か
りやすいように省略してある。本例の構成では、ゲート
４４は不純物を添加した多結晶シリコンの一体層として
形成され、インバータへの共通入力を設ける。次に図９
‐１４を参照して、ｎｐｎバイポーラ・トランジスタ７
８の製作用の本発明の原理を示す。図９では、トランジ
スタ７８の製作は、ｐ−層すなわち基板８０の面で開始
される。層８０の面をパターン化し、ｎ＋注入を実行
し、続いて高温で拡散させ、ｎ＋領域すなわち「埋設
層」８２を形成する。ｎ＋領域８２の注入と拡散に続い
て、ワークの面を横切って酸化物層８４を堆積させる。
部平面図である。中間レベル絶縁体６４と７２及び金属
接点６６‐７０と７４のような選択された構造物は分か
りやすいように省略してある。本例の構成では、ゲート
４４は不純物を添加した多結晶シリコンの一体層として
形成され、インバータへの共通入力を設ける。次に図９
‐１４を参照して、ｎｐｎバイポーラ・トランジスタ７
８の製作用の本発明の原理を示す。図９では、トランジ
スタ７８の製作は、ｐ−層すなわち基板８０の面で開始
される。層８０の面をパターン化し、ｎ＋注入を実行
し、続いて高温で拡散させ、ｎ＋領域すなわち「埋設
層」８２を形成する。ｎ＋領域８２の注入と拡散に続い
て、ワークの面を横切って酸化物層８４を堆積させる。
【００２４】図１０では、酸化物層８４をパターン化
し、エッチングして埋設層８２の一部を露出させる。酸
化物層８４を貫通した開口部を、次にエピタキシャル成
長させたｎ−半導体領域８６で充填する。エピタキシャ
ル成長させたシリコン領域８６と酸化物層８４の隣接す
る部分が接触している境界部分８８に沿って、上で説明
した工程を使用して高密度（熱的）酸化物シールを形成
する。次に、これもまた上で説明した機械的‐化学的平
坦化技術を使用してワークの面を平坦化する。
し、エッチングして埋設層８２の一部を露出させる。酸
化物層８４を貫通した開口部を、次にエピタキシャル成
長させたｎ−半導体領域８６で充填する。エピタキシャ
ル成長させたシリコン領域８６と酸化物層８４の隣接す
る部分が接触している境界部分８８に沿って、上で説明
した工程を使用して高密度（熱的）酸化物シールを形成
する。次に、これもまた上で説明した機械的‐化学的平
坦化技術を使用してワークの面を平坦化する。
【００２５】図１１では、次に、ワークをマスクし、注
入を実行して深いコレクタ（ｎ＋）領域９０を形成す
る。この注入物は、リンの注入であるのが好ましい。深
いコレクタ領域９０によって、トランジスタ７８のコレ
クタ部分に対して低い抵抗オーム接触が与えられる。次
に、ワークの面を再びマスクし、好ましくはボロンによ
って、注入を実行し真性ｐ−ベース領域９２を形成す
る。
入を実行して深いコレクタ（ｎ＋）領域９０を形成す
る。この注入物は、リンの注入であるのが好ましい。深
いコレクタ領域９０によって、トランジスタ７８のコレ
クタ部分に対して低い抵抗オーム接触が与えられる。次
に、ワークの面を再びマスクし、好ましくはボロンによ
って、注入を実行し真性ｐ−ベース領域９２を形成す
る。
【００２６】図１２では、真性ベース領域９２内にｎ＋
エミッタ領域９４を形成する。本実施例では、エミッタ
９４は、ワークの面をマスクし、好ましくはヒ素によっ
て、注入を実行することによって形成する。図１３は、
トランジスタ７８のエミッタ９４を形成する第２方法を
示す。この例では、酸化物層９６を、ワークの面を横切
って堆積すなわち成長させている。次に酸化物層９６を
パターン化しエッチングして窓を開け、ベース領域９２
の一部を露出させる。次に、酸化物領域９６内のこの窓
に、エピタキシャル成長させたｎ−半導体を充填する。
次に、ワークの面を機械的‐化学的研削／研磨仕上げに
よって平坦化する。次に、このエピタキシャル成長させ
たｎ−半導体に、好ましくはヒ素によって、注入を行
い、ｎ＋エミッタ領域９４を完成する。
エミッタ領域９４を形成する。本実施例では、エミッタ
９４は、ワークの面をマスクし、好ましくはヒ素によっ
て、注入を実行することによって形成する。図１３は、
トランジスタ７８のエミッタ９４を形成する第２方法を
示す。この例では、酸化物層９６を、ワークの面を横切
って堆積すなわち成長させている。次に酸化物層９６を
パターン化しエッチングして窓を開け、ベース領域９２
の一部を露出させる。次に、酸化物領域９６内のこの窓
に、エピタキシャル成長させたｎ−半導体を充填する。
次に、ワークの面を機械的‐化学的研削／研磨仕上げに
よって平坦化する。次に、このエピタキシャル成長させ
たｎ−半導体に、好ましくはヒ素によって、注入を行
い、ｎ＋エミッタ領域９４を完成する。
【００２７】図１４では、ベース９２［図１２に示す素
子用］の真性部分９８を、ワークの面をパターン化し、
さらにボロンを注入することによって形成する。真性ベ
ース領域９８は、同様の工程ステップを使用して、図１
３に示す構造に製作することもまたできる。この真性ベ
ース領域９８によって、金属化接続トランジスタ７８
（図示せず）と他の素子（図示せず）と良好なオーミッ
ク接触が与えられる。トランジスタ７８のベースの少量
の不純物を添加した真性領域９２は非常に浅く、その結
果、エミッタとコレクタの距離は近く、これによってト
ランジスタ７８の増幅率βを向上させる。
子用］の真性部分９８を、ワークの面をパターン化し、
さらにボロンを注入することによって形成する。真性ベ
ース領域９８は、同様の工程ステップを使用して、図１
３に示す構造に製作することもまたできる。この真性ベ
ース領域９８によって、金属化接続トランジスタ７８
（図示せず）と他の素子（図示せず）と良好なオーミッ
ク接触が与えられる。トランジスタ７８のベースの少量
の不純物を添加した真性領域９２は非常に浅く、その結
果、エミッタとコレクタの距離は近く、これによってト
ランジスタ７８の増幅率βを向上させる。
【００２８】上述のＭＯＳ素子の例の場合、バイポーラ
・トランジスタ７８の製作期間中の後続の平坦化ステッ
プで、写真製版によって微細構造が形成され、この場合
焦点合わせの問題に起因するブレを生じることはない。
更に、エピタキシャル成長させたシリコン領域と隣接す
る酸化物領域との間の境界部分を密閉するステップによ
って、エピタキシャル成長させた半導体領域と隣接する
酸化物領域との間の境界部分に沿って不純物原子が移動
することに起因する短絡の問題が除去される。
・トランジスタ７８の製作期間中の後続の平坦化ステッ
プで、写真製版によって微細構造が形成され、この場合
焦点合わせの問題に起因するブレを生じることはない。
更に、エピタキシャル成長させたシリコン領域と隣接す
る酸化物領域との間の境界部分を密閉するステップによ
って、エピタキシャル成長させた半導体領域と隣接する
酸化物領域との間の境界部分に沿って不純物原子が移動
することに起因する短絡の問題が除去される。
【００２９】本発明とその利点を詳細に説明したが、添
付の請求項によって定義されるように、本発明の精神と
範囲から逸脱することなく、ここで種々の変形、代替及
び変更を行うことができることを理解すべきである。 註 記 （Ｃ）著作権、＊Ｍ＊テキサス・インスツールメント株
式会社、１９９０。
付の請求項によって定義されるように、本発明の精神と
範囲から逸脱することなく、ここで種々の変形、代替及
び変更を行うことができることを理解すべきである。 註 記 （Ｃ）著作権、＊Ｍ＊テキサス・インスツールメント株
式会社、１９９０。
【００３０】本特許文書の開示の一部には、著作権によ
って保護されるべき材料が含まれている。著作権及びマ
スク・ワークの所有者は、特許文書または特許の開示が
米国特許商標庁の特許ファイルまたは記録にあるもので
ある限り、何人がこれを複写しようと異議を唱えるもの
ではないが、これ以外の場合には、全ての著作権とマス
ク・ワークに対する権利を留保するものである。
って保護されるべき材料が含まれている。著作権及びマ
スク・ワークの所有者は、特許文書または特許の開示が
米国特許商標庁の特許ファイルまたは記録にあるもので
ある限り、何人がこれを複写しようと異議を唱えるもの
ではないが、これ以外の場合には、全ての著作権とマス
ク・ワークに対する権利を留保するものである。
【００３１】以上の記載に関連して、以下の各項を開示
する。 １．基板；上記の基板の面と隣接する絶縁体層であっ
て、上記の層を貫通して配設した窓を有する上記の絶縁
体層；上記の窓内に配設され上記の絶縁体層の隣接する
部分との境界部分を形成するエピタキシャル半導体領
域；および上記のエピタキシャル半導体領域と上記の絶
縁体層の間の上記の境界部分に於けるシール；によって
構成されることを特徴とする半導体素子。
する。 １．基板；上記の基板の面と隣接する絶縁体層であっ
て、上記の層を貫通して配設した窓を有する上記の絶縁
体層；上記の窓内に配設され上記の絶縁体層の隣接する
部分との境界部分を形成するエピタキシャル半導体領
域；および上記のエピタキシャル半導体領域と上記の絶
縁体層の間の上記の境界部分に於けるシール；によって
構成されることを特徴とする半導体素子。
【００３２】２．上記のシールは上記の絶縁体層と上記
の境界部分に沿った上記のエピタキシャル半導体層との
間のボンドによって構成されることを特徴とする前記項
１記載の半導体素子。 ３．上記の絶縁体層は酸化物層によって構成されること
を特徴とする前記項１記載の半導体素子。
の境界部分に沿った上記のエピタキシャル半導体層との
間のボンドによって構成されることを特徴とする前記項
１記載の半導体素子。 ３．上記の絶縁体層は酸化物層によって構成されること
を特徴とする前記項１記載の半導体素子。
【００３３】４．上記のシールは上記の境界部分の少な
くとも一部に沿って配設した高密度酸化物の領域によっ
て構成されることを特徴とする前記項３記載の半導体素
子。 ５．上記の高密度酸化物は上記のエピタキシャル半導体
の隣接部分と接着している熱的酸化物によって構成され
ることを特徴とする前記項４記載の半導体素子。
くとも一部に沿って配設した高密度酸化物の領域によっ
て構成されることを特徴とする前記項３記載の半導体素
子。 ５．上記の高密度酸化物は上記のエピタキシャル半導体
の隣接部分と接着している熱的酸化物によって構成され
ることを特徴とする前記項４記載の半導体素子。
【００３４】６．第１導電型の半導体層；上記の半導体
層のチャンネル領域と隣接して絶縁状態で配設されるゲ
ート導電体；上記の半導体層の第１と第２ソース／ドレ
イン領域とそれぞれ隣接して形成された上記の第１導電
型と反対の第２導電型のエピタキシャル半導体の第１と
第２ソース／ドレイン領域であって、上記のゲート導電
体と水平方向に隣接する部分に配設され、上記のチャン
ネル領域によって間隔を設けられる上記の第１と第２ソ
ース／ドレイン領域；上記の第１と第２ソース／ドレイ
ン領域の水平方向に隣接部分に配設された絶縁体の領域
と、上記の絶縁体の領域と上記の第１と第２ソース／ド
レイン領域の隣接部分との間に形成された第１と第２境
界部分；及び上記の第１と第２ソース／ドレイン領域と
上記の絶縁体の隣接領域との間に配設したシールであっ
て、上記の第１と第２境界部分を密閉する上記のシー
ル；によって構成されることを特徴とするトランジス
タ。
層のチャンネル領域と隣接して絶縁状態で配設されるゲ
ート導電体；上記の半導体層の第１と第２ソース／ドレ
イン領域とそれぞれ隣接して形成された上記の第１導電
型と反対の第２導電型のエピタキシャル半導体の第１と
第２ソース／ドレイン領域であって、上記のゲート導電
体と水平方向に隣接する部分に配設され、上記のチャン
ネル領域によって間隔を設けられる上記の第１と第２ソ
ース／ドレイン領域；上記の第１と第２ソース／ドレイ
ン領域の水平方向に隣接部分に配設された絶縁体の領域
と、上記の絶縁体の領域と上記の第１と第２ソース／ド
レイン領域の隣接部分との間に形成された第１と第２境
界部分；及び上記の第１と第２ソース／ドレイン領域と
上記の絶縁体の隣接領域との間に配設したシールであっ
て、上記の第１と第２境界部分を密閉する上記のシー
ル；によって構成されることを特徴とするトランジス
タ。
【００３５】７．上記の半導体層の上記の第１と第２ソ
ース／ドレイン領域内に注入された上記の第２導電型の
多量の不純物を添加した領域によって更に構成されるこ
とを特徴とする前記項６記載のトランジスタ。 ８．上記の絶縁体層は酸化物層によって構成されること
を特徴とする前記項６記載のトランジスタ。
ース／ドレイン領域内に注入された上記の第２導電型の
多量の不純物を添加した領域によって更に構成されるこ
とを特徴とする前記項６記載のトランジスタ。 ８．上記の絶縁体層は酸化物層によって構成されること
を特徴とする前記項６記載のトランジスタ。
【００３６】９．上記のシールは少なくとも上記の境界
部分の一部に沿って配設された高密度酸化物の領域によ
って構成されることを特徴とする前記項７記載のトラン
ジスタ。 １０．上記の高密度酸化物の領域は少なくとも上記の境
界部分の一部に沿った上記のエピタキシャル半導体の領
域と部分的に接続している熱的酸化物のボンディングの
領域によって構成されることを特徴とする前記項９記載
のトランジスタ。
部分の一部に沿って配設された高密度酸化物の領域によ
って構成されることを特徴とする前記項７記載のトラン
ジスタ。 １０．上記の高密度酸化物の領域は少なくとも上記の境
界部分の一部に沿った上記のエピタキシャル半導体の領
域と部分的に接続している熱的酸化物のボンディングの
領域によって構成されることを特徴とする前記項９記載
のトランジスタ。
【００３７】１１．第１導電型の半導体層の面に形成し
た回路において、上記の回路は：上記の半導体層と隣接
する酸化物層であって、上記の絶縁体層はこれを貫通す
る第１と第２窓を有し、上記の窓は上記の半導体層を部
分的に露出させる上記の酸化物層；上記の第１窓内に配
設された上記の第１導電型のエピタキシャル成長させた
半導体の第１領域と、上記の第１領域と上記の酸化物層
の隣接する部分との間に形成された第１絶縁体；及び上
記の第１窓内に配設された上記の第１導電型と反対の第
２導電型のエピタキシャル成長させた半導体の第２領域
と、上記の第２領域と上記の酸化物層の隣接する部分と
の間に形成された上記の第２境界部分；によって構成さ
れ、上記のエピタキシャル成長させた半導体の第１領域
の上記の面に形成された第１ゲート・トランジスタは：
上記のエピタキシャル成長させた半導体の第１領域のチ
ャンネル領域に隣接して絶縁を施して形成した第１ゲー
ト導電体；上記のエピタキシャル成長させた半導体の第
１領域の対応するソース／ドレイン領域と隣接し互いに
間隔を有して直立したソース／ドレイン領域を設ける上
記の第２導電型のエピタキシャル半導体の第３と第４領
域であって、上記の第１ゲート導電体の水平方向に隣接
する部分と上記の第１領域の上記のチャンネル領域によ
って間隔を設けた上記の対応するソース／ドレイン領域
に配設される上記のエピタキシャル半導体の第３と第４
領域；上記のエピタキシャル半導体の第３と第４領域の
水平方向に隣接する部分に配設された酸化物領域と、上
記の第３と第４エピタキシャル半導体領域と上記の酸化
物領域との間に形成される対応する境界部分；及び上記
の第３と第４エピタキシャル領域と上記の隣接する酸化
物領域の間の上記の境界部分に於けるシール；によって
構成され、上記のエピタキシャル成長させた半導体の第
２領域の上記の面に形成した第２トランジスタは：上記
のエピタキシャル成長させた半導体の第２領域のチャン
ネル領域と隣接して絶縁を施して形成した第２ゲート導
電体；上記のエピタキシャル成長させた半導体の第２領
域の対応するソース／ドレイン領域と隣接し互いに間隔
を有して直立したソース／ドレイン領域を設ける上記の
第１導電型のエピタキシャル半導体の第５と第６領域で
あって、上記の第２ゲート導電体の水平方向に隣接する
部分と上記の第２領域の上記のチャンネル領域によって
間隔を設けた上記の対応するソース／ドレイン領域に配
設される上記のエピタキシャル半導体の第５と第６領
域；上記のエピタキシャル半導体の第５と第６領域の水
平方向に隣接する部分に配設された酸化物領域と、上記
の第５と第６エピタキシャル半導体領域と上記の酸化物
領域との間に形成される対応する境界部分；及び上記の
第５と第６エピタキシャル領域と上記の隣接する酸化物
領域の間の上記の境界部分に於けるシール；によって構
成されることを特徴とする回路。
た回路において、上記の回路は：上記の半導体層と隣接
する酸化物層であって、上記の絶縁体層はこれを貫通す
る第１と第２窓を有し、上記の窓は上記の半導体層を部
分的に露出させる上記の酸化物層；上記の第１窓内に配
設された上記の第１導電型のエピタキシャル成長させた
半導体の第１領域と、上記の第１領域と上記の酸化物層
の隣接する部分との間に形成された第１絶縁体；及び上
記の第１窓内に配設された上記の第１導電型と反対の第
２導電型のエピタキシャル成長させた半導体の第２領域
と、上記の第２領域と上記の酸化物層の隣接する部分と
の間に形成された上記の第２境界部分；によって構成さ
れ、上記のエピタキシャル成長させた半導体の第１領域
の上記の面に形成された第１ゲート・トランジスタは：
上記のエピタキシャル成長させた半導体の第１領域のチ
ャンネル領域に隣接して絶縁を施して形成した第１ゲー
ト導電体；上記のエピタキシャル成長させた半導体の第
１領域の対応するソース／ドレイン領域と隣接し互いに
間隔を有して直立したソース／ドレイン領域を設ける上
記の第２導電型のエピタキシャル半導体の第３と第４領
域であって、上記の第１ゲート導電体の水平方向に隣接
する部分と上記の第１領域の上記のチャンネル領域によ
って間隔を設けた上記の対応するソース／ドレイン領域
に配設される上記のエピタキシャル半導体の第３と第４
領域；上記のエピタキシャル半導体の第３と第４領域の
水平方向に隣接する部分に配設された酸化物領域と、上
記の第３と第４エピタキシャル半導体領域と上記の酸化
物領域との間に形成される対応する境界部分；及び上記
の第３と第４エピタキシャル領域と上記の隣接する酸化
物領域の間の上記の境界部分に於けるシール；によって
構成され、上記のエピタキシャル成長させた半導体の第
２領域の上記の面に形成した第２トランジスタは：上記
のエピタキシャル成長させた半導体の第２領域のチャン
ネル領域と隣接して絶縁を施して形成した第２ゲート導
電体；上記のエピタキシャル成長させた半導体の第２領
域の対応するソース／ドレイン領域と隣接し互いに間隔
を有して直立したソース／ドレイン領域を設ける上記の
第１導電型のエピタキシャル半導体の第５と第６領域で
あって、上記の第２ゲート導電体の水平方向に隣接する
部分と上記の第２領域の上記のチャンネル領域によって
間隔を設けた上記の対応するソース／ドレイン領域に配
設される上記のエピタキシャル半導体の第５と第６領
域；上記のエピタキシャル半導体の第５と第６領域の水
平方向に隣接する部分に配設された酸化物領域と、上記
の第５と第６エピタキシャル半導体領域と上記の酸化物
領域との間に形成される対応する境界部分；及び上記の
第５と第６エピタキシャル領域と上記の隣接する酸化物
領域の間の上記の境界部分に於けるシール；によって構
成されることを特徴とする回路。
【００３８】１２．基板の面に半導体素子を製作する方
法において、上記の方法は：上記の基板の上記の面に隣
接して酸化物層を形成するステップ；上記の酸化物を貫
通して窓を開口するステップ；上記の窓内に半導体領域
をエピタキシャル成長させるステップ；及び上記のエピ
タキシャル成長させた半導体領域と上記酸化物層の隣接
する部分の間の上記窓内の境界部分を密閉するステッ
プ；によって構成されることを特徴とする方法。
法において、上記の方法は：上記の基板の上記の面に隣
接して酸化物層を形成するステップ；上記の酸化物を貫
通して窓を開口するステップ；上記の窓内に半導体領域
をエピタキシャル成長させるステップ；及び上記のエピ
タキシャル成長させた半導体領域と上記酸化物層の隣接
する部分の間の上記窓内の境界部分を密閉するステッ
プ；によって構成されることを特徴とする方法。
【００３９】１３．上記の密閉ステップは、エピタキシ
ャル成長させた半導体の領域と上記の窓内の上記の酸化
物層の隣接する部分の間の境界部分に沿って高密度の酸
化物の領域を形成するステップによって構成されること
を特徴とする前記項１２記載の方法。 １４．高密度の酸化物の領域を形成する上記のステップ
は、上記の境界部分を水蒸気に曝して熱的酸化物の領域
を形成するステップによって構成されることを特徴とす
る前記項１２記載の方法。
ャル成長させた半導体の領域と上記の窓内の上記の酸化
物層の隣接する部分の間の境界部分に沿って高密度の酸
化物の領域を形成するステップによって構成されること
を特徴とする前記項１２記載の方法。 １４．高密度の酸化物の領域を形成する上記のステップ
は、上記の境界部分を水蒸気に曝して熱的酸化物の領域
を形成するステップによって構成されることを特徴とす
る前記項１２記載の方法。
【００４０】１５．上記のエピタキシャル成長させた半
導体の領域に隣接して第２層の半導体を形成するステッ
プによって更に構成されることを特徴とする前記項１２
記載の方法。 １６．上記の密閉ステップの後、上記のエピタキシャル
成長させた半導体の領域の面を平坦化するステップによ
って更に構成されることを特徴とする前記項１２記載の
方法。
導体の領域に隣接して第２層の半導体を形成するステッ
プによって更に構成されることを特徴とする前記項１２
記載の方法。 １６．上記の密閉ステップの後、上記のエピタキシャル
成長させた半導体の領域の面を平坦化するステップによ
って更に構成されることを特徴とする前記項１２記載の
方法。
【００４１】１７．上記の密閉と平坦化のステップに続
いて、上記の境界部分に隣接する第２層の半導体を形成
するステップによって更に構成されることを特徴とする
前記項１５記載の方法。 １８．基板の面にトランジスタを作成する方法におい
て、上記の方法は：上記の基板の面に隣接して第１酸化
物層を形成するステップ；上記の第１酸化物層をパター
ン化しエッチングして上記の第１層を貫通する第１窓を
形成するステップ；上記の第１酸化物層の窓内に第１導
電型の半導体の領域をエピタキシャル成長させるステッ
プ；上記の第１導電型の半導体の領域と上記の第１酸化
物層との境界部分の間の上記の第１窓内の境界部分を熱
的酸化物によって密閉するステップ；上記のワークの面
を平坦化するステップ；上記の第１導電型のエピタキシ
ャル成長させた半導体の領域の面に隣接してゲート酸化
物層を形成するステップ；上記のゲート酸化物層に隣接
して導電性多結晶シリコン層を形成するステップ；上記
の多結晶シリコン層と上記のゲート酸化物層をパターン
化しエッチングして上記の第１導電型のエピタキシャル
成長させた半導体の領域のチャンネル領域と隣接して絶
縁を施してゲートを形成するステップ；上記のワークの
面と隣接して第２酸化物層を形成するステップ；上記の
多結晶シリコン層と上記の第２酸化物層との間の境界部
分を熱的酸化物によって密閉するステップ；上記のワー
クの面を平坦化するステップ；上記の第２酸化物層をパ
ターン化しエッチングして上記の第１導電型のエピタキ
シャル成長させた半導体の領域の第１と第２ソース／ド
レイン領域を露出させるステップであって、上記の第１
と第２ソース／ドレイン領域は、上記の第１導電型のエ
ピタキシャル成長させた半導体の領域のゲート導電体と
その下方に位置するチャンネル領域に隣接して水平方向
に配設される上記のステップ；上記の第１と第２ソース
／ドレイン領域に隣接して第１と第２ソース／ドレイン
領域をエピタキシャル形成するステップ；によって構成
されることを特徴とする方法。
いて、上記の境界部分に隣接する第２層の半導体を形成
するステップによって更に構成されることを特徴とする
前記項１５記載の方法。 １８．基板の面にトランジスタを作成する方法におい
て、上記の方法は：上記の基板の面に隣接して第１酸化
物層を形成するステップ；上記の第１酸化物層をパター
ン化しエッチングして上記の第１層を貫通する第１窓を
形成するステップ；上記の第１酸化物層の窓内に第１導
電型の半導体の領域をエピタキシャル成長させるステッ
プ；上記の第１導電型の半導体の領域と上記の第１酸化
物層との境界部分の間の上記の第１窓内の境界部分を熱
的酸化物によって密閉するステップ；上記のワークの面
を平坦化するステップ；上記の第１導電型のエピタキシ
ャル成長させた半導体の領域の面に隣接してゲート酸化
物層を形成するステップ；上記のゲート酸化物層に隣接
して導電性多結晶シリコン層を形成するステップ；上記
の多結晶シリコン層と上記のゲート酸化物層をパターン
化しエッチングして上記の第１導電型のエピタキシャル
成長させた半導体の領域のチャンネル領域と隣接して絶
縁を施してゲートを形成するステップ；上記のワークの
面と隣接して第２酸化物層を形成するステップ；上記の
多結晶シリコン層と上記の第２酸化物層との間の境界部
分を熱的酸化物によって密閉するステップ；上記のワー
クの面を平坦化するステップ；上記の第２酸化物層をパ
ターン化しエッチングして上記の第１導電型のエピタキ
シャル成長させた半導体の領域の第１と第２ソース／ド
レイン領域を露出させるステップであって、上記の第１
と第２ソース／ドレイン領域は、上記の第１導電型のエ
ピタキシャル成長させた半導体の領域のゲート導電体と
その下方に位置するチャンネル領域に隣接して水平方向
に配設される上記のステップ；上記の第１と第２ソース
／ドレイン領域に隣接して第１と第２ソース／ドレイン
領域をエピタキシャル形成するステップ；によって構成
されることを特徴とする方法。
【００４２】１９．上記の密閉するステップは上記の境
界部分を露出させ高温に曝し上記の境界部分に沿って上
記のエピタキシャル成長させた半導体によって熱的酸化
物の領域を形成するステップによって構成されることを
特徴とする前記項１８記載の方法。 ２０．上記の平坦化ステップは機械的‐化学的平坦化を
利用して研磨及び研削するステップによって構成される
ことを特徴とする前記項１８記載の方法。
界部分を露出させ高温に曝し上記の境界部分に沿って上
記のエピタキシャル成長させた半導体によって熱的酸化
物の領域を形成するステップによって構成されることを
特徴とする前記項１８記載の方法。 ２０．上記の平坦化ステップは機械的‐化学的平坦化を
利用して研磨及び研削するステップによって構成される
ことを特徴とする前記項１８記載の方法。
【００４３】２１．本発明によれば、半導体素子を基板
３０の面に設ける。絶縁体層２８を基板３０の面に隣接
して形成し、この絶縁体層２８は上記の層を貫通して配
設した窓３２を有する。エピタキシャル半導体３４（３
６）の領域を窓３２内に配設し、絶縁体２８の層の隣接
部分との境界部分３８（４０）を形成する。エピタキシ
ャル半導体の領域と絶縁体２８の層との境界部分にシー
ルを設ける。
３０の面に設ける。絶縁体層２８を基板３０の面に隣接
して形成し、この絶縁体層２８は上記の層を貫通して配
設した窓３２を有する。エピタキシャル半導体３４（３
６）の領域を窓３２内に配設し、絶縁体２８の層の隣接
部分との境界部分３８（４０）を形成する。エピタキシ
ャル半導体の領域と絶縁体２８の層との境界部分にシー
ルを設ける。
【図１】図１（ａ）−（ｃ）は、従来技術による縦型ト
ランジスタのコレクタとベース領域の製作を示す半導体
ワークの拡大概略断面図である。
ランジスタのコレクタとベース領域の製作を示す半導体
ワークの拡大概略断面図である。
【図２】本発明の原理による一対の電界効果トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図３】本発明の原理による一対の電界効果トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図４】本発明の原理による一対の電界効果トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図５】本発明の原理による一対の電界効果トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図６】本発明の原理による一対の電界効果トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図７】図６に示すトランジスタの代替実施例の拡大概
略断面図である。
略断面図である。
【図８】図７に示す電界効果トランジスタの平面図であ
る。
る。
【図９】本発明の原理によるバイポーラ・トランジスタ
の製作を示す一連の拡大概略断面図である。
の製作を示す一連の拡大概略断面図である。
【図１０】本発明の原理によるバイポーラ・トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図１１】本発明の原理によるバイポーラ・トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図１２】本発明の原理によるバイポーラ・トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図１３】本発明の原理によるバイポーラ・トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図１４】本発明の原理によるバイポーラ・トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
【図１５】本発明の原理によるバイポーラ・トランジス
タの製作を示す一連の拡大概略断面図である。
タの製作を示す一連の拡大概略断面図である。
１０ トランジスタ
１２ 基板
１４ ｎ＋領域
１６ 酸化物層
１８ エピタキシャル成長させたｎ−領域
２０、３８、４０、 境界部分
２２ マスク酸化物層
２６ 相補型金属酸化物半導体（ＣＭＯＳ）インバー
タ ３２、４８、４９ 窓
タ ３２、４８、４９ 窓
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジャック レイノルズ
アメリカ合衆国 テキサス州 75240
ダラスローリング スプリングス レー
ン 13215
(56)参考文献 特開 昭63−278220（ＪＰ，Ａ)
特開 平１−117043（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/205
Claims (2)
- 【請求項１】 半導体領域の面に半導体素子を製造する
方法において、 前記半導体領域の面に隣接して絶縁体層を形成し、 前記絶縁体層を貫通する窓を開口し、 前記窓内に半導体材料の領域をエピタキシャル成長さ
せ、及び 前記半導体材料の領域と前記絶縁体層の隣接する部分と
の間の窓内の境界を、該境界を水蒸気にさらすことによ
り熱酸化領域を形成し、これにより前記半導体材料の領
域と前記絶縁体層の隣接する部分との間の窓内の境界に
沿って高密度酸化物を領域を形成して、密封する、 各ステップを含む方法。 - 【請求項２】 前記境界を水蒸気にさらすステップが、
前記境界を約７５０℃の水蒸気に約１時間の間さらすこ
とを含む請求項１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/809359 | 1991-12-17 | ||
| US07/809,359 US5266517A (en) | 1991-12-17 | 1991-12-17 | Method for forming a sealed interface on a semiconductor device |
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|---|---|
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| JP3361842B2 true JP3361842B2 (ja) | 2003-01-07 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP33439692A Expired - Fee Related JP3361842B2 (ja) | 1991-12-17 | 1992-12-15 | 半導体素子、システム及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5266517A (ja) |
| EP (1) | EP0547902A3 (ja) |
| JP (1) | JP3361842B2 (ja) |
| KR (1) | KR100315410B1 (ja) |
| TW (1) | TW217464B (ja) |
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| US5731218A (en) * | 1993-11-02 | 1998-03-24 | Siemens Aktiengesellschaft | Method for producing a contact hole to a doped region |
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| US5554562A (en) * | 1995-04-06 | 1996-09-10 | Advanced Micro Devices, Inc. | Advanced isolation scheme for deep submicron technology |
| US5571733A (en) * | 1995-05-12 | 1996-11-05 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| GB2439357C (en) * | 2006-02-23 | 2008-08-13 | Innos Ltd | Integrated circuit manufacturing |
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|---|---|---|---|---|
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| IT1213192B (it) * | 1984-07-19 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di transistori ad effetto di campo agate isolato (igfet) ad elevata velocita' di risposta in circuiti integrati ad alta densita'. |
| US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
| US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
| FR2629636B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
| JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1991
- 1991-12-17 US US07/809,359 patent/US5266517A/en not_active Expired - Lifetime
-
1992
- 1992-12-15 JP JP33439692A patent/JP3361842B2/ja not_active Expired - Fee Related
- 1992-12-16 KR KR1019920024445A patent/KR100315410B1/ko not_active IP Right Cessation
- 1992-12-17 EP EP92311547A patent/EP0547902A3/en not_active Withdrawn
-
1993
- 1993-04-22 TW TW082103070A patent/TW217464B/zh active
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|---|---|
| JPH05251341A (ja) | 1993-09-28 |
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| EP0547902A2 (en) | 1993-06-23 |
| US5266517A (en) | 1993-11-30 |
| TW217464B (ja) | 1993-12-11 |
| EP0547902A3 (en) | 1997-04-16 |
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