JPH0362015B2 - - Google Patents

Info

Publication number
JPH0362015B2
JPH0362015B2 JP58217949A JP21794983A JPH0362015B2 JP H0362015 B2 JPH0362015 B2 JP H0362015B2 JP 58217949 A JP58217949 A JP 58217949A JP 21794983 A JP21794983 A JP 21794983A JP H0362015 B2 JPH0362015 B2 JP H0362015B2
Authority
JP
Japan
Prior art keywords
bipolar transistor
lateral bipolar
epitaxial layer
conductivity type
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58217949A
Other languages
English (en)
Other versions
JPS59104166A (ja
Inventor
Aaru Sumisu Piitaa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS59104166A publication Critical patent/JPS59104166A/ja
Publication of JPH0362015B2 publication Critical patent/JPH0362015B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明は半導体回路に関するものであつて、更
に詳細には、横方向バイポーラトランジスタにお
ける基板電流注入を制御する技術に関するもので
ある。
従来、バイポーラチツプにおいて横方向トラン
ジスタを使用する場合は、寄生縦方向トランジス
タによつて基板内に電流が注入されるということ
が認識されていた。今日まで、この寄生電流に基
づく損失を最小とする為の努力は埋込層内に出来
るだけ多くのドーバントを導入するということに
限定されていた。この様な方法は少くとも２つの
要因においてその有用性が限定的である。第１
に、埋込層の横方向拡散は隣接する分離されてい
る埋設層間の距離によつて制限される。即ち、或
る領域内に設けることが可能な埋込層の最大数は
そこに設けるべき埋込層の寸法によつて制限され
る。任意の埋込層の横方向における寸法は埋込層
酸化膜における開口（埋込層のマスク用窓）の幅
に埋込層酸化膜内の開口の端部から埋込層ドーピ
ング不純物が横方向に拡散する距離（埋込層横方
向散）を加えたものに等しい。第２に、少数キヤ
リア電流が埋込層を貫通して基板内に注入される
ことを減少する為の埋込層内の不純物濃度の効果
は埋込層とその埋込層の上方のアクテイブ領域を
形成するエピタキシヤル島状部との間のアライメ
ントに依存する。即ち、所謂分離マスクを所謂埋
込層マスクと整合させることによつて、埋込層が
エピタキシヤル領域のアクテイブなース領域及び
エミツタ領域の下側に位置される。このアライメ
ント（整合）をどの程度の再現性をもつて行なう
ことが可能であるかということが、逆バイアスさ
れている基板に流れ込む少数キヤリア電流を減少
させる上での埋設層の効果に影響を与える要因の
一つである。
このことはバイポーラトランジスタにおけるベ
ース電流とコレクタ電流との間の関係に起因する
ものである。シヨツクレイによつて最初に提案さ
れたモデルによれば、コレクタ電流（本例におい
ては基板内への電流）とベース電流（埋設層から
オーミツク的に除去される多数キヤリア電流）と
の比は順方向バイアスされているエミツタ・ベー
ス（ＰエミツタとＮベース・埋設層）接合と逆バ
イアスされているベース・コレクタ（Ｎベース・
埋設層とＰコレクタ・基板）接合との間に設けら
れる埋設層不純物の量に逆比例する。
1983年７月27日に公開された欧洲特許出願公開
公報第0084500号は、横方向PNPトランジスタが
高集積度のランダムアクセスメモリ（RAM）セ
ルの一部として形成される場合のプロセスを開示
している。このプロセスは従来技術と比較し集積
度及び歩留りの点で著しく改良されており、従つ
て超LSI集積度でバイポーラメモリセルを製造す
ることを可能としているが、上述した如き基本的
な基板注入の点に関する欠点を有するものであ
る。
上述した欧洲特許出願に開示されているセルの
様な集積合体論理（I2L）技術で製造した従来の
バイポーラRAMセルにおいては、横方向PNPト
ランジスタのＰエミツタ及びＰコレクタの何れか
又はその両方が順方向バイアスされると、それら
は通常２つの方向へ電流を注入する。１つの方向
は適切な方向であり、即ちＰエミツタからＰコレ
クタへの方向であり、一方、PNPトランジスタ
が飽和している場合には、ＰコレクタからＰエミ
ツタへの方向である。もう１つの方向は好ましか
らざる方向であつて、Ｐエミツタから基板への電
流路である。通常、基板内への注入電流は所望の
横方向における電流よりも数倍大きなものであ
る。
上述した如く、基板電流注入の問題を解決する
従来の方法は、埋込層内のドーピングを増加させ
ることであつた。第１図は上掲の公開公報のプロ
セスに従つて製造された高集積度RAMセルの断
面を示しており、適切に形成された場合には、セ
ルの埋込層はセルを取囲む分離酸化領域の間を延
在する。従つて、通常、横方向PNPトランジス
タのエミツタからの基板電流注入を妥当なレベル
へ押える為には埋込層内のドーピングを増加させ
ることで十分である。
しかしながら、特に一層高集積度のRAMセル
の場合には、マスクの寸法が小さく且つ埋込層マ
スクと分離マスクとの間の精密な整合を行なうこ
とが困難である為に、埋込層が分離酸化領域の間
の距離に亘つて存在しないことが多々発生する。
即ち、第２図に示した如く、埋込層の端部と分離
酸化膜の端部との間にギヤツプｇが発生すること
が多々ある。この様なギヤツプが発生すると、基
板は適切に封止状態とされないので埋込層内のド
ーピングを増加しても基板注入電流を防止する上
でさほど効果的でなくなる。
本発明は、以上の点に鑑み成されたものであつ
て、縦方向電流注入を最小とした横方向PNPト
ランジスタを形成する方法を提供することを目的
とする。
本発明の方法によれば、第１導電型の埋込層を
前記第１導電型とは反対の導電型である第２導電
型の半導体基板の選定領域上に形成する。次い
で、エピタキシヤル層の少くとも一部が埋込層と
重畳する様に第１導電型のエピタキシヤル層を基
板上に形成する。次いで、エピタキシヤル層内に
分離酸化領域を形成して、エピタキシヤル物質か
ら成る電気的に分離された島状部を画定する。次
いで、第１導電型の選定不純物を、後に形成すべ
き横方向バイポーラトランジスタの下側のエピタ
キシヤル層部分内に導入させる。最後に、エピタ
キシヤル層内に横方向バイポーラトランジスタを
形成する。
本発明方法は従来技術と比較して幾つかの主要
な利点を有するものである。第１に、縦方向電流
注入を減少させる注入物は自己整合される。デイ
スクリートな横方向トランジスタの場合には、デ
バイスの四辺が分離酸化膜によつて制御されるの
で注入物を完全に自己整合させる事が可能であ
る。合体したデバイスの場合には、アクテイブ領
域及び埋込層に関する注入物の位置はその三辺が
分離酸化膜によつて制御され且つデバイスの
NPN部分及びPNP部分との境界を成す４番目の
端部はマスクによつて制御される。以後、第２導
電型のエミツタと第２導電型の基板との間の第１
導電型の不純物の量を増加させる為に使用される
第１導電型の不純物のイオン注入物の事を“シン
ク注入物”と言う用語で呼称する。この用語は他
の製造工程に関しデバイスの表面を埋込層へオー
ミツク的に接続する為の第１導電型の不純物から
成る注入物を表すものとして過去に於て使用され
ている。
第２に、後述する如く、シンク注入物のドーズ
量は低いものであることが要求される。そうする
ことにより、注入物によつて発生される結晶歪の
量が減少される。結晶格子内へ不純物を導入する
ことにより格子が変形する。この様な変形の一つ
の理由は、不純物はホストとしての結晶のイオン
半径と異なつたイオン半径（従つて、体積）を有
しており、従つて不純物原子は不純物原子の場所
の周りの結晶格子を幾分局所的に伸長すること無
しに結晶格子内へ置換的に入り込むということが
無い。別の理由としては、結晶内へどのような寸
法を有するものであつても余りにも多量の不純物
原子を導入した場合には結晶格子を歪ませる傾向
となる。何れの場合においても、その結果とし
て、結晶格子の周期性が変化することとなる。こ
の様な周期性の変化は“結晶歪”と呼ばれてい
る。極端な場合には、この様な変化の結果導入さ
れた不純物の周りにおける結晶の特性が破壊され
ることとなる。従つて、この様な近傍における結
晶の半導体特性が破壊される。“シンク注入物”
を形成する為に本発明によつて必要とされる減少
された量の不純物を使用することにより、上述し
た機構と関連した結晶歪を減少することが可能と
なる。
第３に、本発明方法によれば、シンク注入物が
注入用Ｐ領域の下側においてデバイス内へ深く導
入される。このことはＰインジエクタと基板との
間の“ベースＱ”の量を増加させ、それは基板電
流を減少させると共にＰエミツタとＰコレクタと
の間のベースＱの量を最小に維持し、従つて横方
向コレクタ電流を可及的に大きな値に維持する。
以下、添付の図面を参考に本発明の具体的実施
の態様に付いて詳細に説明する。特に、I2L技術
に本発明方法を適用した場合の実施例に付き詳細
に説明するが、それは単に例示的なものであつて
限定的なものではなく、その他の半導体デバイス
技術に関し本発明を適用することが可能であるこ
とは勿論である。例えば、本発明のプロセスをデ
イスクリートなバイポーラトランジスタを製造す
る場合に使用することも可能である。
第３図及び第４図に示した如く、本発明の好適
実施例によれば、［100］結晶方位を有するＰ型シ
リコン基板１１０を酸化し、埋込層マスクでパタ
ーニングし、次いでＮ型不純物を拡散させてＮ＋
導電型の埋込層１１４を形成する。埋込層１１４
はI2Lメモリセルの、後に形成すべきNPNトラン
ジスタのコレクタ領域及び後に形成されるべき
PNPトランジスタのベース領域への低抵抗相互
接続を与える。
次いで、エピタキシヤル層１１３の少くとも一
部が埋込層１１４と重畳する様に約１乃至0.5μm
の厚さの薄いエピタキシヤル層１１３が基板１１
０上に成長させる。このステツプに続いて、約
200乃至300Åの厚さの薄い熱酸化層１３１を成長
させ、シランとアンモニアの分解によつて約1000
乃至1500Åの厚さの窒化シリコン層１３２を付着
形成させる。
次いで、第３図に示した如く、窒化物、酸化物
及びその下側のシリコンを選択的にエツチングし
て分離溝１３０ａ，１３０ｂを形成し、アクテイ
ブなメモリセルデバイスを形成すべきエピタキシ
ヤルシリコン物質から成る島状部を画定する。エ
ツチングされるべきではない構成体の部分は分離
マスクによつて保護されている。エツチング条件
を調節して絶縁層から成る突出部１３３ａ，１３
３ｂを形成させ、爾後のフイールドイオン注入の
際に注入されるイオンをマスクする。例えば、緩
衝HFエツチング液を使用する事によつてエツチ
ング条件を調節し、公知のシリコン用エツチング
液でエピタキシヤル層１１３をエツチングする前
に、酸化膜１３１の露出部分を除去すると共に残
存する窒化膜１３２の端部の下側の酸化膜１３１
をアンダーカツトする。Ｐ型ドーパント、例えば
約45KeVのエネルギレベルで１−２×1014原子
数／cm2のドーズ量でボロンをフイールド領域内へ
イオン注入させ、公知の方法でチヤンネルストツ
パとして機能させる。
次いで、フイールド酸化領域を公知の方法で酸
化させて、第４図に示した如く、溝１３０ａ，１
３０ｂ内に分離用酸化膜１１５ａ，１１５ｂを形
成する。次いで、自己整合させたトランジスタマ
スクを付与し、窒化膜１３２の部分を選択的に除
去することによつて、メモリセルの種々の部分、
即ち横方向PNPトランジスタ及び縦方向NPNト
ランジスタを画定する。
次いで、酸化層１３１の露出部分を酸化して約
1500乃至2000Åの厚さに増加させ、自己整合させ
たトランジスタ酸化領域１３４ａ−１３４ｅを形
成する。次いで窒化膜を除去し、以前窒化膜１３
２の下側に存在していた200乃至300Åの薄い酸化
層１３１の部分を残存させると共にマスク用酸化
膜の一層厚い領域１３４ａ−１３４ｅを残存させ
る。その結果得られる構成を第５図に示してあ
る。
第６図に示した如く、本発明によれば、製造プ
ロセスのこの段階において、後に横方向PNPト
ランジスタを形成すべきアクテイブな島状部の部
分全体が露出される様にシンクマスクをウエハ上
に形成する。次いで、エピタキシヤル層の露出部
分内へ、Ｎ型ドーバント、好適には約380KeV
（190KeVのP++）のエネルギレベルで約５×1013
原子数／cm2のドーズ量の燐、をイオン注入させ
る。
この様に横方向PNPトランジスタの領域全体
へＮ型注入物を導入することは、第７図に示した
従来技術の場合と対比されるものであつて、第７
図に示した従来技術の場合には、Ｎ型注入物はコ
レクタ領域Ｃのみに制限されている。
次いで、第８図に示した如く、ホトレジスト注
入マスク１３５ａ，１３５ｂ（“ベース排除マス
ク”とも呼称される）を付与して、横方向PNP
トランジスタのベース及びベースコンタクトをボ
ロンの様なＰ型不純物による注入から保護する。
横方向PNPトランジスタのベースコンタクトは
又縦方向NPNトランジスタのコレクタへのコン
タクトでもある。次いで、Ｐ型不純物、通常ボロ
ンイオン、を夫々PE及びPCで示した横方向PNP
トランジスタのエミツタ窓及びコレクタ窓内へ注
入させると共に、後に形成されるべきシンクコン
タクト領域１４０ａを取囲むエピタキシヤル領域
１１３内に形成されているバイパス抵抗とNPN
トランジスタのエミツタ窓Ｅ内へ注入する。又、
自己整合させたトランジスタ酸化膜を介してボロ
ンイオンを注入し、相互接続する非活性ベース領
域と自己整合した抵抗とを形成する。後に形成さ
れるべき金属コンタクト区域と良好なオーミツク
接触を与える浅い注入物と、NPNトランジスタ
のベースに対し電流利得制御を与える深い注入物
とを発生させる為に２エネルギレベルのボロンイ
オン注入を使用する。浅い注入物には30乃至
50KeVのエネルギレベルで１−２×1014原子数／
cm2のドーズ量でB+を使用し、又深い注入物には
80−150KeVのエネルギレベルで0.8−2.0×1013原
子数／cm2のドーズ量のB+を使用する。浅い注入
物B+に対する好適なエネルギレベル及びドーズ
量は、50KeVと１×1014原子数／cm2であり、深い
注入物B+に対するものは120KeVと1.5×1013原子
数／cm2である。
ホトレジストマスク１３５ａ，１３５ｂを除去
した後に、第９図に示す如く、砒素注入ホトレジ
ストマスク１３７ａ，１３７ｂを付与し、自己整
合させたトランジスタ酸化領域１３４ａ−１３４
ｅ及びフイールド酸化膜１１５ａ，１１５ｂと関
連し、コレクタシンクコンタクト窓Ｃ及び縦方向
NPNトランジスタエミツタ窓Ｅを除いた構成体
のすべての表面を保護する。40−120KeVのエネ
ルギレベルで0.5−2.0×1016原子数／cm2、好適に
は80KeVのエネルギレベルで１×1016原子数／cm2
のドーズ量、のAs+を使用して砒素のイオン注入
を行なつた後に砒素注入マスク１３７ａ，１３７
ｂを剥離する。次いで、窒素中において約20−80
分間1000の温度で単一の熱サイクルを使用してア
ニーリングを行なうと共に注入したドーパントを
ドライブインさせる。次いで、エピタキシヤル層
１１３上に形成した薄い酸化膜１３１を適宜エツ
チングすることによつてコンタクト用窓を開口さ
せる。一実施例においては、ウエハを例えば緩衝
HFの様なエツチング液内へ酸化膜１３１を除去
するのに十分であるが厚い酸化膜１３４ａ−１３
４ｅを実質的に変化させるのには不十分な時間に
亘つて浸漬させることによりこれらのコンタクト
用窓を開口させる。従つて、いかなるコンタクト
マスクも必要とはされない。次いで、上表面の電
気的相互接続を形成する為に基板に対し金属蒸着
を行なう為の準備が成される。
以上、本発明の具体的実施の態様に付いて詳細
に説明したが、本発明はこれら具体的にのみ限定
されるべきものではなく、本発明の技術的範囲を
逸脱すること無しに種々の変形が可能であること
は勿論である。
【図面の簡単な説明】
第１図及び第２図は従来技術の構造を示した各
断面図、第３図乃至第６図は本発明製造方法の１
実施例の各段階を示した各断面図、第７図は従来
技術の構造を示した断面図、第８図及び第９図は
本発明の１実施例に従い第６図の構成の後の段階
を示した各断面図、である。 （符号の説明） １１３：エピタキシヤル層、
１１４：埋込層、１１５：分離酸化膜、１３０：
溝、１３１：熱酸化膜、１３２：窒化シリコン
膜、１３３：突出部、１３４：自己整合したトラ
ンジスタ酸化領域。

Claims (1)

  1. 【特許請求の範囲】 １ 基板内に形成されている横方向バイポーラト
    ランジスタからの縦方向電流注入を減少させる半
    導体構成体の製造方法において、第１導電型の埋
    込層を前記第１導電型とは反対の第２導電型の半
    導体基板の選定領域内に形成し、エピタキシヤル
    層の少くとも一部が前記埋込層と重畳する様に前
    記第１導電型のエピタキシヤル層を形成し、前記
    エピタキシヤル層内に前記基板まで延在する分離
    酸化膜領域を形成してエピタキシヤル物質から成
    る電気的に分離された島状部を画定し、第１導電
    型の選定不純物を前記エピタキシヤル層の後に形
    成すべき横方向バイポーラトランジスタの下側の
    部分内に導入し、前記エピタキシヤル層内に横方
    向バイポーラトランジスタを形成する、上記各工
    程を有することを特徴とする方法。 ２ 特許請求の範囲第１項において、前記横方向
    バイポーラトランジスタがデイスクリートなデバ
    イスであることを特徴とする方法。 ３ 特許請求の範囲第１項において、前記横方向
    バイポーラトランジスタがPNPトランジスタで
    あることを特徴とする方法。 ４ 特許請求の範囲第１項において、前記横方向
    バイポーラトランジスタが前記構成体内における
    合体されたデバイスの一部として形成されてお
    り、前記分離用酸化膜領域を形成する工程におい
    て前記半導体構成体の表面上にマスクを形成し、
    前記マスクをパターニングして合体したデバイス
    としての横方向バイポーラトランジスタが形成さ
    れるエピタキシヤル層部分を露出させるものであ
    り、且つ前記横方向バイポーラトランジスタを形
    成する工程が前記エピタキシヤル層内に合体され
    たデバイスを形成するものであることを特徴とす
    る方法。 ５ 特許請求の範囲第４項において、前記合体さ
    れたデバイスが横方向PNPトランジスタと縦方
    向NPNトランジスタとを有することを特徴とす
    る方法。 ６ 特許請求の範囲第１項乃至第５項のうちの何
    れか１項において、前記選定不純物が燐であるこ
    とを特徴とする方法。 ７ 特許請求の範囲第６項において、前記燐が約
    380KeVにおいて約５×1013原子数／cm2のドーズ
    量で注入されるものであることを特徴とする方
    法。
JP58217949A 1982-11-22 1983-11-21 横方向バイポ−ラトランジスタ内の基板注入の制御 Granted JPS59104166A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US443846 1982-11-22
US06/443,846 US4507848A (en) 1982-11-22 1982-11-22 Control of substrate injection in lateral bipolar transistors

Publications (2)

Publication Number Publication Date
JPS59104166A JPS59104166A (ja) 1984-06-15
JPH0362015B2 true JPH0362015B2 (ja) 1991-09-24

Family

ID=23762413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58217949A Granted JPS59104166A (ja) 1982-11-22 1983-11-21 横方向バイポ−ラトランジスタ内の基板注入の制御

Country Status (5)

Country Link
US (1) US4507848A (ja)
EP (1) EP0110773B1 (ja)
JP (1) JPS59104166A (ja)
CA (1) CA1205923A (ja)
DE (1) DE3381034D1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4669177A (en) * 1985-10-28 1987-06-02 Texas Instruments Incorporated Process for making a lateral bipolar transistor in a standard CSAG process
US5102812A (en) * 1989-11-09 1992-04-07 Bell Communications Research Method of making a lateral bipolar heterojunction structure
US11094806B2 (en) * 2017-12-29 2021-08-17 Texas Instruments Incorporated Fabricating transistors with implanting dopants at first and second dosages in the collector region to form the base region

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56115565A (en) * 1980-02-19 1981-09-10 Fujitsu Ltd Semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3383567A (en) * 1965-09-15 1968-05-14 Ion Physics Corp Solid state translating device comprising irradiation implanted conductivity ions
US3443174A (en) * 1966-05-17 1969-05-06 Sprague Electric Co L-h junction lateral transistor
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
DE2507366C3 (de) * 1975-02-20 1980-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Unterdrückung parasitärer Schaltungselemente
DE2507613C3 (de) * 1975-02-21 1979-07-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung eines invers betriebenen Transistors
US4025364A (en) * 1975-08-11 1977-05-24 Fairchild Camera And Instrument Corporation Process for simultaneously fabricating epitaxial resistors, base resistors, and vertical transistor bases
US4167425A (en) * 1975-09-19 1979-09-11 Siemens Aktiengesellschaft Method for producing lateral bipolar transistor by ion-implantation and controlled temperature treatment
US4115797A (en) * 1976-10-04 1978-09-19 Fairchild Camera And Instrument Corporation Integrated injection logic with heavily doped injector base self-aligned with injector emitter and collector
US4144098A (en) * 1977-04-28 1979-03-13 Hughes Aircraft Company P+ Buried layer for I2 L isolation by ion implantation
NL7709363A (nl) * 1977-08-25 1979-02-27 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd onder toepassing van een dergelijke werkwijze.
US4231057A (en) * 1978-11-13 1980-10-28 Fujitsu Limited Semiconductor device and method for its preparation
US4201800A (en) * 1978-04-28 1980-05-06 International Business Machines Corp. Hardened photoresist master image mask process
JPS5534619U (ja) * 1978-08-25 1980-03-06
US4259680A (en) * 1980-04-17 1981-03-31 Bell Telephone Laboratories, Incorporated High speed lateral bipolar transistor
US4398338A (en) * 1980-12-24 1983-08-16 Fairchild Camera & Instrument Corp. Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques
US4433471A (en) * 1982-01-18 1984-02-28 Fairchild Camera & Instrument Corporation Method for the formation of high density memory cells using ion implantation techniques

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56115565A (en) * 1980-02-19 1981-09-10 Fujitsu Ltd Semiconductor device

Also Published As

Publication number Publication date
US4507848A (en) 1985-04-02
EP0110773B1 (en) 1989-12-27
DE3381034D1 (de) 1990-02-01
JPS59104166A (ja) 1984-06-15
CA1205923A (en) 1986-06-10
EP0110773A2 (en) 1984-06-13
EP0110773A3 (en) 1985-09-18

Similar Documents

Publication Publication Date Title
JP3205361B2 (ja) 縦方向電流によるパワーｍｏｓトランジスタを製造するための方法
US6376897B2 (en) Lateral bipolar transistor formed on an insulating layer
US4891328A (en) Method of manufacturing field effect transistors and lateral bipolar transistors on the same substrate
JPS6080276A (ja) 半導体素子の形成方法
JPS62247572A (ja) 絶縁ゲ−ト電界効果トランジスタの製造方法
US4029522A (en) Method to fabricate ion-implanted layers with abrupt edges to reduce the parasitic resistance of Schottky barrier fets and bipolar transistors
US4261763A (en) Fabrication of integrated circuits employing only ion implantation for all dopant layers
JPS58127368A (ja) 高集積度ｒａｍ用のイオン注入したメモリセル
US4714685A (en) Method of fabricating self-aligned silicon-on-insulator like devices
EP0386798A2 (en) A method for forming a channel stopper in a semiconductor structure
JPH0241170B2 (ja)
EP0221742B1 (en) Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions
US4797718A (en) Self-aligned silicon MOS device
JP2617177B2 (ja) 集積回路のアイソレーシヨン構造およびその形成方法
US4144098A (en) P+ Buried layer for I2 L isolation by ion implantation
JPH0521448A (ja) 半導体装置の製造方法
JPH0362015B2 (ja)
JPS5947468B2 (ja) バイポ−ラ・トランジスタの製造方法
US4202002A (en) Ion-implanted layers with abrupt edges
EP0042380B1 (en) Method for achieving ideal impurity base profile in a transistor
EP0253538B1 (en) A vlsi self-aligned bipolar transistor
US20030062598A1 (en) Method for manufacturing and structure of semiconductor device with sinker contact region
US7164186B2 (en) Structure of semiconductor device with sinker contact region
KR0136532B1 (ko) 박막트랜지스터 제조방법
JPH05102175A (ja) 半導体装置の製造方法