JP2617177B2 - 集積回路のアイソレーシヨン構造およびその形成方法 - Google Patents

集積回路のアイソレーシヨン構造およびその形成方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路の製作方法にかかわるものであり、
とくに単一の基板中に形成する素子間にアイソレーシヨ
ン領域を設けるための構造およびその形成方法、たとえ
ば、CMOS回路中のＰチヤンネルデバイスとＮチヤンネル
デバイスとの間など、単一の基板中に形成した素子間に
アイソレーシヨン領域を形成する構造および方法に関す
るものである。
［従来技術］ 集積回路製作における主要な目標は、各種デバイスの
形成に使用する表面積を減少させることにある。大きな
表面積を占める構造のひとつとしてはアイソレーシヨン
構造があり、また集積回路のほぼすべてに共通する必要
条件として、集積回路の表面に形成する素子間にアイソ
レーシヨン構造を設けなければならないという条件があ
る。このようなアイソレーシヨン構造は、個々の構成素
子どうしを電気的に分離することによつて、各素子が各
種回路素子のうち、直接的かつ特定の目的をもつて接続
したもの以外、他の素子とは独立して動作するようにす
るものである。
現在アイソレーシヨン法として用いられているもつと
も一般的な方法は、フイールド酸化物を使用する方法で
ある。この方法においては、まず素子形成領域間の領域
にイオン注入を行なうことによりチヤンネルストツプを
形成し、ついで通常は熱酸化法によつて厚いフイールド
酸化物領域を形成して、アイソレーシヨン構造を得る。
このようにして得られるアイソレーシヨン構造により、
集積回路中の各素子間に電気的絶縁酸化物層や空乏領域
が形成されることとなる。このような従来のアイソレー
シヨン方式は、以下のようなふたつの大きな欠点があ
る。まず第１に、フイールド酸化物領域を基板の表面上
にパターン化しなければならないため、このフイールド
酸化物層のマスクをパターン化するのに使用するリソグ
ラフイ技術により得られる最小寸法と少なくとも同等の
面積がフイールドアイソレーシヨン構造にとつて必要で
ある。さらに、フイールド酸化物領域を通常そうである
ように熱成長させた場合には、該酸化物領域は縦方向の
みならず横方向にも拡がり、より広い面積を占める。第
２に、フイールド酸化物構造は能動素子を含む領域を完
全には包囲することができず、そのためにこれら能動素
子を含む領域間に引き延ばされてはいるが直接的である
接続を残すこととなる。
この第２の欠点によつてとくに問題となる状況として
は、CMOS回路におけるラツチアツプの問題がある。この
ラツチアツプ現象は、通常は正の電圧源と接続したＰチ
ヤンネルMOSトランジスタのＰ型ソース、該Ｐチヤンネ
ルトランジスタのＮ型タンク、Ｎチヤンネルトランジス
タを含むＰ型ウエル、および通常は接地電位に接続した
ＮチヤンネルトランジスタのＮ型ソースからなるサイリ
スタが、不要の少数キヤリアの注入によつてオンとなる
ときに生ずる。従つて、大きな電流が正の電圧源から接
地に流れ、ふつうはラツチアツプ状態にあるデバイスを
破壊してしまう。こうしたラツチアツプをおこす電位を
最低限とすべく各種の構造が開発されているが、従来の
構造はいずれもデバイス間に最低４ミクロンの間隔を必
要とするものであつた。
［発明の目的］ 本発明は以上のような事情にかんがみ、基板上に形成
する各デバイスのアイソレーシヨン領域が占める寸法を
できるだけ小さくするようにしたアイソレーシヨン構造
およびその形成方法を提供することを目的とするもので
ある。
［問題点を解決するための手段］ 本発明の一態様は、集積回路の能動素子を二酸化シリ
コン領域により当該集積回路中の他の素子から完全に分
離することを可能とするアイソレーシヨン構造を提供す
るものである。すなわち、本発明によるアイソレーシヨ
ン構造の一実施例においては、能動素子形成領域とこの
素子形成領域の下部に形成した埋込み拡散層とを含む領
域の全側面を二酸化シリコン領域によつて取り囲み、該
埋込み拡散層は当該アイソレーシヨン用二酸化シリコン
領域のすべてのものの底部にまで延在するようにしたも
のである。
さらに本発明による方法の一実施例においては、アイ
ソレーシヨン構造を形成するため、たとえばシリコン基
板に対してエツチ処理を行なつて、分離されるべき能動
素子形成領域および本発明による構造の実施例としての
アイソレーシヨン構造が占めるべき全領域からシリコン
を除去する。つぎに、二酸化シリコンその他の絶縁材料
からなるコンフオーマルな層（断面形状が下層の起伏形
状＝トポグラフイと合致するようにした均一な厚さの
層）をこのシリコン基板の表面に被着形成する。ついで
この二酸化シリコン等のコンフオーマルな層に対して異
方的にエツチして前記アイソレーシヨン領域の底部の二
酸化シリコンを除去し、アイソレーシヨン領域の側壁上
の二酸化シリコン領域は残す。次のこのアイソレーシヨ
ン領域の底部に不純物イオンを打込んで、アイソレーシ
ヨン領域の底部に縮退（degeneration）領域あるいは高
密度の不純物領域を形成する。しかる後、結晶シリコン
をアイソレーシヨン領域の基部から成長させ、選択的エ
ピタキシャル成長法を用いて該アイソレーション領域の
表面を基板の表面と同一平面とする。
［実施例］ 次に、本発明によるアイソレーシヨン構造およびその
形成方法の各実施例につき、図面を参照して説明する。
第1A図ないし第1E図は、本発明の一実施例による構造
を製作するのに要する工程を示す断面図である。まず第
1A図に示すように、基板１の表面上に熱酸化二酸化シリ
コン層２を、公知の手段を用いて約350Åの厚さに形成
する。この二酸化シリコン層２の表面上には、窒化シリ
コン層３を化学的気相付着法（CVD）によつて厚みが約
1,000Åないし2,000Åとなるように形成する。ついで、
フオトレジスト層４をこの窒化シリコン層３の表面上に
形成してパターン化する。
このパターン化フォトレジスト層４を上記窒化シリコ
ン層３、二酸化シリコン層２および基板１のエツチング
用マスクとして用いることにより、該窒化シリコン層３
および二酸化シリコン層に２に対して、公知の手法によ
るエツチ処理を施す。ついで前記基板１を方位依存性を
有する公知のエツチ法によりエツチ処理して傾斜状を側
壁を形成することにより、図示のアイソレーシヨン用開
口部５とする。すなわち、たとえば基板１が結晶方位を
（100）とする結晶シリコンからなるときには、上記ア
イソレーシヨン用開口部５の側壁は第1B図に示すように
基板１の表面に対して55度の傾斜角を有する。ついで、
この第1B図の段階の構造に対してエネルギ100keV、ドー
ズ量１平方cm当り約1E12イオンのほう素イオンの打込を
行なう。このイオン打込の後、アニーリング処理を行な
つて第1C図に示すようにＰ＋領域７を形成する。
つづいて、前記フオトレジスト層４を公知の手法を用
いて除去した後、前記アイソレーシヨン領域５の表面に
二酸化シリコン層10を、同じく公知の手法を用いて約2,
000Åの厚みに形成する。つづいて、多結晶シリコン層
６を化学的気相付着法によつて約1,000Åの厚みに形成
する。この第1C図の状態の構造に対して異方性エツチ処
理を施すことにより上記多結晶シリコン層６をエツチし
て、該多結晶シリコン層６の多結晶フイラメント部８の
みが残るようにする。つぎに前記アイソレーシヨン用開
口部５の底部の二酸化シリコン層10を選択的に除去する
が、多結晶フイラメント部８はエツチしない異方性エツ
チングを行なうことにより、第1D図に示す構造とする。
この多結晶フイラメント部８は、前記アイソレーシヨン
用開口部５の底部において二酸化シリコン層10をエツチ
するためのエツチマスクとなるものであり、該フイラメ
ント部８は後工程で蒸着する選択的エピタキシヤルシリ
コン層に対して良好な密着性を示すものであるが、多結
晶シリコンのかわりに他の適当な材料を用いることとし
てもよい。
ついで上記第1D図に示す構造に対して、ひ素イオンあ
るいはアンチモンイオン等のＮ型不純物のイオン打込を
行なう。このイオン打込は、例えばひ素イオンの場合、
エネルギ約100keV、打込不純物濃度１平方cm当り約1E15
イオンとして行なう。この高密度の不純物打込は、アイ
ソレーシヨン用開口部５の底部表面においてＰ＋型領域
７およびＰ型基板７をカウンタードーピングするのに十
分である。（Ｐ＋型領域７はＰ型領域９となる。）なお
この不純物打込の際、基板１の他の領域はすべて二酸化
シリコン層２および二酸化シリコン層10、窒化シリコン
層３および多結晶フイラメント部８によつて保護され
る。つぎに前記窒化シリコン層３を公知の手法を用いて
除去した後、第1D図の構造に選択的エピタキシヤル蒸着
法を施して、アイソレーシヨン領域５を充填する。かく
て第1E図に示すような分離された領域12が形成されるこ
ととなる。
この分離された領域12の堆積中にＮ型不純物イオンを
導入することにより、該分離された領域12中のＮ型領域
の正確なドーピング制御を行なうことが可能となり、し
かもこのドーピングは基板１のドーピングレベルから完
全に独立したものである。このように本発明による手法
を用いることによつて、Ｐ型基板およびＮ型タンク（あ
るいはその逆）のドーピングは、これらをたがいに完全
に独立なものとすることができるが、これに対して、従
来の技術ではＰ型基板１を完全にカウンタードーピング
してＮ型タンクを形成する必要があるため、Ｐ型基板１
のドーピングは限定されたものであつた。他方、前記分
離された領域12を前述のようにエピタキシヤル法によつ
て形成する際、第1D図の多結晶フイラメント部８は該分
離された領域12内部中に結晶化する。この多結晶フイラ
メント部８は分離された領域12をサイドウオール二酸化
シリコン層10に対して良好に密着させるものであるが、
選択的エピタキシヤル成長法を用いた場合には、むき出
しのサイドウオール二酸化シリコン層10に対する密着性
がよくない。
この分離された領域12が形成される際に、底部から上
部に向かつて拡大する形の結晶の形成が結晶構造によつ
て誘起される。第1D図に示す構造のアイソレーシヨン用
開口部５は、方位依存性を有するエツチ法によつてこれ
を形成してあり、そのエツチ効果が基板１の結晶方位に
依存するものであるため、分離された領域12はアイソレ
ーシヨン用開口部５の側壁とほぼ等しい角度をもつて形
成されることとなり、外方への圧力が最小限となる。こ
のような特徴によつて、垂直側壁を有する場合に生じ得
る基板１および分離された領域12中の応力誘起欠陥の可
能性が最小限となる。なお、アイソレーシヨン用開口部
５が垂直な側壁を有する場合も本発明の１つの実施例
（図示せず）である。
次に第２図を参照してＰ型領域９の目的を、より詳細
に説明する。この第２図はCMOS回路の組合わせからなる
共通回路を示すものであり、この共通回路は互いに逆伝
導型のトランジスタの各ゲートを相互に接続してなるも
のであり、図示のＮチヤンネルトランジスタ24、Ｐチヤ
ンネルトランジスタ25およびＮチヤンネルトランジスタ
26がすべてゲート24を共用するようにしたものである。
これら３個のトランジスタは、前述のような本発明の実
施例を用いて形成したアイソレーシヨン用開口部５によ
つてこれを分離することにより、完全なアイソレーシヨ
ンを得ることができ、その場合、被分離領域間の表面積
は2,000Åを占めるにすぎない。なお図示のＮ型ソース
領域21、Ｐ型ソース領域22、Ｐ型ドレイン領域27および
Ｎ型ソース／ドレイン領域23は、それぞれ公知の手段に
よつて形成されるものである。
二酸化シリコンをＰ型結晶半導体材料と接触させた場
合、これら２つの領域間の界面に微小な真性Ｎ型層が形
成される。本発明の前述の実施例においては、Ｐ型領域
９を形成することによつてこうした真性Ｎ型領域をカウ
ンタードープするようにしているのに対して、このよう
なＰ型領域を用いない場合には、前記真性Ｎ型領域は前
記ソース領域21およびドレイン領域23の間に漏洩電流通
路を形成してしまうこととなる。
以上のように、本発明による構造を用いることによ
り、集積回路の機能素子をその集積回路中の他の素子か
ら完全に分離することが可能となる。すなわち本発明に
よる構造の一実施例においては、素子形成領域12と、こ
の素子形成領域の下部における埋込み拡散層11とを含む
領域の側面を二酸化シリコン領域10によつて取り囲み、
その際、該埋込み拡散層11が当該アイソレーシヨン用二
酸化シリコン領域のすべての底部にまで延在するように
したものである。
本発明による方法の一実施例においては、シリコン基
板をエツチ処理して、分離素子領域および本発明による
構造の実施例としてのアイソレーシヨン構造が占める全
領域からシリコンを除去することにより、当該アイソレ
ーシヨン構造を形成する。つぎに二酸化シリコンその他
の絶縁材料からなる前記コンフオーマルな層をこのシリ
コンン基板の表面に被着する。ついでこのコンフオーマ
ルな二酸化シリコン層を異方性エツチして、アイソレー
シヨン領域の底部から二酸化シリコンを除去し、ただし
その場合、アイソレーシヨン領域側壁上の二酸化シリコ
ンの側壁領域はこれを残しておく。次のこのアイソレー
シヨン領域の底部に不純物イオンを注入して、アイソレ
ーシヨン領域の底部に空乏領域を形成する。しかる後、
結晶シリコンをアイソレーシヨン領域の基部から成長さ
せ、選択的エピタキシヤル成長法を用いて該アイソレー
シヨン領域の表面を基板の表面と同一平面とする。
以上の説明に関連してさらに以下の項を開示する。
（１） 集積回路にアイソレーシヨン領域を形成するに
あたつて、 基板を用意するステツプと、 この基板中に傾斜状の側壁を有する凹陥部を形成する
ステップと、 該凹陥部の前記側壁に絶縁材料の層を形成するステツ
プと、 前記凹陥部中に結晶半導体材料の層を形成するステツ
プとからなることを特徴とするアイソレーシヨン領域の
形成方法。
（２） 前記基板はこれを結晶シリコンにより形成する
こととした第１項に記載のアイソレーシヨン領域形成方
法。
（３） 前記凹陥部を方向依存性エツチングによつて形
成することとした第１項に記載のアイソレーシヨン領域
形成方法。
（４） 前記基板の傾斜側壁に不純物を導入するステツ
プをさらに含むこととした第１項に記載のアイソレーシ
ヨン領域形成方法。
（５） 前記絶縁材料はこれを二酸化シリコンあるいは
窒化シリコンを含むグループから選択することとした第
１項に記載のアイソレーション領域形成方法。
（６） 前記凹陥部内の結晶半導体材料はこれを選択的
エピタキシヤル成長法によつて形成することとした第１
項に記載のアイソレーシヨン領域形成方法。
（７） 前記凹陥部の底部に前記基板の伝導型とは逆の
伝導型を有する不純物導入領域を形成するステツプをさ
らに含むこととした第１項に記載のアイソレーシヨン領
域形成方法。
（８） 集積回路にアイソレーシヨン領域を形成するに
あたつて、 結晶シリコンの基板を用意するステツプと、 この基板をエツチ処理して該基板中に傾斜状の側壁を
有する凹陥部を形成するステツプと、 前記基板の表面および前記凹陥部に二酸化シリコン層
を熱酸化法により形成するステツプと、 前記二酸化シリコン層の表面にマスク層を被着するス
テツプと、 異方性エツチング法を用いて前記マスク層をエツチし
て前記凹陥部の側壁の二酸化シリコン層上に該マスク層
を残すステツプと、 前記凹陥部の底部から前記二酸化シリコン層を除去す
るステツプと、 前記凹陥部の底部に不純物導入領域を形成し、選択的
エピタキシヤルによつて該凹陥部に結晶シリコンを形成
するステツプとからなることを特徴とするアイソレーシ
ヨン領域形成方法。
（９） 前記凹陥部の底部に前記基板とは逆伝導型の不
純物導入領域を形成するステツプをさらに含むこととし
た第８項に記載のアイソレーシヨン領域形成方法。
（10） 基板と、 この基板中に形成した傾斜状の側壁を有する凹陥部
と、 この凹陥部の前記側壁上に形成した絶縁材料の層と、 前記凹陥部中に形成した結晶半導体材料の層とからな
ることを特徴とする集積回路のアイソレーシヨン構造。
（11） 前記基板はこれを結晶シリコンにより形成する
こととした第10項に記載の集積回路のアイソレーシヨン
構造。
（12） 前記凹陥部はこれを方位依存性エツチングによ
つて形成することとした第10項に記載の集積回路のアイ
ソレーシヨン構造。
（13） 前記絶縁材料はこれを二酸化シリコンおよび窒
化シリコンを含むグループから選択することとした第10
項に記載の集積回路のアイソレーシヨン構造。
（14） 前記凹陥部内の結晶半導体材料はこれを選択的
エピタキシヤル成長法によつて形成することとした第10
項に記載の集積回路のアイソレーシヨン構造。
（15） 前記凹陥部の底部近傍に前記基板とは逆伝導型
の不純物導入領域をさらに有することとした第10項に記
載の集積回路のアイソレーシヨン構造。
（16） 前記凹陥部の前記側壁の近傍において前記基板
中に不純物導入領域をさらに有することとした第10項に
記載の集積回路のアイソレーシヨン構造。
（17） 前記凹陥部の前記側壁の近傍において前記基板
中に形成した不純物導入領域はこれを前記基板とは逆伝
導型を有することとした第16項に記載の集積回路のアイ
ソレーシヨン構造。
（18） 結晶シリコンからなる基板と、 この基板中に形成した傾斜状の側壁を有する凹陥部
と、 この凹陥部の前記側壁上に形成した二酸化シリコン層
と、 前記凹陥部の側壁に形成した二酸化シリコン層上に形
成した多結晶シリコン層と、 前記凹陥部の底部に形成した不純物導入領域と、 前記凹陥部内に形成したエピタキシヤル結晶シリコン
層とからなることを特徴とする集積回路のアイソレーシ
ヨン構造。
（19） 前記凹陥部の前記傾斜状の側壁の近傍において
前記基板中に形成した不純物導入領域をさらに有するこ
ととした第18項に記載の集積回路のアイソレーシヨン構
造。
（20） 前記凹陥部の前記側壁の近傍において前記基板
中に形成した不純物導入領域は前記基板とは逆の伝導型
を有することとした第19項に記載の集積回路のアイソレ
ーシヨン構造。
［効果］ 以上のように本発明の実施例によれば、きわめて狭い
アイソレーシヨン領域を製作することが可能となり、ア
イソレーシヨン領域と基板との間に完全なアイソレーシ
ヨンを実現することができる。しかも本発明による記載
の実施例においては、基板の導入不純物とは完全に独立
の導入不純物を有するタンク領域を形成することが可能
となる。かくて本発明は、上記のような利点があいまつ
て得られる相乗効果により、例えばきわめて高密度のCM
OS集積回路等を製作することができるという効果が得ら
れるものである。
【図面の簡単な説明】
第1A図ないし第1E図は本発明によるアイソレーシヨン構
造の一実施例を形成するのに必要な各工程を示す断面
図、第２図は本発明の方法および構造の実施例を用いて
製作した３個の共通ゲート型CMOSトランジスタ回路の平
面図である。 １……シリコン基板 ２……二酸化シリコン層 ５……アイソレーシヨン領域（凹陥部） ７……Ｐ＋領域 10……二酸化シリコン層 12……被分離領域（素子形成領域）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−83046（ＪＰ，Ａ) 特開 昭60−117755（ＪＰ，Ａ) 特開 昭48−16585（ＪＰ，Ａ) 特開 昭52−46782（ＪＰ，Ａ) 特開 昭61−177770（ＪＰ，Ａ) ＩＥＥＥ 1982 ＩＥＤＭ Ｔｅｃｈ ｎｉｃａｌ Ｄｉｇｅｓｔ Ｐ．241− 244

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】結晶シリコン基板を用意するステップと、 前記基板に傾斜状の側壁を有する凹陥部を形成するステ
    ップと、 前記凹陥部の側壁上に絶縁材料の層を形成するステップ
    と、 前記凹陥部の側壁上の前記絶縁材料の層の上にシリコン
    層を形成するステップと、 前記シリコン層をマスクとして使用して前記凹陥部の底
    面上の前記絶縁材料の層を除去するステップと、 エピタキシャルシリコンの頂部と前記基板の表面との間
    にＶ字形の穴が形成されないように前記凹陥部の底から
    前記基板の表面まで選択的エピタキシャルシリコンを成
    長させるステップ とを有する集積回路のアイソレーション領域の形成方
    法。
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