DE4340590A1 - Grabenisolation unter Verwendung dotierter Seitenwände - Google Patents
Grabenisolation unter Verwendung dotierter SeitenwändeInfo
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Description
Diese Erfindung bezieht sich auf Halbleiterbauelemente und
insbesondere auf ein Verfahren zur Isolation aktiver Bau
elemente in einem Halbleitersubstrat.
Zahlreiche Techniken wurden verwendet, um aktive Bauelemente
(z. B. Transistoren, Dioden), die in demselben Halbleiter
substrat gebildet wurden, zu isolieren. Eine Technik ist es,
ein aktives Bauelement in einer Mulde oder einer Wanne, die
eine Sperrschichtisolation vorsieht, zu bilden, wodurch die
Mulde oder die Wanne durch einen in Sperr-Richtung vorge
spannten pn-Übergang von benachbarten Bereichen elektrisch
isoliert ist.
Eine ganz unterschiedliche Art der Isolationstechnik ist es,
physikalisch einen Graben in das Halbleitersubstrat zu
ätzen, wobei dieser Graben ein aktives Bauelement umgibt.
Diese Grabenisolation eines aktiven Bauelements von anderen
aktiven Bauelementen außerhalb des Grabens führt von Natur
aus zu einem Grad einer elektrischen Isolation zwischen den
aktiven Bauelementen.
Die Grabenisolation wurde bei dicht gepackten MOSFET-Anwen
dungen für vorteilhaft befunden, nachdem diese Gräben bis zu
Abmessungen im Submikrometerbereich vorhersagbar gebildet
werden können.
Ein Problem, das bei der Isolation von MOS-Bauelementen
durch die Grabenisolation erkannt wurde, ist die Bildung
eines parasitären Leckweges in einem NMOS-Bauelement, das
grabenisoliert ist, aufgrund der Inversion der P-Typ Gra
benseitenwände durch positiv geladene Verunreinigungen in
dem abgeschiedenen Oxid, das die Gräben ausfüllt. Das abge
schiedene Oxid ist häufig mit positiven Ionen (wie z. B.
Natrium) verunreinigt, die Elektronen in dem P-Typ Substrat
zu den P-Typ Seitenwänden der Gräben ziehen und dadurch
einen leitenden N-Kanal Weg zwischen dem N-Typ Source- und
Drain-Gebiet des NMOS-Transistors erzeugen.
Es ist bekannt, diesen parasitären Leckweg zwischen dem
Source- und dem Drain-Gebiet eines NMOS-Transistors durch
Erhöhen der P-Typ Dotierungskonzentration in den Seiten
wänden der Gräben zu verhindern. Bekannte Techniken zum
Dotieren von im wesentlichen vertikalen Seitenwänden der
Gräben schließen eine schräge Feldimplantation ein, bei der
P-Typ Bor-Ionen in die vertikalen Gräbenseitenwände unter
einem großen Implantationsneigungswinkel implantiert werden.
Ein solcher Prozeß wird in dem Artikel mit dem Titel "A
Practical Trench Isolation Technology with a Novel Planar
ization Process", von G. Fuse u. a., IEDM 87 beschrieben.
Ein weiteres Verfahren, um die im wesentlichen vertikalen
Gräbenseitenwände zu dotieren, ist es, einen P+ Polysili
zium- oder einen Bor-Silikatglasfilm (BSG-Film) in den Grä
ben abzuscheiden, wobei das Bor in diesen Filmen dann in die
Seitenwände ausdiffundiert. Diese Bor-Diffusionsquelle kann
dann durch ein herkömmliches Ätzverfahren entfernt werden.
Die sich ergebende P-Typ Dotierungskonzentration in den
Seitenwänden wird folglich jeglichen parasitären Leckweg
zwischen dem N-Typ Source- und Drain-Gebiet entlang den
Seitenwänden verhindern. Ein solches Seitenwanddotierungs
verfahren, das einen abgeschiedenen Film verwendet, ist in
dem Artikel mit dem Titel "A Variable-Size Shallow Trench
Isolation (STI) Technology with Diffused Sidewall Dpoing for
Submicron CMOS", von B. Davari, IEDM 88 beschrieben.
Beide der oben genannten Dotierungstechniken für die Sei
tenwände von Gräben haben bedeutende Nachteile. Die geneigte
Ionenimplantationstechnik, die oben beschrieben ist, erzeugt
ungleichmäßige Konzentrationen des Dotierungsmittels in den
Seitenwänden von tiefen oder engen Gräben, nachdem die
Ionen-Flugkurven durch die Oberfläche des Wafers, der die
Tiefen oder engen Gräben umgibt, blockiert wird. Ferner müs
sen mit diesem geneigten Implantationsverfahren gegenüber
liegende Seitenwandstirnen unter Verwendung entgegenge
setzter Neigungswinkel dotiert werden, was eine Verschiebung
des Winkels des Ionenstrahls relativ zu dem Wafer erforder
lich macht, nachdem eine Seitenwandstirn dotiert ist. Das
zweite Verfahren, das einen abgeschiedenen Film als eine
P-Typ Störstellendiffusionsquelle verwendet, erfordert zu
sätzliche und zeitaufwendige Schritte, um die Diffusions
quelle abzuscheiden, die Störatome auszudiffundieren und die
Diffusionsquelle zu entfernen. Ferner ist es schwierig, die
sich ergebende Dotierungskonzentration genau vorauszusagen.
Es ist die Aufgabe der vorliegenden Erfindung, ein zuver
lässigeres und schnelleres Verfahren zum Ätzen von Gräben,
um aktive Bauelemente zu isolieren, und zum Dotieren der
Seitenwände dieser Gräben, um parasitäre Leckströme zwischen
Gebieten eines NMOS-Transistors zu verhindern, zu schaffen.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und
durch eine Halbleiterstruktur gemäß Anspruch 8 gelöst.
Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Er
findung wird ein P-Typ Siliziumsubstrat mit einer <100<
kristallinen Ausrichtung verwendet, um aktive Bauelemente
darin zu bilden. Die Oberfläche des Substrats wird maskiert,
um Bereiche des Substrats freizulegen, in denen Gräben zur
Isolation aktiver Bauelemente voneinander geätzt werden sol
len. Das Substrat wird dann in eine Kaliumhydroxidlösung
(KOH) eingetaucht, die die freigelegten Abschnitte des Sub
strats ätzt, um Gräben mit schrägen Seitenwänden zu bilden.
Diese Seitenwände bilden sich aufgrund der kristallinen
Struktur des Substrats automatisch mit einem Winkel von
54,7° bezüglich der Oberfläche des Substrats. Die Tiefe der
Gräben wird einfach durch die Länge der Zeit, in der das
Substrat in Kontakt mit der KOH-Lösung ist, gesteuert.
Sobald die Gräben auf die erwünschte Tiefe geätzt sind, wird
eine vertikale (0° Neigung) Bor-Implantation durchgeführt,
die Bor-Ionen in die schrägen Seitenwände der Gräben implan
tiert. Nachdem alle Abschnitte der Seitenwände den Bor-Ionen
gleichmäßig ausgesetzt sind, werden die Ionen gleichmäßig in
die Seitenwände implantiert, unabhängig, wie breit oder tief
die Gräben sind.
Nach diesem Bor-Implantationsverfahren wird eine Schicht aus
Oxid über die Substratoberfläche abgeschieden, die die Grä
ben ausfüllt. Das Oxid wird dann derart geätzt, daß nur noch
innerhalb der Gräben bis zu einer Ebene, die etwa bündig mit
der Oberfläche des Substrats ist, Oxid zurückbleibt.
NMOS-Bauelemente können dann auf den Inseln, die durch die
Gräben umgeben sind, derart gebildet werden, daß sie von an
deren NMOS-Bauelementen isoliert sind. Die Bor-Dotierung der
Seitenwände verhindert die Inversion der Seitenwände auf
grund irgendeiner Verunreinigung des abgeschiedenen Oxids.
Dies verhindert parasitäre Leckströme zwischen den N-Typ
Source- und Drain-Gebieten von NMOS-Bauelementen, die an die
Seitenwände der Gräben angrenzen.
Das obige Verfahren ist zuverlässiger, schneller und ein
facher als bereits bekannte Verfahren, die verwendet werden,
um Gräben mit dotierten Seitenwänden zu bilden.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfin
dung wird nachfolgend unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Es zeigen:
Fig. 1a eine perspektivische Darstellung eines Abschnitts
eines Wafers, der aktive Bauelemente enthält, die
durch Gräben, die unter Verwendung der vorliegenden
Erfindung gebildet wurden, isoliert sind;
Fig. 1b einen Querschnitt des Wafers, der in Fig. 1a ge
zeigt ist, entlang der Linie A-A; und
Fig. 2-8 Querschnittsdarstellungen entlang der Linie A-A in
Fig. 1a des Wafers in verschiedenen Stufen während
des bevorzugten Prozesses der Bildung von Isola
tionsgräben mit dotierten Seitenwänden.
Fig. 1a ist eine perspektivische Darstellung eines Halblei
terwafers, die ein Ausführungsbeispiel der Erfindung dar
stellt, bei dem ein erster N-Kanal MOSFET (NMOS) 10 von
einem zweiten NMOS-Bauelement 12 durch einen Graben 14 iso
liert ist. Der Graben 14 ist in einem P-Typ Siliziumsubstrat
16 gebildet, wobei das Substrat 16 bevorzugterweise eine
<100< Kristallausrichtung hat.
Ein leitfähiges Gate 18 für das NMOS-Bauelement 10 ist teil
weise gezeigt. Die Gates für die NMOS-Bauelemente 10 und 12
sind von den N-Typ Source- und Drain-Gebieten 20-23 der
NMOS-Bauelemente 10 und 12 isoliert.
Eine bezüglich der Source 22 ausreichende positive Spannung,
die an das leitfähige Gate 18 angelegt ist, wird verursa
chen, daß ein Strom zwischen der Source 22 und der Drain 23
geleitet wird. Dies liegt daran, da das Siliziumsubstrat 16
vom P-Typ ist, und eine positive Spannung am Gate 18 ver
ursachen wird, daß sich negative Ladungen unter dem Gate 18
zwischen der Source 22 und der Drain 23 ansammeln. Die An
sammlung von negativen Ladungen in diesem Kanalgebiet unter
dem Gate 18 zwischen der N-Typ Source 22 und der N-Typ Drain
23 verursacht, daß ein leitfähiger Weg zwischen der Source
22 und der Drain 23 derart gebildet wird, daß nun ein Strom
zwischen der Source 22 und der Drain 23 fließt. Das NMOS-
Bauelement 12 verhält sich ähnlich, wenn eine geeignete
Spannung an sein Gate angelegt wird, um einen Strom zwischen
der Source 21 und der Drain 20 zu leiten.
Der Graben 40 dient dazu, das NMOS-Bauelement 10 von dem
NMOS-Bauelement 12 derart zu isolieren, daß diese Bauelemen
te unabhängig voneinander betrieben werden können, ohne den
Betrieb des anderen zu beeinflussen.
Wenn das NMOS-Bauelement 10 oder 12 durch eine niedrige
Spannung an ihren jeweiligen Gates (z. B. Gate 18) ausge
schaltet werden, ist es wünschenswert, daß nun kein Strom
zwischen ihrem jeweiligen Source- und Drain-Gebiet fließt.
Nachdem das Siliziumsubstrat 16 vom P-Typ ist, ist das Ka
nalgebiet zwischen den Source- und Drain-Gebiet, wie z. B.
Source 21 und Drain 20, ebenfalls vom P-Typ und dient
idealerweise dazu, das Source- und Drain-Gebiet zu isolie
ren, wenn das NMOS-Bauelement 12 ausgeschaltet ist. Der Gra
ben 14 ist jedoch mit einer abgeschiedenen Oxidschicht 26
gefüllt, die typischerweise positiv geladene Verunreinigun
gen, wie z. B. Natrium, enthält. Diese positiven Ionen in dem
Oxid 26 tendieren dazu, Elektronen in dem Siliziumsubstrat
16 in die Seitenwände 30 der Gräben 14 zu ziehen, was po
tentiell einen ohmschen N-Typ Kanal zwischen der Source 21
und der Drain 20 des NMOS-Bauelements 12 und zwischen der
Source 22 und der Drain 23 des NMOS-Bauelements 10 erzeugen
könnte. Eine solche parasitäre Inversion der Seitenwände 30
würde einen unerwünschten Leckstrom zwischen der Source 21
und der Drain 20 und zwischen der Source 22 und der Drain 23
verursachen.
Um diese positiven Ionen in der Oxidschicht 26 daran zu hin
dern, eine Inversion in der Oberfläche der Seitenwände 30 zu
verursachen, werden P-Typ Bor-Ionen 32 in die schrägen Sei
tenwände 30 implantiert. Folglich fließen nun keine Leck
ströme in den NMOS-Bauelementen 10 und 12.
Fig. 1b ist ein Querschnitt entlang der Linie A-A in Fig.
1a, die die Gräben 14, die in dem Substrat 16 gebildet sind,
zeigt. Die Source 21 und die Source 22 sind ebenfalls ge
zeigt.
Die Seitenwände 30 der Gräben 14 sind als mit P-Typ Bor-
Ionen 32 zusätzlich dotiert gezeigt, die veranlassen, daß
die Seitenwände 30 etwas höher dotiert sind, als das P-Typ
Substrat 16. Die positiv geladenen Verunreinigungen im Oxid
26 können nun keine ausreichende Anzahl von Elektronen aus
dem Substrat 16 ziehen, um die Seitenwände 30 zu inver
tieren, und folglich behalten die Seitenwände 30 ihre P-Typ
Leitfähigkeit bei, wenn die NMOS-Bauelemente 10 und 12 (Fig.
1a) in ihren ausgeschalteten Zustand geschaltet werden.
Das unten beschriebene Verfahren ist ein hocheffizientes
Verfahren zum Bilden von Seitenwänden 30 mit einem Winkel
bezüglich der Oberfläche des Substrats 16, um zu ermögli
chen, daß die Seitenwände 30 unter Verwendung eines ein
fachen, vertikalen Ionenimplantationsverfahrens mit Bor-
Ionen dotiert werden. Dieses Verfahren der Bildung von Grä
ben 14 und des Dotierens der sich ergebenden Seitenwände 30,
um die Inversion der Seitenwände 30 zu verhindern, ist zur
Zeit das zuverlässigste und effizienteste Verfahren zum
Schaffen einer Grabenisolation.
Fig. 2 stellt ein anfängliches Siliziumsubstrat 16 mit einer
P-Typ Leitfähigkeit und einer kristallinen Ausrichtung von
<100< dar.
Für Hochleistungsanwendungen kann es wünschenswert sein, das
Substrat 16 unter Verwendung eines P+ Substrats mit einer
P-Typ Epitaxialschicht zu bilden, um es gegenüber dem als
"latch-up" bekannten Blockiereffekt zu schützen, wenn
CMOS-Bauelemente in dem gleichen Substrat gebildet werden.
Auf der Oberfläche des Substrats 16 wird nun eine dünne
Schicht (250 Å) aus Oxid 36 unter Verwendung eines herkömm
lichen thermischen Oxidationsverfahrens, das bei etwa 850°C
durchgeführt wird, gebildet. Diese Oxidschicht 36 wird als
Spannungsentlastung verwendet, und ihre genaue Dicke ist
nicht bedeutend.
Über der Oxidschicht 36 wird nun eine Schicht aus Silizium
nitrid (Si3N4) 38 unter Verwendung eines herkömmlichen che
mischen Niederdruckabscheidungsverfahrens aus der Gasphase
(LPCVD), mit einer Dicke von etwa 1500 Å gebildet.
Über die Nitridschicht 38 wird dann eine Schicht Resist 40
aufgeschleudert, die dann maskiert, belichtet und entwickelt
wird, um ausgewählte Resistabschnitte 40, die über der
Nitridschicht 38 zurückbleiben, zurückzulassen.
Ein anisotroper Ätzvorgang, dargestellt durch die Pfeile 42,
der Nitridschicht 38 wird dann unter Verwendung eines her
kömmlichen Plasma-Ätzverfahrens durchgeführt.
Fig. 3 zeigt das sich ergebende Substrat 16, nachdem die
freigelegten Abschnitte der Nitridschicht 38 auf die Oxid
schicht 36 hinuntergeätzt wurden und die Resistabschnitte
40 entfernt wurden. Das Substrat 16 wird dann gereinigt.
Die Gebiete des Substrats 16 unter den freigelegten Ab
schnitten der Oxidschicht 36 werden als nächstes weggeätzt,
um Gräben zur Isolation nachfolgend gebildeter aktiver Bau
elemente zu bilden.
Der Wafer, der durch Fig. 3 dargestellt ist, wird in ein Bad
aus Kaliumhydroxid (KOH) zum Ätzen der Abschnitte des Sub
strats 16, die nicht durch die Nitridschicht 38 maskiert
sind, eingetaucht. Aufgrund der kristallinen Struktur des
Siliziumsubstrats 16 ätzt das KOH-Bad automatisch Gräben 14,
die eine V-förmige Rinne mit Seitenwänden 30 haben, die be
züglich der Oberfläche des Substrats 16 einen Winkel von
ungefähr 54,7° bilden. Dieser anisotrope Ätzvorgang durch
das KOH-Bad ist in Fig. 4 gezeigt.
Bei einem Ausführungsbeispiel werden die Gräben 14 bis zu
einer Tiefe von etwa 2000 Å geätzt (oder 0,2 Mikrometer).
Wurde das Substrat 16 lange genug in das KOH-Bad einge
taucht, würden sich die Seitenwände 30 schneiden, um eine
V-Rinne zu bilden. Die optimale Tiefe und Breite der Gräben
14 wird teilweise auf der Grundlage der erwünschten Dichte
der aktiven Bauelemente und auf der Grundlage des Ausmaßes
der erforderlichen Isolation ausgewählt.
Als nächstes, wie in Fig. 5 gezeigt, wird eine dünne (50 Å)
Schicht aus Oxid 46 über die freigelegten Oberflächen des
Substrats 16 (d. h. innerhalb der Gräben 14) unter Verwendung
eines herkömmlichen trockenen thermischen Verfahrens aufge
wachsen, um die Durchtunnelung durch Ionen während eines
nachfolgenden Ionenimplantationsverfahrens zu reduzieren.
Bei einem Ausführungsbeispiel wird diese Schicht aus Oxid 46
bei einer Temperatur von etwa 850°C aufgewachsen.
Als nächstes, wie in Fig. 5 durch die Pfeile 50 gezeigt,
wird eine Bor-Ionenfeldimplantation mit einem Neigungswinkel
bezüglich dem Substrat 16 von im wesentlichen 0° durchge
führt. Bei einem Ausführungsbeispiel werden die Bor-Ionen
mit einer Energie von 30 KeV mit einer Dosis von 6E12
Ionen/ccm implantiert. Die Implantation der P-Typ Bor-Ionen
ist durch die positiven Ladungen 32 in dem Substrat 16, das
die Gräben 14 umgibt, gezeigt. Dieser Bor-Implantations
schritt dotiert die Seitenwände 30 der Gräben 14 aufgrund
des flachen Winkels der Seitenwände 30 bezüglich der Ober
fläche des Substrats 16 gleichmäßig mit P-Typ Ionen.
Die Bildung von schrägen Seitenwänden 30 und die gleich
mäßige Dotierung dieser Seitenwände 30 unter Verwendung
einer vertikalen Ionenimplantation von Bor-Ionen bilden ein
relativ einfaches Verfahren, verglichen mit den bekannten
Verfahren, die bereits beschrieben wurden, während zur sel
ben Zeit die benannten Nachteile dieser bekannten Verfahren
überwunden werden. Mit dem vorliegenden Verfahren können die
Gräben sehr eng hergestellt werden, ohne irgendeine
Blockierung der Ionen aus den Nitridabschnitten 38, anders
als bei den bekannten Verfahren, die den Ionenstrahl neigen,
um Ionen in die im wesentlichen vertikalen Seitenwänden zu
implantieren. Folglich ist die sich ergebende Dotierungs
konzentration in den Seitenwänden 30 relativ gleichmäßig und
vorhersagbar. Ferner ist das vorliegende Verfahren viel ein
facher und weniger zeitaufwendig als die bekannten Ver
fahren. Zusätzlich, verglichen zu den bekannten Verfahren,
die im wesentlichen vertikale Seitenwände unter Verwendung
eines Films als Bor-Diffusionsquelle dotieren, ist das vor
liegende Verfahren bedeutend schneller und die Dotierungs
konzentration in den Seitenwänden 30 kann genauer gesteuert
werden.
Bezugnehmend auf Fig. 5 wird die Oxidschicht 46 dann unter
Verwendung z. B. eines HF-Säure-Tauchbades entfernt.
Als nächstes, wie in Fig. 6 gezeigt, wird eine Oxidschicht
52 über die freigelegten Abschnitte des Substrats 16 bis zu
einer Dicke von etwa 450 Å unter Verwendung eines herkömm
lichen thermischen Oxidationsverfahrens, das bei etwa 850°C
durchgeführt wird, aufgewachsen. Das Oxid 52 wird aufge
wachsen, um eine Verunreinigung des Siliziumsubstrats 16
durch eine nächste Schicht aus Oxid 54, die nachfolgend über
dem Substrat auf dem Wafer abgeschieden werden wird, zu ver
hindern.
Eine relativ dicke (0,8 Mikrometer) Schicht aus Oxid 54 wird
dann über der Oberfläche des Wafers unter Verwendung irgend
einer einer Anzahl von herkömmlichen Techniken, wie z. B. der
Plasma-Abscheidung von Oxid unter Verwendung einer TEOS-
Technik (TEOS = Tetrahexilen-Oxisilan) abgeschieden. Das
Oxid 54 wird dann bei etwa 900°C für ca. 30 Minuten in einer
Atmosphäre aus Stickstoff verdichtet.
Als nächstes wird, wie in Fig. 7 gezeigt, eine erste Schicht
aus Resist 56 mit einer Dicke von etwa 0,3 Mikrometer auf
geschleudert. Um die obere Oberfläche des Resists 56 zu
ebnen, wird das Resist 56 zur Härtung einer UV-Strahlung
ausgesetzt, und der Wafer wird geheizt, um das Resist 56
flüssig zu machen.
Eine zweite Schicht eines Resists 58 wird dann mit einer
Dicke von etwa 0,75 Mikrometer aufgeschleudert. Die zweite
Schicht aus Resist 58 wird aufgrund der vorherigen UV-Aus
setzung des Resists 56 nicht mit der ersten Schicht aus
Resist 56 reagieren. Das Resist 58 wird dann bei etwa 200°C
für ca. 1 Stunde aufgeheizt, um das Resist fließen zu las
sen, um die obere Oberfläche des Resists 58 zu ebnen. Die
resultierende Struktur in Fig. 7 kann nun aufgrund der re
lativ flachen oberen Oberfläche des Resists 58 vorhersag
barer geätzt werden.
Bei dem bevorzugten Ausführungsbeispiel wird ein zweistufi
ges Verfahren durchgeführt, um die obere Oberfläche der
Struktur, die in Fig. 7 gezeigt ist, zu ätzen, um die sich
ergebende Struktur aus Fig. 8 zu erreichen. Ein erster
Plasma-Ätzvorgang wird verwendet, um die obere Oberfläche
des Wafers aus Fig. 7 auf eine Ebene hinunterzuätzen, auf
der nur die Oxidschicht 54 und die Nitridschicht 38 zurück
bleiben. Bei diesem ersten Plasma-Ätzen wird ein LAM 4500
Ätzer, mit einer Gasmischung von Ar (160 sccm), CF4 (10
sccm), CHF3 (10 sccm) und O2 (15 sccm) verwendet. Mit dieser
Gasmischung ist die Ätzrate des Resists 56 und 58 ungefähr
gleich der Ätzrate des Oxids 54. Die erste Plasma-Ätzung
wird durchgeführt, bis kein Resist 58 mehr auf dem Wafer zu
rückbleibt.
Ein zweites Plasma-Ätzverfahren wird dann verwendet, um die
Nitridschicht 38 und den Rest des Oxids 54 zu ätzen, bis das
Oxid etwa bündig mit der Oberfläche des Siliziumsubstrats 16
ist. Die Gasmischung, die bei einem Ausführungsbeispiel für
diese zweite Plasma-Ätzung verwendet wird, besteht aus Ar
(50 sccm) und CF4 (15 sccm). Unter Verwendung dieser Gas
mischung wird das Oxid 54 mit einer Ätzrate, die etwa dop
pelt so hoch wie die des Nitrids ist, geätzt. Sobald das
Oxid 54 herabgeätzt ist, um mit der Oberfläche des Silizium
substrats 16 ungefähr bündig zu sein, wird der Ätzvorgang
angehalten und das restliche Nitrid 38 auf der Oberfläche
des Wafers wird dann unter Verwendung eines Bades aus heißer
Phosphorsäure entfernt. Die darunterliegende Oxidschicht 38
wird dann in einem Bad aus HF-Säure entfernt.
Der Wafer wird nach jedem der obigen Naßätzschritte ge
reinigt.
Die sich ergebende Struktur ist in Fig. 8 gezeigt. Die ver
schiedenen Elemente, die in Fig. 8 gezeigt sind, wurden be
reits beschrieben.
Aktive Bauelemente, wie z. B. NMOS-Transistoren 10 und 12 in
Fig. 1a, können dann auf den Inseln des T-Typ Substrats 16
unter Verwendung herkömmlicher Verfahren gebildet werden.
Die Seitenwände 30 in den Gräben 14 aus Fig. 8 sind nun aus
reichend positiv dotiert, um eine Inversion der Seitenwände
30 aufgrund irgendeiner positiver geladener Verunreinigungen
im Oxid 54, das nun die Gräben 14 ausfüllt, zu verhindern.
Folglich werden, wie bereits beschrieben, die NMOS-Bauele
mente 10 und 12 in Fig. 1a aufgrund der Inversion der Sei
tenwände 30 keine Leckströme erfahren.
Diese Erfindung ist in keiner Art und Weise auf eine bestim
mte Geometrie der Gräben 14 oder auf bestimmte aktive Bau
elemente, die durch Gräben 14 isoliert sind, begrenzt, nach
dem dieses Verfahren vorteilhaft für jegliche Anwendung ver
wendet werden kann, bei der es erwünscht ist, Gräbenseiten
wände einfach und gleichmäßig zu dotieren.
Jegliche Materialien, die denen, die hier beschrieben wur
den, äquivalent sind, können ersetzt werden.
Claims (12)
1. Verfahren zur Bildung von Gräben (14) in einem Halblei
tersubstrat (16) zur Grabenisolation von aktiven Bau
elementen (10, 12), gekennzeichnet durch folgende
Schritte:
Maskieren eines Siliziumsubstrats (16) eines ersten Leitfähigkeittyps, um Gebiete auf dem Substrat (16) freizulegen, in denen es erwünscht ist, Gräben (14) zu bilden;
Ätzen der freigelegten Gebiete des Substrats (16) unter Verwendung einer Ätzlösung, um das Substrat (16) aniso trop zu ätzen, um einen oder mehrere Gräben (14) mit schrägen Seitenwänden (30) zu bilden, wobei die Seiten wände (30) einen Winkel zwischen etwa 50 und 60° bezüg lich einer oberen Oberfläche des Substrats (16) bilden;
Implantieren von Ionen (32) in die Seitenwände (30) mit einem Implantationsneigungswinkel, der im wesentlichen senkrecht zu der oberen Oberfläche des Substrats (16) ist;
Ausfüllen des einen oder der mehreren Gräben (14) mit Oxid (26, 54), wobei die Ionen (32), die in die Seiten wände (30) implantiert sind, ausreichend sind, um eine Inversion der Seitenwände (30) aufgrund von geladenen Verunreinigungen in dem Oxid (26, 54) zu verhindern; und
Bilden von aktiven Bauelementen (10, 12) in der oberen Oberfläche des Substrats (16), wobei eines oder mehrere der aktiven Bauelemente (10) von anderen aktiven Bau elementen (12) durch einen oder mehrere Gräben (14) iso liert ist.
Maskieren eines Siliziumsubstrats (16) eines ersten Leitfähigkeittyps, um Gebiete auf dem Substrat (16) freizulegen, in denen es erwünscht ist, Gräben (14) zu bilden;
Ätzen der freigelegten Gebiete des Substrats (16) unter Verwendung einer Ätzlösung, um das Substrat (16) aniso trop zu ätzen, um einen oder mehrere Gräben (14) mit schrägen Seitenwänden (30) zu bilden, wobei die Seiten wände (30) einen Winkel zwischen etwa 50 und 60° bezüg lich einer oberen Oberfläche des Substrats (16) bilden;
Implantieren von Ionen (32) in die Seitenwände (30) mit einem Implantationsneigungswinkel, der im wesentlichen senkrecht zu der oberen Oberfläche des Substrats (16) ist;
Ausfüllen des einen oder der mehreren Gräben (14) mit Oxid (26, 54), wobei die Ionen (32), die in die Seiten wände (30) implantiert sind, ausreichend sind, um eine Inversion der Seitenwände (30) aufgrund von geladenen Verunreinigungen in dem Oxid (26, 54) zu verhindern; und
Bilden von aktiven Bauelementen (10, 12) in der oberen Oberfläche des Substrats (16), wobei eines oder mehrere der aktiven Bauelemente (10) von anderen aktiven Bau elementen (12) durch einen oder mehrere Gräben (14) iso liert ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß der Schritt des Ätzens der freigelegten Gebiete des
Substrats (16) unter Verwendung einer Ätzlösung das
Ätzen der freigelegten Gebiete mit einer Lösung aus
Kaliumhydroxid (KOH) umfaßt.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet,
daß die KOH-Lösung das Substrat (16) anisotrop ätzt, um
einen oder mehrere Gräben (14) zu bilden, die Seitenwän
de (30) haben, die einen Winkel von etwa 54,7° bezüglich
der oberen Oberfläche des Substrats (16) bilden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge
kennzeichnet,
daß die Kristallausrichtung des Substrats (16) <100<
ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge
kennzeichnet,
daß der Schritt des Maskierens des Substrats (16) das
Bilden von Gebieten aus Siliziumnitrid (38) (Si3N4) auf
der oberen Oberfläche des Substrats (16) umfaßt.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch ge
kennzeichnet,
daß das Siliziumsubstrat (16) eine P-Typ Leitfähigkeit aufweist, und
daß die Ionen (32), die in die Seitenwände (30) implan tiert sind, Bor-Ionen sind.
daß das Siliziumsubstrat (16) eine P-Typ Leitfähigkeit aufweist, und
daß die Ionen (32), die in die Seitenwände (30) implan tiert sind, Bor-Ionen sind.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch ge
kennzeichnet,
daß der Schritt des Bildens aktiver Bauelemente (10, 12)
die Bildung von N-Kanal MOS-Transistoren in der oberen
Oberfläche des Substrats (16) umfaßt, wobei die MOS-
Transistoren einen N-Typ Source-Bereich (21, 22) und
einen N-Typ Drain-Bereich (20, 23) haben, wobei das
Source- und Drain-Gebiet von mindestens einem der MOS-
Transistoren an einer jeweiligen Seitenwand (30) von
einem der Gräben (14) abschließt, wobei die Ionen (32),
die in die Seitenwände (30) implantiert sind, vorhanden
sind, um Leckströme zwischen den Source- (21, 22) und
den Drain-Gebieten (20, 23) aufgrund der positiv ge
ladenen Verunreinigungen in dem Oxid (54, 26), das die
Gräben (14) ausfüllt, zu verhindern.
8. Halbleiterstruktur, gekennzeichnet durch folgende Merk
male:
ein Siliziumsubstrat (16) eines ersten Leitfähigkeits typs;
einen oder mehrere Gräben (14), die in eine obere Ober fläche des Substrats (16) geätzt sind, wobei der eine oder die mehreren Gräben (14) schräge Seitenwände (30) haben, wobei die Seitenwände (30) einen Winkel zwischen 50 und 60° bezüglich der oberen Oberfläche des Substrats 16 bilden, wobei die Seitenwände (30) Ionen (32), die implantiert sind, aufweisen;
eine Oxidschicht (54, 26), die einen oder mehrere Gräben (14) ausfüllt, wobei die Ionen (32), die in die Seiten wände (30) implantiert sind, ausreichend sind, um eine Inversion der Seitenwände (32) aufgrund irgendeiner ge ladener Verunreinigungen in dem Oxid (54, 26) zu verhin dern; und
ein oder mehrere aktive Bauelemente (10), die in der oberen Oberfläche des Substrats (16) gebildet sind und die durch einen oder mehrere Gräben (14) von anderen aktiven Bauelementen (12) isoliert sind.
ein Siliziumsubstrat (16) eines ersten Leitfähigkeits typs;
einen oder mehrere Gräben (14), die in eine obere Ober fläche des Substrats (16) geätzt sind, wobei der eine oder die mehreren Gräben (14) schräge Seitenwände (30) haben, wobei die Seitenwände (30) einen Winkel zwischen 50 und 60° bezüglich der oberen Oberfläche des Substrats 16 bilden, wobei die Seitenwände (30) Ionen (32), die implantiert sind, aufweisen;
eine Oxidschicht (54, 26), die einen oder mehrere Gräben (14) ausfüllt, wobei die Ionen (32), die in die Seiten wände (30) implantiert sind, ausreichend sind, um eine Inversion der Seitenwände (32) aufgrund irgendeiner ge ladener Verunreinigungen in dem Oxid (54, 26) zu verhin dern; und
ein oder mehrere aktive Bauelemente (10), die in der oberen Oberfläche des Substrats (16) gebildet sind und die durch einen oder mehrere Gräben (14) von anderen aktiven Bauelementen (12) isoliert sind.
9. Struktur nach Anspruch 8, dadurch gekennzeichnet,
daß das Siliziumsubstrat (16) eine P-Typ Leitfähigkeit
aufweist und daß die aktiven Bauelemente (10, 12) N-Ka
nal MOS-Transistoren umfassen, wobei ein N-Typ Source-
(21, 22) und ein Drain-Gebiet (20, 23) von mindestens
einem der MOS-Transistoren an einer jeweiligen Seiten
wand (30) von einem der Gräben (14) abschließt, wobei
die Ionen (32), die in die Seitenwände (30) implantiert
sind, Leckströme daran hindern, aufgrund positiv gela
dener Ionen in dem Oxid (54, 26) zwischen dem Source
(21, 22) und dem Drain-Gebiet (20, 23) zu fließen.
10. Struktur nach Anspruch 8 oder 9, dadurch gekennzeichnet,
daß die kristalline Ausrichtung des Substrats (16) <100<
ist.
11. Struktur nach einem der Ansprüche 8 bis 10, dadurch ge
kennzeichnet,
daß die Gräben (14) anisotrop geätzt sind, um Seiten
wände (30) zu bilden, die einen Winkel von etwa 54,7°
bezüglich der oberen Oberfläche des Substrats (16) ha
ben.
12. Struktur nach Anspruch 11, dadurch gekennzeichnet,
daß die Gräben (14) unter Verwendung einer Kalium
hydroxid-Lösung (KOH-Lösung) geätzt sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US98480592A | 1992-12-03 | 1992-12-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4340590A1 true DE4340590A1 (de) | 1994-06-09 |
Family
ID=25530898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4340590A Withdrawn DE4340590A1 (de) | 1992-12-03 | 1993-11-29 | Grabenisolation unter Verwendung dotierter Seitenwände |
Country Status (4)
Country | Link |
---|---|
US (1) | US5401998A (de) |
JP (1) | JPH06216235A (de) |
DE (1) | DE4340590A1 (de) |
GB (1) | GB2273392B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874345A (en) * | 1996-11-18 | 1999-02-23 | International Business Machines Corporation | Method for planarizing TEOS SiO2 filled shallow isolation trenches |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461010A (en) * | 1994-06-13 | 1995-10-24 | Industrial Technology Research Institute | Two step etch back spin-on-glass process for semiconductor planarization |
US5814186A (en) * | 1995-08-28 | 1998-09-29 | Advanced Micro Devices, Inc. | SOG etchant gas and method for using same |
US5861104A (en) * | 1996-03-28 | 1999-01-19 | Advanced Micro Devices | Trench isolation with rounded top and bottom corners and edges |
KR100242466B1 (ko) * | 1996-06-27 | 2000-02-01 | 김영환 | 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법 |
JP2956635B2 (ja) * | 1997-02-04 | 1999-10-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US6004864A (en) * | 1998-02-25 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company Ltd. | Ion implant method for forming trench isolation for integrated circuit devices |
GB2337026B (en) * | 1998-03-09 | 2000-11-08 | United Microelectronics Corp | Method of etching silicon nitride |
US6080676A (en) * | 1998-09-17 | 2000-06-27 | Advanced Micro Devices, Inc. | Device and method for etching spacers formed upon an integrated circuit gate conductor |
US5960276A (en) * | 1998-09-28 | 1999-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process |
US6281132B1 (en) | 1998-10-06 | 2001-08-28 | Advanced Micro Devices, Inc. | Device and method for etching nitride spacers formed upon an integrated circuit gate conductor |
US6245636B1 (en) | 1999-10-20 | 2001-06-12 | Advanced Micro Devices, Inc. | Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate |
US6229187B1 (en) | 1999-10-20 | 2001-05-08 | Advanced Micro Devices, Inc. | Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer |
US6465852B1 (en) | 1999-10-20 | 2002-10-15 | Advanced Micro Devices, Inc. | Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer |
US6376286B1 (en) * | 1999-10-20 | 2002-04-23 | Advanced Micro Devices, Inc. | Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer |
US6150235A (en) * | 2000-01-24 | 2000-11-21 | Worldwide Semiconductor Manufacturing Corp. | Method of forming shallow trench isolation structures |
US6503813B1 (en) | 2000-06-16 | 2003-01-07 | International Business Machines Corporation | Method and structure for forming a trench in a semiconductor substrate |
US6680239B1 (en) | 2000-07-24 | 2004-01-20 | Chartered Semiconductor Manufacturing Ltd. | Effective isolation with high aspect ratio shallow trench isolation and oxygen or field implant |
US6537895B1 (en) * | 2000-11-14 | 2003-03-25 | Atmel Corporation | Method of forming shallow trench isolation in a silicon wafer |
JP4713752B2 (ja) * | 2000-12-28 | 2011-06-29 | 財団法人国際科学振興財団 | 半導体装置およびその製造方法 |
TW594914B (en) * | 2003-04-11 | 2004-06-21 | Macronix Int Co Ltd | Fabrication method for shallow trench isolation region |
TWI230432B (en) * | 2003-05-05 | 2005-04-01 | Nanya Technology Corp | Method for improving sneakage at shallow trench isolation and STI structure thereof |
JP4982948B2 (ja) * | 2004-08-19 | 2012-07-25 | 富士電機株式会社 | 半導体装置の製造方法 |
JP4857578B2 (ja) * | 2005-03-28 | 2012-01-18 | 富士電機株式会社 | 半導体装置の製造方法 |
US7776672B2 (en) | 2004-08-19 | 2010-08-17 | Fuji Electric Systems Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7187000B2 (en) * | 2005-03-16 | 2007-03-06 | Taiwan Semiconductor Manufacturing Company, Inc. | High performance tunneling-biased MOSFET and a process for its manufacture |
JP5292628B2 (ja) * | 2005-04-29 | 2013-09-18 | トリクセル | 画像センサを備えた半導体装置及びその製造方法 |
JP4759590B2 (ja) * | 2008-05-09 | 2011-08-31 | キヤノン株式会社 | 光電変換装置及びそれを用いた撮像システム |
US8440540B2 (en) * | 2009-10-02 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for doping a selected portion of a device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2929682A1 (de) * | 1979-07-04 | 1981-01-15 | Bbc Brown Boveri & Cie | Verfahren zum aetzen von silizium- substraten und substrat zur durchfuehrung des verfahrens |
WO1991014281A1 (en) * | 1990-03-16 | 1991-09-19 | Westonbridge International Limited | Etching method for obtaining at least one cavity in a substrate and substrate obtained by such method |
DE4020724A1 (de) * | 1990-06-29 | 1992-01-02 | Bosch Gmbh Robert | Verfahren zur strukturierung eines einkristallinen silizium-traegers |
JPH0480944A (ja) * | 1990-07-24 | 1992-03-13 | Oki Electric Ind Co Ltd | 誘電体分離基板の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3129558A1 (de) * | 1980-07-28 | 1982-03-18 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zur herstellung einer integrierten halbleiterschaltung |
US4498227A (en) * | 1983-07-05 | 1985-02-12 | Fairchild Camera & Instrument Corporation | Wafer fabrication by implanting through protective layer |
US4660278A (en) * | 1985-06-26 | 1987-04-28 | Texas Instruments Incorporated | Process of making IC isolation structure |
-
1993
- 1993-11-29 DE DE4340590A patent/DE4340590A1/de not_active Withdrawn
- 1993-11-30 GB GB9324535A patent/GB2273392B/en not_active Expired - Fee Related
- 1993-12-01 JP JP5329811A patent/JPH06216235A/ja active Pending
-
1994
- 1994-08-26 US US08/296,611 patent/US5401998A/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2929682A1 (de) * | 1979-07-04 | 1981-01-15 | Bbc Brown Boveri & Cie | Verfahren zum aetzen von silizium- substraten und substrat zur durchfuehrung des verfahrens |
WO1991014281A1 (en) * | 1990-03-16 | 1991-09-19 | Westonbridge International Limited | Etching method for obtaining at least one cavity in a substrate and substrate obtained by such method |
DE4020724A1 (de) * | 1990-06-29 | 1992-01-02 | Bosch Gmbh Robert | Verfahren zur strukturierung eines einkristallinen silizium-traegers |
JPH0480944A (ja) * | 1990-07-24 | 1992-03-13 | Oki Electric Ind Co Ltd | 誘電体分離基板の製造方法 |
Non-Patent Citations (2)
Title |
---|
FUSE, G., OGAWA, H., et al.: A Practical Trench Isolation Technology with a Novel Planarization Process in: International Electron Device Meeting 1987, S. 732-735 * |
PETIT, B., PELLETIER, J., MOLINS, R.: A Novel Processing Technique for the Fabrication of Thiek Silicon Grids by Anisotropic Etching US-Z.: J.Electrochem.Soc., Vol. 132, No. 4, April 1985, S. 982-984 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874345A (en) * | 1996-11-18 | 1999-02-23 | International Business Machines Corporation | Method for planarizing TEOS SiO2 filled shallow isolation trenches |
Also Published As
Publication number | Publication date |
---|---|
GB9324535D0 (en) | 1994-01-19 |
GB2273392B (en) | 1996-08-28 |
US5401998A (en) | 1995-03-28 |
JPH06216235A (ja) | 1994-08-05 |
GB2273392A (en) | 1994-06-15 |
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