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GEBIET DER
VORLIEGENDEN ERFINDUNG
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Die
vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter
Schaltungen und betrifft insbesondere Feldeffekttransistoren, die
auf einem isolierenden Substrat hergestellt wird, etwa Silizium-auf-Isolator
(SOI)-Bauteile und Verfahren zur Herstellung derartiger Bauteile.
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In
modernen integrierten Schaltungen steigt die Anzahl und damit die
Packungsdichte von Schaltungselementen, etwa von Feldeffekttransistoren, ständig an
und folglich verbessert sich daher das Leistungsverhalten dieser
integrierten Schaltungen ständig.
Das Ansteigen der Packungsdichte und die Verbesserung der Signalverarbeitung
integrierter Schaltungen erfordert die Reduzierung kritischer Strukturgrößen, etwa
der Gatelänge
und damit der Kanallänge
von Feldeffekttransistoren, um damit die von einem einzelnen Schaltungselement
eingenommene Chipfläche
zu minimieren und um die Signalausbreitungsverzögerung auf Grund einer verzögerten Kanalbildung
zu reduzieren. Gegenwärtig
liegen jedoch kritische Strukturgrößen in der Nähe von 0.1
Mikrometer und darunter und eine weitere Verbesserung des Schaltungsverhaltens
durch Reduzieren der Größe der Transistorelemente
wird teilweise durch parasitäre
Kapazitäten
der Transistoren, die in großvolumigen
Siliziumsubstraten gebildet sind, teilweise aufgehoben.
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Um
die ständig
ansteigenden Anforderungen hinsichtlich des Bauteil- und Schaltungsverhaltens
zu erfüllen,
schlagen die Schaltungsplaner neue Bauteilarchitekturen vor. Eine
Technik zur Verbesserung des Leistungsverhaltens einer Schaltung,
beispielsweise eines CMOS-Bauteils, besteht in der Herstellung der
Schaltung auf einem sogenannten Silizium-auf-Isolator-(SOI)-Substrat, wobei eine
isolierende Schicht auf einem großvolumigen Substrat gebildet
wird, beispielsweise einem Siliziumsubstrat oder einem Glassubstrat,
wobei die isolierende Schicht häufig
aus Siliziumdioxid (das auch als vergrabene Oxidschicht bezeichnet
wird) aufgebaut ist. Anschließend
wird eine Siliziumschicht auf der isolierenden Schicht gebildet,
in der ein aktives Gebiet für
einen Feldeftekttransistor durch flache Gra benisolationen definiert
wird. Ein entsprechend hergestellter Transistor ist elektrisch vollständig von
den den Transistorbereich umgebenden Gebieten isoliert. Im Gegensatz
zu einem konventionellen Bauteil, das auf einem großvolumigen
Halbleitersubstrat hergestellt ist, unterdrückt der präzise räumliche Einschluss des aktiven
Gebiets des SOI-Bauteils deutlich parasitäre Effekte, die von konventionellen
Bauteilen bekannt sind, etwa das ungewollte Einschalten und Leckströme, die
in das Substrat diffundieren. Des weiteren zeichnen sich SOI-Bauteile
durch geringere parasitäre
Kapazitäten
im Vergleich zu Bauteilen, die auf einen großvolumigen Halbleitersubstrat
gebildet sind, aus und zeigen damit ein verbessertes Hochfrequenzverhalten.
Ferner ist auf Grund des deutlich reduzierten Volumens des aktiven
Gebiets die strahlungsindizierte Ladungsträgererzeugung ebenso deutlich
verringert und macht SOI-Bauteile äußerst geeignet für Anwendungen
in strahlungsintensiven Umgebungen.
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Andererseits
können
die Vorteile von SOI-Bauteilen gegenüber konventionell hergestellten Bauteilen
teilweise durch den sogenannten Effekt des potentialfreien Körpers aufgehoben
werden, da das Substrat des Bauteils nicht an ein definiertes Potential
gekoppelt ist, woraus eine Ansammlung von Ladungsträgern resultieren
kann und die Transistoreigenschaften, etwa die Schwellwertspannung,
das Einzeltransistor-latch-up und dergleichen nachteilig beeinflusst
werden können.
Daher werden häufig
sogenannte Substratkontakte gebildet, um eine Verbindung zu dem
Substrat zur Ableitung überschüssiger Ladung
herzustellen.
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Mit
Bezug zu den 1a und 1b wird nunmehr ein typischer
konventioneller Prozessablauf zur Herstellung eines Substratkontakts
detaillierter beschrieben.
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In 1a ist ein Halbleiterbauteil 100 schematisch
im Querschnitt dargestellt. Das Halbleiterbauteil 100 umfasst
ein SOI-Substrat 101, das wiederum eine kristalline Siliziumschicht 102 enthält, die typischenrweise
in Form eines großvolumigen
Siliziumsubrat bereitgestellt ist, wobei eine Isolationsschicht 103 darauf
ausgebildet ist. Die Isolationsschicht 103 wird oft auch
als vergrabene Oxidschicht bezeichnet, da die Isolationsschicht 103 typischerweise
aus Siliziumdioxid aufgebaut ist. Die Isolationsschicht 103 kann
jedoch, abhängig
vom Prozess zur Herstellung des SOI-Substrat 101, andere
isolierende Materialien, etwa Siliziumnitrid und dergleichen aufweisen.
Das SOI-Substrat 101 enthält ferner eine halbleitende
Schicht 104 mit einer Dicke, die die Herstellung von Schaltungselementen,
etwa von Feldeffekttransistoren 110a und 110b ermöglicht.
Die halbleitende Schicht 104 kann aus einer Vielzahl von Materialien,
z. B. kristallinem Silizium, Silizium/Germanium, oder beliebigen
III-V und II-VI
Halbleitern in kristalliner Form, und dergleichen hergestellt sein. Jeder
der Feldeffekttransistoren 110a und 110b ist von
einer Grabenisolationsstruktur 105 umschlossen, die ein
isolierendes Material, etwa Siliziumoxid und/oder Siliziumnitrid,
aufweist. Somit sind die Feldeftekttransistoren 110a und 110b jeweils
auf entsprechenden Siliziuminseln gebildet, die voneinander durch
die Grabenisolationsstruktur 105 und die Isolationsschicht 103 vollständig voneinander
isoliert sind. Die Feldeftekttransistoren 110a und 110b können eine
Gateelektrode 111 aufweisen, die von einem Kanalgebiet 113 mittels
einer Gateisolationsschicht 112 getrennt ist. Ferner sind
Drain- und Sourcegebiete 114 in der Siliziumschicht 104 vorgesehen,
und Seitenwandabstandselemente 115 sind an Seitenwänden der
Gateelektrode 111 angeordnet. Das Kanalgebiet 113,
die Drain- und Sourcegebiet 114 und Gateelektrode 111 weisen
ein Dotiermaterial mit einer geeigneten Konzentration auf, um das
gewünschte elektrische
Verhalten der Transistoren 110a und 110b zu bewerkstelligen.
Des weiteren können
Metallsilizidgebiete (nicht gezeigt) auf dem Source- und Draingebiet 114 und
der Gateelektrode 111 ausgebildet sein, um den Widerstand
dieser Gebiete zu minimieren. Das Halbleiterbauteil 100 umfasst
ferner eine erste dielektrische Schicht 106, gefolgt von
einer zweiten dielektrischen Schicht 107, wobei eine Dicke der
zweiten dielektrischen Schicht 107 so gewählt ist, dass
die Tansistoren 110a und 110b vollständig in
der zweiten dielektrischen Schicht 107 eingebettet sind. Die
erste dielektrische Schicht 106 kann beispielsweise aus
Siliziumoxynitrid und die zweite dielektrische Schicht 107 kann
Siliziumdioxid aufweisen. Typischerweise ist die Zusammensetzung
und die Dicke der ersten dielektrischen Schicht 106 so
gewählt, dass
diese als eine antireflektierende Unterseitenbeschichtung in einem
nachfolgenden Lithographievorgang zur Herstellung von Kontakten
zu den Transistoren 110a und 110b und zu der Siliziumschicht 102 des
SOI-Substrats 101 dient. Des weiteren kann die erste dielektrische
Schicht 106 als eine Ätzstopschicht
während
der Herstellung der Kontaktöffnungen
dienen. Eine Lackschicht 108 ist über der zweiten dielektrischen
Schicht 107 ausgebildet und besitzt eine Öffnung 101,
deren Abmessungen im Wesentlichen die Abmessungen einer zu bildenden
Substratkontaktöffnung
entsprechen.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauteils 100,
wie es in 1a gezeigt ist,
kann die folgenden Prozesse umfassen. Das SOI-Substrat 101 kann
durch moderne Wafer-Bond-Techniken hergestellt werden und kann von entsprechenden
Herstellern in einem Zustand erworben werden, der die nachfolgende
Herstellung der Transistoren 110 und 110b ermöglicht.
Danach kann die Grabenisolationsstruktur 105 durch gut
etablierte Photolithographie-, Ätz-
und Abscheidetechniken gebildet werden, um eine Lithographielackmaske
zu definieren, entsprechende Gräben
zu ätzen
und nachfolgend ein oder mehrere isolierende Materialien zur Füllung der
Gräben
abzuscheiden, um damit die Grabenisolationsstruktur 105 zu
bilden. Danach kann überschüssiges Material
durch chemisch-mechanisches
Polieren (CMP) entfernt werden, wodurch gleichzeitig die Substratoberfläche eingeebnet
wird. Danach kann die Gateisolationsschicht 112 durch fortschrittliche
Oxidations- und/oder Abscheideprozesse, wie sie im Stand der Technik
gut bekannt sind, gebildet werden. Anschließend wird die Gateelektrode 111 durch
gute bekannte Lithographie- und Ätztechniken
gebildet, und Implantationssequenzen werden so ausgeführt, um
die Drainund Sourcegebiete 114 mit einem erforderlichen
Dotierprofil zu bilden, wobei abhängig von der angewendeten Prozesssequenz
die Abstandselemente 115 vor, während oder nach der Implantationssequenz
gebildet werden können.
Die implantierten Dotierstoffe werden dann aktiviert und Gitterschäden werden
ausgeheilt mittels Ausheizzyklen mit einer spezifizierten Temperatur
und Dauer, die einem spezifizierten thermischen Budget für die Herstellung
der Transistoren 110a, 110b entsprechen. Das thermische
Budget beschreibt die integrierte Diffusionsaktivität von Dotierstoffen
in Bezug auf die Temperatur und die Behandlungsdauer während beliebiger
Wärmebehandlungen
bei der Herstellung eines Transistorbauteils. Da ein gut definiertes
Dotierprofil für
die korrekte Funktion der Transistorbauteile 110a, 110b erforderlich
ist, beschränkt
das thermische Budget entsprechend die Temperatur und/oder die Dauer
der Ausheizzyklen, wobei die Dotierstoffe ggf. noch nicht vollständig aktiviert
und das Gitter noch nicht vollständig
rekristallisiert sein können.
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Danach
können
Metallsilizidbereiche in den Drain- und Sourcegebieten 114 und
in der Gateelektrode 111 durch gut etablierte Silizidierungsprozesse geschaffen
werden. Nach der Fertigstellung der Transistoren 110a und 110b wird
die erste dielektrische Schicht 106 beispielsweise durch
chemische Dampfabscheidung (CVD) abgeschieden, wobei eine Dicke
und eine Materialzusammensetzung so gewählt werden, um die erforderlichen
optischen Eigenschaften und/oder die gewünschte Selektivität zu der zweiten
dielektrischen Schicht 107 in einem nachfolgenden anisotropen Ätzprozess
bereitzustellen. Danach kann die zweite dielektrische Schicht 107 abgeschieden
und mittels CMP eingeebnet werden, um eine im Wesentlichen planare
Oberfläche
bereitzustellen. Als nächstes
wird die Lackschicht 108 gebildet und gemäß gut etablierter
Photolithographieverfahren strukturiert, wobei die erste dielektrische Schicht 106 als
eine antireflektierende Beschichtung dienen kann.
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Anschließend wird
eine Ätzprozesssequenz ausgeführt, um
eine Substratkontaktöffnung
in der ersten dielektrischen Schicht 107, der zweiten dielektrischen
Schicht 106, der Grabenisolationsstruktur 105 und
der Isolationsschicht 103 zu bilden, die eine Verbindung
zu der Siliziumschicht 102 herstellt. Dazu wird ein anisotroper Ätzprozess
ausgeführt,
um eine Öffnung
in der ersten dielektrischen Schicht 107 zu bilden, wobei
der anisotrope Ätzprozess
im Wesentlichen an oder innerhalb der zweiten dielektrischen Schicht 106 stoppt.
Alternativ kann ein anisotropes Ätzprozessrezept
angewendet werden, das keine spezifische Selektivität zwischen
der ersten dielektrischen Schicht 106 und der zweiten dielektrischen Schicht 107 aufweist.
Dann kann die erste dielektrische Schicht 106 geöffnet und
die Grabenisolationsstruktur 105 gefolgt von der Isolationsschicht 103 geätzt werden,
bis der Ätzprozess
auf oder innerhalb der Siliziumschicht 102 stoppt. Danach
wird die Lackschicht 108 beispielsweise durch Plasmaätzung und einem
nachfolgenden nasschemischen Reinigungsprozess entfernt. Der Vorgang
zur Herstellung der Substratkontaktöffnung erfordert in gewissen
Fällen mehrere Ätzprozeduren
durch eine Vielzahl von Schichten, wodurch die Kontaktätzung äußerst komplex
wird.
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In
einigen Fällen
sind die Ätzprozeduren
so gestaltet, dass die Ätzstoppschicht 106 eine
ausreichende Selektivität
liefert, um gleichzeitig Öffnungen für Kontakte
zu den Transistoren 110a und/oder 110b bereitzustellen,
ohne deutlich darunter liegende Bauteilgebiete zu schädigen. Der
selektive Ätzprozess unterliegt
jedoch großen
Einschränkungen
nach Öffnung
der ersten dielektrischen Schicht 106, um den unteren Teil
der Substratkontaktöffnung
zu bilden, um damit in zuverlässiger
Weise die entsprechenden Kontaktöffnungen
und die Substratkontaktöffnung
in einem gemeinsamen Ätzvorgang
zu definieren, wodurch die Prozesstoleranzen entsprechend eingeschränkt und
die Ausbeute des Ätzprozesses
verringert werden.
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Daher
wird in anderen Ätzkonzepten
(wie in 1b gezeigt ist)
eine weitere Lackmaske (nicht gezeigt) anschließend gebildet, um entsprechende Öffnungen
für Kontakte
zu der Gateelektrode 111 und den Drain- und/oder Sourcegebieten 114 zu
definieren. Danach wird ein selektiver anisotroper Ätzprozess
ausgeführt,
um Kontaktöffnungen
in der zweiten dielektrischen Schicht 107 zu bilden, wobei
der Ätzprozess
in der ersten dielektrischen Schicht 106 angehalten wird,
welche dann durch einen nachfolgenden selektiven Ätzschritt geöffnet wird,
um eine Verbindung zu der Gateelektrode 111 und zu den
Drain- und/oder Sourcegebieten 114 herzustellen.
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Schließlich wird
die zweite Lackschicht beispielsweise durch einen ähnlichen
Prozess wie im Falle der Lackschicht 108 in 1a entfernt.
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1b zeigt schematisch das
Halbleiterbauteil 100, nachdem die oben beschriebene Sequenz abgeschlossen
ist. D. h., das Halbleiterbauelement 100 umfasst eine Substratkontaktöffnung 120,
eine Gatekontaktöffnung 121 und
beispielsweise eine Kontaktöffnung 122,
die eine Verbindung zu dem Sourcegebiet des Transistors 110a herstellt.
Nachfolgend werden die Öffnungen 120, 121 und 122 mit
einem gut leitfähigen
Material, etwa Wolfram gefüllt, das
gegenwärtig
als bevorzugter Kandidat für
ein Kontaktmetall von modernen Bauteilen auf Kupferbasis erachtet
wird auf Grund der verbesserten thermischen Stabilität von Wolfram
im Vergleich zu beispielsweise Aluminium, um Schaltungselemente
mit weiteren Metallisierungsschichten (nicht gezeigt) des Halbleiterbauteils 100 zu
verbinden. Das Wolfram kann durch gut etablierte Abscheideverfahren,
etwa chemische und physikalische Dampfabscheidungstechniken eingefüllt werden.
Danach wird überschüssiges Wolfram
durch einen CMP-Prozess entfernt, wobei gleichzeitig die Substratoberfläche für die weitere
Bearbeitung des Bauteils 100 zur Herstellung einer oder
mehrere Metallisierungsschichten eingeebnet wird. Somit wird ein
gut leitfähiger
Kontakt zu dem Substrat erreicht, wobei allerdings eine äußerst Selektivitätsprozedur
zum gemeinsamen Definieren aller Kontaktöffnungen, oder ein komplexes Ätzschema
von mindestens zwei aufeinanderfolgender Prozesse erforderlich ist,
wodurch der konventionelle Lösungsansatz
in Hinblick auf Zuverlässigkeit
und Durchsatz nicht effizient erscheint.
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Auf
Grund einer Vielzahl verbesserter Eigenschaften von SOI-Bauteilen
im Vergleich zu Bauteilen, die auf großvolumigen Siliziumsubstraten
hergestellt sind, und auf Grund der Verfügbarkeit von SOI-Substraten
bei geringen Kosten mit einer darauf gebildeten Siliziumschicht
guter Qualität,
wird die Entwicklung von SOI-Bauteilen an Bedeutung zunehmen. Daher
besteht ein großer
Bedarf für
eine verbesserte Substratkontakttechnik, die die Herstellung von
Substratkontakten ermöglicht,
wobei ein oder mehrere der zuvor beschriebenen Probleme vermieden
oder zumindest deutlich reduziert werden.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik
zur Herstellung eines gut leitfähigen
Substratkontakts, wobei ein unterer Bereich des gut leitfähigen Substratkontakts
vor der Herstellung von Schaltungselementen, etwa von Transistorbauelementen
und dergleichen gebildet wird, und wobei ein oberer Bereich des
Substratkontakts zusammen mit Kontakten, die eine Verbindung zu
einem Transistorelement herstellen, in einem gemeinsamen Ätz- und
Füllvorgang
gebildet wird.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren die Herstellung
einer Grabenisolationsstruktur in einem SOI-Substrat und die nachfolgende
Herstellung einer ersten Kontaktöffnung
in der Grabenisolationsstruktur, wobei die erste Kontaktöffnung sich durch
eine vergrabene Isolationsschicht erstreckt und mit einem großvolumigen
Substrat in Kontakt ist. Danach wird die erste Kontaktöffnung mit
einem leitenden Material zur Herstellung eines Substratkontakts
gefüllt.
Als nächstes
wird ein Schaltungselement in einem Bereich des SOI-Substrats gebildet, der
von der Grabenisolationsstruktur umschlossen ist, und anschließend wird
eine zweite und eine dritte Kontaktöffnung in einem gemeinsamen Ätzvorgang gebildet,
wobei die zweite Kontaktöffnung
eine Verbindung zu dem Substratkontakt und die dritte Kontaktöffnung eine
Verbindung zu dem Schaltungselement herstellt. In einigen Ausführungsformen
kann das Schaltungselement einen Feldeffekttransistor repräsentieren,
wobei die dritte Kontaktöffnung
eine Verbindung zu der Gateelektrode des Feldeffekttransistors herstellt.
In einer speziellen Ausführungsform wiest
das leitfähige
Material Wolfram auf.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bestimmen eines
zulässigen Bereichs
von Temperaturen und Zeitdauern für mehrere Wärmebehandlungen für Wolfram
in Hinblick auf eine Wechselwirkung mit Siliziumdioxid und Silizium. Des
weiteren wird ein thermisches Budget zur Herstellung eines Feldeffekttransistors
auf einem SOI-Substrat erstellt, wobei das thermische Budget mit
dem zuvor bestimmten zulässigen
Bereich verträglich
ist und wobei ein Wolfram enthaltender Substratkontakt in einer
Grabenisolationsstruktur, die in dem SOI-Substrat gebildet wird,
hergestellt wird. Schließlich
wird ein Feldeffekttransistor benachbart zu der Grabenisolationsstruktur
in Übereinstimmung mit
dem zuvor erstellten thermischen Budget hergestellt.
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Gemäß einer
weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein SOI-Halbleiterbauelement
eine Grabenisolationsstruktur, die ein Schaltungselement umgibt,
wobei mindestens ein Substratkontakt in der Grabenisolationsstruktur
gebildet ist, und wobei der Substratkontakt einen unteren Bereich
mit einem ersten Durchmesser aufweist und ein leitendes Material
enthält, und
wobei ein oberer Bereich einen zweiten Durchmesser aufweist und
aus einem leitenden Material aufgebaut ist, wobei der zweite Durchmesser
kleiner als der erste Durchmesser ist. In einer speziellen Ausführungsform
weisen der untere und der obere Bereich Wolfram auf.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird; es zeigen:
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1a und 1b schematisch Querschnittsansichten
konventioneller SOI-Transistorelemente während der Herstellung eines
Substratkontakts;
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2a bis 2g schematisch Querschnittsansichten
eines SOI-Halbleiterbauteils während
diverser Herstellungsphasen gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung; und
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3 schematisch einen Graphen
zur Darstellung des Ermittelns eines thermischen Budget für die Herstellung
des in den 2a bis 2g gezeigten Feldeffekttransistors.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen Ausführungsformen
stel len lediglich beispielhaft die diversen Aspekte der vorliegenden
Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Mit
Bezug zu den 2a bis 2g und 3 werden nunmehr weitere anschauliche
Ausführungsformen
der vorliegenden Erfindung detaillierter beschrieben, wobei ein
Schaltungselement durch einen Feldeffekttransistor repräsentiert
ist, für
welchen die vorliegende Erfindung besonders vorteilhaft ist. Es können jedoch
auch andere Schaltungselemente, etwa Widerstände, bipolare Transistoren,
und dergleichen im Zusammenhang mit der vorliegenden Erfindung verwendet
werden. In 2a umfasst
ein Halbleiterbauteil 200 ein SOI-(Silizium-auf-Isolator)-Substrat 204 mit
einem großvolumigen
Substrat 201, z. B. einem Siliziumsubstrat, einer isolierenden Schicht 202 und
einer aktiven oder halbleitenden Schicht 203. Die isolierende
Schicht 202, die häufig Siliziumdioxid
umfasst und daher häufig
als vergrabene Oxidschicht (BOX) bezeichnet wird, ist auf dem großvolumigen
Substrat 201 gebildet. Es sollte jedoch beachtet werden,
dass die vergrabene isolierende Schicht 202 abhängig von
dem Herstellungsprozess andere Materialien als Siliziumdioxid, etwa Siliziumnitrid,
Siliziumoxynitrid, und dergleichen aufweisen kann. Die aktive oder
halbleitende Schicht 203 ist über der vergrabenen isolierenden
Schicht 202 angeordnet. Die halbleitende Schicht 203 kann aus
kristallinem Silizium aufgebaut sein und kann eine kristalline Struktur
und eine Dicke aufweisen, die die Herstellung von Schaltungselementen,
etwa eines Feldeffekttransistors und dergleichen ermöglicht. Eine
CMP-(chemisch-mechanisches Polieren) Stopschicht 205 ist über der
aktiven Schicht 203 gebildet und besitzt eine Dicke und
eine Materialzusammensetzung, die ein zuverlässiges Stoppen eines chemisch-mechanischen
Poliervorganges ermöglicht, wie
dies später
detaillierter beschrieben ist. Beispielsweise kann die CMP-Stoppschicht 205 Siliziumnitrid
aufweisen, wobei eine dünne
Siliziumdioxidschicht (nicht gezeigt) zwischen der aktiven Schicht 203 und
der Siliziumnitridschicht angeordnet ist. Eine strukturierte Lackschicht 206 ist über der
CMP-Stopschicht 205 gebildet und enthält eine Öffnung 207, deren
Abmessung im Wesentlichen mit den Abmessungen einer in der aktiven
Schicht 203 zu bildenden Grabenisolationsstruktur übereinstimmen.
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Das
Halbleiterbauteilelement 200 kann entsprechend den folgenden
Prozessen hergestellt werden. Das SOI-Substrat 204 kann
von einem Hersteller von Halbleiterbauelementen erhalten werden
oder kann durch Oxidieren eines Siliziumsubstrats, Bonden eines
weiteren Substrats und Dünnen
des zweiten Siliziumsubstrats zur Schaffung der aktiven Schicht 203 hergestellt
werden. Vorzugsweise wird das SOI-Substrat 204 hergestellt,
indem die vergra bene isolierende Schicht 202 auf einem
ersten Siliziumsubstrat gebildet wird und ein zweites Siliziumsubstrat
für einen
sogenannten "intelligenten" Schneideprozess
vorbereitet wird, indem beispielsweise Wasserstoffatome bis zu einer
Tiefe implantiert werden, die im Wesentlichen der Dicke der aktiven Schicht 203 entspricht.
Nach dem Bonden der Scheiben wird das zweite Substrat an den implantierten Wasserstoffatomen
geschnitten, um die hochqualitative aktive Schicht 203 mit
einer erforderlichen Dicke zu erhalten. Danach wird die CMP-Stopschicht 205 beispielsweise
durch Oxidieren des SOI-Substrats 204 und Abscheiden einer
Siliziumnitridschicht mit einer gewünschten Dicke gebildet. Anschließend wird die
Lackschicht 206 gebildet und entsprechend gut definierter
und gut etablierter Photolithographieverfahren strukturiert, um
die Öffnung 207 zu
bilden. Als nächstes
wird ein anisotroper Ätzprozess
ausgeführt, um
die CMP-Stopschicht 205 in einem ersten Schritt zu öffnen und
nachfolgend eine Öffnung 208 (siehe 2b) in der aktiven Schicht 203 zu
bilden.
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2b zeigt schematisch das
Halbleiterbauteil 200 mit einer in der aktiven Schicht 203 gebildeten Öffnung 208,
wobei Seitenwände
der Öffnung 208 von
einer Siliziumdioxidschicht 209 bedeckt sind. Ferner ist
eine Schicht aus isolierendem Material 217, das beispielsweise
Siliziumdioxid aufweist, über dem
Halbleiterbauelement 200 so gebildet, um die Öffnung 208 im
Wesentlichen vollständig
zu füllen.
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Die
isolierende Schicht 217 kann beispielsweise durch plasmaverstärkte chemische
Dampfabscheidung (PECVD) gebildet werden, wobei die oxidierten Seitenwandbereiche 209 vor
und/oder nach der Abscheidung der isolierenden Schicht 217 gebildet
werden, indem das Halbleiterbauteilelement 200 der Wirkung
einer oxidierenden Umgebung aufgesetzt wird. Wenn die isolierende
Schicht Siliziumdioxid aufweist, kann die Oxidation der Seitenwände der Öffnung 208 alternativ
nach dem Abscheiden der isolierenden Schicht 217 ausgeführt werden,
da die Oxidation durch Sauerstoff gespeist wird, der durch die isolierende
Schicht 217 diffundiert.
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2c zeigt schematisch das
Halbleiterbauteil 200 mit einer Lackschicht 210,
die über
der aktiven Schicht 203 und der Grabenisolationsstruktur 208a gebildet
ist, wobei eine Öffnung 211 ausgebildet ist,
um einen Teil der Grabenisolationsstruktur 208a freizulegen.
Die Abmessungen der Öffnung 211 sind so
gewählt,
dass sie im Wesentlichen den Abmessungen eines unteren Bereichs
eines Substratkontakts entsprechen, der durch die Grabenisolati onstruktur 208a,
die vergrabene isolierende Schicht 202 hindurch zur Kontaktierung
des großvolumigen
Substrats 201 zu bilden ist.
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Das
Halbleiterbauelement 200, wie es in 2c dargestellt ist, kann gemäß den folgenden Prozessen
hergestellt werden. Beginnend von der Konfiguration, wie sie in 2b gezeigt ist, wird überschüssiges Material
der isolierenden Schicht 207 durch CMP entfernt, wobei
die CMP-Stopschicht 205 so gestaltet ist, um den CMP-Prozess
deutlich zu verlangsamen, um damit das überschüssige Material der isolierenden
Schicht 207 zuverlässig
zu entfernen, ohne die aktive Schicht 203 unzulässig zu
beeinflussen. Danach werden die Reste der CMP-Stopschicht 205 durch
einen selektiven Ätzprozess
entfernt, wobei die Grabenisolationsstruktur 208a zurückbleibt,
die im Wesentlichen mit isolierendem Material gefüllt ist.
Anschließend
wird die Lackschicht 210 durch Photolithographie so strukturiert,
um die Öffnung 211 geeignet
zu der Grabenisolationsstruktur 208a auszurichten. Typischerweise
ist die laterale Abmessung der Öffnung 211 deutlich
kleiner als jene der Grabenisolationsstruktur 208a, wodurch
Probleme hinsichtlich der Überlagerungsgenauigkeit
der Öffnung 211 in
Bezug auf die Grabenisolationsstruktur 208a gering sind.
Anschließend
wird ein anisotroper Ätzprozess
ausgeführt,
um eine Öffnung 212 (siehe 2d) zu bilden, die sich
durch die Grabenisolationsstruktur 208a, die vergrabene
isolierende Schicht 202 und in Kontakt zu dem großvolumigen Substrat 201 erstreckt.
Typischerweise sind die Grabenisolationsstruktur 208 und
die vergrabene isolierende Schicht 202 im Wesentlichen
aus Siliziumdioxid aufgebaut, so dass gut bekannte Ätzschemas verwendbar
sind, wobei eine Selektivität
zu dem darunter liegenden Material des großvolumigen Substrats 201,
z. B. Silizium, nicht erforderlich ist, da die Eindringtiefe in
das großvolumige
Substrat 201 nicht kritisch ist, solange ein zuverlässiger Kontakt
zu dem großvolumigen
Substrat 201 sichergestellt ist. In einigen Fällen kann
ein tatsächliches
Eindringen in das großvolumige
Substrat 201 nicht erforderlich sein, um einen zuverlässigen Kontakt
zu dem großvolumigen
Substrat 201 herzustellen.
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2d zeigt schematisch das
Halbleiterbauelement 200 nach Beendigung des zuvor beschriebenen
anisotropen Ätzprozesses,
in welchem eine Öffnung 212 gebildet
wurde mit Abmessungen, die im Wesentlichen der Öffnung 211 in der
Lackschicht 210 entsprechen. Des weiteren ist das Halbleiterbauelement 200 so
dargestellt, dass es der Wirkung einer Ionenimplantation ausgesetzt
ist, die durch 213 gekennzeichnet ist, um Dotierstoffe 214 in
dem großvolumigen
Substrat 201 anzuordnen. In dieser Ausführungsform kann der Rest der
Lackschicht 210, der nicht von dem zuvor durchgeführten anisotropen Ätzprozess
zur Schaltung der Öffnung 212 verbraucht wurde,
auch als eine Implantationsmaske verwendet werden, um das aktive
Gebiet 203 vor dem Ionenbeschuss 213 zu schützen. In
anderen Ausführungsformen
kann jedoch die restliche Lackschicht 210 als ungeeignet
zum wirksamen Abschirmen der Siliziumschicht 203 erachtet
werden, und eine weitere Lackschicht (nicht gezeigt) kann gebildet
werden, wobei die gleiche photolithographische Maske verwendbar ist,
wie sie bei der Herstellung der Lackschicht 210 verwendet
wurde. Dabei kann die Zusammensetzung und die Dicke der neu hergestellten
Lackschicht so zugeschnitten werden, um eine geeignete abschirmende
Wirkung zu erreichen.
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Die
Ionenimplantation 213 kann mit einer Dosis und einer Energie
so ausgeführt
werden, dass die Dotierstoffe 214 im Wesentlichen an dem
Oberflächenbereich
der Unterseite der Öffnung 212 angehäuft werden.
Beispielsweise können
Arsenionen für den
Ionenbeschuss 213 mit einer Dosis im Bereich von ungefähr 1014 bis 1015 Atome/cm2 mit einer Implantationsenergie im Bereich
von ungefähr
10 bis 50 KeV verwendet werden. Für Phosphorionen kann im Wesentlichen
die gleiche Dosis verwendet werden, wohingegen die Energie im Bereich
von ungefähr
30 bis 100 KeV liegen kann. Arsen und Phosphor können für den Fall des großvolumigen
Substrats 201, beispielsweise mit Silizium, verwendet werden,
wenn dieses leicht mit einem N-Dotiermaterial vordotiert ist, wohingegen
beispielsweise Bor für
ein P-vordotiertes großvolumiges
Substrat 201 verwendbar ist.
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Für Borionen
kann die Implantationsenergie im Bereich von ungefähr 5 bis
20 KeV gewählt
werden. Vorzugsweise wird die Ionenimplantation 213 so ausgeführt, um
eine Spitzenkonzentration in der Nähe der unteren Fläche der Öffnung 212 im
Bereich von ungefähr
1019 bis 1020 Atome/cm3 zu erhalten. Eine relativ hohe Dotierstoffkonzentration
ist vorteilhaft zum Erreichen eines im Wesentlichen ohmschen Kontakts
zu dem großvolumigen
Substrat 201, nachdem die Öffnung 212 mit einem
geeigneten Metall gefüllt
ist. In anderen Ausführungsformen
kann es jedoch als geeignet erachtet werden, eine geringere Konzentration
des Dotierstoffes 214 zu wählen oder die Ionenimplantation 213 vollständig wegzulassen.
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In
einer weiteren Ausführungsform
können die
Dotierstoffe 214 in das großvolumige Substrat 201 vor
oder nach der Herstellung der Öffnung 208 (vergleiche 2b) eingeführt werden,
indem ein entsprechender Ionenimplantationsprozess ausgeführt wird,
wobei die Dosis und Energie des Implantationsprozesses so gewählt werden,
dass die Atome in das großvolumige
Substrat 201 durch die CMP-Stopschicht 205, die
Siliziumschicht 203 und die vergrabene isolierende Schicht 202 hindurch
eingeführt
werden, wenn die Implantation vor der Herstellung der Öffnung 208 ausgeführt wird,
und durch die vergrabene isolierende Schicht 202 hindurch
eingeführt
werden, wenn der Implantationsprozess nach der Herstellung der Öffnung 208 ausgeführt wird.
Im letzteren Falle kann die Lackschicht 206, die bereits als
eine Ätzmaske
zur Bildung der Öffnung 208 diente,
auch als eine Implantationsmaske bei der Anordnung der Dotierstoffe 214 innerhalb
des großvolumigen
Substrats 201 dienen.
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Es
sei wiederum auf 2d verwiesen;
nach Entfernen der Lackschicht 210 oder der neu gebildeten
Lackschicht, die als eine Implantationsmaske gedient haben kann,
wird ein leitendes Material, das beispielsweise Wolfram aufweist,
beispielsweise durch CVD abgeschieden, um die Öffnung 212 im Wesentlichen
vollständig
zu füllen.
In einigen Ausführungsformen
kann eine Haftschicht, beispielsweise mit Titannitrid, konform zumindest
an den Seitenwänden
der Öffnung 212 abgeschieden
werden, bevor das Wolfram abgeschieden wird, um damit die Haftung
des Wolframs an dem umgebenden Siliziumdioxid in der Grabenisolationsstruktur 208a und
der vergrabenen isolierenden Schicht 202 deutlich zu verbessern.
Danach wird das überschüssige Material der
Wolframschicht und möglicherweise
der Haftschicht durch Ätzen
oder vorzugsweise durch einen CMP-Prozess entfernt.
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2e zeigt schematisch das
Halbleiterbauelement 200 mit einem unteren Bereich 213 eines Substratskontakts,
der in der Grabenisolationsstruktur 208a der vergrabenen
isolierenden Schicht 202 und teilweise in dem großvolumigen
Substrat 201 gebildet ist, wobei der Substratkontakt 213 im
Wesentlichen beispielsweise Wolfram aufweist und einen gut leitenden,
im Wesentlichen ohmschen Kontakt zu dem großvolumigen Substrat 201 bildet,
wenn die Dotierstoffe 214 vorgesehen wurden. Benachbart
zu der Grabenisolationsstruktur 208a ist ein Feldeffekttransistor 220 in
einem Bereich des SOI-Substrats 204 gebildet, der von der
Grabenisolationsstruktur 208a umschlossen ist. Der Einfachheit
halber ist lediglich eine Querschnittsansicht der Grabenisolationsstruktur 208 gezeigt.
Der Feldeffekttransistor 220 umfasst eine Gateelektrode 222,
die beispielsweise Polysilizium aufweist, wobei ein Metallsilizidbereich 224,
der beispielsweise aus Kobaltsilizid aufgebaut ist, an einem oberen
Bereich der Gateelektrode 222 gebildet ist. Eine Gateisolationsschicht 221 trennt
die Gateelektrode 222 von einem leicht dotierten Kanalgebiet 227,
das wiederum hoch dotierte Drain- und Sourcegebiete 225 lateral
voneinander trennt. Die Drain- und Sourcegebiete 225 können Metallsilizidbereiche 226,
die beispielsweise aus Kobaltsilizid oder anderen geeigneten Metallsiliziden
aufgebaut sind, aufweisen.
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Ein
typischer Prozessablauf zur Herstellung des Feldeffekttransistors 220 kann
die folgenden Prozesse umfassen. Nach Fertigstellung der Grabenisolationsstruktur 208a und
des Substratkontakts 213 kann eine Implantationssequenz
ausgeführt
werden, um ein vertikales Dotierprofil in der aktiven Schicht 203 zu
schaffen, wie es für
die korrekte Funktion des Feldeffekttransistors 220 erforderlich
ist. Entsprechende Implantationssequenzen sind gut bekannt und gut
etabliert im Stand der Technik. Danach wird die Gateisolationsschicht 221 gebildet
und nachfolgend wird die Gateelektrode 222 gemäß gut etablierter
fortschrittlicher Abscheide-, Photolithographie- und Ätzverfahren
strukturiert. Danach werden die Drainund Sourcegebiete 225 gebildet,
wobei möglicherweise
Seitenwandabstandselementstechniken zur Erzeugung eines erforderlichen
vertikalen und lateralen Dotierprofils verwendet werden. Anschließend wird
ein Ausheizvorgang ausgeführt,
um in die Siliziumschicht 203 implantierte Dotierstoffe
zu aktivieren und um Bereiche der Siliziumschicht 203 im Wesentlichen
zu rekristallisieren, die während
der Implantationssequenzen geschädigt
worden sind.
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Wie
zuvor dargestellt ist, werden Transistorbauteile im Wesentlichen
gemäß strenger
Prozesstoleranzen hergestellt, die beispielsweise die zulässige Diffusion
von Dotierstoffen in der Siliziumschicht 203 kennzeichnen.
Die korrekte Funktion des Feldeffekttransistors 220 hängt deutlich
von den vertikalen und lateralen Dotierprofilen ab, da beispielsweise
die effektive Gatelänge,
d. h. in 2e der laterale
Abstand zwischen dem Draingebiet und dem Sourcegebiet 225 unter
der Gateisolationsschicht 221, durch die Lage des PN-Übergangs
definiert ist, der zwischen dem Kanalgebiet 227 und dem
Drain- oder Sourcegebiet 225 gebildet ist. Des weiteren
sind wichtige Transistorparameter, etwa die Schwellwertspannung,
durch das vertikale Dotierprofil (nicht gezeigt) definiert und dürfen nicht
nennenswert während
der Diffusion der Dotierstoffatome geändert werden. Obwohl daher
die Aktivierung der Dotierstoffatome und das Reduzieren der Gitterschäden in Hinblick auf
eine korrekte Bauteilfunktion wichtig sind, muss eine ungebührliche
Diffusion der Dotierstoffe soweit wie möglich unterbunden werden, um
ein gewünschtes
Dotierprofil zu erhalten. Das Problem der Diffusionsaktivität von Dotierstoffatomen
wird bei äußerst größenreduzierten
Transistorbauteilen noch mehr verschärft, da die abnehmenden Transistorabmessungen
ebenso eingeschränkte
Prozesstoleranzen für
die vertikalen und lateralen Dotierstoffprofile erfordern.
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Daher
wird der Feldeftekttransistor 220 in Hinblick auf ein vordefiniertes
thermisches Budget hergestellt, das im Wesentlichen die Zeitdauer
beschreibt, in der ein Substrat einer speziellen Temperatur während des
gesamten Herstellungsprozesses ausgesetzt war. Das thermische Budget
wird die Fläche
unter einer Zeit-Temperatur (t-T-Kurve) oder einer Zeit-Diffusivitäts-(t-D)-Kurve
quantifiziert.
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3a zeigt schematisch einen
Graphen, der die Diffusivität
gegenüber
der Zeit bei der Herstellung des Feldeffekttransistors 220 darstellt,
wobei die Prozessschritte zur Herstellung des Substratkontakts 213 gemäß der vorliegenden
Erfindung nicht berücksichtigt
sind. In 3a repräsentiert
eine Kurve A die Diffusion von Dotierstoffatomen, etwa den Dotierstoffen
in den hoch dotierten Source- und Draingebieten 225, während des
Ausheizzyklus zur Aktivierung der Dotierstoffe, d. h. zur Anordnung
der Dotierstoffe an Gitterplätzen,
und zur Reduzierung von Kristallschäden. Es wird angenommen, dass
der Ausheizzyklus bei einer Temperatur von ungefähr 1000° C für eine Zeitdauer, die durch
t0, t1 repräsentiert
ist, von ungefähr
30 Sekunden ausgeführt
wird. Die Diffusion, die hierin in willkürlichen Einheiten gezeigt ist,
kann einen Maximalwert innerhalb einer relativ kurzen Zeitdauer
erreichen, abhängig
von der Geschwindigkeit des Aufheizens des SOI-Substrats 204 auf
die endgültige
Ausheiztemperatur, und dieser Wert bleibt im Wesentlichen konstant
bis das SOI-Substrat 204 auf Temperaturen
deutlich unterhalb 500° C
abkühlt,
an denen die Diffusion als vernachlässigbar gering angenommen wird.
Während
eines zweiten Zeitintervalls, das durch t2,
t3 repräsentiert
ist, wird ein weiterer Prozess mit erhöhten Temperaturen, der durch eine
Kurve B repräsentiert
ist, aufgeführt,
beispielsweise während
der Herstellung der Metallsilizidbereiche 224, 226 gemäß einer
gut etablierten Silizidprozesssequenz. Somit wird eine erhöhte Diffusionsaktivität auch während dieses
Intervalls erzwungen, obwohl die Diffusion deutlich geringer ist
als während des
Ausheizzyklus. Somit repräsentiert
der Bereich unter den Kurven A und B das thermische Budget mit Ausnahme
für kleine
Beiträge
weiterer Prozesse, die bei geringeren Temperaturen während der
Herstellung der Feldeffekttransistors 220 ausgeführt werden.
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Gemäß einer
speziellen Ausführungsform der
vorliegenden Erfindung wird die thermische Verarbeitung bei der
Herstellung des Feldeffekttransistors 220 jedoch in Bezug
auf die thermischen Eigenschaften des Wolfram in dem Substratkontakt 213 durchgeführt. D.
h., insbesondere die Ausheizzyklen, die zur Definierung des lateralen
und vertikalen Dotierprofils in den Drain- und Sourcegebieten 225 und dem
Kanalgebiet 227 ausgeführt
werden, werden so modifiziert, um im Wesentlichen dem thermischen Budget
zu entsprechen, das für
den Transistor 220 spezifiziert ist, wobei jedoch eine
Temperatur und eine Dauer von Wärmebehandlungen
so modifiziert werden, um die Wechselwirkung des Wolfram mit Silizium
und Siliziumdioxid zu berücksichtigen.
Beispielsweise kann sich Wolframoxid bei Temperaturen über 400° C bilden
und eine Silizidierung des Wolframs kann bei Temperaturen von mehr
als 600° C
bei Anwesenheit von Silizium auftreten. Wie aus 2e deutlich wird, kann das Wolfram in
den Substratkontakten 213 in Kontakt sein mit dem Siliziumdioxid
der Grabenisolationsstruktur 208 und der vergrabenen isolierenden
Schicht 202, sofern keine Haftschicht abgeschieden worden
ist, wohingegen das Wolfram mit Silizium des großvolumigen Substrats 201 an dem
unteren Bereich des Substratkontakts 213 in Kontakt ist.
Auf Grund der thermischen Stabilität des Siliziumdioxids kann
eine Oxidbildung an peripheren Bereichen des Substratkontakts 213 vernachlässigbar
sein, wohingegen ein bedeutender Anteil des Wolframs in Wolframsilizid
an der Unterseite des Substratkontakts 213 umgewandelt
werden kann, wodurch dessen elektrischer Widerstand deutlich ansteigen
kann. Daher könnend
die Ausheizzyklen zur Herstellung des Feldeffekttransistors 220 so
ausgeführt
werden, dass das vordefinierte thermische Budget im Wesentlichen
beibehalten wird, wohingegen eine nicht tolerierbare Wolframsilizidbildung
an der Unterseite des Substratkontakt 213 vermieden wird. In
einer Ausführungsform,
wie dies schematisch in 3b durch
eine Kurve A' gezeigt
ist, wird die maximale Ausheiztemperatur auf ungefähr 600°C gewählt, während die
Dauer des Ausheizzyklusses, die durch t0,
t1 bezeichnet ist, so gewählt wird,
um einen erforderlichen Anteil der Dotierstoffatome zu aktivieren
und um Gitterschäden
auszuheilen, wobei dennoch das vordefinierte thermische Budget nicht überschritten
wird. Der nachfolgende Silizidierungsprozess, der durch eine Kurve
B' repräsentiert
ist, kann ebenso modifiziert werden, um die maximale Temperatur
auf ungefähr
550° C zu
beschränken,
um damit eine ungebührliche
Wolframsilizidbildung zu vermeiden.
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In
einer weiteren Ausführungsform
wird die Wechselwirkung des Wolframs mit Siliziumdioxid und insbesondere
mit dem Silizium in dem Siliziumsubstrat 201 durch Messung
und/oder Theorie für
einen gegebenen Aufbau des Substratkontakts 213, d. h. für dessen
vordefinierte Dimensionen, für
eine Vielzahl von Temperaturen und Wärmebehandlungsdauern bestimmt,
um nachfolgend die Ausheizzyklen zur Herstellung des Transistors 220 auf
der Grundlage der bestimmten Wechselwirkung zu steuern. Beispielsweise
kann der Anstieg des elektrischen Widerstands in Bezug auf unterschiedliche
Temperaturen und Wärmebehandlungsdauern
gemessen werden, um geeignete Temperaturen und Zeitdau ern für den Ausheizzyklus
zu wählen,
der zur Herstellung des Transistorbauteils 220 erforderlich
ist. Die Bestimmung der Wechselwirkung des Wolframs mit dem umgebenden
Material kann an Produktsubstraten ausgeführt werden, oder kann an speziell
gestalteten Testsubstraten durchgeführt werden, in denen beispielsweise
die Abhängigkeit
zwischen dem elektrischen Widerstand und der Temperatur und/oder
der Dauer einer Wärmebehandlung
gemessen wird. Dann können
entsprechende Prozessparameter gewählt werden, um die durch das
thermische Budget vorgegebenen Rahmenbedingungen zu erfüllen, wobei
dennoch ein äußerst leitfähiger Substratkontakt 213 gebildet
wird.
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Es
sollte beachtet werden, dass die Aktivierung der Dotierstoffe 214 gleichzeitig
mit der Aktivierung der Dotierstoffe in den Source- und Draingebieten 225 ausgeführt werden
kann, oder das alternativ ein entsprechender Ausheizzyklus vor der
Herstellung des Transistorbauteils 220 ausgeführt werden kann.
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Es
sei nun wieder auf 2e verwiesen; nach
der Fertigstellung des Transistorbauteils 220 kann der
Herstellungsprozess mit der Bildung einer dielektrischen Schicht
fortgesetzt werden, um den Feldeffekttransistor 220 einzubetten.
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2f zeigt schematisch das
Halbleiterbauelement 200 mit einer isolierenden Schicht 220,
die beispielsweise aus Siliziumdioxid aufgebaut ist, und die über dem
Feldeffekttransistor 220 und der Grabenisolationsstruktur 208a gebildet
ist, wobei eine Ätzstopschicht 231 die
isolierende Schicht 230 von den darunter liegenden Komponenten
trennt. Die Ätzstopschicht 231 kann
Siliziumnitrid aufweisen mit einer Zusammensetzung und einer Dicke,
die eine ausreichende Ätzselektivität liefert,
um damit zuverlässig einen
anisotropen Ätzprozess
zum gleichzeitigen Bilden von Kontaktöffnungen zu den Drain- oder
Sourcegebieten und der Gateleketrode des Feldeffekttransistors 220 zu
stoppen. Anders als beim konventionellen Vorgehen für einen
Drei-Ebenen-Ätzprozess
zur Herstellung eines Substratkontakts gemeinsam mit Kontakten für den Feldeffekttransistor 220 ist die
Zuverlässigkeit
der Ätzstopschicht 231 deutlich erhöht, da ein
oberer Bereich des Substratkontakts lediglich durch die isolierende
Schicht 230 hindurch gebildet werden muss, wie dies der
Fall ist für
einen Kontakt zu dem Drain- oder Sourcegebiet 225.
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Eine
Lackschicht 232 wird über
der isolierenden Schicht 230 gebildet und umfasst eine
Kontaktöffnung 233 mit
Abmessungen zur Ausbildung eines oberen Bereichs, der eine Ver bindung
zu dem Substratkontakt 213 herstellt, und umfasst zweite
Kontaktöffnungen 234 mit
Abmessungen, die zur Herstellung von Kontaktpfropfen zu dem Feldeffekttransistor 220 erforderlich
sind.
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Die Ätzstopschicht 231 und
die isolierende Schicht 230 können durch gut bekannte und
gut etablierte Abscheidetechniken, etwa plasmaverstärkte CVD
gefolgt von einem CMP-Prozess
zur Einebnung der Oberfläche
der isolierenden Schicht 230 hergestellt werden. Anschließend wird
die Lackschicht 232 gebildet und gemäß gut bekannter Photolithographieverfahren
strukturiert, wobei in einer anschaulichen Ausführungsform die laterale Abmessung
der Kontaktöffnung 233 kleiner
ist als jene des Substratkontakts 213, wodurch die Problematik
des Justierens der Kontaktöffnung 233 zu
dem Substratkontakt 213 gering gehalten wird, ohne die
Isolationseigenschaften der Grabenisolationsstruktur 208a zu
beeinträchtigen,
die für
eine Öffnung 233 mit
großem Durchmesser
ansonsten nachteilig beeinflusst werden könnte. Anschließend wird
ein hoch selektiver Ätzprozess
ausgeführt,
um entsprechende Öffnungen
in der isolierenden Schicht 230 in einem gemeinsamen Ätzvorgang
zu schaffen, wobei die Ätzstopschicht 231 zuverlässig den Ätzprozess
in der Schicht 231 anhält,
ohne im Wesentlichen darunter liegende Substratgebiete zu schädigen. Danach
wird die Ätzstopschicht 231 selektiv
zu dem Silizid der Gebiete 224 und 226 sowie zu
den Wolfram des Substratkontakts 213 geätzt, wobei die Selektivität des Ätzprozesses
in Bezug auf das Wolfram nicht kritisch ist, da das Entfernen eines
gewissen Anteils an Wolfram tolerierbar ist, da nachfolgend Wolfram
in die Kontaktöffnungen 233, 234 eingefüllt wird.
In einigen Fällen kann
es vorteilhaft sein, den Ätzprozess
zum Öffnen der Ätzstopschicht
231 im Wesentlichen ohne Selektivität zu Wolfram oder vorzugsweise
zu Wolframoxid auszuführen,
um Wolframoxid zu entfernen, das sich während des Abscheidens der Ätzstopschicht 231 und
der isolierenden Schicht 230 gebildet haben kann. Auf diese
Weise wird ein erhöhter Übergangswiderstand
zu dem unteren Bereich des Substratkontakts 213 deutlich
reduziert.
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2g zeigt schematisch das
Halbleiterbauteil 200 mit einem Wolframkontaktpfropfen 236,
der eine Verbindung zu der Gateelektrode 222 herstellt, und
einem Wolframkontaktpfropfen 237, der eine Verbindung zu
dem Sourcegebiet 225 herstellt. Ferner ist ein oberer Bereich 235 eines
Wolframkontaktpfropfens, der eine Verbindung zu dem Substratkontakt 213 bildet,
in der isolierenden Schicht 230 ausgebildet.
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Die
Wolframpfropfen 235, 236, 237 werden in
einem gemeinsamen Füllvorgang
gebildet, dem möglicherweise
das Abscheiden einer Haftschicht, die beispielsweise aus Titannitrid
aufgebaut ist, vorangeht, wobei dann überschüssiges Wolfram und möglicherweise
Material der Haftschicht durch CMP entfernt wird.
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Es
gilt also: Die vorliegende Erfindung offenbart eine verbesserte
Technik zur Herstellung eines äußerst leitfähigen wolframenthaltenden
Substratkontakts, wobei ein unterer Bereich vor der Herstellung
von Schaltungselementen gebildet wird und wobei ein oberer Bereich
in einem gemeinsamen Ätz- und
Füllvorgang
hergestellt wird, um damit ein hohes Maß an Kompatibilität mit einer
konventionellen Substratkontaktprozesstechnik zu erreichen.
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Weitere
Modifikationen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.