CN107731752A - 半导体结构的形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括：衬底，位于衬底上的伪栅极，位于所述伪栅极顶部上的覆盖层，位于所述衬底上的介质层，所述介质层表面高于所述伪栅极顶部表面；对所述介质层进行第一离子注入，在所述介质层中形成第一停止层，所述第一停止层顶部表面高于或齐平于所述伪栅极顶部表面；所述第一离子注入之后，对所述覆盖层和所述介质层进行第一平坦化处理，暴露出所述伪栅极顶部表面，在所述第一平坦化处理过程中，所述第一停止层的去除速率小于所述介质层的去除速率。所述形成方法能够避免介质层因为去除速率过快而产生凹坑，增加所述衬底上的介质层的绝缘性，从而改善所形成半导体结构的性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。
为了克服晶体管的短沟道效应、抑制漏电流并降低阈值电压，现有技术提出了高介电常数绝缘层加金属栅极(High-k metal gate,HKMG)技术。HKMG技术是以High-k栅介质层替代传统的SiO2栅介质层，并以金属材料栅极替换硅材料栅极的一项技术。在通过Gate-last工艺形成HKMG结构的过程中，由于金属栅极在形成源漏掺杂区之后形成，从而在形成源漏掺杂区的过程中，金属栅极不容易因承受高温而发生变形。因此，Gate-last工艺被应用于形成HKMG结构。
通过Gate-last工艺形成HKMG的方法包括：首先在衬底上形成伪栅结构；在所述伪栅结构两侧的衬底中形成源漏掺杂区；形成覆盖所述伪栅结构侧壁和顶部的介质层；去除所述伪栅结构顶部上的介质层，形成隔离介质层；去除所述伪栅结构。
然而，在去除所述伪栅结构顶部上介质层的过程中，容易导致所形成的晶体管之间隔离介质层的绝缘性下降，从而影响所形成半导体结构的性能。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够改善所形成半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有伪栅极，所述伪栅极顶部上具有覆盖层，所述衬底上还具有介质层，所述介质层顶部表面高于所述伪栅极顶部表面；对所述介质层进行第一离子注入，在所述介质层中形成第一停止层，所述第一停止层顶部表面高于或齐平于所述伪栅极顶部表面；对所述覆盖层和所述介质层进行第一平坦化处理，暴露出所述伪栅极顶部表面，在所述第一平坦化处理过程中，所述第一停止层的去除速率小于所述介质层的去除速率。
可选的，所述伪栅极的材料为硅。
可选的，所述第一离子注入注入的离子为硅离子，所述第一离子注入的工艺参数包括：注入剂量为1E20atoms/cm2～5E22atoms/cm2。
可选的，所述第一停止层的厚度为50nm～100nm。
可选的，所述第一平坦化处理为化学机械抛光。
可选的，所述覆盖层与所述介质层的材料不相同；所述介质层还位于所述覆盖层上；进行第一平坦化处理之前，还包括：对所述介质层进行第二平坦化处理，去除所述覆盖层上的介质层。
可选的，对所述介质层进行第二平坦化处理之前，对所述介质层进行第二离子注入，形成第二停止层，所述第二停止层顶部表面高于或齐平于所述覆盖层表面，在所述第二平坦化处理过程中，所述第二停止层的去除速率小于所述介质层的去除速率。
可选的，所述覆盖层的材料为氮化硅，所述介质层的材料为氧化硅。
可选的，所述第二离子注入的注入离子为氮离子；所述第二离子注入的工艺参数包括：注入剂量为1E20atoms/cm2～5E22atoms/cm2。
可选的，所述第二停止层的厚度为50nm～100nm。
可选的，所述第二平坦化处理为化学机械抛光工艺。
可选的，所述第一离子注入之前，对所述介质层进行所述第二平坦化处理。
可选的，所述第一离子注入之后，对所述介质层进行所述第二平坦化处理。
可选的，所述第一离子注入之前，进行所述第二离子注入。
可选的，所述第一离子注入之后，进行所述第二离子注入。
可选的，所述第二停止层底部表面与所述覆盖层顶部表面平齐，或者所述第二停止层底部表面低于或高于所述覆盖层顶部表面。
可选的，所述第一停止层底部表面与所述伪栅极顶部表面平齐，或者所述第一停止层底部表面低于或高于所述伪栅极顶部表面。
可选的，所述第一平坦化之后，还包括：去除所述伪栅结构，在所述介质层中形成凹槽；在所述凹槽中和所述介质层上形成金属栅极层；去除所述介质层上的金属栅极层，形成金属栅极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，在进行所述第一平坦化处理之前，对所述介质层进行第一离子注入，形成第一停止层。对所述覆盖层和所述介质层进行第一平坦化处理过程中，所述第一停止层的去除速率小于所述介质层的去除速率。因此，所述第一停止层能够作为所述第一平坦化处理的平坦化停止层，并对所述第一停止层下方的介质层进行保护，从而能够避免介质层因为去除速率过快而产生凹坑。因此，所述形成方法能够增加所述衬底上的介质层的绝缘性，从而改善所形成半导体结构的性能。
进一步，所述覆盖层与所述介质层的材料不相同，所述介质层还位于所述覆盖层上。去除所述覆盖层上的介质层之前，对所述介质层进行第二离子注入，形成第二停止层。在去除所述覆盖层上的介质层的过程中，所述第二停止层的去除速率小于所述介质层的去除速率，能够在第二平坦化处理过程中，避免在介质层中产生凹坑。因此，所述形成方法能够进一步改善所述衬底上的介质层的绝缘性，从而改善所形成半导体结构的性能。
附图说明
图1和图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构性能较差。
现结合一种半导体结构的形成方法，分析所述形成方法形成的半导体结构性能较差的原因：
图1和图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考1，提供衬底100。
继续参考图1，在所述衬底100上形成伪栅结构，所述伪栅结构包括：位于衬底100上的伪栅极111和位于所述伪栅极111上的掩膜层112。
请参考图2，在所述衬底100上形成介质层101，所述介质层101覆盖所述伪栅结构侧壁和顶部表面。
继续参考图2，通过化学机械抛光工艺去除所述伪栅结构顶部上的介质层101。
继续参考图2，去除所述伪栅结构顶部上的介质层101之后，去除所述掩膜层112(如图1所示)。
去除所述掩膜层112之后，还包括：去除所述伪栅结构，在所述介质层101中形成开口；在所述开口中和所述介质层101上形成金属栅极层；去除所述介质层101上的金属栅极层，形成金属栅极。
其中，由于伪栅结构之间的间距较小，在形成所述介质层101的过程中，所述介质层101的致密性较差，在去除所述伪栅结构顶部上的介质层101和掩膜层112的过程中，导致所述介质层101的去除速率大于掩膜层112的去除速率。因此，在暴露出掩膜层112之后，容易在栅极结构之间的介质层101中形成凹坑。此外，在去除所述掩膜层112的过程中，由于伪栅结构之间介质层101的去除速率大于所述伪栅极111的去除速率，暴露出所述伪栅极111之后，也容易在伪栅结构之间的介质层101中形成凹坑。
在形成所述金属栅极层的过程中，所述金属栅极层容易进入所述凹坑中。在去除所述介质层102上的金属栅极层的过程中，所述凹坑中的金属栅极层不容易被去除。因此，所述凹坑容易降低伪栅结构之间介质层101的绝缘性，从而容易影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：
提供基底，所述基底包括：衬底，位于衬底上的伪栅极，位于所述伪栅极顶部上的覆盖层，位于所述衬底上的介质层，所述介质层表面高于所述伪栅极顶部表面；对所述介质层进行第一离子注入，在所述介质层中形成第一停止层，所述第一停止层表面高于或齐平于所述伪栅极顶部表面；所述第一离子注入之后，对所述覆盖层和所述介质层进行第一平坦化处理，暴露出所述伪栅极顶部表面，在所述第一平坦化处理过程中，所述第一停止层的去除速率小于所述介质层的去除速率。
其中，在进行所述第一平坦化处理之前，对所述介质层进行第一离子注入，形成第一停止层。对所述覆盖层和所述介质层进行第一平坦化处理过程中，所述第一停止层的去除速率小于所述介质层的去除速率。因此，所述第一停止层能够作为所述第一平坦化处理的平坦化停止层，并对所述第一停止层下方的介质层进行保护，从而能够避免介质层因为去除速率过快而产生凹坑。因此，所述形成方法能够增加所述衬底上的介质层的绝缘性，从而改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供衬底，所述衬底上具有伪栅极210，所述伪栅极210顶部上具有覆盖层220，所述衬底上还具有介质层203，所述介质层203表面高于所述伪栅极210顶部表面。
本实施例中，所述覆盖层220与所述介质层203的材料不相同。所述覆盖层220为掩膜层。
本实施例中，所述衬底，所述伪栅极210，所述覆盖层220以及所述介质层203构成基底。
本实施例中，形成所述基底的步骤包括：提供衬底；在所述衬底上形成伪栅极层；在所述栅极层上形成图形化的覆盖层220；以所述覆盖层220为掩膜对所述伪栅极层进行图形化，形成伪栅极210；在所述衬底上形成介质层203，所述介质层203表面高于所述伪栅极210顶部表面。
本实施例中，所述衬底包括：底层衬底200和位于所述底层衬底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，所述底层衬底200为硅衬底。在其他实施例中，所述底层衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗衬底等半导体衬底。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。
本实施例中，所述基底包括多个鳍部201和多个位于所述鳍部201上的伪栅极210。
本实施例中，所述基底还包括：位于所述底层衬底200上的隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁，所述隔离结构202表面低于所述鳍部201顶部表面。
本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
本实施例中，所述伪栅极210的材料为多晶硅。在其他实施例中，所述伪栅极的材料还可以为锗或硅锗。
本实施例中，所述基底还包括：位于所述伪栅极210与所述鳍部201之间的伪栅介质层(图中未示出)。
本实施例中，所述伪栅介质层的材料为氧化硅。
本实施例中，所述基底还包括：位于所述伪栅极210两侧鳍部201中的源漏掺杂区211。
如果所述源漏掺杂区211用于形成NMOS晶体管，则所述源漏掺杂区211的材料为碳硅。碳硅的晶格常数小于所述鳍部201的晶格常数，能够为所形成的晶体管沟道提供拉应力。
如果所述源漏掺杂区211用于形成PMOS晶体管，则所述源漏掺杂区211的材料为硅锗。硅锗的晶格常数大于所述鳍部201的晶格常数，能够为所形成的晶体管沟道提供压应力。
具体的，所述覆盖层220的材料为氮化硅。
本实施例中，所述介质层203还位于所述覆盖层220上。
本实施例中，所述覆盖层220的材料与所述介质层203的材料不相同。所述覆盖层220为掩膜层。
本实施例中，所述介质层203的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮氧化硅。
本实施例中，所述基底还包括位于所述覆盖层220、源漏掺杂区211表面的阻挡层221。
本实施例中，所述阻挡层221的材料为氮化硅。
本实施例中，所述基底还包括：位于所述阻挡层221和所述伪栅极210之间的侧墙。
后续对所述介质层203进行第一离子注入，在所述介质层203中形成第一停止层，所述第一停止层顶部表面高于或齐平于所述伪栅极210顶部表面。
请参考图4，在进行所述第一离子注入之前，所述形成方法还包括：对所述介质层203进行第二离子注入，形成第二停止层230，所述第二停止层230顶部表面高于或齐平于所述覆盖层220表面。
在后续第二平坦化处理中，所述第二离子注入用于形成第二停止层230，使所述第二停止层230的去除速率小于所述介质层203的去除速率。所述第二停止层230用于用做后续对所述介质层203进行第二平坦化处理的平坦化停止层。
本实施例中，所述第二停止层230底部表面与所述阻挡层221顶部表面平齐。在其他实施例中，所述第二停止层底部表面还可以与所述覆盖层顶部表面平齐，或低于所述覆盖层顶部表面。
本实施例中，所述介质层203的材料为氧化硅，所述覆盖层220的材料为氮化硅。所述第二离子注入的注入离子为氮离子，则所述第二停止层230的材料为氮氧化硅。在后续第二平坦化处理中，氮氧化硅的去除速率与所述覆盖层220的去除速率接近。因此，在第二平坦化处理过程中，所述第二停止层230的去除速率较低，能够保护相邻伪栅极210之间的介质层203，从而能够避免相邻伪栅极210之间的介质层203因去除速率过快而产生凹坑。
如果所述第二停止层230的厚度过小，不利于对所述衬底203上的介质层203进行充分保护，从而不利于减小伪栅极210之间的介质层203中形成的凹坑；如果所述第二停止层230的厚度过大，容易产生材料和能量的浪费。因此，本实施例中，所述第二停止层230的厚度为50nm～100nm。
本实施例中，所述第二离子注入使所述第二停止层230底部表面与所述阻挡层221顶部表面平齐。
本实施例中，所述第二离子注入的工艺掺杂包括：注入剂量为1E20atoms/cm2～5E22atoms/cm2。
请参考图5，所述第二离子注入之后，对所述介质层203进行第二平坦化处理，去除所述覆盖层220上的介质层203，在所述第二平坦化处理过程中，所述第二停止层230(如图4所示)的去除速率小于所述介质层203的去除速率。
对所述介质层203进行第二平坦化处理的过程中，所述第二停止层230的去除速率小于所述介质层203的去除速率。因此，所述第二停止层230能够保护所述衬底200上的介质层203，从而避免所述衬底200上的介质层203因去除速率过快而产生凹坑。
本实施例中，所述第二平坦处理的步骤还包括：去除所述第二停止层230，暴露出所述阻挡层221。
本实施例中，通过化学机械抛光工艺去除所述覆盖层220上的介质层203。
请参考图6，对所述介质层203进行第一离子注入，在所述介质层203中形成第一停止层240，所述第一停止层240顶部表面高于或齐平于所述伪栅极210顶部表面。
所述第一离子注入用于形成第一停止层240，在后续第一平坦化处理中，使所述第一停止层240的去除速率小于所述介质层203的去除速率。所述第一停止层240用于用做后续进行第一平坦化处理的平坦化停止层。
本实施例中，所述第一停止层240底部表面与所述伪栅极210顶部表面齐平。在其他实施例中，所述第一停止层底部表面还可以低于或高于所述伪栅极顶部表面。
本实施例中，所述伪栅极210的材料为硅，则所述第一离子注入的注入离子为硅离子。介质层203中注入硅离子，在后续第一平坦化处理中，能够使第一停止层240的去除速率与所述伪栅极210的去除速率接近。因此，在第一平坦化处理过程中，所述第一停止层240的去除速率较低，能够保护所述伪栅极210之间的介质层203，从而避免所述伪栅极210之间的介质层203因去除速率过快而产生凹坑。
如果所述第一停止层240的厚度过小，不利于对伪栅极210之间的介质层203进行充分保护，从而不利于减小伪栅极210之间的介质层203中形成的凹坑；如果所述第一停止层240的厚度过大，容易产生材料和能量的浪费。因此，本实施例中，所述第一停止层240的厚度为50nm～100nm。
本实施例中，所述第一离子注入使所述第一停止层240底部表面与所述伪栅极210顶部表面齐平。所述第一平坦处理的步骤还包括：去除所述第一停止层240，暴露出所述伪栅极210顶部表面。
本实施例中，所述第一离子注入的工艺掺杂包括：注入剂量为1E20atoms/cm2～5E22atoms/cm2。
需要说明的是，本实施例中，对所述介质层203进行第二平坦化处理之后，进行所述第一离子注入。
在其他实施例中，还可以在对介质层进行第二平坦化处理之前，进行第一离子注入。具体的，可以在第二离子注入之前，进行所述第一离子注入，也可以在进行所述第二离子注入之后，进行所述第一离子注入。
请参考图7，对所述覆盖层220和所述介质层203进行第一平坦化处理，暴露出所述伪栅极210顶部表面，在所述第一平坦化处理过程中，所述第一停止层240的去除速率小于所述介质层203的去除速率。
对所述介质层203和所述覆盖层220进行第一平坦化处理的过程中，所述第一停止层240的去除速率小于所述介质层203的去除速率。因此，所述第一停止层240能够保护伪栅极210之间的介质层203，从而能够防止伪栅极210之间的介质层203因去除速率过快而产生凹坑。
本实施例中，通过化学机械抛光工艺对所述介质层203和所述覆盖层220进行第一平坦化处理。
本实施例中，所述基底还包括位于所述覆盖层220上的阻挡层221。在进行所述第一平坦化处理的过程中，去除所述覆盖层220上的阻挡层221。
需要说明的是，所述第一平坦化处理之后，所述形成方法还包括：去除所述伪栅极210，形成凹槽。
请参考图8，形成所述凹槽之后，还包括：在所述凹槽中形成金属栅极220。
形成所述金属栅极220的步骤包括：在所述凹槽中和所述介质层203上形成金属栅极层；去除所述介质层203上的金属栅极层。
所述金属栅极220下方鳍部201形成晶体管沟道。
本实施例中，由于所述介质层203的表面较平坦，在形成所述金属栅极220的过程中，所述介质层220上的金属栅极层能够较容易地被去除，从而不容易降低所述介质层203的绝缘性。因此，所述形成方法能够改善所形成半导体结构的性能。
还需要说明的是，本实施例是以通过Gate-last工艺形成金属栅结构为例对本发明进行详细说明的。但是，本发明的形成方法不仅限于此。
在其他实施例中，所述形成方法还可以用于形成多晶硅栅极晶体管。所述伪栅极用做所述多晶硅晶体管的栅极，所述形成方法不包括：去除所述伪栅极的步骤。
综上，本实施例中，在进行所述第一平坦化处理之前，对所述介质层进行第一离子注入，形成第一停止层。对所述覆盖层和所述介质层进行第一平坦化处理过程中，所述第一停止层的去除速率小于所述介质层的去除速率。因此，所述第一停止层能够作为所述第一平坦化处理的平坦化停止层，并对所述第一停止层下方的介质层进行保护，从而能够避免介质层因为去除速率过快而产生凹坑。因此，所述形成方法能够增加所述衬底上的介质层的绝缘性，从而改善所形成半导体结构的性能。
进一步，所述覆盖层与所述介质层的材料不相同，所述介质层还位于所述覆盖层上。去除所述覆盖层上的介质层之前，对所述介质层进行第二离子注入，形成第二停止层。在去除所述覆盖层上的介质层的过程中，所述第二停止层的去除速率小于所述介质层的去除速率，能够在第二平坦化处理过程中，避免在介质层中产生凹坑。因此，所述形成方法能够进一步改善所述衬底上的介质层的绝缘性，从而改善所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有伪栅极，所述伪栅极顶部上具有覆盖层，所述衬底上还具有介质层，所述介质层顶部表面高于所述伪栅极顶部表面；
对所述介质层进行第一离子注入，在所述介质层中形成第一停止层，所述第一停止层顶部表面高于或齐平于所述伪栅极顶部表面；
对所述覆盖层和所述介质层进行第一平坦化处理，暴露出所述伪栅极顶部表面，在所述第一平坦化处理过程中，所述第一停止层的去除速率小于所述介质层的去除速率。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极的材料为硅。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一离子注入注入的离子为硅离子，
所述第一离子注入的工艺参数包括：注入剂量为1E20atoms/cm2～5E22atoms/cm2。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一停止层的厚度为50nm～100nm。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一平坦化处理为化学机械抛光。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述覆盖层与所述介质层的材料不相同；所述介质层还位于所述覆盖层上；
进行第一平坦化处理之前，还包括：对所述介质层进行第二平坦化处理，去除所述覆盖层上的介质层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，对所述介质层进行第二平坦化处理之前，对所述介质层进行第二离子注入，形成第二停止层，所述第二停止层顶部表面高于或齐平于所述覆盖层表面，在所述第二平坦化处理过程中，所述第二停止层的去除速率小于所述介质层的去除速率。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述覆盖层的材料为氮化硅，所述介质层的材料为氧化硅。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二离子注入的注入离子为氮离子；所述第二离子注入的工艺参数包括：注入剂量为1E20atoms/cm2～5E22atoms/cm2。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二停止层的厚度为50nm～100nm。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二平坦化处理为化学机械抛光工艺。
12.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一离子注入之前，对所述介质层进行所述第二平坦化处理。
13.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一离子注入之后，对所述介质层进行所述第二平坦化处理。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一离子注入之前，进行所述第二离子注入。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一离子注入之后，进行所述第二离子注入。
16.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二停止层底部表面与所述覆盖层顶部表面平齐，或者所述第二停止层底部表面低于或高于所述覆盖层顶部表面。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一停止层底部表面与所述伪栅极顶部表面平齐；或者所述第一停止层底部表面低于或高于所述伪栅极顶部表面。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一平坦化之后，还包括：去除所述伪栅结构，在所述介质层中形成凹槽；在所述凹槽中和所述介质层上形成金属栅极层；去除所述介质层上的金属栅极层，形成金属栅极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110648967A (zh) * 2018-06-26 2020-01-03 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704690B (zh) * 2016-08-15 2020-09-11 聯華電子股份有限公司 半導體裝置以及其製作方法
US10692775B2 (en) * 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10324433A1 (de) * 2003-05-28 2004-12-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Substratkontakts für ein SOI-Halbleiterbauteil
CN102623405A (zh) * 2011-01-30 2012-08-01 中国科学院微电子研究所 一种形成半导体结构的方法
US20140124873A1 (en) * 2012-11-07 2014-05-08 International Business Machines Corporation Robust replacement gate integration
CN104022034A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US20160149015A1 (en) * 2014-11-21 2016-05-26 International Business Machines Corporation Recessing rmg metal gate stack for forming self-aligned contact

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674784A (en) 1996-10-02 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming polish stop layer for CMP process
DE102008063403A1 (de) 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale SOI-Bauelement mit einem vergrabenen isolierenden Material mit erhöhter Ätzwiderstandsfähigkeit
DE102009031113B4 (de) 2009-06-30 2011-04-14 Globalfoundries Dresden Module One Llc & Co. Kg Technik zum Freilegen eines Platzhaltermaterials in einem Austausch-Gate-Verfahren durch Modifizieren der Abtragsrate verspannter dielektrischer Deckschichten
US8431453B2 (en) * 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
CN104078357B (zh) 2013-03-28 2017-08-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10324433A1 (de) * 2003-05-28 2004-12-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Substratkontakts für ein SOI-Halbleiterbauteil
CN102623405A (zh) * 2011-01-30 2012-08-01 中国科学院微电子研究所 一种形成半导体结构的方法
US20140124873A1 (en) * 2012-11-07 2014-05-08 International Business Machines Corporation Robust replacement gate integration
CN104022034A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US20160149015A1 (en) * 2014-11-21 2016-05-26 International Business Machines Corporation Recessing rmg metal gate stack for forming self-aligned contact

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110648967A (zh) * 2018-06-26 2020-01-03 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

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