TWI624948B - 在ｆｉｎｆｅｔ裝置上形成應變通道區之方法 - Google Patents

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Abstract

本發明揭示之說明性之方法主要包括，移除一整體鰭片結構的部分的一垂直高度中未由一閘極結構所覆蓋的至少一部分以於一絕緣材料層中定義一鰭片空腔以及定義位於所述閘極結構下方的所述整體鰭片結構的一剩餘部分，其中，所述剩餘部分包括一通道部分以及位於所述通道部分下方的一較低部分。所述方法繼續於至少所述鰭片空腔內形成一第一半導體材料以及於所述第一半導體材料上以及所述通道部分的暴露邊緣上形成一第二半導體材料。

Description

在FINFET裝置上形成應變通道區之方法
本發明通常關於FET半導體裝置的製造，尤指在FinFET裝置上形成應變通道區的各種方法。
在現代積體電路中，如微處理器、儲存裝置等，需在一受限的晶片面積上提供非常大量的電路元件，特別是電晶體。電晶體有多種外觀和形式，例如，平面電晶體，FinFET電晶體，奈米線裝置等。這些電晶體通常是NMOS(NFET)型裝置或PMOS(PFET)型裝置，其中，該“N”以及“P”的設計是基於生成該裝置的源極/汲極區域所使用的摻雜劑的類型。所謂的互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor；CMOS)技術或產品是指使用NMOS與PMOS兩種電晶體裝置製造的積體電路產品。不論該電晶體裝置的物理配置如何，每個電晶體裝置包括橫向隔開的形成於一半導體基板中的汲極與源極區域、位於該基板上方以及該源極/汲極區域之間的一閘極電極結構，以及位於該閘極電極以及該基板之間的一閘極絕緣層。當一個適當的控制電壓施加到該閘極電極 時，一導電通道區域形成於該汲極區域以及該源極區域之間，且電流從該源極區域流向該汲極區域。
一傳統的場效應電晶體(FET)是一種平面裝置，其中該裝置的整體通道區域為平行形成且略低於該半導體基板的該平面上表面。為了提高一積體電路產品上的平面FET的運行速度並增加平面FET的密度，在過去的幾十年中，裝置設計人員已大大減少了平面FET的物理尺寸。具體而言，該平面FET的通道長度已明顯縮短，從而提高了平面FET的開關速度、降低了操作電流以及電壓。然而，減少一平面FET的該通道長度可減小了該源極區域以及該汲極區域之間的距離。在某些情況下，這種源極與汲極之間的隔離的減少使其難以有效地抑制該源極區域的電勢，且該通道會受到該汲極的電勢的不利影響。這有時被稱為短通道效應，其中作為一主動開關的平面FET的特性被退化了。
相對於一平面FET，還有所謂的3D裝置，例如一說明性的FinFET裝置，其為一3D結構。第1圖為顯示現有技術中形成於一半導體基板102上方的FinFET半導體裝置100的透視圖，其中，該裝置100的鰭片114是由該基板102的材料所製成，例如矽。該裝置100包括多個溝槽113、三個說明性的鰭片114、一閘極結構116、一側壁間隔體118以及一閘極覆蓋層120。位於該溝槽113中的一絕緣材料117確定了有助於電流活動的該鰭片114的主動區域。該閘極結構116通常由一層絕緣材料(未圖 示)，例如一層高K絕緣材料，以及作為該裝置100的該閘極電極的一層或多層導電材料所組成。該鰭片114具有一三維配置：一高度H、一寬度W以及一軸長L。當該裝置100處於操作狀態時，該軸長L對應於該裝置100中的電流的流動方向。由該閘極結構116所覆蓋的該鰭片114的部分為該FinFET裝置100的通道區域。位於該間隔體118之外的該鰭片114的部分將成為該裝置100的源極/汲極區域的一部分。
於該FinFET裝置100中，該閘極結構116包圍該鰭片114的兩側以及該上表面以形成一三閘極結構以使用具有一三維結構的通道代替一平面結構。在某些情況下，一絕緣覆蓋層，例如氮化矽，位於該鰭片114的頂部，且該FinFET裝置僅具有一雙閘極結構(僅側壁)。不同於一平面FET，在一FinFET裝置中，一通道垂直的形成於該半導體基板的一表面以增加該裝置的每一足印(per footprint)的驅動電流。另外，在一FinFET中，該通過在一狹窄的、完全耗盡的半導體鰭片上的多個閘極的改善的閘極控制顯著地減少了短通道效應。當一個適當的電壓被施加到一FinFET裝置100的該閘極電極116時，該鰭片114的表面(及靠近該表面的內部部分)，即該鰭片的垂直定向側壁以及該頂部上表面，形成一表面反轉層(surface inversion layer)或一體積反轉層(volume inversion layer)以有助於電流傳導。因此，對於一個給定的區塊間隔(或足印),FinFET往往能夠產生比平面電晶體裝置明顯更高 的驅動電流。另外，在該裝置被“關閉”之後，由於FinFET裝置上的該“Fin”通道的優良的閘極靜電控制，FinFET裝置的漏電流相比於平面FET的漏電流可顯著的降低。總之，一FinFET裝置的該3D結構相比於其在一平面FET中，是一種優良的MOSFET結構，尤其是20奈米及其上下的CMOS技術節點中。
裝置製造商在持續地壓力下生產相比於先前幾代裝置具有更好性能以及較低成本的積體電路產品。因此，裝置設計人員在花費大量時間以及精力以最大限度地提高裝置性能的同時，還尋求各種可降低製造成本以及提高製程可靠性的方法。由於其涉及到3D裝置，裝置設計人員已花費多年並採用了多種技術以提供這些裝置的性能、功能以及可靠性。一種方法已被用於提高FinFET裝置的性能，包括在裝置的通道區域上施加一所需的應變以提高裝置性能從而提高載流子的遷移率，例如，電子或空穴，這取決於在建的裝置的類型。更具體而言，一個拉伸應變是在一N型FinFET裝置的該通道區域上被誘發以提升其性能，同時一壓縮應變是在一P型FinFET裝置的該通道區域上被誘發以提升其性能。一個特定的技術被用於在該裝置的該通道區域中創建此所需的應變條件，包括，在形成該閘極結構之後，移除該源極/汲極區域中該鰭片的一部分以及使用一不同的半導體材料(例如，SiGe，Ge以及SiC材料)替換該鰭片被移除的部分，其具有一不同于原來鰭片的晶格常數。這種替代的半導體材料通常是通過執行一 個或多個選擇性磊晶沉積製程所形成。由於在該源極/汲極區域中添加了該晶格失配的材料，一所需的應變-拉伸或壓縮-可在該裝置的該通道區域上被誘發。
不幸的是，由於裝置尺寸的持續減小，特別是作為該裝置的閘極間距的持續減小，該源極/汲極區域中的晶格失配材料的體積也非常小。因此，由在該源極/汲極區域中該相對較少的晶格失配材料所誘發的應變的功效可能小於在該通道區域上生成所需的應變數量的功效，且其所誘發的應變也可能不如所預期的穩定或持久。
本發明涉及各種在積體電路產品上的FinFET裝置上形成應變通道區域的方法，以解決或減少前述一個或多個的技術問題。
以下為本發明提供的一簡化的總結，以便對本發明的某些方面提供一基本的瞭解。本總結不是本發明的一詳盡概述。其並非意圖用於識別本發明的關鍵或重要因素，也不是用於描繪本發明的範圍。其唯一的目的在於用一個簡化的形式呈現一些概念，以作為後續更詳盡的描述的一個前奏。
一般而言，本發明涉及於積體電路產品上的FinFET裝置上形成應變通道區域的各種方法。本發明揭示的一說明性方法主要包括，形成具有一垂直高度的一整體鰭片結構於一基板中，形成相鄰於所述整體鰭片結構的一絕緣材料層，其中，所述絕緣材料層的一上表面暴露所述 整體鰭片結構的一部分，以及形成一閘極結構於所述絕緣材料層的上方以及所述整體鰭片結構的所述暴露部分的周圍。於本實施例中，所述方法還包括移除所述整體鰭片結構的部分的所述垂直高度中未被所述閘極結構所覆蓋的至少一部分，以於所述絕緣材料層中定義一鰭片空腔以及定義位於所述閘極結構下方的所述整體鰭片結構的一剩餘部分，其中，所述剩餘部分包括一通道部分以及位於所述通道部分下方的一較低部分，形成一第一半導體材料於至少所述鰭片空腔之內，以於所述第一半導體材料的一上表面暴露所述通道部分的邊緣，以及形成一第二半導體材料於所述第一半導體材料上以及所述通道部分的所述暴露邊緣上。
10‧‧‧裝置、產品
12‧‧‧基板、基板材料
13‧‧‧蝕刻遮罩
14‧‧‧溝槽
14H‧‧‧深度
14S‧‧‧凹陷表面
15‧‧‧絕緣材料層、半導體材料、絕緣材料
15R‧‧‧上表面
15X‧‧‧空腔
16‧‧‧鰭片、鰭片結構
16E‧‧‧邊緣
16H‧‧‧尺寸、高度
16R‧‧‧凹陷表面
16S‧‧‧上表面
16W‧‧‧橫向寬度
16X‧‧‧通道部分、通道區域部分
16Y‧‧‧較低部分
16Z‧‧‧剩餘部分
17‧‧‧間距
18‧‧‧閘極絕緣層、閘極絕緣材料、絕緣材料層
19‧‧‧閘極結構
20‧‧‧閘極電極、閘極電極結構
21‧‧‧橫向寬度
22‧‧‧閘極覆蓋層
23‧‧‧邊緣
24‧‧‧間隔
26N‧‧‧材料、半導體材料、層
26P‧‧‧材料、半導體材料、層
26S‧‧‧表面
28‧‧‧第二半導體材料、材料
28X‧‧‧虛線
29‧‧‧應力、壓縮應力
30‧‧‧絕緣材料層
31‧‧‧應力、壓縮應力
32‧‧‧閘極空腔
34‧‧‧閘極結構
35‧‧‧應力、拉伸應力
36‧‧‧閘極覆蓋層
40‧‧‧半導體材料、材料
40X‧‧‧虛線
41‧‧‧拉伸應力
50‧‧‧熱膨脹材料層、熱膨脹材料、層
50R1‧‧‧凹陷表面、上表面
50R2‧‧‧第二凹陷上表面
50R2‧‧‧上表面
52‧‧‧應力、壓縮應力
54‧‧‧半導體材料、材料
54X‧‧‧虛線
55‧‧‧壓縮應力
100‧‧‧裝置
102‧‧‧基板
113‧‧‧溝槽
114‧‧‧鰭片
116‧‧‧閘極結構
117‧‧‧絕緣材料
118‧‧‧間隔體
120‧‧‧閘極覆蓋體
H‧‧‧高度
L‧‧‧軸長
W‧‧‧寬度
本發明可通過參考下面的描述及其所附圖式進行理解，其中相似的元件符號用於識別相似的元件，其中：第1圖為描述一種說明性的現有技術的FinFET裝置的一實施例；第2A至2W圖為描述本發明所揭示的用於在FinFET裝置上形成應變通道區域的各種說明性的新穎方法；第3A至3S圖為描述本發明所揭示的用於在FinFET裝置上形成應變通道區域的其他說明性的新穎方法。
雖然本發明中所公開的申請標的易受各種的修改以及替換形式，其具體的實施例已通過圖式中的實施例的方 式予以顯示並詳細描述。然而，應瞭解的是，本發明中具體實施例的描述內容並非意圖將本發明限制于該發明的特定形式，相反的，其目的是要涵蓋在本發明的精神和範圍以及所界定的申請專利範圍內的所有的修改、均等物以及替代品。
本發明的各種說明性實施例的描述如下。為使描述清晰，在此說明書中不會描述一實際實施例的所有特徵。應明確注意的是，在任何此類實際實施例的發展中，眾多的具體實施決策必須完成開發商們的具體目標，例如，與系統相關以及與企業相關約束的要求，其將根據各不同的實施例而有所不同。此外，應注意的是，這樣的一個發展努力可能是複雜並耗時的，不過其將是一個例行工作，用於為本發明的那些所屬技術領域中具有通常知識者帶來益處。
本發明的申請標的現將通過所附的圖式予以描述。在該圖式中各種結構、系統以及裝置的概要性地描述僅用於說明的目的，以不模糊本發明的細節，其為所屬技術領域中具有通常知識者所知悉。然而，所附的圖式包括描述以及解釋本發明的說明性實施例。在本發明中所使用的單詞以及短語應理解並解釋為具有與相關技術領域中具有通常知識者所理解的那些單詞以及短語一致的意思。無特定定義的單詞或短語，即，一個定義是不同于所屬技術領域中具有通常知識者所理解的普通的和習慣的含義， 是意圖暗含了使用一致的單詞以及短語。一個單詞或短語所暗含的一特定含義的程度，即除了所屬技術領域中具有通常知識者所理解的意思，這樣的一個特定含義將通過定義的方式在說明書中予以明文規定，藉以直接且明確地提供該單詞或短語的特定定義。
本發明所公開的方法可用於製造N型裝置以及P型裝置，且這些裝置的閘極結構可以使用所謂的“前閘極(gate-first)”技術或“替換閘極(replacement gate)”(後閘極(gate-last)或後金屬閘極(gate-metal-last))技術來形成。基於對本申請的一完整的閱讀，所屬技術領域中具有通常知識者可以明確地瞭解，本方法可應用於各種裝置，包括但不限於，邏輯裝置、儲存裝置等。結合參考所附圖式，本發明所揭示的該方法以及裝置的各種說明性實施例將在此予以詳細地描述。以下所描述的各材料層可以通過各種不同已知的技術來形成，例如，一化學氣相沉積(CVD)製程、一原子層沉積(ALD)製程、一熱生長製程、磊晶生長製程、旋塗(spin-coating)技術等。此外，在此以及所附申請專利範圍中所使用的單詞“相鄰”是一個廣義的解釋，應理解為其涵蓋了一個特徵物實際接觸另一特徵物或者非常靠近於另一特徵物的情況。
第2A至2W圖顯示了用於在FinFET裝置上形成應變通道區域的各種說明性新穎方法。當然，在此描述的該積體電路還包括了其他類型的FET裝置，例如平面FET。一般而言，許多的圖式包含兩個不同視圖-上圖是通 過在該裝置的一閘極寬度(GW)方向的閘極的一橫截面圖，而圖式中的下圖為通過沿著該鰭片16的軸向長度的該鰭片16的其中之一的一個視角，例如在對應於該裝置的閘極長度(GL)的一個方向中，即當該裝置10運行時的電流傳輸方向。在一些圖式中還描繪了其他的橫截面視圖，其將於下文中予以更詳細地描述。參考第2A圖，在此所描述的產品10將形成於一半導體基板12上方，其包括一半導體材料，例如，舉例而言，一塊矽基板。因此，該單詞“基板”，“半導體基板”或“半導體的基板“應理解為覆蓋所有半導體材料。
第2A圖描述了產品10，其通過一圖案化的鰭片形成蝕刻遮罩13執行了一個或多個蝕刻製程(例如，各向異性蝕刻製程)之後，以形成多個鰭片形成溝槽14，從而定義出多個整體鰭片結構16。該整體鰭片結構16具有橫向寬度16W以及一高度(其對應於該溝槽14的深度14H)，上述兩者可以根據特定的應用而有所變化。此外，該鰭片形成溝槽14的整體尺寸、形狀以及配置以及該整體鰭片結構16可以根據特定的應用而有所變化。在此描述的實施例中，該鰭片形成溝槽14的初始深度14H可明顯地深于傳統鰭片形成溝槽的深度，其原因將於下文中更詳細解釋。例如，於一說明性實施例中，該深度14H可大約在100-150nm之間，當然該尺寸也可依據特定的應用而有所變化。該鰭片16的橫向寬度16W(在電流傳輸方向)也可依據特定應用而有所變化，例如8-15nm。該尺寸16H是指 在當該產品10完成時，該鰭片16的最終暴露鰭片高度的目標高度。於一說明性實施例中，該尺寸16H可能為大約35-45nm。該整體鰭片16包括將位於該FinFET裝置中將成為一應變通道區域的該閘極結構(未圖示)的下方的通道部分16X(高度16H)以及在該通道部分16X下方的較低部分16Y。
於該圖式所描述的說明性實施例中，該鰭片形成溝槽14以及該鰭片16都被描述為具有一統一尺寸及形狀。然而，這些統一尺寸和形狀的溝槽14以及鰭片16在本發明的至少某些方面不需要實現。在圖式中，該鰭片形成溝槽14均被描述為已通過執行一各向異性蝕刻製程而形成，以使該整體鰭片結構16具有一示意性(簡單性)描述的，一般矩陣配置。在一實際的真實裝置中，該鰭片16的側壁可以稍微向外傾斜(即，鰭片可以在該鰭片的底部寬於其在該鰭片的頂部)，雖然該配置未在所附的圖式中予以描述。因此，溝槽14及鰭片16的尺寸以及配置，及其製造方法，不應視為是本發明的一個限制。為了便於披露，只有該實質矩形溝槽14以及該鰭片16被描述於隨附的圖式中。此外，該FinFET裝置可由任意所需數量的鰭片16所形成。該圖案化鰭片形成蝕刻遮罩13可由一單層或多層材料所組成。於一實施例中，該圖案化鰭片形成蝕刻遮罩13可由位於該基板12頂部的一所謂的墊氧化層以及位於該墊氧化層頂部的一所謂的墊氮化層所組成。
第2B圖描述了經歷了幾個製程操作執行之 後的產品10。首先，沉積一絕緣材料層15(例如二氧化矽)以溢出該鰭片形成溝槽14以及該鰭片形成蝕刻遮罩13。然而，執行至少一製程操作，例如一可選的化學機械拋光(CMP)製程，以使用該鰭片16作為一停止拋光以平坦化該絕緣材料層15的上表面。此製程操作移除了該鰭片形成蝕刻遮罩13並暴露出該鰭片16的該上表面16S。接著，執行一定時的凹槽蝕刻製程以凹陷該絕緣材料層15，使其具有暴露出該鰭片16的目標最終鰭片高度16H的一凹陷上表面15R，即此製程暴露出該通道部分16X。
第2C圖描述了在形成一閘極絕緣層18(一最終閘極結構或一替換閘極結構)於該鰭片16的該暴露的通道部分16X上之後的裝置10。於一說明性實施例中，該閘極絕緣層18可以是通過執行一熱生長製程而形成的一二氧化矽層。該閘極絕緣材料18的厚度可依據特定應用而有所變化。
第2D圖描述了在該絕緣材料層18的上方以及該鰭片16的該暴露的通道部分16X周圍形成兩個說明的及典型的閘極電極20以及閘極覆蓋層22之後的產品10。該第2D圖中的上圖僅為該閘極電極結構20中的其中一個。如上所述，該閘極絕緣層18可包括各種不同的材料，諸如，舉例而言，二氧化矽、一所謂的高介電常數(K大於10)絕緣材料(其中K是相對介電常數)等。同樣的，該閘極電極20也可例如為多晶矽或非晶矽的材料，或者它可能是由一個或多個作為該閘極電極20的金屬層所組 成。正如在完成對本發明的一個完整閱讀之後將為所屬技術領域中具有通常知識者所認可，該閘極絕緣層18以及該閘極電極20將意圖為實際上具有代表性的。也就是，它們可能是由各種不同的材料組成且它們可能具有各種配置。該閘極絕緣層18以及該閘極電極20可能是虛擬閘極結構中的一部分(用在當使用“替代閘極“製造技術時)或者他們也可能是已完成產品的最終閘極結構的一部分。第2D圖中還描述了一個說明性的閘極覆蓋層22，例如氮化矽，其形成於各該閘極電極20的上方。橫向寬度21以及相鄰兩個閘極電極20之間的間距17可依據特定應用而有所變化。於一說明性實施例中，該橫向寬度21可大約在15-30nm，該間距17可大約在45-90nm。
第2E圖描述了在靠近該閘極電極結構20形成一側壁間隔24之後的產品10。該間隔24是通過沉積一層間隔材料(例如，氮化矽)而形成，然後執行一各向異性蝕刻製程。整體來說，該閘極電極20、該閘極覆蓋層22以及該間隔24可以被認為是一閘極結構19(其也可以包括該閘極絕緣層18的部分)。
第2F至2H圖描述了該產品10的進一步處理。該第2F圖中的下圖以及第2G圖的簡單平面圖僅描述了一單閘極結構19，以免圖式過於複雜。如圖所示，執行定時的蝕刻製程以移除該裝置的源極/汲極區域中該鰭片16的暴露部分的垂直高度的至少一部分，即移除該鰭片16上未被該閘極結構19以及該間隔24所覆蓋的部分。該源 極/汲極區域內該鰭片16的暴露部分的總高度的至少一些的移除，定義出該整體鰭片結構16的一剩餘部分16Z。該剩餘部分16Z位於該閘極結構19的下方，其包括一通道部分16X(包含邊緣16E)以及位於該通道部分16X下方的一較低部分16Y(包含邊緣23)。該鰭片移除蝕刻製程還形成或定義出定義於該裝置的源極/汲極區域中的該絕緣材料15中的多個鰭片空腔15X(第2H圖)，其中，該鰭片的凹陷表面16R定義出該鰭片空腔15X的底部表面。在所述的示例中，該鰭片空腔15X的深度大約對應於該溝槽14的深度(第2F圖的底部部分中該凹陷表面16R與該溝槽14的凹陷表面14S大約處於同一水平線)。然而，在所有應用中該鰭片空腔15X的深度與該溝槽14無需相同，例如，該源極/汲極區域中該鰭片16僅一半的暴露部分可被移除。
第2I至2P圖描繪了該裝置為PMOS裝置的說明情況。第2I至2K圖描繪了在該鰭片空腔15X內形成一未摻雜半導體材料26P之後的該產品10。於一說明性實施例中，該半導體材料26P的上表面26S可被設置為與絕緣材料層15的上表面15R(第2K圖)實質上齊平，以使該鰭片16的僅該所需的暴露通道區域部分16X(暴露高度16H)被設置於該表面26S的水平線的上方。於一實施例中，該半導體材料26P可通過將該上表面26S作為一“未經處理(as-formed)”表面的方法形成。于其他應用中，該半導體材料15可通過其最初溢滿該空腔15X，之後進行 一回蝕刻製程以確保該上表面26S是位於所需的高度的方法形成。請注意，該鰭片16的通道部分16X的邊緣16E，即設置於該閘極結構19下方以及該材料26P的表面26S上方的該鰭片16的部分，在形成該半導體材料26P之後被暴露。該半導體材料26P可以由不同於該基板材料12的一半導體材料組成。例如，該半導體材料26P可以由一鍺濃度大於或等於50%的矽鍺所製成(Si(1-x)Gex，其中“x”的範圍從0.5-0.95)，例如Si0.25Ge0.75或Si0.50Ge0.50，一實質純鍺，或一第III-V族材料等。該半導體材料26P可通過執行一磊晶生產製程而形成，且其可具有大約對應於該鰭片空腔15X的深度的一厚度。在本發明及所附申請專利範圍中描述一半導體材料時，例如該材料26P為”未摻雜”，其應被理解為該半導體材料是非故意摻雜，但其仍可能含有最高10×1016ions/cm3及其左右的殘餘摻雜物。如上所述，在此特定實施例中，該半導體材料26P於該鰭片16的剩餘部分16Z的較低部分16Y的邊緣23上傳遞一壓縮應力29。此壓縮應力29的大小可依據特定應用而有所變化。需注意，該鰭片16的通道部分16X的邊緣16E仍為自由表面(free surface)，且由於該邊緣16E未與半導體材料26P接觸而不會受到該應力29的影響，換言之，該鰭片16的通道部分16X可在該製程中的這一時刻保持實質上的釋放。然而，由於通過該鰭片16的較低部分16Y上的該半導體材料26P所產生的該壓縮應力29的位置低於該鰭片16的通道部分16X，該鰭片16的通道部分16X目前為有 效地定位於具有一壓縮應力的一虛擬基板上。
第2L至2N圖描繪了於該半導體材料26P的上方形成一第二半導體材料28之後的該產品10。該第二半導體材料28的厚度可根據特定應用而有所變化，即40-50nm，但其通常具有至少一足夠的厚度以覆蓋該鰭片16的通道部分16X的邊緣16E。如第2N圖所示，該第二半導體材料28可具有一實質均勻的矩形配置，或其可具有一類似菱形的配置，如虛線28X所示。該第二半導體材料28可由具有一不同成分的一半導體材料組成，例如，相比於該半導體材料26P具有一較低鍺濃度，其中，該鍺濃度經過優化以執行一簡單的下游製程，降低接觸電阻，並強化該層26P所誘發的應變。該第二半導體材料28可通過使用該第一半導體材料26P以及將該通道部分16X的邊緣16E作為生長表面以執行一磊晶生長製程而形成。於一說明性實施例中，該第二半導體材料28可摻雜第III族材料，例如硼或銦。該第III族材料可當該材料28在形成時被原位引入或可當該材料28形成後通過植入方式被引入。在一說明性實施例中，該第二半導體材料28中該第III族材料的數量(例如硼)可落在至少大約1021ions/cm3的範圍內。在一些應用中，該第二半導體材料28中鍺的數量可以被優化以最大限度的提高該第III族材料可以保留在該第二半導體材料28中的數量，從而減少接觸電阻。如上所述，該第二半導體材料28於該鰭片16的通道區域部分16X的邊緣16E上傳遞一壓縮應力31。該壓縮應力31 的大小可根據特定應用而有所變化。還需注意的是，由於該鰭片16的通道部分16X的邊緣16E目前是被該第二半導體材料28所覆蓋，即由於該邊緣16E不再是“自由表面”，該鰭片16的通道部分16X受到來自該第二半導體材料28的應力31，且該應力29的一重要部分通過該半導體材料26P在該鰭片16的通道部分16X下方的該鰭片的該較低部分16Y誘發。
在此所描述的說明性實施例中，該裝置是使用替代閘極製造技術來製造。因此，第2O圖描述了在執行了數個製程操作之後的該產品。首先，一絕緣材料層30(例如二氧化矽)被沉積於該基板上方。然後，執行一個或多個化學機械拋光(CMP)製程以平坦化該絕緣材料層30的上表面與該閘極電極20的上表面齊平。此導致該閘極覆蓋層22的移除。之後，執行一個或多個蝕刻製程以移除該閘極結構19的閘極電極20以及閘極絕緣層18，從而定義一替代閘極空腔32以及暴露該閘極空腔內32該鰭片16的通道部分16X的該上表面16S及側面。
下一步，如第2P圖所示，於該PMOS裝置上形成一說明性且代表性的替代閘極結構34以及一閘極覆蓋層36。於一說明性實施例中，該示意性描述的替代閘極結構34包括一說明性的閘極絕緣層(未予單獨圖示)以及一說明性的閘極電極(未予單獨圖示)。該閘極絕緣層可以由各種不同的材料所組成，例如，二氧化矽、一所謂的高介電常數(K大於10)絕緣材料(其中K為相對介電常數) 等。同樣的，該替代閘極電極也可為例如多晶矽或非晶矽的材料，或其可以由一個或多個作為閘極電極的金屬層所組成。正如在完成對本發明的一完整閱讀之後將為所屬技術領域中具有通常知識者所認可，該替代閘極結構34將意圖為實際上具有代表性的。也就是，該替代閘極結構34可以由各種不同的材料所組成且可以有各種配置。
第2Q至2W圖描述了該裝置為NMOS裝置的說明性情況。該製程流程中的起始點是在形成該鰭片空腔15X之後(參閱第2F及2H圖)，第2Q至2S圖描述了於該鰭片空腔15X中形成一未摻雜半導體材料26N之後的產品10。於一說明性實施例中，該半導體材料26N的上表面26S可以被設置為與該絕緣材料層15(第2S圖)的上表面15R實質上齊平，以使該鰭片16中僅該所需的暴露通道區域部分16X(一暴露高度16H)被設置於該表面26S的水平的上方。如上所述，該表面26S可為一“未經處理”的表面，或其可以是於該材料26N上執行一回蝕刻製程之後的一表面。需注意，該鰭片16的通道部分16X的邊緣16E，即位於該閘極結構19下方以及位於該材料26P的表面26S上方的該鰭片16的部分在形成該第一半導體材料26N之後被暴露。該第一半導體材料26N可由不同與該基板材料12的一半導體材料所組成。例如，該第一半導體材料26N可由具有一碳濃度為2-4%或更高的矽-碳所製成。該第一半導體材料26N可通過執行一磊晶生長製程而形成，並可具有大約對應於該鰭片空腔15X的深度的一厚度。如上所 述，該第一半導體材料26N於位於該鰭片16的通道區域部分16X下方的該鰭片16的較低部分16Y的邊緣23上傳遞一拉伸應力35。此拉伸應力35的大小可以根據特定應用而有所變化。還需注意的是，該鰭片16的通道區域16X的邊緣16E仍為自由表面，且由於該邊緣16E未與該半導體材料26N接觸，故不受該應力35的影響，即該鰭片16的通道部分16X可在製程中的這一時刻處於實質無應變狀態。然而，由於通過該鰭片16的部分上的該半導體材料26所產生的該拉伸應力35的位置低於該鰭片16的通道部分16X，該鰭片16的通道部分16X目前為有效地定位於具有一拉伸應力的一虛擬基板上。
第2T至2V圖描述了於該第一半導體材料26N上方形成一第二半導體材料40之後的產品10。該第二半導體材料40的厚度可依據特定應用而有所變化，例如40-50nm，但通常會有一足夠的厚度以覆蓋該鰭片16的通道部分16X的邊緣16E。該第二半導體材料40可以由具有一不同成分的一半導體材料所組成，例如，相比於該半導體材料26N具有一較低的碳濃度，其中該碳濃度可以被優化以執行一簡單的下游製程，降低接觸電阻，並強化該層26N誘發的應變。例如，於一說明性實施例中，該第二半導體材料40可以由具有一碳濃度小於0.5%的一矽-碳材料所組成。該第二半導體材料40可以通過使用該材料26S並將邊緣16E作為生長表面以執行一磊晶生長製程而形成。如第2V圖所示，該半導體材料40可以具有一實質上 均勻的矩形配置，或者可以具有一類似菱形的配置，如虛線40X所示。於一說明性實施例中，該第二半導體材料40可以摻雜第V族材料，例如磷、砷、銻等。該第V族材料(例如磷)可以在當形成該材料40時被原位引入或在形成該材料40之後通過植入的方式被引入。於一說明性實施例中，該第二半導體材料40中該第V族材料的數量可落在至少大約1021ions/cm3的範圍內。在一些應用中，該第二半導體材料40中碳的數量可以被優化以最大限度的提高磷可以保留在該第二半導體材料40中的數量，從而減小接觸電阻。如上所述，該第二半導體材料40於該鰭片16的通道區域部分16X的邊緣16E上傳遞一拉伸應力41。此拉伸應力41的大小可依據特定應用而有所變化。還需注意的是，由於該鰭片16的通道部分16X的邊緣16E目前是被該第二半導體材料40所覆蓋，即由於該邊緣16E不再是“自由表面”，該鰭片16的通道區域部分16X會受到該來自該第二半導體材料40的拉伸應力41的影響，且該拉伸應力35的一重要部分通過該半導體材料26N在低於該鰭片16的通道部分16X的該鰭片的該較低部分16Y誘發。
如上所述，在此所述的該說明性實施例中，該裝置是使用替代閘極製造技術來製造。因此，第2W圖描述了經過了關於第2O至2P圖所述的幾個製程操作以形成該代表性替代閘極結構34之後的產品，如第2W圖所示。當然，用於NMOS裝置的該替代閘極結構34的建構材料可以不同於用於該PMOS裝置的該替代閘極結構34 的建構材料。
第3A至3S圖描述了用於在FinFET裝置上形成應變通道區域的另一個說明性新穎方法。第3A圖描述了在製造中對應於第2A圖所示的一處理點的產品，即在形成該深溝槽14後，該鰭片16以及該具有凹陷的上表面15R的絕緣材料層15暴露該鰭片16的所需高度16H(通道部分16X)。
第3B圖描述了在該鰭片16的通道部分16X以及該凹陷的絕緣材料層15的上方形成前述的閘極結構19(包括該側壁間隔24以及該閘極覆蓋層22)之後的產品10。
第3C至3E圖描述了於該產品上執行了進一步的處理之後的產品10。該第3C圖的下圖以及第3D圖的簡單平面圖只描繪了一單閘極結構19，以免圖式過於複雜。如這些圖中所示，執行一定時的鰭片移除蝕刻製程以移除該裝置的源極/汲極區域中該鰭片16的部分的垂直高度的至少一部分，即移除該鰭片16的暴露部分的垂直高度中未由該閘極結構19覆蓋的至少一部分。于一實施例中，於該裝置的源極/汲極區域中該溝槽14的位置，使用該絕緣材料15執行該鰭片移除蝕刻製程。如前述的實施例，該源極/汲極區域中鰭片16的暴露部分的總高度的至少一些的移除，定義出該閘極結構19下方的該整體鰭片結構16的剩餘部分16Z。在所述的實施例中，該源極/汲極區域中鰭片16的暴露部分凹陷至大約等於該溝槽14的深度(第 3C圖的底部部分，其中該鰭片的凹陷表面16R與該溝槽14的凹陷表面14S約處於同一水平線)的一個深度。然而，在所有應用中，該源極/汲極區域中鰭片16的暴露部分無需凹陷至實質上等於該溝槽14的一深度，即小於該源極/汲極區域中鰭片16的暴露部分的整體垂直高度可被移除。此外，於一實施例中，在執行該鰭片移除蝕刻製程之後，另一個蝕刻製程被執行以移除位於該裝置的源極/汲極區中該溝槽14內未由該閘極結構19所覆蓋的實質上所有的該絕緣材料15的暴露部分。
第3F至3H圖描述了沉積具有所需的熱膨脹性能的一熱膨脹材料層50(例如二氧化矽、氮化矽、氮氧化矽)之後以溢出該鰭片形成溝槽14的該產品10。然後，執行一可選的化學機械拋光(CMP)製程以平坦化該熱膨脹材料50的上表面與該閘極覆蓋層22齊平。於一說明性實施例中，該熱膨脹材料層50可以由具有一熱膨脹係數且與該鰭片16所使用的材料實質上不同的任意材料所組成，例如，與該半導體基板實質上不同的一熱膨脹係數。
第3I至3K圖描述了執行一第一定時的凹陷蝕刻製程之後的產品10，於所述的實施例中，該製程用以凹陷該熱膨脹材料層50從而使其具有與該整體鰭片結構16的剩餘部分16Z的通道部分16X的上表面16S大致水平的一凹陷的上表面50R1。然而，應注意的是，于一些應用中，於執行下述的該熱處理製程之前，該熱膨脹材料層50無需凹陷至該凹陷表面50R1反射的該水平位置，即下述 的該熱處理製程的執行可以無需凹陷該熱膨脹層材料50，或至少無需將該層50凹陷至第3I圖所示的程度。
第3L圖描述了於該產品上執行一熱處理製程之後的該產品10，以導致該熱膨脹材料層50膨脹並於該鰭片16上，包括該鰭片16的通道部分16X，產生一壓縮應力52。於一說明性實施例中，該熱處理可以落在範圍是1分鐘至2小時的一段期間內的溫度處於大約500-1200℃的範圍下執行。該壓縮應力52的大小可依據特定應用而有所變化。還需注意的是，該鰭片16的通道部分16X的邊緣16E由於該邊緣16E在該熱處理製程期間膨脹而接觸該熱膨脹材料層50而受到該壓縮應力52的影響。該整體鰭片結構16的剩餘部分16Z的較低部分16Y的邊緣23同樣受到此應力52的影響。
第3M至3O圖描述了在執行一第二定時的凹陷蝕刻製程之後的產品10，該製程用以進一步凹陷該熱膨脹材料層50以使其具有一第二凹陷上表面50R2，其暴露該鰭片16的通道區域16X的邊緣16E作為一所需高度16H。儘管該熱膨脹材料層50已被凹陷以暴露該鰭片16的通道部分16X的邊緣16E，於該製程流程中的這一時刻，仍可能會有一些殘餘壓縮應力52存在於該鰭片16的通道部分16X中。
第3P至3R圖描述了使用該鰭片16的通道部分16X的該暴露的邊緣16E作為一生長表面以執行一磊晶生長製程從而形成一半導體材料54於熱膨脹材料50的該 凹陷層上方之後的產品10。該半導體材料54的厚度可依據特定應用而有所變化，例如40-50nm，但其通常會有足夠的厚度以覆蓋該鰭片16的通道部分16X的邊緣16E。如第3R圖所示，該半導體材料54可具有一實質上均勻的矩形配置，或其可具有一類似菱形的配置，如虛線54X所示。該半導體材料54可以由矽鍺(Si(1-x)Gex其中“x”的範圍為0.35-0.75)、一實質純鍺或一第III-V族材料等所組成。於一說明性實施例中，該半導體材料54可以摻雜一第III族材料，例如硼或銦。該第III族材料可在當形成該材料54時被原位引入或者在形成該材料54之後以植入的方式被引入。於一說明性實施例中，該半導體材料54中的該第III族材料(例如硼)的數量可落在大約1021ions/cm3的範圍內。在一些應用中，該半導體材料54中鍺的數量可以被優化以最大限度的提高該第III族材料保留在該半導體材料54中的數量以儘量減少接觸電阻。如第3P圖所示，該半導體材料54於該鰭片16的通道區域部分16X的邊緣16E上傳遞一壓縮應力55。這一壓縮應力55的大小可依據特定應用而有所變化。還需注意的是，由於該鰭片16的通道部分16X的邊緣16E目前被該半導體材料54所覆蓋，即由於該邊緣16E不再是“自由表面”，該鰭片16的通道部分16X會受到在當熱膨脹材料層50被加熱時通過膨脹而於該整體鰭片結構16的剩餘部分16Z的該較低部分16Y所誘發的至少一些應力52的影響。此外，如上所述，該鰭片16的通道部分16X還可以受到一第三源壓縮應力的影 響。也就是，通過該熱膨脹材料層50所誘發的一些殘餘壓縮應力甚至在該材料層50被凹陷後可於該通道部分16X上被誘發(例如其具有一凹陷的上表面50R2)以暴露該鰭片16的通道部分16X的邊緣16E的所需數量。
在第3S圖中描述的該說明性實施例，該裝置是使用替代閘極製造技術來製造。因此，第3S圖描述了在執行了關於第2O至2P圖所描述的幾個製程操作以形成該代表性替代閘極結構34之後的產品，如第3S圖所示。
以上所公開的特定實施例僅用於說明，因為所屬技術領域中具有通常知識者可在本發明的教示下，可使用不同但等效的方法對本發明進行修改以及實踐。例如，上面所述的製程步驟可以不同的順序來執行。此外，本發明所示的該建構或設計的細節沒有任何的限制，除了如申請專利範圍所述。因此很明顯，上述所公開的特定的實施例可進行變化或修改且所有的變化將認為是在本發明的範圍以及精神下。需注意的是，單詞的使用，例如，在本說明書及所附的申請專利範圍中用於描述各種製程或結構的“第一”，“第二”，“第三”或“第四“僅用於作為這些步驟/結構的一速記參考，其並不意味著這些步驟/結構需在該順序序列下執行/形成。當然，依據確切的權利要求語言，這些步驟的順序序列可能需要或可能不需要。因此，本發明所尋求的保護在於所附的申請專利範圍中。

Claims (25)

  1. 一種形成半導體裝置的方法，該方法包括：形成多個鰭片形成溝槽於一半導體基板中以定義具有一垂直高度的一整體鰭片結構；形成一絕緣材料層於所述鰭片形成溝槽中，所述絕緣材料層具有一上表面，以暴露所述整體鰭片結構的一部分；形成一閘極結構於所述絕緣材料層的上方以及所述整體鰭片結構的暴露的所述部分的周圍，所述閘極結構包括至少一側壁間隔以及一閘極覆蓋層；執行至少一蝕刻製程以移除所述整體鰭片結構的部分的所述垂直高度上未由所述閘極結構所覆蓋的至少一部分，以於該絕緣材料層中定義一鰭片空腔以及定義位於所述閘極結構下方的所述整體鰭片結構的一剩餘部分，其中，所述剩餘部分包括一通道部分以及位於所述通道部分下方的一較低部分；形成一第一半導體材料於至少所述鰭片空腔中，以於所述第一半導體材料的一上表面暴露所述通道部分的邊緣；以及形成一第二半導體材料於所述第一半導體材料上以及所述通道部分的暴露的所述邊緣上。
  2. 如申請專利範圍第1項所述的方法，其中，所述鰭片形成溝槽中的所述絕緣材料層包括二氧化矽。
  3. 如申請專利範圍第1項所述的方法，其中，所述第一半 導體材料以及所述第二半導體材料具有不同的材料成分。
  4. 如申請專利範圍第1項所述的方法，其中，所述第一半導體材料包括具有一鍺濃度為至少50%的未摻雜的矽鍺或一III-V族材料。
  5. 如申請專利範圍第4項所述的方法，其中，所述第二半導體材料包括具有一鍺濃度小於所述第一半導體材料的鍺濃度的矽鍺。
  6. 如申請專利範圍第5項所述的方法，其中，所述第二半導體材料還包括一第III族材料，其中，所述第III族材料的一濃度為至少大約1021ions/cm3。
  7. 如申請專利範圍第1項所述的方法，其中，所述第一半導體材料包括具有一第一碳濃度的未摻雜的矽碳。
  8. 如申請專利範圍第7項所述的方法，其中，所述第二半導體材料包括具有一第二碳濃度的矽碳，所述第二碳濃度小於所述第一半導體材料中的所述第一碳濃度。
  9. 如申請專利範圍第8項所述的方法，其中，所述第一碳濃度為大於2%且所述第二碳濃度為0.5%或更少。
  10. 如申請專利範圍第8項所述的方法，其中，所述第二半導體材料還包括一第V族材料，其中，所述第V族材料的一濃度為至少大約1021ions/cm3。
  11. 如申請專利範圍第1項所述的方法，其中，形成所述第二半導體材料於所述第一半導體材料上包括形成所述第二半導體材料於所述第一半導體材料的一上表面 上。
  12. 如申請專利範圍第1項所述的方法，其中，所述鰭片形成溝槽具有一範圍落在約為100-150nm的一深度。
  13. 如申請專利範圍第1項所述的方法，其中，形成所述第一及第二半導體材料兩者以於所述通道部分上誘發一壓縮應力。
  14. 如申請專利範圍第1項所述的方法，其中，形成所述第一及第二半導體材料兩者以於所述通道部分上誘發一拉伸應力。
  15. 如申請專利範圍第1項所述的方法，其中，所述執行所述至少一蝕刻製程移除所述整體鰭片結構的暴露的所述部分的實質全部的所述垂直高度。
  16. 一種形成半導體裝置的方法，該方法包括：形成多個鰭片形成溝槽於一半導體基板中，以定義具有一垂直高度的一整體鰭片結構，其中，所述鰭片形成溝槽具有一範圍落在約為100-150nm的一深度；形成一絕緣材料層於所述鰭片形成溝槽中，所述絕緣材料層具有一上表面，以暴露所述整體鰭片結構的一部分；形成一閘極結構於所述絕緣材料層的上方以及所述整體鰭片結構的暴露的所述部分的周圍，所述閘極結構包括至少一側壁間隔以及一閘極覆蓋層；執行至少一蝕刻製程以移除所述整體鰭片結構的部分的未由所述閘極結構所覆蓋的實質全部的所述垂 直高度，以於所述絕緣材料層中定義一鰭片空腔以及定義位於所述閘極結構下方的所述整體鰭片結構的一剩餘部分，其中，所述剩餘部分包括一通道部分以及位於所述通道部分下方的一較低部分；形成一第一半導體材料於至少所述鰭片空腔內，以於所述第一半導體材料的一上表面暴露所述通道部分的邊緣；形成一第二半導體材料於所述第一半導體材料的一上表面上以及所述通道部分的暴露的所述邊緣上，其中，所述第一半導體材料以及所述第二半導體材料具有不同的材料成分。
  17. 如申請專利範圍第16項所述的方法，其中，所述第一半導體材料包括具有一鍺濃度至少為50%的未摻雜的矽鍺或一III-V族材料。
  18. 如申請專利範圍第17項所述的方法，其中，所述第二半導體材料包括具有一鍺濃度小於所述第一半導體材料的鍺濃度的矽鍺。
  19. 如申請專利範圍第18項所述的方法，其中，所述第二半導體材料還包括一第III族材料，其中，所述第III族材料的一濃度為至少大約1021ions/cm3。
  20. 如申請專利範圍第16項所述的方法，其中，所述第一半導體材料包括具有一第一碳濃度的未摻雜的矽碳。
  21. 如申請專利範圍第20項所述的方法，其中，所述第二半導體材料包括具有一第二碳濃度的矽碳，所述第二碳 濃度小於所述第一半導體材料中的所述第一碳濃度。
  22. 如申請專利範圍第21項所述的方法，其中，所述第一碳濃度為大於2%且所述第二碳濃度為0.5%或更少。
  23. 如申請專利範圍第22項所述的方法，其中，所述第二半導體材料還包括一第V族材料，其中，所述第V族材料的一濃度為至少大約1021ions/cm3。
  24. 如申請專利範圍第16項所述的方法，其中，形成所述第一及第二半導體材料兩者以於所述通道部分上誘發一壓縮應力。
  25. 如申請專利範圍第16項所述的方法，其中，形成所述第一及第二半導體材料兩者以於所述通道部分上誘發一拉伸應力。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10500178B2 (en) 2015-03-13 2019-12-10 The Board Of Trustees Of The Leland Stanford Junior University LTB4 inhibition to prevent and treat human lymphedema
US10170304B1 (en) 2017-10-25 2019-01-01 Globalfoundries Inc. Self-aligned nanotube structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150255608A1 (en) * 2014-03-07 2015-09-10 International Business Machines Corporation Methods of forming stressed channel regions for a finfet semiconductor device and the resulting device
US20150255576A1 (en) * 2014-03-07 2015-09-10 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20150279973A1 (en) * 2014-04-01 2015-10-01 Globalfoundries Inc. Methods of forming substantially defect-free, fully-strained silicon-germanium fins for a finfet semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687337B2 (en) * 2007-07-18 2010-03-30 Freescale Semiconductor, Inc. Transistor with differently doped strained current electrode region
JP5203669B2 (ja) 2007-10-22 2013-06-05 株式会社東芝 半導体装置およびその製造方法
JP5285947B2 (ja) 2008-04-11 2013-09-11 株式会社東芝 半導体装置、およびその製造方法
US8497528B2 (en) * 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US9093531B2 (en) * 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US10396201B2 (en) * 2013-09-26 2019-08-27 Intel Corporation Methods of forming dislocation enhanced strain in NMOS structures
US9023705B1 (en) * 2013-11-01 2015-05-05 Globalfoundries Inc. Methods of forming stressed multilayer FinFET devices with alternative channel materials
US9269814B2 (en) * 2014-05-14 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sacrificial layer fin isolation for fin height and leakage control of bulk finFETs
US9306038B1 (en) * 2014-12-12 2016-04-05 International Business Machines Corporation Shallow extension junction
US10026659B2 (en) * 2015-01-29 2018-07-17 Globalfoundries Inc. Methods of forming fin isolation regions under tensile-strained fins on FinFET semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150255608A1 (en) * 2014-03-07 2015-09-10 International Business Machines Corporation Methods of forming stressed channel regions for a finfet semiconductor device and the resulting device
US20150255576A1 (en) * 2014-03-07 2015-09-10 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20150279973A1 (en) * 2014-04-01 2015-10-01 Globalfoundries Inc. Methods of forming substantially defect-free, fully-strained silicon-germanium fins for a finfet semiconductor device

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