TWI675484B - 形成鰭式場效電晶體半導體設備之低缺陷取代鰭部的方法及其所產生之設備 - Google Patents

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Abstract

本文揭露一種包括基底鰭部的例示性設備，基底鰭部係形成於由第一半導體材料所構成之基底中，其中基底鰭部的至少一個側壁係實質處於基底之晶體結構的<100>結晶方向，取代鰭部結構係位於基底鰭部之上，其中取代鰭部結構係由不同於第一半導體材料的半導體材料所構成，以及閘極結構係位於取代鰭部結構的至少一部分附近。

Description

形成鰭式場效電晶體半導體設備之低缺陷取代鰭部的方法及其所產生之設備
一般而言，本揭露係關於場效電晶體(FET)半導體設備的製造，並且更具體地說，係關於形成鰭式場效電晶體(FinFET)半導體設備之低缺陷取代鰭部的各種方法以及其所產生的設備結構。
如CPU、儲存設備、ASIC(特殊應用積體電路)及諸如此類先進積體電路的製造需要按照所指定的電路佈局在給定的晶片區域中形成大量電路元件，其中所謂的金屬氧化物場效電晶體(MOSFET或FET)代表一種重要的電路元件，其實質決定積體電路的效能。習知的FET為平面型設備，其通常包括源極區、汲極區、位於源極區與汲極區之間的通道區、以及位於通道區上面的閘極電極。流經FET的電流係受控於施加至閘極電極的電壓。例如，對於NMOS設備而言，若沒有電壓施加至閘極電極，則沒有電流通過NMOS設備(忽略不理想的漏電流，其相對較 小)。然而，當適度正電壓施加於閘極電極時，NMOS設備的通道區變導通，並且讓電流通過導電通道區在源極區與汲極區之間流動。
為了改良FET的操作速度，也為了增加積體電路設備上FET的密度，設備設計師過去數十年來已大幅縮減FET的實體尺寸。更具體地說，FET的通道長度已顯著縮短，這已改良FET的切換速度並且降低FET的操作電流與電壓。然而，FET通道長度的縮短同樣也縮短了源極區與汲極區之間的距離。在某些情況下，此介於源極與汲極之間的間隔縮短導致難以使源極區與通道的電位有效免於汲極電位造成的負面影響。這有時稱為所謂的短通道效應，其中FET作為主動式切換器的特性會遭到衰減。
對比於平面型FET，有所謂的3D設備，如例示性FinFET設備，其屬於三維結構。更具體地說，在FinFET中，形成的是普遍垂直而置的鰭形主動區，並且閘極電極包圍此鰭形主動區的兩側與上表面以形成三閘結構，而非平面型結構，以便使用具有三維結構的通道。在某些情況下，例如氮化矽的絕緣覆蓋層係置於鰭部的頂部，並且FinFET設備僅具有雙閘結構(僅側壁)。不同於平面型FET，在FinFET設備中，通道係垂直於半導電基底的表面而成，用以縮減半導體設備的實體尺寸。還有，在FinFET中，位於設備之汲極區處的接面電容係大幅降低，此易於顯著降低短通道效應。在對FinFET設備的閘極電極施加適當電壓時，鰭部的表面(以及表面附近的內部部 位)，亦即鰭部的垂直取向側壁與頂部上表面，形成有助於電流導通的表面反轉層或容積反轉層(volume inversion layer)。在FinFET設備中，「通道寬度」係估計為大約兩倍(2×)垂直鰭部高度加上鰭部頂部表面的寬度，亦即鰭部寬度。可在與平面型電晶體設備之佔板面積(foot-print)相同的佔板面積中形成多重鰭部。因此，對於給定的繪圖空間(plot space)(或佔板面積)，FinFET易於能夠產生比平面型電晶體設備顯著更高的驅動電流密度。另外，由於FinFET設備上「鰭部」通道的閘極靜電控制優良，故FinFET設備在設備「關閉(OFF)」後的漏電流相較於平面型FET的漏電流顯著降低。簡言之，FinFET設備的3D結構相較於平面型FET屬於優良的MOSFET結構，尤其是20奈米(nm)及以下的CMOS技術節點。
常進行用以形成FinFET設備的一種處理流程包括在基底中形成複數個凹槽，用以界定將形成STI區的區域並且用以界定鰭部的初始結構，而且為了簡化處理可在相同處理作業期間於基底中形成這些凹槽。在某些情況下，凹槽係按照要求設計成具有相同間距(pitch)(為了在微影期間得到較佳解析度)並且其深度與寬度係做成一樣(為了簡化處理及各種功能要求)，其中凹槽的深度對於所要求的鰭部高度是足夠的，並且深到足以使有效STI區形成。形成凹槽之後，形成一層如二氧化矽之類的絕緣材料以便過量填充凹槽。之後，進行化學機械研磨(CMP)製程以平整化絕緣材料的上表面與鰭部的頂部(或圖案化硬遮 罩的頂部)。之後，進行回蝕刻(etch-back)製程使介於鰭部之間的絕緣材料層凹陷從而曝露鰭部的上部位，其對應於鰭部的最終鰭部高度。
設備製造商在生產效能提升且生產成本比前世代設備更低的積體電路產品上面臨不斷的壓力。因此，設備設計師將大量的時間與精力花在最大化設備效能，同時也在尋找降低製造成本並且改良製造可靠度的方式。關於3D設備，設備設計師已耗費許多年並且使用各種技術努力改良此類設備的效能能力及可靠度。設備設計師目前正使用如所謂III-V族材料之類的替代半導體材料研究製造FinFET設備，用意是在增強此類設備的效能能力，例如使低電壓操作成為可能。然而，此類替代材料在矽基底(產業界所使用的主導基底)上的整合由於介於此類材料與矽之間的晶格常數之差異頗大而屬於重要議題。
本揭露係針對形成FinFET半導體設備之低缺陷取代鰭部的各種方法及其所產生的設備結構。
下文介紹簡化的發明內容以便對本發明的某些態樣有基本的理解。此內容不是本發明的詳盡概述。其用意不在於辨別本發明的主要或關鍵元件或描述本發明的範疇。唯一目的在於以簡化形式介紹某些概念作為後文所述更詳細說明的引言。
基本上，本揭露係針對形成FinFET半導體設備之低缺陷取代鰭部的各種方法及其所產生的設備結 構。本文所揭露的一種例示性設備包括形成於由第一半導體材料所構成之基底中的基底鰭部，其中所述基底鰭部的至少一個側壁係實質處於基底之晶體結構的<100>結晶方向，位於基底鰭部之上的取代鰭部結構，其中取代鰭部結構係由不同於第一半導體材料的半導體材料所構成，以及位於取代鰭部結構之至少一部分附近的閘極結構。
本文所揭露的另一個例示性設備包括形成於由第一半導體材料所構成之(100)基底中的基底鰭部，其中基底鰭部的長軸係處於(100)基底之晶體結構的<100>結晶方向，位於基底鰭部之上的取代鰭部結構，其中取代鰭部結構係由不同於第一半導體材料的半導體材料所構成，以及位於取代鰭部結構之至少一部分附近的閘極結構。
本文所揭露的又另一個例示性設備包括形成於由第一半導體材料所構成之(110)基底中的基底鰭部，其中基底鰭部的長軸係處於(110)基底之晶體結構的<110>結晶方向，位於基底鰭部之上的取代鰭部結構，其中取代鰭部結構係由不同於第一半導體材料的半導體材料所構成，以及位於取代鰭部結構之至少一部分附近的閘極結構。
本文所揭露的一種例示性方法包含在基底中形成基底鰭部以使得基底的至少一個側壁係實質處於基底的<100>結晶方向，在基底鰭部之上形成取代鰭部以及在取代鰭部之至少一部分附近形成閘極結構。
本文所揭露的另一個例示性方法包括取得 (100)矽基底，在基底中形成基底鰭部以使得基底鰭部的長軸係相對於(100)矽基底的<010>方向以45度的相對夾角定向，在基底鰭部之上形成取代鰭部，以及在取代鰭部之至少一部分附近形成閘極結構。
在本文所揭露的又另一個例示性方法包括取得(110)矽基底，在基底中形成基底鰭部以使得基底鰭部的長軸係相對於(110)矽基底的<100>方向以90度的相對夾角定向，以及在取代鰭部之至少一部分附近形成閘極結構。
A‧‧‧FinFET設備
B‧‧‧半導體基底
C‧‧‧鰭部
D‧‧‧閘極電極
E‧‧‧側壁間隔物
F‧‧‧閘極覆蓋層
G‧‧‧長軸、中心線
H‧‧‧側壁
10‧‧‧基底
12‧‧‧垂直方向
13‧‧‧基底
14‧‧‧水平方向
16‧‧‧凹口
32‧‧‧基底鰭部
34‧‧‧取代鰭部
34X‧‧‧取代鰭部
36‧‧‧絕緣材料
100‧‧‧設備
100N‧‧‧N型FinFET設備
100P‧‧‧P型FinFET設備
102‧‧‧半導體基底
104‧‧‧基底鰭部
105‧‧‧凹槽
106‧‧‧絕緣材料
108‧‧‧凹槽隔離區
110‧‧‧圖案化遮罩層
112‧‧‧凹部
114‧‧‧取代鰭部
120‧‧‧圖案化遮罩層
122‧‧‧凹部
122A‧‧‧凹部
123‧‧‧二氧化矽
124‧‧‧氮化矽
125‧‧‧圖案化遮罩層
127‧‧‧凹部
129‧‧‧凹部
130‧‧‧矽/鍺完全應變層
135‧‧‧凹部
140‧‧‧矽/鍺完全應變層
140A‧‧‧餘留部位
141‧‧‧凹部
143‧‧‧凹部
200‧‧‧閘極結構
200A‧‧‧閘極絕緣層
200B‧‧‧閘極電極
本揭露可配合附圖參照底下說明予以理解，其中相同的參考元件符號視為相稱的元件，以及其中：第1A圖說明FinFET設備的例示性實施例，其具有為了供參考而予以辨別的各式特徵；第1B圖相對於例示性<100>基底的結晶取向，說明例示性先前技術FinFET設備之鰭部的取向；第1C至1F圖說明本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部的各種例示性新穎方法、以及其所產生之新穎設備的各種具體實施例；第2A至2F圖說明本文所揭露用於形成CMOS應用中所使用FinFET半導體設備之低或實質無缺陷取代鰭部的各種例示性新穎方法、以及其所產生之新穎設備的各式具體實施例；第3A至3G圖說明本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部的又其它例示性新穎方 法、以及其所產生之新穎設備的各種具體實施例；第4A至4F圖說明本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部的新穎方法之其它例示性具體實施例、以及其所產生之新穎設備的各種具體實施例；第5A至5H圖說明本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部的新穎方法之另外的例示性具體實施例、以及其所產生之新穎設備的各種具體實施例；第6A至6H圖說明本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部的新穎方法之又其它例示性具體實施例、以及其所產生之新穎設備的各種具體實施例；儘管本文所揭示的專利標的(subject matter)容許各種改進和替代形式，但其特定具體實施例仍已藉由圖式中的實施例表示並且在本文中予以詳述。然而，應理解的是，本文對特定具體實施例的說明其用意不在於限制本發明於所揭露的特殊形式，相反地，用意在於含括落於如申請專利範圍所界定本發明精神與範疇內的所有改進、均等件、以及替代。
底下說明的是本發明的各種例示性具體實施例。為了釐清，未在本說明書中說明實際實現的所有特徵。當然將了解的是，在任何此實際具體實施例的研制中， 必須施作許多實現特定性決策以達成研制者的特定目的，如符合系統相關與商業相關限制條件，其視實作而不同。再者，將了解的是，此研制計劃可能複雜且耗時，不過對於藉助於本揭露效益之本技術領域上具有普通技能者而言仍將是例行事務。
現在將參照附圖說明本專利標的。圖式中所示意的各種結構、系統及設備其目的僅在於說明而非為了以所屬領域技術人員所熟知的細節混淆本揭露。雖然如此，仍含括附圖以說明並且解釋本揭示的例示性實施例。應該理解並且解讀本文的用字及詞組與所屬相關領域的技術人員所理解的用字及詞組具有相容的意義。術語或詞組的特殊定義，亦即，有別於所屬領域技術人員所理解的普通及慣用意義的定義，用意是要藉由本文對於術語或詞組的一致性用法予以隱喻。就術語或詞組用意在於具有特殊意義，亦即，不同於所屬領域技術人員所理解的術語或詞組，的方面來說，此特殊定義將在說明書中以直接並且明確提供術語或詞組特殊定義的明確方式予以清楚提出。
本揭露係針對形成FinFET半導體設備之低缺陷取代鰭部的各種方法及其所產生的設備結構。本文所揭露的方法可用於製造N型設備或P型設備任一者，並且此類設備的閘極結構可用所謂的「閘極先製(gate-first)」或「取代閘極」(「閘極後製(gate-last)」)技術形成。所屬領域技術人員在完整閱讀本申請書後將顯而易知的是，本方法可應用於各種設備，包括，但不侷限於，邏輯設備、記 憶體設備等，並且本文所揭露的方法可用於形成N型或P型半導體設備。現在將搭配附圖更詳細地說明本文所揭露之方法及設備的各種例示性具體實施例。
第1A圖是參考用FinFET半導體設備的透視圖，其因為與FinFET設備A的許多基本特徵有關而係提供作為參考之用。FinFET設備A係形成於半導體基底B之上。FinFET設備A包括複數個鰭部C、閘極電極D、側壁間隔物E以及閘極覆蓋層F。字母H指的是鰭部C的側壁。虛線G說明鰭部C的長軸或中心線。第1A圖中的視圖「X-X」說明本文所揭露之設備的各式剖面圖可在底下所述的圖式中截取的位置，亦即朝與閘極電極D之長軸平行的方向(閘極寬度方向)的位置。鰭部C被閘極電極D所包覆的部位為FinFET設備A的通道區。在習知的處理流程中，鰭部C位於源極/汲極區中的部位可增大尺寸或甚至可藉由進行一道或多道磊晶生長製程而合併在一起(第1A圖中未圖示)。進行設備之源極/汲極區的尺寸增大或合併鰭部C於其中的處理，用以降低源極/汲極區的電阻或誘發通道區中的拉伸或壓縮應力。
基本上，本案發明人已發現，藉由以特定結晶取向使FinFET設備之鰭部C的側壁H及/或長軸G定向，可形成取代鰭部結構而使得其所產生的取代鰭部結構包含實質相對少量(若有的話)的缺陷。在某些情況下，其所產生的取代鰭部結構可實質無缺陷。
第1B圖描述FinFET設備的鰭部如何可相 對於基底材料之結晶取向而定向的例示性先前技術實施例。第1B圖說明具有(100)晶體結構的先前技術基底10，其中「( )」係用於表示特定平面。此類(100)基底在本技術領域中是眾所周知的，並且基本上可從許多製造商取得。所屬領域技術人員眾所周知的是，基底10的製造方式係將基底10內的結晶平面配置成特定的有序配置。例如，第1B圖說明此一例示性基底10的平面圖，其在(100)結晶平面中具有表面法線「Z」。如本文所述，(100)基底10在「Y」或垂直方向12(於平面圖中)具有<010>結晶方向並且在「X」或水平方向14(於平面圖中)具有<110>結晶方向。本文所使用的「< >」標示反映一系列均等方向的識別。(100)基底10在「Z」方向，亦即在進出第1B圖所示平面圖的方向，也具有<100>結晶方向。第1B圖所示的平面圖也反映FinFET設備的例示性鰭部C通常如何相對於(100)基底10的各式晶體結構而定向。基本上，鰭部C的長軸G通常係以基底10之晶體結構的<110>方向而定向。基底10包括例示性凹口16，其在所述的實施例中，指示依從「Y」或垂直方向12(於平面圖中)的結晶方向，亦即<010>結晶方向。同樣在第1B圖中所述的是例示性鰭部結構C的剖面圖及俯視圖，其表示在(100)基底10中形成之鰭部C之各式態樣的結晶取向。可在這些視圖中看到的是，鰭部C的長軸G係依從基底10之晶體結構的<110>結晶方向而置，而鰭部C的側壁H係依從基底10之晶體結構的<110>方向而置。
第1C圖說明本文所揭示的一個例示性實施 例，對比於先前技術，鰭部C的長軸或中心線G係依從(100)基底10的<100>方向而定向。此亦定位鰭部C的側壁H，使得其取決於鰭部C的截面形狀依從實質相同的<100>方向而定向。在所述的實施例中，這可藉由以相對於基底10之「Y」軸朝基底10之<011>結晶方向呈+/-45度的相對夾角使鰭部C的長軸G定向而完成。換句話說，鰭部的長軸G係以相對概念轉動+/-45度至第1B圖所示鰭部C的取向。這可藉由將基底10的凹口16保持於所述位置並且轉動鰭部H而達成，使得鰭部的長軸或中心線G相對於基底10的Y軸轉動+/-45度，如第1C圖所示。可看到的是，利用此轉動，鰭部C的長軸G以及鰭部H的上表面全都依從基底10的<100>結晶取向而定向，而鰭部的側壁H係置成依從實質相同的<100>結晶取向而定向。
第1D圖描述本文所揭露的另一個例示性實施例，其中鰭部C的長軸或中心線G對比於先前技術係依從(110)基底13的<110>方向而定向，其可易於為FinFET設備改善電子或電洞的遷移率。此配置還將鰭部C的側壁H定位成取決於鰭部C的截面形狀依從實質<100>結晶取向。在所述實施例中，此可藉由依從相對於(110)基底的<100>方向呈90度夾角的方向使鰭部C的長軸G定向而完成。
本案發明人已發現的是，就形成取代鰭部結構而言，藉由使基底鰭部的側壁H定向使得基底鰭部的側壁係實質依從基底之晶體結構的<100>方向而置，可形成 取代鰭部結構以致其實質無缺陷或包含非常少量的缺陷。鰭部C的側壁H精確依從<100>結晶取向而置的程度取決於鰭部C的截面形狀。第1E圖為利用本文所揭露之方法所形成的設備之TEM照片。基本上，此設備包括複數個基底鰭部32以及具有絕緣材料36置於鰭部32/34附近的取代鰭部34。在第1E圖所示的設備中，基底鰭部32的長軸G(進出圖式頁面的鰭部中心線)係處於矽基底的<100>方向。在第1E圖所示之錐形基底鰭部32的情況下，此類錐形鰭部的側壁H由於所述鰭部的錐形形狀而可稍微偏離<100>方向而置。當然，若必要，基底鰭部32的製造可具有更加垂直定向的側壁或甚至實質垂直的側壁。此些基底鰭部32的側壁H愈垂直，其將依從基底的<100>方向更緊密而置。因此，在述及本文所揭露之基底鰭部32的長軸或中心軸G係處於基底的<100>方向時，用意在於涵蓋基底鰭部的取向與其截面組構無關，亦即與截面中所觀視之基底鰭部32是否呈錐形或矩形或任何其它形狀無關。在所述的實施例中，取代鰭部34係由矽/鍺所構成，並且其係藉由進行磊晶沉積製程而形成，以便在基底鰭部32上形成取代鰭部34。磊晶沉積製程的條件如下所示：溫度為450℃；壓力為10托(Torr)；以及處理時間約10分鐘，使用矽烷和鍺烷作為前驅氣體。注意，第1E圖所示的取代鰭部34中沒有任何實質缺陷。
第1F圖是設備的TEM照片，其中用於形成第1E圖所示之取代鰭部34的方法係被執行用以在基底鰭 部32之上形成取代鰭部34X。第1E至1F圖所示的兩個具體實施例之間的唯一差異在於，在第1F圖所示的具體實施例中，基底鰭部32的長軸係處於基底之晶體結構的<110>方向。這亦導致第1F圖所示鰭部的側壁近似處於相同的結晶取向，亦即<110>。注意到，第1F圖所示之取代鰭部34X中存在有缺陷38X。
本文所揭露的取代鰭部可使用各種技術形成。第2A至2F圖描述本文所揭露用於形成用在CMOS應用中之FinFET半導體設備之低或實質無缺陷取代鰭部的各種例示性新穎方法、以及其所產生之新穎設備的各種具體實施例。在附圖中，設備100係描述為形成於諸如矽等第一半導體材料所構成的半導體基底102之上。例示性基底102可為主體半導體基底，或其可為所謂SOI(絕緣體上矽)基底或所謂SGOI(絕緣體上矽/鍺)基底的主動層。因此，術語「基底」、「半導體基底」或「半導電基底」應被理解成涵蓋所有半導體材料以及此類半導體材料的所有形式。第2A至2F圖所示的設備100係由P型FinFET設備100P以及N型FinFET設備100N所構成。
於第2A圖所示的製造點，係透過圖案化蝕刻遮罩(圖未示)對基底102進行一道或多道蝕刻製程以在基底102中界定複數個凹槽105。凹槽105的形成導致複數個基底鰭部104的形成。之後，以絕緣材料106過量填充凹槽105，並且進行例如CMP製程或回蝕刻製程等平整化製程以平整化絕緣材料層106的上表面及基底鰭部104 的上表面。前述製程作業還導致例示性凹槽隔離區108的形成，其將P型FinFET設備100P與N型FinFET設備100N電性隔離。當然，所屬領域技術人員在完整閱讀本申請書後將知道的是，可在為設備100形成基底鰭部104之前或之後形成隔離結構108。重要的是，在附圖中，內含「<100>」的方框表示至少基底鰭部104的側壁係依從基底102的<100>結晶方向而實質定向。在某些具體實施例中，鰭部的長軸G也可依從基底102的<100>方向而定向(對於(100)基底而言)，或者長軸B可依從基底102的<110>方向而定向(對於(110)基底而言)。亦即，在本文所示的剖面圖中，基底鰭部104的側壁係實質處於基底102的<100>結晶方向。本文所述的絕緣材料層106可由各種不同材料所構成，舉例如二氧化矽、氮化矽、氮氧化矽或任何其它半導體製造業常用的介電材料等等、或其多種層件等等，並且其可藉由進行例如化學氣相沉積(CVD)等各種技術而形成。
凹槽105的深度與寬度以及基底鰭部104的高度與寬度可隨特定應用而變。在一個例示性具體實施例中，基於當前技術，凹槽105的寬度範圍可由大約10奈米至數微米。在某些具體實施例中，基底鰭部104的寬度範圍為大約5至30奈米。在附圖所示的例示性實施例中，凹槽105與基底鰭部104全都具有均勻的尺寸及形狀。然而，實踐本文所揭露發明的至少某些態樣可不需要凹槽105與基底鰭部104在尺寸及形狀上的此均勻度。在本文所揭露的實施例中，凹槽105係描述為已藉由進行非等向 性蝕刻製程而形成，此非等向性蝕刻製程產生的凹槽105具有經過示意描述普遍呈矩形的組構，此矩形組構具有實質垂直的側壁。在真正實際的設備中，凹槽105的側壁就某種程度可向內縮減，但附圖未描述那樣的組構。在某些情況下，凹槽105在其底部附近可具有凹角外形。就凹槽105係藉由進行濕蝕刻製程形成而言，相較於凹槽105藉由進行非等向性蝕刻製程所形成基本上呈矩形的組構，凹槽105可易於具有更圓的組構或非線性組構。因此，凹槽105的尺寸與組態、以及其製作方式不應該視為本發明的限制。為了易於揭露，後續圖式將僅描述實質矩形的凹槽105。
其次，如第2B圖所示，形成的是包覆N型FinFET設備100N並且曝露P型FinFET設備100P以供進一步處理的圖案化遮罩層110。圖案化遮罩層110可使用已知的沉積、光微影以及蝕刻技術形成。圖案化遮罩層110的用意本質上係表示成可由各種材料構成，舉例如光阻材料、氮化矽、氮氧化矽、二氧化矽等。再者，圖案化遮罩層110可由多個材料層所構成，舉例如形成於基底102上的墊體氧化層(pad oxide layer)(圖未示)以及形成於墊體氧化層上的矽氮化層(圖未示)。因此，圖案化遮罩層110的特定形式與成分以及其製作方式不應該視為此時所揭露發明的限制。在圖案化遮罩層110係由一個或多個硬遮罩層所構成的情況下，此些層件可藉由進行各種已知如CVD製程、原子層沉積(ALD)製程、磊晶沉積製程(EPI)、或上述 製程之電漿增強版等處理技術形成，並且此(些)層件的厚度可隨特定應用而變。在一個例示性具體實施例中，圖案化遮罩層110為氮化矽的硬遮罩層，其係藉由進行CVD製程以沉積一層氮化矽並且之後使用已知的光微影與蝕刻技術圖案化此層氮化矽而初始形成。
第2C圖描述進行蝕刻製程以縮減P型FinFET設備100P之基底鰭部104的高度之後的設備100。此蝕刻製程在高度已縮減的基底鰭部104之上形成凹部112。在一個例示性實施例中，凹部112可具有等級約10至200奈米的深度(取決於所沉積材料的關鍵厚度)以及等級約5：1的深寬比(aspect ratio)。
第2D圖描述在P型FinFET設備100P之高度已縮減之基底鰭部104之上的每一個凹部112中形成取代鰭部114之後的設備100。在一個例示性具體實施例中，取代鰭部114可由與基底102之半導體材料不同的半導體材料所構成。例如，在基底102係由矽所製成的情況下，取代鰭部114可由矽/鍺、鍺、InP、InAs、GaAs、InGaAs、InSb、InGaSb、III-V族材料等所製成，並且其可在高度縮減之基底鰭部104上藉由進行磊晶生長製程而形成。在一個具體實施例中，進行磊晶沉積製程直到取代鰭部114與絕緣材料層106的上表面實質齊平。
第2E圖描述已進行許多製程作業後的設備100。首先，圖案化遮罩層110係藉由進行蝕刻製程而移除。之後，進行另一道蝕刻製程以縮減絕緣材料層106的 高度。後面的蝕刻製程有效界定P型FinFET設備100P之取代鰭部114以及N型FinFET設備100N之取代鰭部114的最終鰭部高度。最終鰭部高度的大小可隨特定應用而變，在一個例示性具體實施例中，其範圍大約為5至60奈米。
其次，如第2F圖所示，示意性描述之閘極結構200係使用眾所周知的技術，亦即閘極先製或閘極後製技術，在P型FinFET設備100P與N型FinFET設備100N兩者用的設備100上形成。當然，P型FinFET設備100P上之閘極結構200所用的構造材料可有別於N型FinFET設備100N上之閘極結構200所用的材料。在一個例示性具體實施例中，示意性描述的閘極結構200包括例示性閘極絕緣層200A以及例示性閘極電極200B。例示性閘極覆蓋層(圖未示)亦可在例示性閘極電極200B之上形成。閘極絕緣層200A可由各種不同材料所構成，舉例如二氧化矽、所謂的高k(k大於7)絕緣材料(其中k為相對介電常數)等。閘極絕緣層200A的厚度亦可隨特定應用而變，亦即其可具有大約1至2奈米的實體厚度。類似地，閘極電極200B亦可由多晶矽或非晶矽之類的各種導電材料構成，或其可由充當閘極電極200B的一個或多個金屬層所構成。所屬領域技術人員在完整閱讀本申請書後將知道的是，附圖所示的閘極結構200，亦即閘極絕緣層200A和閘極電極200B，其用意在本質上屬於代表性。亦即，閘極結構200可由各種不同材料所構成，並且其可具有各種組構。在一 個例示性具體實施例中，可進行熱氧化製程以形成閘極絕緣層200A，其係由諸如氧化鍺、二氧化矽、高k絕緣材料層、HfO2、Al2O3等基於半導體的氧化物材料所構成。之後，可在設備100之上沉積閘極電極材料200B與閘極覆蓋層材料(未圖示)，並且可使用已知的光微影和蝕刻技術圖案化這些層件。在另一個例示性具體實施例中，可進行保形CVD或ALD製程以形成由例如氧化鉿所構成的閘極絕緣層200A。之後，可在設備100之上沉積一個或多個金屬層(其將變成閘極電極200B)以及閘極覆蓋層材料(圖未示)，例如氮化矽。
於第2F圖所示的製造點，可進行傳統製造技術以完成設備100的製造。例如，可鄰近閘極結構200形成由例如氮化矽所構成的側壁間隔物(圖未示)。若有必要，在形成間隔物之後，可進行磊晶生長製程以在鰭部114、104位於間隔物外側的部位上形成額外的半導電材料(圖未示)。可接著使用傳統技術在設備100之上形成另外的接觸件及金屬化層。若有必要，使用本文所揭露的方法，N型FinFET設備100N也可設有材料成分與上述為例示性P型FinfET設備100P所形成之取代鰭部114不同的取代鰭部。
第3A至3G圖描述其它本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部的例示性新穎方法、以及其所產生之新穎設備的各種具體實施例。第3A圖描述本文所揭露設備100已在基底102之上形 成圖案化遮罩層120之製造點時的另一個例示性具體實施例。圖案化遮罩層120可由如同上述那些供圖案化遮罩層110用的材料所構成。第3B圖描述透過遮罩層120在基底102上進行一道或多道蝕刻製程用以在基底102中界定複數個凹槽105之後的設備。如前所述，凹槽105的形成導致複數個基底鰭部104的形成。之後，如第3C圖所示，以絕緣材料106過量填充凹槽105，並且進行例如CMP製程或回蝕刻製程等平整化製程以平整化絕緣材料層106的上表面與基底鰭部104的上表面。
第3D圖描述進行蝕刻製程以從基底鰭部104之上移除圖案化遮罩層120之後的設備100。此蝕刻製程導致凹部122的形成，其曝露基底鰭部104以供進一步處理。在一個例示性實施例中，凹部122可具有等級大約5至40奈米的深度以及等級大約5：1的深寬比。第3E圖描述進行另一道蝕刻製程以縮減所曝露之基底鰭部104高度之後的設備100。此蝕刻製程導致凹部122A的形成，凹部122A可具有等級大約5至60奈米的深度以及等級大約8：1的深寬比。第3F圖描述在高度縮減之基底鰭部104之上之凹部122A內形成上述取代鰭部114之後的設備100。第3G圖描述已進行多道製程作業之後的設備100。首先，進行另一道蝕刻製程以縮減絕緣材料層106的高度。此後者的蝕刻製程為設備100有效界定取代鰭部114的最終鰭部高度。之後，在設備100上形成上述閘極結構200。於第3G圖所示的製造點，可進行傳統製造技術以完成設備100的 製造。
第4A至4F圖描述本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部之新穎方法的其它例示性具體實施例、以及其所產生之新穎設備的各種具體實施例。第4A圖描述本文所揭露的設備100透過圖案化遮罩層120在基底102上進行一道或多道蝕刻製程以在基底102中界定複數個凹槽105之製造點時的另一個例示性具體實施例。如前所述，凹槽105的形成導致複數個基底鰭部104的形成。之後，如第4B圖所示，以絕緣材料106過量填充凹槽105，並且進行例如CMP製程或回蝕刻製程等平整化製程以平整化絕緣材料層106的上表面與基底鰭部104的上表面。
第4C圖描述進行蝕刻製程以將圖案化遮罩層120從基底鰭部104之上移除之後的設備100。此蝕刻製程形成曝露基底鰭部104以供進一步處理的凹部135。在一個例示性實施例中，凹部135可具有等級大約5至60奈米的深度以及等級大約5：1的深寬比。第4D圖描述在基底鰭部104之上的凹部135內形成上述取代鰭部114之後的設備100。第3E圖描述進行另一道蝕刻製程以縮減絕緣材料層106之高度之後的設備100。後者的蝕刻製程為設備100有效界定取代鰭部114的最終鰭部高度。之後，如第4F圖所示，在設備100上形成上述閘極結構200。於第4F圖所示的製造點，可進行傳統製造技術以完成設備100的製造。
第5A至5H圖描述本文所述用於形成FinFET半導體設備之低或實質無缺陷取代鰭部之新穎方法的另一個例示性具體實施例、以及所產生之新穎設備的各種具體實施例。第5A圖描述本文所揭露在基底102上形成矽/鍺完全應變層130(SiGe0.5)時並且在矽/鍺層130之上形成圖案化遮罩層125後之製造點的設備100之另一個例示性具體實施例。在本實施例中，圖案化遮罩層125係由一層二氧化矽123(墊體氧化物)以及一層氮化矽124(墊體氮化物)所構成。第5B圖描述透過圖案化遮罩層125對矽/鍺層130與基底102進行一道或多道蝕刻製程以在基底102中界定複數個凹槽105後的設備100。如前所述，凹槽105的形成導致複數個基底鰭部104的形成。之後，如第5C圖所示，以絕緣材料106過量填充凹槽105，並且進行例如CMP製程或回蝕刻製程等平整化製程以平整化絕緣材料層106的上表面與圖案化遮罩層125的上表面。
第5D圖描述進行一道或多道蝕刻製程以將圖案化遮罩層125從基底鰭部104之上移除後的設備100。此蝕刻製程形成曝露矽/鍺層130以供進一步處理的凹部127。在一個例示性實施例中，凹部127可具有等級大約5至40奈米的深度以及等級大約5：1的深寬比。第5E圖描述進行另一道蝕刻製程以移除矽/鍺層130後的設備100。此蝕刻製程形成曝露基底鰭部104的凹部129。凹部129可具有等級大約40至60奈米的深度以及等級大約8：1的深寬比。第5F圖描述在基底鰭部104之上的凹部129內形 成上述取代鰭部114後的設備100。第5G圖描述進行蝕刻製程以縮減絕緣材料層106之高度後的設備100。後者的蝕刻製程為設備100有效界定取代鰭部114的最終鰭部高度。之後，如第5H圖所示，在設備100上進行上述閘極結構200。於第5H圖所示的製造點，可進行傳統製造技術以完成設備100的製造。
第6A至6H圖描述本文所揭露用於形成FinFET半導體設備之低或實質無缺陷取代鰭部之新穎方法的又其它例示性具體實施例、以及其所產生之新穎設備的各種具體實施例。第6A圖描述本文所揭露在基底102上形成矽/鍺完全應變層140(SiGe0.5)時並且在矽/鍺層140之上形成上述圖案化遮罩層125後之製造點之設備100的另一個例示性具體實施例。第6B圖描述透過圖案化遮罩層125對矽/鍺層140與基底102進行一道或多道蝕刻製程以在基底102中界定複數個凹槽105後的設備100。如前所述，凹槽105的形成導致複數個基底鰭部104的形成。之後，如第6C圖所示，以絕緣材料106過量填充凹槽105，並且進行例如CMP製程或回蝕刻製程等平整化製程以平整化絕緣材料層106的上表面與圖案化遮罩層125的上表面。
第6D圖描述進行一道或多道蝕刻製程以將圖案化遮罩層125從矽/鍺層140之上移除後的設備100。此蝕刻製程形成曝露矽/鍺層140以供進一步處理的凹部141。在一個例示性實施例中，凹部141可具有等級大約 20至40奈米的深度以及等級大約5：1的深寬比。第6E圖描述進行另一道蝕刻製程以移除部分，但非全部，矽/鍺層140(亦即矽/鍺層140餘留在基底鰭部104之上的部位140A)後的設備100。此蝕刻製程導致凹部143的形成，其可具有等級大約40至60奈米的深度以及等級大約8：1的深寬比。第6F圖描述在矽/鍺層140之餘留部位140A上之凹部143內形成上述取代鰭部114後的設備100。矽/鍺層之餘留部位140A的存在係作用為緩衝件，其可改善取代鰭部材料114的晶體品質。第6G圖描述進行蝕刻製程以縮減絕緣材料層106之高度後的設備100。後者的蝕刻製程為設備100有效界定取代鰭部114的最終鰭部高度。之後，如第6H圖所示，在設備100上形成上述閘極結構200。於第6H圖所示的製造點，可進行傳統製造技術以完成設備100的製造。
所屬技術領域技術人員在完整閱讀本申請書後將了解的是，本文所揭露的方法係廣泛針對形成FinFET設備之實質無缺陷取代鰭部的各種方法。此無缺陷取代鰭部結構的形成能形成相較於先前技術設備以更高效率操作的設備及電路。
以上所揭示的特殊具體實施例僅屬例示性，正如本發明可以所屬領域的技術人員所明顯知道的不同但均等方式改進並且實踐而具有本文的指導效益。例如，前述製程步驟可用不同順序實施。另外，除了作為底下申請專利範圍中所述以外，對於本文所示構造或設計的 細節無限制用意。因此，得以證實以上所揭示特殊具體實施例可改變或改進並且所有此等變化皆視為落於本發明的範疇及精神內。因此，本文所謀求的保護係如底下申請專利範圍中所提出者。

Claims (18)

  1. 一種形成FinFET設備的方法，係包含：在基底中形成基底鰭部，使得該基底鰭部的至少一個側壁實質處於該基底的<100>結晶方向；在該基底鰭部之上形成取代鰭部；以及在該取代鰭部的至少一部分附近形成閘極結構。
  2. 如申請專利範圍第1項所述的方法，其中，該基底為(100)基底，以及其中，該基底鰭部係經形成，使得該基底鰭部的長軸處於該(100)基底的<100>結晶方向。
  3. 如申請專利範圍第1項所述的方法，其中，該基底為(110)基底，以及其中，該基底鰭部係經形成，使得該基底鰭部的長軸處於該(110)基底的<110>結晶方向。
  4. 如申請專利範圍第1項所述的方法，其中，該取代鰭部係由矽/鍺、鍺、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所構成。
  5. 如申請專利範圍第1項所述的方法，其中，該基底係由矽所構成。
  6. 如申請專利範圍第1項所述的方法，更包括：在該基底鰭部之上形成第二半導體材料；以及在該第二半導體材料上形成與該第二半導體材料接觸之該取代鰭部，該取代鰭部係由不同於該第二半導體材料的第三半導體材料所構成。
  7. 一種形成FinFET設備的方法，係包含：取得(100)矽基底； 在該基底中形成基底鰭部，使得該基底鰭部的長軸係相對於該(100)矽基底的<010>方向以45度的相對夾角定向；在該基底鰭部之上形成取代鰭部；以及在該取代鰭部的至少一部分附近形成閘極結構。
  8. 如申請專利範圍第7項所述的方法，其中，該取代鰭部係由矽/鍺、鍺、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所構成。
  9. 如申請專利範圍第7項所述的方法，更包括：在該基底鰭部之上形成第二半導體材料；在該第二半導體材料上形成與該第二半導體材料接觸之該取代鰭部，該取代鰭部係由不同於該第二半導體材料的第三半導體材料所構成。
  10. 一種形成FinFET設備的方法，係包含：取得(110)矽基底；在該基底中形成基底鰭部，使得該基底鰭部的長軸係相對於該(110)矽基底的<100>方向以90度的相對夾角定向；在該基底鰭部之上形成取代鰭部；以及在該取代鰭部的至少一部分附近形成閘極結構。
  11. 如申請專利範圍第10項所述的方法，其中，該取代鰭部係由矽/鍺、鍺、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所構成。
  12. 如申請專利範圍第10項所述的方法，更包括： 在該基底鰭部之上形成第二半導體材料；在該第二半導體材料上形成與該第二半導體材料接觸之該取代鰭部，該取代鰭部係由不同於該第二半導體材料的第三半導體材料所構成。
  13. 一種FinFET設備，係包括：基底鰭部，係形成於由具有晶體結構之第一半導體材料所構成的(100)塊體半導體基底中，其中，該基底鰭部的至少一個側壁係實質處於該塊體半導體基底之該晶體結構的<100>結晶方向；第二半導體材料，係位於該基底鰭部之上；取代鰭部結構，係位於該第二半導體材料上且與該第二半導體材料接觸，該取代鰭部結構係由不同於該第二半導體材料的第三半導體材料所構成；以及閘極結構，係位於該取代鰭部結構的至少一部分附近。
  14. 如申請專利範圍第13項所述的設備，其中，該基底鰭部具有處於該(100)塊體半導體基底之<100>結晶方向之長軸。
  15. 如申請專利範圍第13項所述的設備，其中，該取代鰭部結構係由矽/鍺、鍺、InP、InAs、GaAs、InGaAs、InSb、InGaSb或III-V族材料的其中一者所構成。
  16. 如申請專利範圍第15項所述的設備，其中，該(100)塊體半導體基底係由矽所構成。
  17. 如申請專利範圍第13項所述的設備，其中，該(100)塊 體半導體基底係由矽所構成，以及該取代鰭部結構係由矽/鍺所構成。
  18. 如申請專利範圍第13項所述的設備，其中，該第二半導體材料包括矽鍺。
TW102148637A 2013-03-15 2013-12-27 形成鰭式場效電晶體半導體設備之低缺陷取代鰭部的方法及其所產生之設備 TWI675484B (zh)

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