KR102162675B1 - 완화된 기판이 없는 nmos 및 pmos 스트레인된 디바이스 - Google Patents

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스티븐 엠. 시
로자 코틀야르
해롤드 더블유 케널
아난드 에스. 머티
글렌 에이. 글래스
켈린 제이. 쿤
타히르 가니
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인텔 코포레이션
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Abstract

본 명세서에서의 실시예들은 완화된 기판들이 없는 스트레인된 NMOS 및 PMOS 디바이스들에 관한 반도체 디바이스들 및 방법들과, 이러한 반도체 디바이스들과 그에 대한 방법들을 통합시킨 시스템들을 제공한다.

Description

완화된 기판이 없는 NMOS 및 PMOS 스트레인된 디바이스{NMOS AND PMOS STRAINED DEVICES WITHOUT RELAXED SUBSTRATES}
통상적인 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 반도체(예를 들어, 실리콘), 소스 영역 및 드레인 영역과 접촉하는 전극들, 및 게이트와 접촉하거나 결합하는 전극을 포함할 수 있다. FinFET는 플레이트(plate) 형상의 기판으로부터 위쪽으로 확장하는 얇은 스트립(strip)의 반도체 재료(일반적으로 핀(fin)이라고 칭함) 주위에 만들어지는 MOSFET이다. 핀의 어느 한 끝은 소스 영역이고, 반면에 핀의 반대 방향 끝은 드레인 영역이다. 핀의 중간 영역은 게이트 유전체와 게이트 전극에 의해 커버되는 채널 영역을 형성한다. 디바이스의 도전성 채널은 게이트 유전체 아래의 핀의 외부 측면들 상에 존재한다. 구체적으로, 전류는 핀의 측벽들(기판 표면에 대해 수직인 측면들) 양쪽 모두를 따라 및 그 안에 뿐만 아니라 핀의 상부(기판 표면에 대해 평행한 측면)를 따라 흐른다. 이러한 구성의 도전성 채널은 본질적으로 핀의 3개의 상이한 외곡 평탄 영역들을 따라 존재하기 때문에, 이러한 FinFET는 종종 트라이게이트 FinFET라고 호칭된다. 다른 유형의 FinFET 구성들은 또한 이용 가능한데, 도전성 채널이 (핀의 상부를 따라서는 아니고) 단지 핀의 2개의 측벽을 따라서만 주로 존재하는 소위 더블 게이트 FinFET들이라고 하는 것이다. 상보성 금속-산화물 반도체(CMOS)는 듀얼 핀들을 가지며, 어느 한 핀은 p형 트랜지스터(PMOS)를 위한 것이고, 또 다른 핀은 n형 트랜지스터(NMOS)를 위한 것이다. 듀얼 핀들은 예를 들어, 집적 회로상의 절연 산화물층에 의해 분리된다. 그와 같은 핀 기반 트랜지스터들상의 캐리어 이동도는 여전히 향상될 수 있다.
본 명세서에 설명되는 재료는 첨부 도면들에서 제한이 아니라 예로서 예시되어 있다. 예시의 단순성 및 명료성을 위해, 도면들에 예시된 요소들은 반드시 비례에 맞추어 그려지지는 않았다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 고려되는 경우, 대응하거나 유사한 요소들을 나타내기 위해서 도면들 간에 참조 라벨들이 반복되었다. 도면들에서:
도 1은 듀얼 상보성 금속-산화물 반도체 디바이스의 상부 사시도이다;
도 2 내지 도 6은 특정 제조 동작들이 수행되는 예시적인 트랜지스터들의 단면도들이다;
도 7은 p형 및 n형 트랜지스터들을 제조하기 위한 흐름도이다;
도 8은 스트레인된 층을 이용하여 트랜지스터의 핀들을 제조하기 위한 흐름도이다;
도 9 내지 도 11은 특정 제조 동작들이 수행되는 다른 예시적인 트랜지스터들의 단면도들이다;
도 12 내지 도 15는 특정 제조 동작들이 수행되는 예시적인 트랜지스터들의 단면도들이다;
도 16은 확산을 이용하여 트랜지스터의 핀들을 제조하기 위한 흐름도이다;
도 17 내지 도 20은 분리되고 네스팅된 트랜지스터들 양쪽 모두에 대한 전류 흐름 및 수직 방향에서의 시뮬레이트된 응력을 나타내는 그래프들이다;
도 21 및 도 22는 분리되고 네스팅된 트랜지스터들 양쪽 모두에 대한 상이한 결정 격자면들에 대해 Si층들에서의 전자 이동도 및 점유율을 나타내는 그래프들이다;
도 23은 트랜지스터의 핀들상의 클래딩층을 갖는 트랜지스터들을 구비한 집적 회로를 사용하는 모바일 컴퓨팅 플랫폼의 예시된 도면이다; 및
도 24는 본 개시 내용의 적어도 일부 구현예들에 따라 모두가 배열된 컴퓨팅 디바이스의 기능 블록도이다.
지금부터, 첨부 도면들을 참조하여 하나 이상의 구현들이 설명된다. 특정 구성들 및 배열들이 논의되지만, 이것은 단지 예시의 목적으로 행해진다는 것을 이해해야 한다. 통상의 기술자라면, 본 설명의 사상 및 범위로부터 벗어나지 않으면서 다른 구성들 및 배열들이 이용될 수 있다는 것을 인식할 것이다. 본 명세서에 설명되는 기술들 및/또는 배열들은 본 명세서에 설명되는 것 이외의 각종 다른 시스템들 및 애플리케이션들에서 또한 이용될 수 있다는 것이 통상의 기술자에게 명백할 것이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 여기서 유사한 번호들은 대응하거나 유사한 요소들을 나타내기 위해서 전체에 걸쳐 유사한 부분들을 지시할 수 있다. 예시의 단순성 및/또는 명료성을 위해, 도면들에 도시된 요소들은 반드시 비례에 맞춰 그려진 것은 아니라는 것이 인식될 것이다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 기타 구현들이 이용될 수 있고, 청구 주제의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 방향들 및 참조들, 예를 들어 위, 아래, 상부, 저부 등은 도면들에 대한 논의를 용이하게 하기 위해 이용될 수 있으며, 청구 주제의 응용을 한정하는 것으로 의도되지는 않는다는 점에 또한 유의해야 한다. 따라서, 다음의 상세한 설명은 제한의 의미로 취해서는 안되며, 청구 주제의 범위는 첨부 청구항들 및 그들의 등가물들에 의해 정의된다.
다음의 설명에서, 복수의 상세가 제시되지만, 본 발명이 이들 특정 상세 없이 실시될 수 있다는 것은 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "구현(an implementation)" 또는 "일 구현에서(in one implementation)"에 대한 언급은, 이 구현과 관련하여 설명되는 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 일 구현에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳에서의 "구현에서"라는 구문의 출현은 반드시 본 발명의 동일 구현을 언급하는 것은 아니다. 또한, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 구현들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 구현은 2개의 구현들이 상호 배타적인 것으로 특정되지 않는 임의의 경우에 제2 구현과 결합될 수 있다.
"결합된(coupled)" 및 "접속된(connected)"이라는 용어들은, 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 간의 구조적 관계들을 설명하는데 이용될 수 있다. 이들 용어가 상호 동의어로서 의도되는 것은 아니라는 점을 이해해야 한다. 오히려, 특별한 구현들에서, "접속된"은, 2 이상의 요소들이 상호 직접 물리적 또는 전기적으로 접촉을 이루고 있음을 나타내는데 사용될 수 있다. "결합된"은, 2개 이상의 요소가 서로 직접적으로 또는 간접적으로 (이들 사이에 다른 개재하는 요소들을 가짐) 물리적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 요소가 (예를 들어, 인과관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 사용될 수 있다.
본 명세서에서 이용된 바와 같은 용어들 "위에(over)", "아래에(under)", "사이에(between)", "상에(on)" 및/또는 이와 유사한 것은 하나의 재료 층 또는 컴포넌트의 다른 층들 또는 컴포넌트들에 대한 상대적인 위치를 언급한다. 예를 들어, 다른 층 위에 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층을 가질 수도 있다. 또한, 2개의 층 사이에 배치되는 하나의 층은 이 2개의 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층을 가질 수도 있다. 이에 반해, 제2 층 "상의" 제1 층은 그 제2 층과 직접 접촉한다. 유사하게, 명시적으로 달리 언급되지 않는 한, 2개의 특징 사이에 배치되는 하나의 특징은 인접 특징들과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 특징을 가질 수도 있다. 또한, 용어들 "아래에(under)" 또는 "위에(over)" 또는 "아래로(down)" 또는 "위로(up)" 및/또는 상대적 위치와 관련되는 유사한 용어들은 컴포넌트들 간의 내부 상대 위치지정을 표현하기 위한 것이며 달리 말하지 않는 한 반드시 대지에 대해 상방 또는 하방을 의미하는 것은 아니다.
디바이스들, 마이크로프로세서들, 장치들, 컴퓨팅 플랫폼들, 및 방법들은 하기 완화된 기판들이 없는 n형 및 p형 금속 산화물 반도체(NMOS 및 PMOS)에 관련하여 기술된다.
많은 반도체 디바이스들은 p형과 n형 핀들 양쪽 모두를 가지고, 이것은 웨이퍼 상에서 서로 비교적 근접하여 위치될 수도 있고 또는 그렇지 않을 수 있다. 그러한 한가지 예는 절연층에 의해 분리되는 n형 핀에 인접하는 p형 핀을 포함하는 듀얼 핀들을 가질 수 있는 상보성 금속 산화물 반도체(CMOS) 디바이스이다. p형 핀들과 n형 핀들이 상이한 특성들을 가지고 있기 때문에 핀 형태들 양쪽 모두의 효율을 높이려고 시도할 때 어려움이 발생한다. 예를 들어, 게르마늄(Ge)은 종종 p형 핀들 상의 홀 이동도를 증가시지만 n형 핀들 상의 전자 이동도를 감소시키는데 이용될 수 있고, 등등과 같이 된다. 따라서, p형 및 n형 핀들을 상이하게 취급하는 것이 바람직하다.
이 문제는 스트레인된 클래딩층을 핀들에 적용할 때 발생할 수 있다. 스트레인된 클래딩층은 핀들의 외벽들과 게이트 유전체 간의 계면에서의 전하 캐리어들의 이동도를 증가시키기 위해 핀 상에 퇴적될 수 있고, 이것은 반도체 디바이스가 작동할 수 있는 속도를 증가시킬 수 있으며, 그에 따라 성능을 증가시키고 에너지 소모를 낮출 수 있다. 스트레인된 클래딩층은 재료가 핀(이것은 본 명세서에서 코어 또는 반도체 바디라고 호칭됨)상에 부정형으로(pseudomorphically) 성장될 때 형성되고 코어 및 클래딩층은 상이한 격자 상수들을 갖는다. 코어와 클래딩층 간의 격자 상수의 차이는 코어와 클래딩층의 양쪽 모두가 스트레인되게 한다. 스트레인의 양과 스트레인의 방향은 서로 그들의 두께, 상대 강성도, 그들의 자유 표면들의 위치, 퇴적된 클래딩층 재료와 기저 핀 코어 간의 격자 부정합도에 의해 결정될 것이다.
높은 캐리어 이동도를 획득하기 위해, 또 다른 과제는 트랜지스터상의 채널 흐름 방향에 대면하는(facing) (110) 결정 배향을 가지며 핀 및 클래딩층을 형성하는 것이다. 트랜지스터 또는 반도체 디바이스는 종종 (100) 표면(또는 다시 말하면, 표면상의 다른 층들의 직접적인 퇴적을 위해 위쪽 방향으로 노출되고 대면하는 (100) 표면)을 갖는 웨이퍼를 디바이스의 베이스로서 사용한다. 그러한 경우에, 재료의 완화된 층은 핀들을 형성하기 위해 웨이퍼상에 퇴적될 수 있고, 정확한 (110) 배향을 가질 수 있으며, 이것은 다음 차례로 부정형으로 성장된 클래딩층에 의해 채택될 수 있다. 그러나, 핀들을 형성하는 재료의 완화(relaxation)는 결함들의 원인이 되는 완화를 제어하기 위해 다중 버퍼층들의 퇴적 또는 종횡비 트래핑(aspect ratio trapping: ART)을 필요로 할 수 있다. 이 프로세스는 비교적 복잡하고, 시간 소모적이며, 비용이 많이 들 수 있다. 따라서, 초기에 완화된 층들을 사용하지 않고 NMOS 및 PMOS 디바이스들 양쪽 모두에 대해 상이한 클래딩층들을 제공하고, 또한 NMOS 및 PMOS 층들 양쪽 모두에 대해 높은 이동도 및 구동 전류들을 갖는 스트레인된 층들을 제공하는 방법이 바람직하다.
상술된 어려움들은 (110) 표면 및 적절한 스트레인된 층들을 갖는 웨이퍼를 사용함으로써 해결될 수 있다. 상향으로 대면하는, 또는 상부, 표면 (110)에 의해, (110) 결정 배향은 또한 채널 흐름 방향과 대면하고, 핀들 상에 (100) 측벽 표면들을 위치시킨다. 일반적으로 (110) 표면이 PMOS 디바이스에 유리한 것으로 고려되지 않지만, 본 명세서에 제공되는 스트레인은 이 결점을 극복한다. 그러한 (110) 웨이퍼상에 성장되는 초기, 스트레인된(또는 바꾸어 말하자면, 비완화된) 핀 코어는 웨이퍼와 동일하거나 유사한 배향에 따를 것이다. NMOS 핀은 또한 실리콘 클래딩을 가질 수 있고, PMOS 핀은 상이한 깊이의 유사한 클래딩을 가질 수 있거나 높은 전자 및 홀 수송의 결과를 낳는 상이한 재료의 클래딩층을 가질 수 있다. PMOS는 또한 코어층으로 제조될 수 있으며 NMOS 경우에는 클래딩만이 사용될 수 있다.
보다 상세하게는, 반도체 디바이스는 일예에 의해, 반도체 기판상에 형성되는, n형 및 p형 반도체 바디들 또는 핀들 양쪽 모두를 가질 수 있다. 반도체 바디들의 양쪽 유형들은 실리콘 게르마늄(SiGe)과 같은 초기 스트레인된 반도체 재료로 형성될 수 있다. 다음으로, 실리콘(Si) 클래딩층은 적어도 n형 반도체 바디 위에 또는 상에 제공될 수 있다. 한 예에서, 반도체 바디들의 하부는 웨이퍼 또는 기판의 Si 확장에 의해 형성된다. 한 접근법에 의해, 스트레인된 SiGe으로 형성되는 반도체 바디들의 상부는, Si 웨이퍼상에 스트레인된(또는 바꾸어 말하자면, 비완화된) SiGe층을 블랭킷 퇴적하고나서, 하부 및 상부를 갖는 반도체 바디들 또는 핀들을 형성하기 위해 SiGe층을 통해 그리고 Si 웨이퍼내에 에칭함으로써 형성될 수 있다. 상이한 접근법에 의해, 전체 반도체 핀들은 초기에 실리콘으로 형성될 수 있고 이후 반도체 핀들의 상부들에서는 실질적으로, 초기 스트레인된 SiGe 부분들로 상부들을 변형시키기 위해 SiGe가 확산될 수 있다. 이 프로세스의 적어도 일부 동안 p형 반도체 바디들을 커버하는 것은 p형 반도체 바디들이 실리콘 내부 영역 또는 코어와 외부 SiGe층 또는 클래딩을 포함하는 상이한 상부를 갖게 할 수 있다. 실리콘 클래딩층은 n형 반도체 바디 또는 n형 및 p형 반도체 바디들 양쪽 모두 위에 위치될 수 있다.
도 1을 참조하면, 본 명세서에 기술되는 다양한 구현들은 상술한 어려움들을 극복하고, 하나의 예시된 예에서, 집적 회로는 반도체 핀들, 핀 부분들 또는 코어들로서도 지칭되는, 반도체 바디들(102 및 104)을 포함하는 반도체 디바이스(100)를 가질 수 있다. 반도체 바디들(102 및 104)은 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 III-V족 기판과 같은, 반도체 기판(106)상에 형성될 수 있다. 반도체 바디들(102 및 104)은 직접적으로 기판(106)으로부터 연장되는 하부들(108 및 109)을 포함할 수 있다. 반도체 바디들(102 및 104)은 또한 스트레인된 SiGe으로 구성되는 상부들(110 및 112)을 포함할 수 있다. 이 예에서, 반도체 바디(102)는 p형이고, 반도체 바디(104)는 n형이다.
n형 반도체 바디(104)는 n형 반도체 바디(104)의 격자 상수보다 작은 격자 상수를 갖는 Si의 클래딩층(116)을 가질 수 있다. p형 반도체 바디(104)는 어떠한 클래딩층도 가지지 않을 수 있거나, SiGe로 형성될 수 있는 p형 반도체 바디(102) 위에 클래딩층(114)을 가질 수 있거나, SiGe의 중간층 및 외부 Si 클래딩층을 가질 수 있다.
반도체 디바이스(100)는 p형 반도체 핀(102)과 n형 반도체 핀(104)와 같은, 비평면, finFET 트랜지스터 바디들을 사용하여 형성될 수 있다. 반도체 디바이스(100)는 벌크 실리콘 기판과 같은 벌크 결정 기판상에 형성될 수 있거나, 이것은 SOI(semiconductor-on-insulator) 기판상에 형성될 수 있다. 핀들은 웨이퍼상에서 많은 다양한 배향들로 배열될 수 있다. 따라서, 일 형태에서, 같은 캐리어 전하의 핀들은 함께 그룹화될 수 있거나, 대안적으로 상이한 캐리어 전하들의 핀들은 상보성 금속-산화물 반도체 디바이스들(CMOS)에서 그런 것처럼, 하나의 n형 핀에 인접하는 하나의 p형 핀으로 교대하거나 쌍을 이룰 수 있다. 집적 회로 내에서, 반도체 디바이스는 한 쌍의 p형 및 n형 핀들이 해당 회로 내에서 비교적 가까운 반도체 디바이스들없이 그들 자신의 게이트를 갖는 경우 분리될 수 있으며, 또는 반도체 디바이스는 유사한, 평형 반도체 디바이스들의 긴 라인 또는 2D 네트워크내에 네스팅될 수 있다. 핀들 및/또는 반도체 바디들이 초기의 제조 단계들 동안 p형이거나 n형인 것으로서 논의되었지만, 이러한 구별은 반도체 바디들의 웰 도핑, 서브-핀 도핑, 게이트 금속들, 및/또는 소스 및 드레인 영역들이 형성되어 상이한 NMOS 및 PMOS 트랜지스터들을 생성하기 까지 실제로는 발생하지 않을 것이라는 이해할 것이다.
반도체 디바이스(100)의 기본 트랜지스터 소자들은 상술한 바와 같이, 기판(106)과, 이 기판(106)의 위에 또는 상에 형성되며, 절연층(118)(트렌치 분리 또는 간단하게 절연 또는 분리라고도 호칭됨)에 의해 분리되는 반도체 바디들 또는 핀들(102 및 104)을 포함한다. 반도체 바디들은 하부(108 또는 109)와 상부(110 또는 112)를 가질 수 있다. 게이트 전극(120)은 반도체 바디들(102 및 104) 위에 연장되고, 또한 이들을 가로지른다. 클래딩층들(114 및 116)뿐만 아니라 유전체 층들(122 및 124)은 반도체 바디들(102 및 104)의 채널 영역들(126 및 128) 위에 배치되고 또한 게이트 전극(120) 바로 밑에 배치된다. 반도체 바디들(102 및 104)은 또한 파선으로 나타낸 소스 영역들(130 및 132)과 드레인 영역들(134 및 136)을 가질 수 있다.
반도체 디바이스(100)는 전류 흐름 방향을 따라 트렌치 분리 간에 하나의 게이트 전극이 있는 분리된 트랜지스터일 수 있다. 다른 경우에, 반도체 디바이스(100)는 핀 방향으로 연장된 회로의 일부일 수 있다. 다시 말하자면, 전류 흐름(또는 핀을 따른) 방향으로, 네스팅된 트랜지스터(nested transistor)들은 단일 핀이 트렌치 분리 사이에 더 많은 트랜지스터들을 포함하는 곳에 제공될 수 있다.
도 7을 참조하면, 완화된 기판들 없이는 NMOS 및 PMOS 디바이스들에 대한 제조 방법(700)이 제공되며, 보다 상세하게는, 모두가 p형 및 n형 반도체 바디들을 위한 상이한 클래딩 구조를 제공하며, 본 개시 내용의 적어도 일부 구현들에 따라 배열되면서, 특정 배향의 격자 구조를 갖는 반도체 디바이스상에 완화된 기판없이 반도체 바디들을 형성하기 위한 방법이 제공된다. 예시적인 구현에서, 프로세스(700)는 짝수로 번호매겨진 동작들(702 내지 710) 중 하나 이상에 의해 예시된 바와 같은 하나 이상의 동작, 기능, 또는 액션을 포함할 수 있다. 그러나, 본 명세서에서 구현들은, 동작들 중 일부가 스킵되도록 임의 수의 동작들 또는 그와 유사한 것을 포함할 수 있다. 또한, 다양한 구현들은 명료성을 위해 도시되지 않은 추가적인 동작들을 포함할 수 있다. 또한, 일반적으로, 도 7과 관련하여 기술되는 기술들을 이용함으로써, 프로세스(700)는 본 명세서에서의 구현들 중 임의의 것의 반도체 구조체를 형성하기 위한 예시적인 방법을 제공하지만; 다른 방법들이 그와 같은 구조체들을 형성하는데 이용될 수 있다.
프로세스(700)는 "기판 위에 적어도 하나의 p형 반도체 바디와 적어도 하나의 n형 반도체 바디를 형성한다"(702)는 동작을 포함할 수 있다. 한 접근법에 의해, 각각의 반도체 바디는 소스 영역, 채널 영역, 및 드레인 영역을 가지고, 적어도 채널 영역은 SiGe를 포함하는 재료로 형성된다. 본 명세서의 구현들에 의해, 프로세스는 "기판에 트렌치를 형성하는 것을 포함하는 반도체 바디들의 하부를 형성한다"(704)로 진행하며, 이것은 기판으로부터 확장들을 형성함으로써 본 명세서에서의 많은 실시예들과 유사하다. 그러나, "하부들상에 채널 흐름 방향과 대면하는 (110) 결정 배향을 갖는 스트레인된 SiGe 및 (110) 상부 대면하는 표면(facing surface)을 포함하는 반도체 바디들의 상부를 형성한다"(706)는 프로세스는 상이한 구현들에 대해 상이하게 행해질 수 있다. 다음 예는 하나의 그와 같은 구현이다.
더욱 상세하게, 그리고 도 2 내지 도 4를 참조하면, 반도체 디바이스(200)의 단면은 예를 들어 반도체 디바이스(100)에 대해 그런 것처럼, 반도체 바디들의 제조 동안 다양한 상태들로 나타난다. 단면들은 게이트 전극을 따라 연장되고 반도체 바디들(또는 핀들)을 가로질러서 도시된 각각의 반도체 바디들의 채널 영역들을 통한 섹션을 제공한다. 도 2를 참조하면, 초기 단계에서, 반도체 웨이퍼 또는 기판(202)은, 예를 들어 기판(106)과 유사하게, 일부 형태들에서 비도핑된 단결정 실리콘(Si)으로 구성될 수 있다. 반도체 기판(202)이 여기서 진성(예를 들어, 비도핑된) 실리콘 기판인 반면, 다른 형태들에서 기판(202)은 p형 또는 n형 도전성으로 도핑될 수 있다. 비 트렌치된 Si 웨이퍼는 약 750 마이크로미터 두께일 수 있다(또는 도 2에서와 같이 크다).
또한, 실리콘 기판(202)의 격자 구조는 상부 또는 상위(110) 표면, 채널 흐름 방향(또는 법선 표면들(normal surfaces))에 대면하는 (110) 배향을 가지고, (100) 측벽 표면들이 반도체 바디들의 측벽들 상에 형성되도록 측벽들상에 (100) 배향을 가질 것이다.
하나의 대안적인 접근법에 의해, 스트레인된 SiGe의 층 또는 막(204)은 예를 들어, 블랭킷 퇴적 프로세스에서 웨이퍼 또는 기판(202)상에 에피택셜 성장될 수 있다. 스트레인된 층(204)은 또한 스트레인된 기판 또는 기판층으로서 지칭될 수 있다. 스트레인된 층(204)은 Si(1-x)Gex로 형성될 수 있으며, 여기서 x는 대략 0.2 내지 0.9이다. 일 형태에서, x는 0.3 내지 0.7이고, 또 다른 형태에서 Si0 . 50Ge0 .50은 스트레인된 층(204)을 위한 재료로서 사용된다. 일 형태에 의해, 블랭킷 스트레인된 층(204)은 약 Si0 . 70Ge0 .30이고, 일 형태에서, 적어도 약 30％ Ge을 갖는다. 스트레인된 SiGe층(204)은 SiGe층(204)의 격자 구조와 웨이퍼(202)의 (110) 상부면이 정렬되도록 에피택셜 성장될 수 있고, SiGe층(204)의 결정 구조는 Si 웨이퍼의 (110) 상부면의 결정 배향에 따른다. 이것은 SiGe층상의 상부 (110) 표면과 채널 흐름 방향에 대면하는 (110) 배향을 형성하고, 일단 반도체 바디들(또는 핀들)이 형성되면, 반도체 바디들상에 (100) 측벽들을 형성한다.
스트레인된 층이 초기 스트레인된 층을 지칭하는데, 특히 실질적으로 없거나 스트레인 완화 전위(dislocation)들이 없는 막이 되는 스트레인된 층을 웨이퍼상에 배치하기 위한 퇴적 또는 다른 부정형 프로세스에 의해 웨이퍼의 배향에 스트레인된 층이 따른다는 사실을 지칭한다는 것을 이해할 것이다. 다른 경우에, 스트레인된 층은 예를 들어, 상술한 바와 같이 반도체 바디들의 상부상에 자유 표면을 형성함으로써 다른 방법들에 의해 적어도 부분적으로 완화될 수 있다.
한 접근법에 의해, 초기, 비 트렌치된, 스트레인된 SiGe층은 반도체 바디들(102 및 104)의 상부(304)를 형성하기 위해 약 250 내지 700Å 높이일 수 있으며, 일 형태에서는 약 400 내지 600Å 높이이고, 또 다른 형태에서는 500Å 높이일 수 있다. 기판(202)은 약 1000 내지 2000Å 높이, 일 형태에서는 대략 1200Å, 또 다른 형태에서는 1200Å 높이의 전체 반도체 핀 높이를 형성하기 위해, 500 내지 1300Å의 높이를 갖는 반도체 바디들(302)의 하부(306) 또는 확장들을 형성할 수 있다.
일단 스트레인된 층(204)이 형성되면, 마스크(206)는 스트레인된 층(204)상에 퇴적되고 패터닝될 수 있다. 일부 형태들에서, 마스크(206)는 예를 들어, 실리콘 산화물과 같은 하드마스크를 포함할 수 있고, 산화 저항성 마스크일 수 있다. 한 형태에서, 마스크(206)는 실리콘 이산화물과 같은, 낮은, 얇은 패드 산화물층(208)과, 실리콘 질화물과 같은 질화물의 두꺼운, 상부층(210), 또는 다른 산화물 저항성층을 포함할 수 있다. 이러한 층들은 스트레인된 층(204) 위에 퇴적되는 블랭킷일 수 있다. 일부 접근법들에서, 마스크(206)는 감광성(photo-definable) 재료일 수 있다. 다음으로, 포토리소그래피 기술들은 마스크부들(310)(도 3에 도시됨)이 형성되는 위치들 위에 포토레지스트 마스킹층을 마스크(mask), 노출 및 현상(develop)하는데 사용될 수 있다. 질화물막(210)과 패드 산화물층들(208)을 형성된 포토레지스트 마스크와 정렬하여 에칭하여 마스크부들(310)을 형성한다. 마스크부들(310)은 반도체 바디들(302)이 형성되는 스트레인된 층(204)에서 능동 영역들을 정의할 수 있다.
도 3을 참고하면, 스트레인된 층(204)의 노출부들뿐만 아니라 기본 기판(202)은 예를 들어, 이방성 에칭 프로세스에 의해, 그리고 마스크부들(310)의 외측 에지들과 정렬하여 에칭되어, 반도체 바디들 또는 핀들(302)과 이 반도체 바디들(302) 간의 트렌치들(308)을 형성한다. 트렌치들(308)은 인접한 트랜지스터들을 서로 분리하기에 충분한 깊이로 에칭된다. 이 에칭은 동시에 발생하거나, 스트레인된 층(204)이 첫번째로 에칭되고나서, 기판(202)이 에칭되는 분리된 국면들로 수행될 수 있다. 이것은 도 3에 나타낸 바와 같이 SiGe의 스트레인된 상부(304)와, 기판(202)으로부터 연장되는 Si 하부(306)를 갖는 반도체 바디들(302)을 형성할 것이다.
절연 또는 분리층(402)(도 4)은 트렌치들(308) 내에 퇴적되어 얕은 트렌치 분리(shallow trench isolation: STI) 영역들을 형성하고, 유전체 또는 전기적 절연 재료로 형성될 수 있다. 전기적 절연 재료는 얕은 트렌치 분리(STI)를 위한 임의의 적절한 재료를 포함할 수 있다. 일부 형태들에서, 절연층(402)을 위한 전기적 절연 재료는 예를 들어, 저유전율(low-k) 유전체 재료들과 같은, 집적 회로 구조체들에 적용 가능한 것으로 알려진 유전체 재료들을 포함할 수 있다. 절연층(402)에 시용될 수 있는 유전체 재료의 예들은, 실리콘 산화물, 실리콘 이산화물, 탄소 도핑 산화물(CDO; carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 중합체, 플루오로실리케이트 유리(FSG; fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 또는 유기 실리케이트 유리(organosilicate glass)와 같은 유기 실리케이트를 포함하지만, 이에 제한되지는 않는다.
한 접근법에 의해, 절연층(402)은 트렌치들(308)의 하부에 얇은 라이너 산화물(liner oxide)을 첫번째로 성장시킴으로써 형성될 수 있다. 다음으로, 트렌치들(308)은 예를 들어, 고밀도 플라즈마(HDP) 화학 기상 퇴적 프로세스에 의해 라이너 산화물 위에 산화물 유전층을 블랭킷 퇴적함으로써 채워진다. 이 블랭킷 퇴적은 트렌치들(308) 내에 및 마스크부들(310)상에 절연층(402)을 남긴다. 마스크부들(310)상의 절연층(402)의 일부와 마스크부들(310) 자신은 반도체 바디들(302) 및 절연 재료의 상부의 평평한 표면을 만드는 화학 기계적 연마를 이용하여 제거될 수 있다. 다음으로, 트렌치들(308) 내의 절연 재료는 습식 또는 건식 에칭 기술을 이용하여 소정 깊이까지 에칭될 수 있으며, 일 형태에서는 하부(306)와 동일한 높이로 에칭될 수 있다. 도 4에서 나타낸 바와 같이, 이것은 반도체 바디들(302)의 스트레인된 상부(304)의 상부(404) 및 측면들(406)을 노출시키면서 트렌치들(308)의 하부에서, 절연층(118)과 유사하게, 절연층(402)을 갖는 구조체를 남긴다. 다음으로, 프로세스는 클래딩층들을 형성하기 위한 도 5 내지 도 8로 진행한다.
반도체 바디들의 상부를 형성하기 위한 상이한 접근법에 의해(도 7의 동작(706)), 반도체 바디들(302)의 전체 높이는 초기에 기판(202)으로부터의 확장으로서 형성되고, 블랭킷 퇴적된, 스트레인된 층(204)은 생략된다. 이 예시적인 경우에, 프로세스는 반도체 바디(302)의 높이를 따라 하부와 상부 간에 아직 어떤 분리 라인도 없다는 것을 제외하고 도 2 내지 도 4와 관련하여 설명된 것과 유사할 것이다. 이 예의 경우, 실리콘 반도체 바디는 기판(202)으로부터의 확장들로부터 제공되고, 후속하여, SiGe는 반도체 바디의 상이한 하부 및 상부를 생성하기 위해 반도체 바디(302)의 상부에 산화 또는 확산된다. 이 방법은 도 12 내지 도 15와 도 16의 방법(1600)을 참조하여 아래 설명된다.
반도체 바디들(302)의 상부가 SiGe의 블랭킷 퇴적에 의해 형성되는 본 예로 되돌아 가면, 도 5 및 도 6은 클래딩층들의 제조를 위한 다양한 상태들에서의 반도체 디바이스(200)를 나타낸다. "n형 반도체 바디들 중 적어도 하나상에 클래딩층을 형성한다"(708)는 프로세스는 도 8의 방법(800)과 함께 보다 상세히 설명된다.
n형 및 p형 반도체 바디들의 적어도 초기 스트레인된 SiGe 부분들상에 클래딩층들을 형성하기 위한 방법(800)이 제공된다. 예시된 구현에서, 프로세스(800)는 짝수로 번호매겨진 동작들(802 내지 820) 중 하나 이상에 의해 예시된 바와 같은 하나 이상의 동작, 기능, 또는 액션을 포함할 수 있다. 그러나, 본 명세서에서 구현들은, 동작들 중 일부가 스킵되도록 임의 수의 동작들 또는 그와 유사한 것을 포함할 수 있다. 또한, 다양한 구현들은 명료성을 위해 도시되지 않은 추가적인 동작들을 포함할 수 있다. 또한, 일반적으로, 도 8과 관련하여 기술되는 기술들을 이용함으로써, 프로세스(800)는 본 명세서에서 도 2 내지 도 6의 구현들의 클래딩 반도체 구조체를 형성하기 위한 예시적인 방법을 제공하지만; 다른 방법들이 그와 같은 구조체들을 형성하는데 이용될 수 있다.
따라서, 프로세스(800)는 도 2 내지 도 4에서의 반도체 디바이스(200)와 관련하여 이미 설명한 바와 같이 "Si의 하부와 SiGe의 상부를 갖는 p형 및 n형 반도체 바디들을 형성한다"(804)에 이용되는 "(100) 법선 표면들과 (100) 측벽 표면들을 갖는 Si 기판상에 SiGe층의 블랭킷 퇴적"(802)에 이용될 수 있다
도 5를 참조하면, 일단 p형 금속 산화물 반도체(PMOS) 바디 또는 핀(502)이 절연층(402)으로부터 위로 연장되고, n형 금속 산화물 반도체(NMOS) 바디 또는 핀(504)이 절연층들(402)로부터 위로 연장되면, 클래딩층들을 형성하는 프로세스가 진행될 수 있다. 상술한 바와 같이, n형 및 p형 반도체 바디들(502 및 504) 양쪽 모두가 2개의 반도체 바디들 간에 배치되는 동일한 절연층 또는 층 부분(402)과 접촉되도록 p형 및 n형 반도체 바디들이 서로 직접적으로 인접하여 위치될 수도 있고 또는 그렇지 않을 수도 있다는 것을 이해할 수 있을 것이다.
프로세스(800)는 "제거가능한 커버층을 제공한다"(806)는 동작으로 진행될 수 있으며, 한 예에 의해, n형 반도체 바디 또는 바디들(504)상에 첫번째 또는 유일한 클래딩층을 배치하기 위해 적어도 p형 반도체 바디 또는 바디들(502)을 첫번째로 커버하는 동작으로 진행될 수 있다. 또 다른 형태에서, 이 동작은 p형 및 n형 반도체 바디들(502 및 504) 양쪽 모두 위에 제거가능한 커버층을 블랭킷 퇴적하는 것을 포함할 수 있다. 도 5에 도시된 바와 같이, 마스크로서도 지칭되는 커버층(506)은 웨이퍼 위에, 화학 기상 퇴적(CVD), 하나의 형태에서 저온 CVD, 또는 원자층 퇴적(ALD)에 의해 블랭킷 퇴적될 수 있다. 그러한 커버는 실리콘 이산화물 또는 실리콘 질화물과 같은 산화물 또는 질화물로 제조될 수 있다.
다음으로, 커버층(506)은 n형 반도체 바디들(504)을 노출시키기 위해 형성되는 도 5에서의 개구부(508)와 같이, "제거가능한 커버층을 통하여 개구부들을 형성하여 n형 반도체 바디들의 적어도 채널 영역을 노출시킨다"(808)는 포토리소그래피를 이용하여 패터닝될 수 있다. 선택적인 에피택셜 성장 또는 다른 유사한 퇴적 프로세스들은 "노출된 반도체 바디들상에 Si 캡층을 형성한다"(810)에 이용될 수 있다. 예시된 예에서, p형 반도체 바디(502)는 커버된 채로 남아있는 반면에, 캡 또는 클래딩층(602)은 노출된 n형 반도체 바디(504)상에 성장된다. 클래딩층(602)은 (도 4에 표시되어 있는 바와 같은) 반도체 바디(504)의 측벽들(406) 및 상위면(404)을 커버하기 위해 성장될 수 있다. 클래딩층은 5 내지 40Å의 두께일 수 있으며, 일 예에서는 20 내지 120Å 폭을 갖는 반도체 바디(504)의 상부(510)상에 놓여질 때, 대략 15 또는 대략 20Å, 또는 20Å일 수 있다.
한 예에 의해, n형 반도체 바디들의 클래딩층(602)은 Si으로 형성될 수 있다. 반도체 바디에서의 Si의 격자 치수와 SiGe의 격자 치수들 간의 차이는 클래딩층과 반도체 바디 양쪽 모두에서와, 채널 흐름 방향에서의 인장 응력 및 스트레인을 유발한다. 클래딩층(602)은 스트레인된 SiGe 반도체 바디(504)의 수직 격자 상수보다 작은 실리콘 결정 격자 상수를 갖는다. 이것은 클래딩층에서의 수직 인장 스트레인이라는 결과를 낳는다. 클래딩층(602)은 이러한 목적을 위해 그리고 상술한 바와 같이 완화된 SiGe 반도체 바디(504)상에 선택적으로 에피택셜 성장될 수 있다.
에피택셜 성장이 또한 클래딩층(602)의 결정 격자가 (110) 채널 방향(여기서 격자의 110면이 전류 흐름 방향에 대면하고 있음) (100) 표면들을 가진 클래딩층의 측벽들, 및 (110) 상부, 대면하는 표면을 제공하는 반도체 바디(502)의 격자의 배향과 매칭되게 한다.
일단 클래딩층(602)이 형성되면, "제거가능한 커버층의 적어도 일부를 제거한다"(812)는 동작뿐만 아니라 커버층상의 임의의 초과하는 클래딩 재료를 제거하는 동작이 수행될 수 있다. 커버층(506)은 예를 들어, 건식 또는 습식 에칭에 의해 제거되어, 도 6에 도시된 바와 같이 p형 반도체 바디(502) 위에 클래딩층없이 비커버된(uncovered) 구조체가 된다.
대안적인 프로세스에서, Si 클래딩층을 위한 재료는 커버를 제공하지 않고 n형 및 p형 반도체 디바이스들 양쪽 모두 위에 블랭킷 퇴적될 수 있다. 이 경우에, p형 반도체 바디들(502)상의 바람직하지 못한 Si 클래딩층은 에칭 제거될 수 있다. 반면에, Si 클래딩층은 스트레인된 SiGe층에서의 수송에 의해, p형 반도체 바디들(502)상에 유지될 수 있다. 또 다른 대안들에 의해, 일단 p형 반도체 바디들(502)이 클린(clean)되면, "p형 반도체 바디들 중 적어도 하나상에 클래딩층을 형성한다"(710)는 동작이 제공될 수 있고, n형 반도체 바디들 위의 것과는 상이한 재료를 가질 수 있다. 일 형태에서, 그러한 클래딩은 스트레인이 또한 클래딩층과 코어 또는 반도체 바디(502) 간의 격자 차이에 의해 생성되도록 SiGe 반도체 바디의 것과는 상이한 Ge의 부분을 갖는 Ge 또는 SiGe 재료일 수 있다. 일 예에 의해, 반도체 바디가 Si0 . 50Ge0 .50일 때, 클래딩층은 Ge으로 형성될 수 있다. 이것은 클래딩된 n형 반도체 바디들을 지금 커버하고 p형 반도체 바디들상에 제2 클래딩층의 선택적인 퇴적을 위한 p형 반도체 바디들을 노출시키기 위해 상술한 커버 프로세스를 이용함으로써 달성될 수 있다.
p형 반도체 바디들(502)이 그들 자신의 클래딩층들을 수용하지 않거나, 일단 그러한 클래딩층들이 제자리에 있다면, 프로세스(800)는 소스 및 드레인 영역들을 제공하기 위해 여기서부터 계속될 수 있다. 한 접근법에 의해, 이것은 "소스 및 드레인 영역들에서 SiGe 재료의 적어도 일부를 교체한다"(814)는 동작을 포함할 수 있으며, 일 예에 의해, NMOS 디바이스를 위한 Si과 PMOS 디바이스를 위한 Ge(또는 채널 영역에서의 것에 비해 더 큰 백분율의 Ge을 갖는 SiGe)으로 교체할 수 있다.
도 9 내지 도 11을 참조하면, 소스 및 드레인 영역들은 n형 반도체 바디들을 위한 도핑된 Si 소스/드레인 영역을 제공함으로써 형성될 수 있고, 하나의 대안에 있어서, p형 반도체 바디들을 위한 도핑된 SiGe 또는 Ge 소스/드레인 영역을 제공함으로써 형성될 수 있고, 게다가, 동일한 반도체 바디의 채널 영역에서의 것보다 높은 백분율의 Ge이 제공되는 일 형태로 그렇게 될 수 있다. 따라서, 한가지 예시적인 형태에서, 드레인 및 소스 영역들의 재료들은 동일한 반도체 바디상의 클래딩층들의 것과 동일하거나 유사한 것이다. 이것은 n형 및 p형 반도체 바디들의 양쪽 모두에 제공될 수 있다. 다른 대안들에 의해, 소스 및 드레인 영역들은 상이한 성분들을 갖는 상이한 재료들일 수 있다.
소스 및 드레인 영역들은 습식 또는 건식 에칭을 이용하여 게이트 스택(1010)에 인접하는 영역들에서 클래딩층(906) 및 반도체 바디층들(904)을 에칭 제거하고 도핑된 Si 또는 SiGe/Ge에서 에피택셜 성장시켜서 소스 및 드레인 영역들을 형성함으로써 형성될 수 있다. 에칭 프로세스는 에치 언더-컷(etch under-cut: EUC) 기술을 포함할 수 있다. 클래딩층(906)과 반도체 바디(904)가 에칭될 때, 채널 영역에서 SiGe 상부의 적어도 일부 탄성 완화를 야기할 수 있는 자유 표면(1016)(도 10)과 같은 자유 표면이 형성된다. n형 반도체 바디들의 경우, 이것은 Si 클래딩층에서 스트레인의 증가를 일으킨다. 일단 Si이 소스 및 드레인 영역들에 퇴적되면, 스트레인의 양은 Si 소스 및 드레인 영역들의 에지 결함들의 상태에 적어도 부분적으로 의존할 것이다.
에칭 프로세스 이후에, 소스 또는 드레인층(1116)은 소스 및 드레인 영역들(1116)을 형성하기 위해 반도체 바디(910) 위에 퇴적될 수 있다. 퇴적 프로세스는 에피택셜 실리콘 또는 실리콘 게르마늄 프로세스일 수 있다. 소스 또는 드레인층(1116)은 도 1의 소스 영역들(130 및 132)과 드레인 영역들(134 및 136)과 같은 본 명세서에서 언급된 소스 또는 드레인 영역들 중 임의의 것에 유사하게 대응될 수 있다. 드레인 또는 소스 영역(1116)이 한 예에 의해 연속적인 핀을 유지하기 위해 스트레인된 SiGe 반도체 바디의 대응하는 단면 치수와 동일한 것 또는 유사한 것 또는 이와는 다른 것을 갖도록 성장될 수 있다는 것을 또한 이해할 것이다. 일 형태에 의해, 소스 또는 드레인층(1116)의 상위면(1120)은 채널 영역(1012)에서 반도체 바디(904)의 상부(1022)와 동일한 높이에 있을 수 있다. 소스 또는 드레인층(1116)의 바닥면(1124)은 반도체 바디(908)의 하부(910) 상에 또는 그 상부에 있을 수 있으며, 도 1에 도시된 바와 같은 절연층들(118)의 상위면(144)과 정렬된다. 반면에, 소스 및 드레인층들은 일례로서 만곡된 바닥면, 또는 절연층(402)의 상부보다 낮지만, 적어도 일 형태에서, 트렌치(308)의 하부보다는 높은 바닥면과 같은, 상이한 치수들 또는 형상들을 가질 수 있다(도 4).
대안에 의해, SiGe층(904)을 에칭하고 새로운 소스 및 드레인 영역들을 에피택셜 성장시키는 것 대신에, 스트레인된 SiGe층(904)은 소스 및 드레인 영역들을 형성하기 위해 유지되고 도핑될 수 있다. 각각의 방법에 의해, 프로세스(800)는 "소스 및 드레인 영역들에서 도핑을 제공한다"(816)는 동작으로 진행할 수 있다. 영역들은 고체 소스로부터 주입법(implantation) 및 어닐링 또는 내부확산(indiffusion)을 이용하여 도핑될 수 있다. 소스 및 드레인 영역들은 트랜지스터가 p형인지 또는 n형인지에 기초하여 적절하게 도핑될 수 있다. 한 접근법에 의해, 소스/드레인 영역들은 대략 1x1019 내지 1x1021 atoms/㎤ 사이의 도핑 농도를 가지고, 일 형태에서, 적어도 대략 5x1020 atoms/㎤의 도핑 농도를 갖는다. 소스 및 드레인 영역들을 도핑하는데 사용되는 원자들은 p형 트랜지스터들을 위한 붕소 또는 알루미늄의 사용과 n형 트랜지스터들을 위한 인 또는 비소의 사용과 같이, 본 분야에서 잘 알려져 있다. 소스/드레인 영역들은 균일한 농도로 형성될 수 있거나, 팁(tip) 영역들(예를 들어, 소스/드레인 확장들)과 같은, 상이한 농도 또는 도핑 프로필의 서브-영역들을 포함할 수 있다. 일 형태에서, 트랜지스터(900)가 대칭적인 트랜지스터일 때, 소스 및 드레인 영역들은 동일한 도핑 농도 프로필을 가질 것이다. 또 다른 형태에서, 트랜지스터(900)는 비대칭적인 트랜지스터이고, 소스 영역과 드레인 영역은 특별한 전기적 특성을 획득하기 위해 도핑을 변경시킬 수 있다.
프로세스(800)는 "전극들을 형성한다"(818)는 동작으로 진행될 수 있다. 따라서, 게이트(1010)(도 10 및 도 11)가 또한 형성될 수 있으며 게이트 유전체(122 또는 124)(도 1)와 같은 게이트 유전체와 게이트 전극(120)(도 1)을 포함할 수 있다. 이것은 각각, 클래딩층들(114, 존재할 경우, 또는 116) 위에, 또한 반도체 바디들(904)의 채널 영역들(1012)에서 게이트 유전체층(122 또는 124)을 형성하는 것을 포함할 수 있다. 그러한 유전층은 실리콘 이산화물층, 실리콘 산질화물층 또는 이들의 조합과 같은, 그러나 이에 한정되지 않는 성장된 게이트 유전체층일 수 있다. 실리콘 산화물 또는 실리콘 산질화물층은 건식/습식 산화 프로세스를 이용하여 클래딩층[(602)(도 6), 또는 (114 또는 116)(도 1)]과 유사한 클래딩층들(906)상에 성장될 수 있다. 한 예에서, 게이트 유전체층(122 또는 124)이 성장될 때, 이것은 분리 또는 절연 영역들(402 또는 118) 상에는 제외하고, 클래딩층들(114 및 116)(도 1) 또는 클래딩층(602)과 같은 반도체 함유 영역들 상에만 선택적으로 형성될 수 있다. 대안적으로, 게이트 유전체층들(122 및 124)은 블랭킷 퇴적된 유전체층일 수 있다. 게이트 유전체층(122 또는 124)은, 몇몇 예들을 거명하면, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 및 티타늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 실리콘 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염과 같은, 그러나 이에 한정되지 않는 금속 산화물 유전체층을 포함하는 높은 유전율(high-K) 게이트 유전체층일 수 있다. 고유전율 금속 산화물 유전체층은 CVD(chemical vapor deposition) 또는 스퍼터 퇴적 등에 의해 퇴적될 수 있다. 일부 형태들에서, 고유전율 재료가 사용되는 경우 품질을 향상시키기 위해 게이트 유전체(122 또는 124)에 대해 어닐링 프로세스를 수행할 수 있다. 일부 형태들에서, 게이트 유전체(122 또는 124)는 이후에 프로세스 흐름에서 더미 게이트 전극과 함께 제거되고 고유전율 게이트 유전체 및 금속 게이트로 교체되는 더미 산화물을 포함할 수 있다. 한 예에 의해, 게이트 유전체층들(122 및 124)이 퇴적될 때, 이것은 분리 영역들(402/118) 상에 형성하는 단부들(ends)을 가질 수 있다.
게이트 전극(120)은 게이트 유전체(122 및 124) 상에 형성될 수 있으며, 트랜지스터가 PMOS(예를 들어, p형) 또는 NMOS(예를 들어, n형) 트랜지스터가 되는지 여부에 따라 적어도 하나의 p형 일함수 금속 또는 n형 일함수 금속으로 구성될 수 있다. 일부 구현들에서, 게이트 전극(120)은 2개 이상의 금속막 또는 층으로 구성될 수 있으며, 여기서 적어도 하나의 금속층은 일함수 금속층이며 적어도 하나의 금속층은 충전 금속층이다. 일부 형태들에서, 게이트 전극(120)은 폴리실리콘 게이트 전극일 수 있다. 상술한 바와 같은 기타 구현들에서, 게이트 전극(120)은 이후에 프로세스 흐름에서 제거되고 금속 게이트 전극으로 교체되는 더미 폴리실리콘 게이트 전극일 수 있다. 일 형태에 의해, 게이트 전극(120)은 도 1에 도시된 바와 같이 반도체 바디들(102 및 104), 클래딩층들(114 및 116), 및 게이트 유전체층들(122 및 124)의 채널 영역들을 완전히 커버 또는 둘러싸기에 충분한 두께로 형성된다.
PMOS 트랜지스터의 경우, 게이트 전극(120)으로 사용될 수 있는 금속들은, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함하지만 이에 한정되지는 않는다. NMOS 트랜지스터의 경우, 게이트 전극(120)으로 사용될 수 있는 금속들은, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이 금속들의 합금, 및 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물과 같은 이 금속들의 탄화물들을 포함하지만, 이에 한정되지는 않는다. 게이트 전극을 위한 기타 재료들로는 또한 티타늄 또는 탄탈륨 질화물을 포함할 수 있다.
게이트 전극은 이것이 게이트 유전체층(122 및 124) 위에 및 주위에 퇴적되도록 절연층들(118) 위에 전극 재료의 블랭킷 퇴적에 의해 형성될 수 있다. 즉, 게이트 전극 재료는 반도체 바디들(102 및 104)의 상위면(142) 및 측벽들(138 및 140) 상에 형성되는 클래딩층들(114, 존재할 경우, 및 116) 상에 형성되는 게이트 유전체층(122 및 124) 상에 퇴적된다. 게이트 전극 재료와 게이트 유전체층은, 이미 그렇게 행해지지 않았다면, 포토리소그래피 및 에칭 기술들을 이용하여 패터닝될 수 있다. 서브트랙티브법(subtractive process)이 언급되었지만, 교체 게이트 프로세스와 같은 기타 기술들이 게이트 전극(120)을 형성하는데 이용될 수 있다.
일부 형태들에서, 한 쌍의 스페이서들(도시 생략)은 예를 들어, 게이트 전극(120)의 대향하는 표면들(opposing surfaces) 상에서, 게이트 전극(120)의 양쪽을 쌀 수 있다(bracket). 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소가 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 스페이서들을 형성하기 위한 프로세스들은 일반적으로 퇴적 및 에칭 프로세스들 및/또는 다른 공지된 기술들을 포함할 수 있다.
프로세스(800)는 예를 들어, 반도체 디바이스(100 또는 200)가 분리된 트랜지스터로서라기 보다 오히려 집적 회로용의 많은 그와 같은 디바이스들 중 하나일 때 옵션으로 "집적 회로 완성"(820)을 포함한다. 이 경우에, "백 엔드(back end)" 기술들은 마이크로프로세서들과 같은, 기능 집적 회로들 내에 다양한 트랜지스터들을 함께 상호연결시키기 위해 금속 콘택들, 금속화층들, 및 층간 유전체들을 형성하는데 이용될 수 있다.
도 12 내지 도 16을 참조하면, 확산 또는 산화를 이용하여 반도체 바디들의 초기 스트레인된 SiGe 상부를 형성하고 상부들상에 클래딩층들을 제공하여, n 및 p 트랜지스터들 양쪽 모두에 대해 클래딩을 가능하게 하는 대안적인 프로세스(1600)가 제공된다. 따라서, 프로세스(1600)는 프로세스(700)의 동작들(706, 708, 및 710)을 수행하기 위한 상이한 프로세스를 제공하고, 프로세스(800)에 대한 대안이다. 예시된 구현에서, 프로세스(1600)는 짝수로 번호매겨진 동작들(1602 내지 1620) 중 하나 이상에 의해 예시된 하나 이상의 동작, 기능 또는 액션을 포함할 수 있다. 그러나, 본 명세서에서 구현들은, 동작들 중 일부가 스킵되도록 임의 수의 동작들 또는 그와 유사한 것을 포함할 수 있다. 또한, 다양한 구현들은 명료성을 위해 도시되지 않은 추가적인 동작들을 포함할 수 있다. 또한, 일반적으로, 도 16과 관련하여 기술되는 기술들을 이용함으로써, 프로세스(1600)는 본 명세서에서 도 12 내지 도 15의 구현들의 클래딩 반도체 구조체를 형성하기 위한 예시적인 방법을 제공하지만; 다른 방법들이 그와 같은 구조체들을 형성하는데 이용될 수 있다.
도 12를 참조하면, 프로세스(1600)는 "Si 기판으로부터 p형 및 n형 반도체 바디들을 형성한다"(1602)는 동작을 포함할 수 있으며, 특히 초기에, 반도체 바디(1202 및 1204)의 전체 높이(entire height)가 실리콘으로 제조되는 동작을 포함할 수 있다. 반도체 바디들(1202 및 1204)은, 본 경우에서, 반도체 바디들의 상부들의 코어들이 비 트렌치된 Si 기판 또는 웨이퍼의 평탄한 상위면상의 스트레인된 SiGe층의 블랭킷 퇴적으로부터 형성되지 않는다는 점을 제외하고, 유사한 에칭 프로세스뿐만 아니라 앞서 논의한 바와 같이, 그리고 여기서 절연(1206)을 퇴적하기 위해 절연 퇴적 동작에 의해 형성될 수 있다.
그 대신에, 프로세스(1600)는 "반도체 바디들 위에 SiGe층을 형성한다"(1604)로 진행된다. 이것은 에칭 제거되거나, 포토리소그래피 또는 다른 방법들에 의해 제거되는 반도체 바디들(1202 및 1204) 간의 영역들을 선택적 에피택셜 퇴적 또는 블랭킷 퇴적을 이용하여 수행될 수 있다. SiGe층은 초기에 대략 1-4 nm의 두께로 퇴적될 수 있다. 도 12에 나타낸 바와 같이, 이것은 반도체 바디들(1202 및 1204)상의 SiGe의 Si 내부 영역 또는 코어 및 외부, 초기 캡 또는 클래딩층(1208 또는 1210)으로 이어진다.
도 13을 참조하면, 프로세스(1600)는 "p형 반도체 바디들 위에 제거가능한 커버층을 제공한다"(1606)로 진행될 수 있다. 그러한 커버(1302)는 실리콘 질화물과 같은 질화물 또는 p형 Si 반도체 바디(1202) 내로의 SiGe층(1208)의 산화를 방지하기에 충분한 다른 재료들일 수 있다. 커버(506)(도 5)를 이용함으로써, 커버(1302)는 웨이퍼 및 반도체 디바이스들 위에 화학 기상 퇴적(CVD), 및 일 형태에서 저온 CVD 또는 원자층 퇴적(ALD)에 의해 블랭킷 퇴적될 수 있다. 다음으로, 일 형태에서, 커버층(1302)은 제거가능한 커버층을 통하여 개구부들을 형성하여 n형 반도체 바디들의 적어도 채널 영역을 노출시키기 위해 포토리소그래피를 이용하여 패터닝될 수 있다.
일단 p형 반도체 바디들(1202)이 커버되면, n형 Si 반도체 바디들(1204)의 상부들은 부분적으로 또는 전체적으로 SiGe 상부들(1304)로 변형된다. 이것은 2개의 구분되는 산화 및/또는 확산 단계들에서 실행될 수 있다. 제1 단계는 "Si n형 반도체 바디들의 일부를 SiGe으로 변형한다"(1608)에 이용된다. 이것은 고속 열 산화(rapid thermal oxidation: RTO)와 같은 산화 또는 SiGe층(1210)으로부터의 Ge을 Si 반도체 바디(1204)내로 확산하고, 핀으로부터의 Si을 제거하여 실리콘 산화물을 형성하는 다른 어닐링 프로세스를 이용함으로써 달성될 수 있다. 예를 들어, RTO에서 약 10 내지 약 300초 동안의 약 700-1000 ℃가 이용될 수 있다. 이 절차는 초기 Si n형 반도체 바디들(1204)의 상부(1304)의 적어도 외부 영역들과 초기 SiGe 클래딩층(1210)을 콘덴스된(condensed) 스트레인된 SiGe으로 변형한다. 하나의 인스턴스에서, 상부(1304)의 내부 영역(1310)은 제1 단계에서 실질적으로 또는 완전히 소모되고, NMOS 핀의 전체 상부는 도 14에서와 같이 스트레인된 SiGe가 될 것이다. 이 경우에, 하기 기술되는 제2 단계는 스킵된다. 다른 예에 의해, 도 13에 나타낸 바와 같이, 중간 단계에서, 외부, 스트레인된 SiGe층(1308)은 우선 Si으로 남아 있는 내부 영역(1310) 위에 형성된다. 다시 말하면, 프로세스에서 제1 산화 및/또는 확산 단계는 반도체 바디들(1202)의 상부(1304)에서 Si을 SiGe으로 완전히 교체할 수도 있고 또는 그렇지 않을수 있다. 상부(1304)에서의 Si 내부 영역은 또한 n형 반도체 바디들(1204)(도 13)의 하부(1306)보다 더 좁게 될 수 있다.
도 14를 참조하면, 프로세스(1600)는 그 다음으로 예를 들어, 건식 또는 습식 에칭에 의해 "커버층을 제거한다"(1610)는 동작을 포함할 수 있으며, 또한 산화 또는 어닐링의 다음 단계를 위해 p형 Si 반도체 바디들(1202)과 초기 SiGe 클래딩층(1208)을 노출시키기 위한 동작을 포함할 수 있다. 일단 커버가 벗겨지면, 프로세스(1600)는 "p형 반도체 바디들의 일부를 SiGe로 변형하는 동안 Si n형 반도체 바디들의 일부를 SiGe으로 변형한다"(1612)는 동작을 포함할 수 있다. 따라서, 이 제2 단계의 경우, RTO 또는 어닐링 절차들이 적용될 수 있으며, 일 형태에서, RTO에서 약 10 내지 약 300초 동안 약 700-1000℃가 적용될 수 있다. 결과적인 구조체는 SiGe 상부(1402)에 지금 어떠한 커버도 존재하지 않도록 외부층이 대부분 또는 완전히 소모되는 동안 n형 반도체 바디들(1204)에게 더 좁은 스트레인된 SiGe 상부(1402)를 제공할 수 있다. p형 반도체 바디들(1202)은 초기 클래딩층(1208)으로부터 형성되는 SiGe 캡 또는 클래딩층(1408)에 의해 커버되는 Si 내부 영역 또는 코어를 형성하는 더 좁은 상부(1404)를 지금 갖는다. 대안적인 인스턴스에서, 상술한 바와 같이, 어떠한 제2 콘덴세이션(condensation) 단계도 필요하지 않을 수 있다. 이 경우에, PMOS SiGe, 스트레인된 클래딩층(1208)은 PMOS 디바이스(1202)상에 클래딩층으로서 남아 있다. 다음으로, 이 PMOS 클래딩층은 유지되거나 제거될 수 있다. 어느 쪽이든, 추가적인 클래딩층들이 하기 설명되는 것처럼 퇴적될 수 있다.
도 15를 참조하면, 프로세스(1600)는 n형 반도체 바디들의 SiGe 상부(1402) 위에 스트레인된 클래딩 또는 캡층(1502)을 제공하기 위해 "n형 반도체 바디들상에 Si 캡층을 제공한다"(1614)로 진행할 수 있다. 이것은 선택적인 에피택셜 퇴적 또는 블랭킷 퇴적에 의해 제공될 수 있다. 블랭킷 퇴적이 이용될 때, 바람직하지 못한 클래딩층은 p형 반도체 바디들(1202)로부터 에칭 제거될 수 있고, 또는 이와는 달리, 본 명세서에서의 다른 구현들에서 설명한 바와 같이, 커버 또는 마스크를 사용하고나서 제거될 수 있다.
대안적으로, 블랭킷 퇴적은 Si 클래딩층(1504)이 도 15에서 파선으로 나타낸 바와 같이 요구될 때 사용될 수 있다. 따라서, 프로세스(1600)는 "p형 반도체 바디들상에 Si 캡층을 제공한다"(1616)를 포함할 수 있다. 그와 같은 Si 클래딩층들은 동일하거나 상이한 두께들일 수 있다. n형 및 p형 바디들에서의 그와 같은 Si 클래딩층들은 두께 0.5-2.5nm를 가질 수 있다. p형 반도체 바디들(1202)의 상부(1404)에 대한 최종적인 3층 구조체는 Si 내부 영역 또는 코어(1410), 내부 영역(1410) 위의 중간 또는 중앙 SiGe층(1408)(또는 제2 단계가 수행되지 않았을 경우에는 SiGe층(1208)), 및 옵션으로, SiGe층(1408) 위의 외부 Si 클래딩층(1504)을 포함한다. 이 3개의 층, 또는 2개의 층은, 외부 Si 클래딩층(1504)이 존재하지 않는 경우, 앞서 설명한 바와 같이, 결정 격자 크기의 미스매핑으로 인해 채널 흐름 방향으로 스트레인된다. SiGe 클래딩층들은 홀 이동도를 향상시킬 Si 코어에 (수직으로 또한 전류 흐름 방향을 따라) 압축적으로 스트레인될 것이다. NMOS를 위한 Si 클래딩층은 수직적으로 인장 스트레인될 것이며, 그 이유는 이것이 클래딩에서의 전자 이동도를 향상시키는 SiGe 코어의 큰 수직 격자 상수를 매칭시키기 때문이다.
PMOS를 위한 Si 캡핑층(1504)은 게이트 유전체들을 향상시키는데 사용될 수 있다. 이 경우에, Si 캡핑층(1504)은 캐리어 수송의 전부 또는 대부분이 스트레인된 SiGe/Ge 클래딩층들에 있도록 약 0.5-1 nm의 두께를 가질 수 있다. 반면에, 외부 클래딩층들(1504)이 Ge의 상이한 분율(fraction)을 갖는 Ge 또는 SiGe과 같은 상이한 재료들로 제조될 수 있고, 또한 홀 이동도를 증가시키기 위해 Si 외부 클래딩층 대신에 p형 반도체 바디들상에 형성될 수 있도록 캡핑층들을 위한 다른 옵션이 존재할 수 있다. 상술한 경우들 중 임의의 것의 경우, 최종 클래딩층은 PMOS 디바이스를 위한 약 30-100％ Ge인 클래딩층일 수 있으며 NMOS 디바이스의 코어는 NMOS 디바이스를 위한 SiGe에서 약 30-70％ Ge일 수 있다.
프로세스(1600)는 이미 프로세스(800)에 대해 상술한 바와 같이, "소스 및 드레인 영역들과 전극들을 형성한다"(1618)와, "집적 회로를 완성한다"(1620)로 진행될 수 있다.
예시적인 프로세스(700, 800 및 1600)의 구현이 예시되어 있는 순서로 도시된 모든 동작들의 수행을 포함할 수 있지만, 본 개시 내용은 이와 관련하여 제한되지는 않고, 다양한 예들에서, 프로세스들(700 및 800)의 구현은 도시된 동작들의 서브세트만을 수행하는 것 및/또는 도시된 것과는 상이한 순서로 수행하는 것을 포함할 수 있다.
또한, 도 7, 도 9 또는 도 16의 동작들 중 임의의 하나 이상의 동작은 하나 이상의 컴퓨터 프로그램 제품에 의해 제공되는 명령어들에 응답하여 수행될 수 있다. 이러한 프로그램 제품들은, 예를 들어, 프로세서에 의해 실행될 때, 본 명세서에 설명되는 기능성을 제공할 수 있는 명령어들을 제공하는 신호 유지 매체를 포함할 수 있다. 컴퓨터 프로그램 제품들은 임의의 형태의 컴퓨터 판독가능 매체로 제공될 수 있다. 따라서, 예를 들어, 하나 이상의 프로세서 코어(들)를 포함하는 프로세서는 컴퓨터 판독가능 매체에 의해 프로세서에 전달되는 명령어들에 응답하여 도 7, 도 9 및/또는 도 16에 도시된 동작들 중 하나 이상을 수행할 수 있다.
도 17 내지 도 22를 참조하면, 본 명세서에서 기술되는 바와 같이 클래딩된 디바이스들에 대해 수행된 시뮬레이션을 위한 데이터의 샘플이다. (100) 웨이퍼와 (110) 웨이퍼간의 비교뿐만 아니라 분리되고 네스팅된 디바이스들에 대한 예시적인 NMOS 디바이스가 제공된다. 상술한 바와 같이, 분리된 디바이스들은 절연층에 의해 분리되는 동일한 라인을 따라 핀들을 가지고, 각각 그 자신의 게이트 전극을 가지며, 여기서 절연을 위한 그와 같은 컷오프(cutoff)는 추가의 자유 표면을 형성한다. 이 클래딩 구조체의 추가적인 이익은 전류 흐름 방향을 따라 Si 클래딩에서의 인장 스트레인을 야기하는 스트레인된 SiGe층의 탄력적인 완화로 인해 분리된 디바이스들에 대해 응력 및 향상된 이동도가 향상될 수 있다는 것이다.
반도체 바디는 여기서 Si70Ge30를 갖는 8nm 폭의 SiGe 내부 영역 위에 2nm 폭의 Si 클래딩층을 갖는다. 여기서 시뮬레이션된 디바이스들은 상술한 Si 소스 및 드레인 옵션을 이용하지 않았고 소스 및 드레인 영역들 위에 동일한 반도체 바디 재료를 유지했지만, 그 반면에 상술한 바와 같이 적절하게 도핑되었다. 시뮬레이션은 Si 클래딩후의 응력에 대한 것이며, 또한 디바이스의 1/4에 대한 것이기에, 채널의 중앙은 각각의 구조체의 오른쪽상에 있을 수 있다.
도 17 내지 도 20은 수직 응력이 분리된 것으로부터 네스팅된(110) 웨이퍼 디바이스들에 이르기까지 현저하게 변화되지 않지만, (110) 웨이퍼가 갖는 분리된 디바이스에 대한 전류 흐름 응력은 (0.0을 갖는) 네스팅된 것보다 현저하게 더 큰 응력을 갖는다는 것을 나타낸다. 도 21은 분리된 (110) 웨이퍼 디바이스가 네스팅된 (110) 웨이퍼 디바이스와, 분리된 및 네스팅된 (100) 웨이퍼 디바이스들 양쪽보다 더 큰 이동도를 갖는다는 것을 나타낸다. 도 22는 분리된 (110) 웨이퍼 디바이스들에 대한 약 4-8nm의 코어 폭들의 Si 점유율이 다른 3개의 디바이스들보다 크다는 것을 나타낸다. 응력없는 (100) 측벽들에 대한 이동도는 약 250㎠/Vs가 될 것으로 예측된다.
도 23은 본 개시 내용의 적어도 일부 구현들에 따라 배열되는 리세스되지 않은 필드 절연체 및 그 필드 절연체 위의 더 얇은 전극들을 갖는 트랜지스터들을 구비한 IC를 사용하는 모바일 컴퓨팅 플랫폼의 예시적인 도면이다. 모바일 컴퓨팅 플랫폼(2300)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등의 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(2300)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 예시적 구현에서 터치스크린(예를 들어, 용량성, 유도성, 저항성 등의 터치스크린)인 디스플레이 스크린(2305), 칩-레벨(SoC) 또는 패키지-레벨 집적 시스템(2310) 및 배터리(2315)를 포함할 수 있다.
집적 시스템(2310)은 확대된 뷰(2320)에 추가로 예시된다. 예시적인 구현에서, (도 23에서 "클래딩된 핀들을 갖는 PMOS 및 NMOS 트랜지스터들을 구비한 메모리/프로세서"로 라벨링된) 패키징된 디바이스(2350)는 본 명세서에서 논의되는 바와 같은 p형 및 n형 클래딩된 핀들을 갖는 트랜지스터들을 사용하는 적어도 하나의 프로세서 칩(예를 들어, 마이크로프로세서, 다중-코어 마이크로프로세서, 또는 그래픽 프로세서 등) 및/또는 적어도 하나의 메모리 칩(예를 들어, RAM)을 포함한다. 구현에서, 패키징된 디바이스(2350)는 본 명세서에서 논의하는 바와 같은 p형 및 n형 클래딩된 핀들을 갖는 트랜지스터들을 이용하는 SRAM 캐시 메모리를 포함하는 마이크로프로세서이다(예를 들어, SRAM 캐시 메모리는 본 명세서에서 논의하는 바와 같은 트랜지스터들을 사용하는 인버터 회로를 포함할 수 있다).
사용되는 트랜지스터는 기판, 핀들과 같은 p형 및 n형 반도체 바디들 양측 모두를 형성하는 스트레인된 층, 및 적어도 n형 반도체 바디들 위의 또는 상의 클래딩층들을 구비하는 반도체 디바이스를 포함할 수 있으며, 여기서 클래딩층들은 본 명세서에서 기술되는 바와 같이 성장된다. 패키징된 디바이스(2350)는 전력 관리 집적 회로(PMIC)(2330), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(2325)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프론트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함), 및 그것의 제어기(2335) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(2360)에 또한 결합될(예를 들어, 통신가능하게 결합될) 수 있다. 일반적으로, 패키징된 디바이스(2350)는 디스플레이 스크린(2305)에 또한 결합될(예를 들어, 통신가능하게 결합될) 수 있다.
기능적으로, PMIC(2330)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있으므로, 배터리(2315)에 결합되는 입력, 및 다른 기능 모듈들에 대한 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적 구현에서, RFIC(2325)는, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 국한되지 않는 임의의 복수의 무선 표준들 또는 프로토콜들을 구현하도록 안테나(도시 생략)에 결합되는 출력을 갖는다. 대안적인 구현들에서, 이들 보드-레벨 모듈들 각각은 패키징된 디바이스(2350)의 패키지 기판에 결합되는 별개의 IC들 상에 또는 패키징된 디바이스(2350)의 패키지 기판에 결합되는 단일의 IC(SoC) 내에 집적될 수 있다.
도 24는 본 개시 내용의 적어도 몇몇 구현들에 따라 배열되는 컴퓨팅 디바이스(2400)의 기능 블록도이다. 컴퓨팅 디바이스(2400)는 예를 들어, 플랫폼(2300) 안에서 발견될 수 있으며, 본 명세서에서 논의되는 바와 같은 클래딩된 p형 및 n형 반도체 바디들을 갖는 트랜지스터들을 포함할 수 있는 프로세서(2404)(예를 들어, 애플리케이션 프로세서)와 적어도 하나의 통신 칩(2406)과 같지만, 이에 한정되지 않는 다수의 컴포넌트들을 호스팅하는 마더보드(2402)를 더 포함한다. 일부 구현들에서, 프로세서(2404), 하나 이상의 통신 칩들(2406), 또는 그와 유사한 것 중 적어도 하나는 물리적으로 및/또는 전기적으로 마더보드(2402)에 결합될 수 있다. 몇몇 예들에서, 프로세서(2404)는 프로세서(2404) 내에 패키징되는 집적 회로 다이를 포함한다. 일반적으로, "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(2406)은 또한 마더보드(2402)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가적 구현들에서, 통신 칩들(2406)은 프로세서(2404)의 일부일 수 있다. 그 응용예에 따라, 컴퓨팅 디바이스(2400)는 마더보드(2402)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD), DVD(digital versatile disk) 등), 또는 그와 유사한 것을 포함하지만, 이에 제한되지는 않는다.
통신 칩들(2406)은 컴퓨팅 디바이스(2400)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 연관되는 디바이스들이 임의의 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 이들이 포함하지 않을 수도 있다. 통신 칩들(2406)은 본 명세서의 다른 곳에서 설명되는 것들을 포함하지만 이에 제한되지는 않는, 복수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(2400)는 복수의 통신 칩들(2406)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
본 명세서에서 기술되는 어떤 구현에 사용되는 것처럼, 용어 "모듈"은 본 명세서에서 기술되는 기능성을 제공하도록 구성되는 소프트웨어 로직, 펌웨어 로직 및/또는 하드웨어 로직의 어떤 조합을 지칭한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령어 세트 또는 명령어들로서 구현될 수 있고, "하드웨어"는, 본 명세서에 설명되는 임의의 구현에서 이용된 바와 같이, 예를 들어 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어, 상태 머신 회로, 프로그램가능 회로 및/또는 하드와이어드 회로를 단독으로 또는 임의의 조합으로 포함할 수 있다. 모듈들은 집합적으로 또는 개별적으로, 더 큰 시스템의 일부를 형성하는 회로, 예를 들어 집적 회로(IC), 시스템 온 칩(SoC) 등으로서 구현될 수 있다. 예를 들어, 모듈은 본 명세서에서 논의하는 소프트웨어, 펌웨어, 또는 코딩 시스템들의 하드웨어를 통해 구현을 위한 로직 회로로 구체화될 수 있다.
본 명세서에서 기술되는 어떤 구현에 사용되는 것처럼, 용어 "로직 유닛"은 본 명세서에서 기술되는 기능성을 제공하도록 구성되는 펌웨어 로직 및/또는 하드웨어 로직의 어떤 조합을 지칭한다. 본 명세서의 임의의 구현에서 사용되는 "하드웨어"는, 예를 들어, 단독으로, 또는 임의의 결합으로, 배선된 회로, 프로그램가능한 회로, 상태 머신 회로, 및/또는 프로그램가능한 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 포함할 수 있다. 로직 유닛들은, 집합적으로 또는 개별적으로, 더 큰 시스템의 일부를 형성하는 회로, 예를 들어 집적 회로(IC), 시스템 온 칩(SoC) 등으로서 구현될 수 있다. 예를 들어, 로직 유닛은 본 명세서에서 논의하는 코딩 시스템들의 구현 펌웨어 또는 하드웨어를 위한 로직 회로로 구체화될 수 있다. 본 기술분야의 통상의 기술자는 하드웨어 및/또는 펌웨어에 의해 실행되는 동작이 대안적으로 소프트웨어를 통해 구현될 수 있다는 것을 알 것이고 이것은 소프트웨어 패키지, 코드 및/또는 명령어 세트 또는 명령어들로 구체화될 수 있고, 또한 로직 유닛이 그것의 기능성을 구현하기 위해 또한 소프트웨어의 일부를 이용할 수 있다는 것을 안다.
본 명세서에 제시된 특정 특징들은 다양한 구현들을 참조하여 설명되었지만, 이러한 설명은 제한의 의미로 해석되는 것으로 의도되지는 않는다. 따라서, 본 명세서에 설명되는 구현들의 다양한 수정물들뿐만 아니라 다른 구현들 - 이들은 본 개시 내용이 속하는 기술 분야의 숙련된 자에게 명백함 - 은 본 개시 내용의 사상 및 범위 내에 있는 것으로 간주된다.
하기 예들은 추가적 구현들과 관련된다.
일 구현에 의해, 반도체 디바이스는 채널 흐름 방향에 대면하는 (110) 결정 배향과, (110) 상부면을 갖는 기판을 가질 수 있다. 적어도 하나의 p형 반도체 바디 및 적어도 하나의 n형 반도체 바디 양쪽 모두는 기판상에 배치되고 또한 SiGe을 포함하는 적어도 초기 스트레인된 반도체 재료(strained semiconductor material)를 가질 수 있다. 개별적인 반도체 바디들은 소스 영역과 드레인 영역간에 배치되는 채널 영역을 갖는 한편, 스트레인된 클래딩층은 적어도 하나의 n형 반도체 바디의 채널 영역상에 배치될 수 있고 실리콘(Si)으로 제조된다. 게이트 유전체층은 클래딩층 위에 배치될 수 있고, 게이트 전극은 게이트 유전체층들 위에 배치될 수 있다.
다른 구현들에 의해, 반도체 디바이스는, 기판의 결정 구조를 갖고 기판으로부터 연장되는 실리콘(Si) 하부, (100) 결정 측벽 표면, 및 하부 맨 위에(atop) 형성되는 실리콘 게르마늄(SiGe) 상부를 포함하는 반도체 바디들을 가질 수 있다. p형 및 n형 반도체 바디들 양쪽 모두는 실질적으로 균일하게 SiGe인 상부를 포함한다. 반도체 디바이스는 (1) p형 반도체 바디들상에는 어떠한 클래딩층도 존재하지 않는다는 것과, (2) p형 반도체 바디들은 Si의 내부 영역을 가지고, 내부 영역 위에는 SiGe의 층이 배치되고, p형 반도체 바디들은 SiGe의 층상에 Si 클래딩층을 갖는다는 것 중 적어도 하나를 갖는다. n형 반도체 바디들은 SiGe 내부 코어를 갖는 상부를 가지고, p형 반도체 디바이스들은 Si 내부 코어를 갖는 상부를 갖는다. 소스 및 드레인 영역들은, (a) 동일한 반도체 바디상의 클래딩층과 동일한 재료, 및 (b) 반도체 바디들의 하나 이상의 소스 및/또는 드레인 영역으로부터 재료를 제거함으로써 형성되는 공간에 배치되는 충전재 재료 중 적어도 하나를 포함하고, 반도체 바디들은 제거에 의해 형성되는 자유 표면의 원인이 되는 완화(relaxation)를 갖는다.
일 접근법에 의해, 모바일 컴퓨팅 플랫폼은 채널 흐름 방향에 대면하는 (110) 결정 배향과, (110) 상부면을 갖는 기판을 포함하는 마이크로프로세서를 포함한다. 적어도 하나의 p형 반도체 바디 및 적어도 하나의 n형 반도체 바디 양쪽 모두는 기판상에 배치되고 또한 SiGe을 포함하는 적어도 초기 스트레인된 반도체 재료를 가질 수 있다. 개별적인 반도체 바디들은 소스 영역과 드레인 영역간에 배치되는 채널 영역을 가질 수 있는 한편, 스트레인된 클래딩층은 적어도 하나의 n형 반도체 바디의 채널 영역상에 배치될 수 있고 실리콘(Si)으로 제조될 수 있다. 게이트 유전체층은 클래딩층 위에 배치될 수 있고, 게이트 전극은 게이트 유전체층들 위에 배치될 수 있다.
다른 접근법들에 의해, 마이크로프로세서는, 기판의 결정 구조를 갖고 기판으로부터 연장되는 실리콘(Si) 하부, (100) 결정 측벽 표면, 및 하부 맨 위에 형성되는 실리콘 게르마늄(SiGe) 상부를 포함하는 반도체 바디들을 가질 수 있다. p형 및 n형 반도체 바디들 양쪽 모두는 실질적으로 균일하게 SiGe인 상부를 포함한다. 마이크로프로세서는 (1) p형 반도체 바디들상에는 어떠한 클래딩층도 존재하지 않는다는 것과, (2) p형 반도체 바디들은 Si의 내부 영역을 가지고, 내부 영역 위에는 SiGe의 층이 배치되고, p형 반도체 바디들은 SiGe의 층상에 Si 클래딩층을 갖는다는 것 중 적어도 하나를 갖는다. n형 반도체 바디들은 SiGe 내부 코어를 갖는 상부를 가지고, p형 반도체 디바이스들은 Si 내부 코어를 갖는 상부를 갖는다. 소스 및 드레인 영역들은, (a) 동일한 반도체 바디상의 클래딩층과 동일한 재료, 및 (b) 반도체 바디들의 하나 이상의 소스 및/또는 드레인 영역으로부터 재료를 제거함으로써 형성되는 공간에 배치되는 충전재 재료 중 적어도 하나를 포함하고, 반도체 바디들은 제거에 의해 형성되는 자유 표면의 원인이 되는 완화를 갖는다.
일 양상에 의해, 반도체 디바이스를 제조하는 방법은, 기판 위에 적어도 하나의 p형 반도체 바디와 적어도 하나의 n형 반도체 바디를 형성하는 단계를 포함한다. 반도체 바디들은 소스 영역, 채널 영역, 및 드레인 영역을 갖는다. 본 방법은 또한 기판에서 트렌치들을 형성하는 것을 포함하여 상기 반도체 바디들의 하부를 형성하는 단계, 및 적어도 상기 채널 영역에서 및 하부들상에 채널 흐름 방향에 대면하는 (110) 결정 배향을 갖는 스트레인된 실리콘 게르마늄(SiGe) 및 (110) 상부 대면하는 표면을 포함하는 상기 반도체 바디들의 상부를 형성하는 단계를 포함한다. 본 방법은 또한 n형 반도체 바디들 중 적어도 하나상에 실리콘(Si) 클래딩층을 형성하는 단계를 포함한다.
다른 양상들에 의해, 본 방법은 (100) 측벽 표면들로 형성되는 상부를 갖는 단계를 포함하고, 적어도 하나의 p형 반도체 바디와 적어도 하나의 n형 반도체 바디를 형성하는 단계는, (A) 기판 위에 스트레인된 SiGe층을 형성하는 단계, 및 SiGe층을 통하여 또한 기판내에 트렌치들을 형성하여 실리콘으로 이루어진 하부와 SiGe으로 이루어진 상부를 갖는 p형 및 n형 반도체 바디들을 형성하는 단계; 및 (B) 기판내에 트렌치들을 형성하여 실리콘을 갖는 직립 확장들을 형성하는 단계, 확장들상에 SiGe층을 퇴적하는 단계, 및 적어도 n형 반도체 바디들의 Si 확장들을, p형 반도체 바디들의 확장들이 보호 제거가능 커버에 의해 커버되고 있는 동안 SiGe층의 Ge을 적어도 상부로 이동시키는 것을 포함하여 스트레인된 SiGe을 적어도 부분적으로 포함하는 상부로 변형하는 단계 중 적어도 하나를 포함한다. 본 방법은 반도체 바디들상의 더 많은 Si 확장들을, 실질적으로 상부 전체에 걸쳐서 SiGe의 n형 반도체 바디들의 상부를 형성하고, 또한 SiGe의 외부 클래딩층과 실리콘의 내부 영역을 갖는 p형 반도체 바디들의 상부를 형성하기 위해 p형 반도체 바디들이 커버되고 있지 않은 동안 반도체 바디들상의 SiGe층의 Ge을 상부들로 이동시키는 것을 포함하여 스트레인된 SiGe을 포함하는 상부들로 변형하는 단계를 또한 포함할 수 있다.
본 방법은 p형 반도체 바디들상에 실리콘 클래딩층을 형성하는 단계를 또한 포함할 수 있으며, 변형은 어닐링, 및 고속 열 산화(RTO)에 의한 산화 중 하나에 의해 수행된다. 본 방법은 (a) n형 반도체 바디들상에 클래딩층을 퇴적하는 동안 p형 반도체 바디들상에 제거가능한 커버를 유지하는 단계, 및 (b) n형 반도체 바디들상에 클래딩층을 퇴적함으로써 발생된 p형 반도체 바디들상의 클래딩 재료를 p형 반도체 바디들로부터 제거하는 단계 중 적어도 하나를 포함한다. 제거가능한 커버를 퇴적하는 단계는, 제거가능한 커버층을 퇴적하는 단계; 제거가능한 커버층을 통하여 개구부를 형성하여 n형 반도체 바디들의 적어도 일부를 노출시키는 단계; 및 SiGe층이 n형 반도체 바디들상에 적어도 부분적으로 확산된 이후에 상기 커버층을 제거하는 단계를 포함한다. 본 방법은 반도체 바디들 중 적어도 하나상에 소스 및/또는 드레인 영역을 형성하는 단계를 포함하고, (1) 동일한 반도체 바디상의 상기 클래딩층과 동일한 재료, 및 (2) 반도체 디바이스들의 하나 이상의 소스 및/또는 드레인 영역으로부터 재료를 제거함으로써 형성되는 공간에 배치되는 충전재 재료 중 적어도 하나를 갖는다. 반도체 바디들은 제거에 의해 형성되는 자유 표면의 원인이 되는 완화를 갖는다.
추가적인 예에서, 마이크로프로세서는 상술한 예시적인 구조체들 중 임의의 것을 포함하는 트랜지스터를 추가로 갖는 SRAM 캐시 메모리를 포함할 수 있다.
추가적인 예에서, 모바일 컴퓨팅 플랫폼은 예시적인 구조체들 중 임의의 것을 포함할 수 있다.
본 발명은 이와 같이 설명되는 구현들에 제한되지 않으며, 첨부된 청구항들의 범위로부터 벗어나지 않으면서 변형 및 변경으로 실시될 수 있다는 것이 인식될 것이다. 예를 들어, 위의 구현들은 특징들의 특정 조합을 포함할 수 있다. 그러나, 위의 구현들은 이와 관련하여 제한되지 않고, 다양한 구현들에서, 위의 구현들은 이러한 특징들의 서브세트만을 행하는 것, 이러한 특징들의 상이한 순서를 행하는 것, 이러한 특징들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 특징들 외에 부가적인 특징들을 행하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (21)

  1. 반도체 디바이스로서,
    채널 흐름 방향에 대면하는(facing) (110) 결정 배향과, (110) 상부면을 갖는 기판;
    적어도 하나의 p형 반도체 바디 및 적어도 하나의 n형 반도체 바디 - 상기 적어도 하나의 p형 반도체 바디 및 상기 적어도 하나의 n형 반도체 바디 양쪽 모두는 상기 기판 상에 배치되고, 양쪽 모두는 SiGe를 포함하는 스트레인된 반도체 재료(strained semiconductor material)를 갖고, 개개의 상기 반도체 바디들은 소스 영역과 드레인 영역 간에 배치되는 채널 영역을 가짐 -;
    상기 적어도 하나의 n형 반도체 바디의 채널 영역 상에 배치되고 실리콘(Si)으로 제조되는 스트레인된 클래딩층 - 상기 적어도 하나의 p형 반도체 바디 상에는 어떠한 클래딩층도 존재하지 않음 -;
    상기 클래딩층 위에 배치되는 게이트 유전체층;
    상기 게이트 유전체층 위에 배치되는 게이트 전극; 및
    상기 소스 및 드레인 영역들 각각에 각각 배치된 소스 또는 드레인 재료
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 반도체 바디들은, 상기 기판의 결정 구조를 갖고 상기 기판의 Si 연장들로부터 형성된 하부, (100) 결정 측벽 표면들, 및 상기 하부 상의, SiGe를 포함하는 상부를 포함하는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 p형 및 n형 반도체 바디들 양쪽 모두는 실질적으로 균일하게 SiGe인 상부를 포함하는 반도체 디바이스.
  4. 삭제
  5. 제1항에 있어서,
    상기 p형 반도체 바디들은 Si의 내부 영역을 가지고, 상기 내부 영역 위에는 SiGe의 층이 배치되는 반도체 디바이스.
  6. 삭제
  7. 제1항에 있어서,
    상기 n형 반도체 바디들은 SiGe 내부 코어를 갖는 상부를 가지고, 상기 p형 반도체 디바이스들은 Si 내부 코어를 갖는 상부를 갖는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 소스 및 드레인 영역들은,
    동일한 반도체 바디 상의 상기 클래딩층과 동일한 재료, 및
    상기 반도체 바디들의 소스 및 드레인 영역들 중 적어도 하나로부터 재료를 제거함으로써 형성되는 공간에 배치되는 충전재(filler) 재료
    중 적어도 하나를 포함하고, 상기 반도체 바디들은 상기 제거에 의해 형성되는 자유 표면을 야기하는 완화(relaxation)를 갖는 반도체 디바이스.
  9. 제1항에 있어서,
    상기 반도체 바디들은, 상기 기판의 결정 구조를 갖고 상기 기판의 Si 연장들로부터 형성된 하부, (100) 결정 측벽 표면들, 및 상기 하부 상의, SiGe를 포함하는 상부를 포함하고,
    상기 p형 및 n형 반도체 바디들 양쪽 모두는 실질적으로 균일하게 SiGe인 상부를 포함하고,
    상기 n형 반도체 바디들은 SiGe 내부 코어를 갖는 상부를 가지고, 상기 p형 반도체 디바이스들은 Si 내부 코어를 갖는 상부를 가지며,
    상기 소스 및 드레인 영역들은,
    동일한 반도체 바디 상의 상기 클래딩층과 동일한 재료, 및
    상기 반도체 바디들의 소스 및 드레인 영역들 중 적어도 하나로부터 재료를 제거함으로써 형성되는 공간에 배치되는 충전재 재료
    중 적어도 하나를 포함하고, 상기 반도체 바디들은 상기 제거에 의해 형성되는 자유 표면을 야기하는 완화를 갖는 반도체 디바이스.
  10. 모바일 컴퓨팅 플랫폼으로서,
    마이크로프로세서;
    상기 마이크로프로세서에 통신가능하게 결합되는 디스플레이 스크린; 및
    상기 마이크로프로세서에 통신가능하게 결합되는 무선 송수신기
    를 포함하고,
    상기 마이크로프로세서는,
    채널 흐름 방향에 대면하는 (110) 결정 배향과, (110) 상부면을 갖는 기판;
    적어도 하나의 p형 반도체 바디 및 적어도 하나의 n형 반도체 바디 - 상기 적어도 하나의 p형 반도체 바디 및 상기 적어도 하나의 n형 반도체 바디 양쪽 모두는 상기 기판 상에 배치되고, 양쪽 모두는 SiGe를 포함하는 스트레인된 반도체 재료를 갖고, 개개의 상기 반도체 바디들은 소스 영역과 드레인 영역 간에 배치되는 채널 영역을 가짐 -;
    상기 적어도 하나의 n형 반도체 바디의 채널 영역 상에 배치되고 실리콘(Si)으로 제조되는 스트레인된 클래딩층 - 상기 적어도 하나의 p형 반도체 바디 상에는 어떠한 클래딩층도 존재하지 않음 -;
    상기 클래딩층 위에 배치되는 게이트 유전체층;
    상기 게이트 유전체층 위에 배치되는 게이트 전극; 및
    상기 소스 및 드레인 영역들 각각에 각각 배치된 소스 또는 드레인 재료
    를 포함하는 모바일 컴퓨팅 플랫폼.
  11. 제10항에 있어서,
    상기 반도체 바디들은, 상기 기판의 결정 구조를 갖고 상기 기판의 Si 연장들로부터 형성된 하부, (100) 결정 측벽 표면들, 및 상기 하부 상의, SiGe를 포함하는 상부를 포함하고,
    상기 p형 및 n형 반도체 바디들 양쪽 모두는 실질적으로 균일하게 SiGe인 상부를 포함하고,
    상기 n형 반도체 바디들은 SiGe 내부 코어를 갖는 상부를 가지고, 상기 p형 반도체 디바이스들은 Si 내부 코어를 갖는 상부를 가지며,
    상기 소스 및 드레인 영역들은,
    동일한 반도체 바디 상의 상기 클래딩층과 동일한 재료, 및
    상기 반도체 바디들의 소스 및 드레인 영역들 중 적어도 하나로부터 재료를 제거함으로써 형성되는 공간에 배치되는 충전재 재료
    중 적어도 하나를 포함하고, 상기 반도체 바디들은 상기 제거에 의해 형성되는 자유 표면을 야기하는 완화를 갖는 모바일 컴퓨팅 플랫폼.
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