KR102204072B1 - 게르마늄 주석 채널 트랜지스터들 - Google Patents

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마르코 라도사블예비치
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산삽탁 다스굽타
길버트 듀이
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Abstract

게르마늄 주석을 갖는 트랜지스터들 및 집적 회로들, 이러한 트랜지스터들을 통합하는 시스템들, 및 그들을 형성하기 위한 방법들에 관련된 기술들이 논의되어 있다. 이러한 트랜지스터들은, 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 게르마늄 주석 부분을 핀이 포함하도록 이 핀의 게르마늄 주석 부분을 포함하는 채널 영역을 포함한다.

Description

게르마늄 주석 채널 트랜지스터들{GERMANIUM TIN CHANNEL TRANSISTORS}
본 발명의 실시예들은 일반적으로 향상된 채널 이동도 및 감소된 누설을 갖는 반도체 트랜지스터들에 관한 것이며, 보다 구체적으로는 게르마늄 주석 채널 트랜지스터들, 디바이스들 및 제조 기술들에 관한 것이다.
일부 구현들에서, 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)과 같은 트랜지스터들은 멀티-게이트 디바이스들(예를 들어, 트라이-게이트 트랜지스터들, FinFET들 등)에 의한 것일 수 있다. 이러한 구조체들은, 유사한 평면 트랜지스터 구조체들과 비교하여 보면, 디바이스가 온일 때에는 보다 많은 전류 흐름 및 디바이스가 오프일 때에는 보다 적은 전류 흐름의 장점들을 제공할 수 있고, 그에 의해 보다 양호한 성능 및 보다 적은 전력 사용을 제공할 수 있다. 예를 들어, 멀티-게이트 디바이스들은 소스, 드레인, 및 소스와 드레인 사이의 게이트에 결합된 실리콘 등의 핀 또는 필러를 포함할 수 있다. 핀 또는 필러는 게이트에 인접한 채널 영역을 포함할 수 있다.
게다가, 디바이스 개선들이 추구됨에 따라, 상이한 재료들이 멀티-게이트 디바이스들의 다양한 컴포넌트들을 위해 구현될 수 있다. 특히, 핀 또는 필러는 디바이스 성능을 개선하기 위해 실리콘 이외의 재료들로 구성될 수 있다. 이러한 재료들은 예를 들어 구동 전류를 증가시키기 위해 증가된 전자 및/또는 정공 이동도들 등을 제공할 수 있다. 새로운 재료들이 핀 구조체 내에 제공됨에 따라, 서브핀 누설은 계속 문제가 될 수 있다.
이와 같이, 기존의 기술들은 향상된 채널 이동도, 및 서브핀 누설과 같은 최소의 또는 감소된 누설을 갖는 트랜지스터 구조체들을 제공하지 못한다. 이러한 문제들은, 증가된 속도, 향상된 구동 전류 및 저 전력 소비를 갖는 디바이스들이 다양한 응용들에서 필요함에 따라 중요하게 될 수 있다.
여기에 설명된 자료는 첨부 도면들에서 제한이 아니라 예로서 도시되어 있다. 예시의 단순성 및 명료성을 위해, 도면들에 도시된 요소들은 반드시 축척에 맞게 그려지지는 않는다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 고려되는 경우에, 참조 라벨들은 대응하거나 유사한 요소들을 표시하기 위해 도면들 간에 반복되었다.
도 1a는 예시적인 트랜지스터들을 포함하는 예시적인 집적 회로의 측면도이다.
도 1b는 예시적인 트랜지스터들의 제2 측면도이다.
도 1c는 도 1a 및 도 1b의 예시적인 트랜지스터들의 평면도이다.
도 2는 향상된 채널 이동도 및 최소의 또는 감소된 누설을 갖는 트랜지스터들을 형성하기 위한 예시적인 프로세스를 도시하는 흐름도이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g 및 도 3h는 특정한 제조 동작들이 수행될 때의 예시적인 트랜지스터 구조체들의 측면도들이다.
도 4는 향상된 채널 이동도 및 최소의 또는 감소된 누설을 갖는 하나 이상의 트랜지스터를 구현하는 예시적인 SRAM 셀의 도면이다.
도 5는 향상된 채널 이동도 및 최소의 또는 감소된 누설을 갖는 트랜지스터(들)를 갖는 집적 회로를 이용하는 모바일 컴퓨팅 플랫폼의 예시적인 도면이다.
도 6은 본 개시내용의 적어도 일부 구현들에 따라 모두 배열되는 컴퓨팅 디바이스의 기능 블록도이다.
이제 첨부된 도면을 참조하여 하나 이상의 실시예 또는 구현이 설명된다. 특정한 구성들 및 배열들이 논의되지만, 이것은 단지 예시 목적들을 위해 이루어진 것이라는 것을 이해하여야 한다. 관련 기술분야의 통상의 기술자는 다른 구성들 및 배열들이 본 설명의 취지 및 범위에서 벗어나지 않고서 이용될 수 있다는 것을 인식할 것이다. 여기에 설명된 기술들 및/또는 배열들이 또한 여기에 설명된 것 이외의 다양한 다른 시스템들 및 응용들에 이용될 수 있다는 것은 관련 기술분야의 통상의 기술자들에게 명백할 것이다.
그 일부를 형성하는 첨부 도면을 참조하여 다음의 상세한 설명이 이루어지고, 도면에서 유사한 번호들을 대응하는 또는 유사한 요소들을 표시하기 위해 전체적으로 유사한 부분들을 지정할 수 있다. 예시의 단순성 및 명료성을 위해, 도면에 도시된 요소들은 반드시 축척에 맞게 그려지지 않는 것을 알 것이다. 예를 들어, 요소들 중 일부의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 다른 실시예들이 이용될 수 있고 구조적 및/또는 논리적 변화들이 청구된 주제의 범위에서 벗어나지 않고서 이루어질 수 있다는 것을 이해하여야 한다. 방향들 및 기준들, 예를 들어, 위, 아래, 상부, 하부, 위에, 아래에 등은 도면 및 실시예들의 논의를 용이하게 하기 위해 사용될 수 있고 청구된 주제의 응용을 제한하려는 것은 아니다. 그러므로, 다음의 상세한 설명은 제한된 의미로 취해지지 않고 청구된 주제의 범위는 첨부된 청구범위 및 그들의 균등물에 의해 정의된다.
다음의 설명에서, 많은 상세들이 기술되지만, 본 발명은 이들 특정한 상세 없이도 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 분명할 것이다. 일부 예들에서, 널리 공지된 방법들 및 디바이스들은 본 발명을 불명하게 하는 것을 피하기 위해, 상세하게 보다는, 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예", 또는 "한 실시예에서"라고 하는 것은 그 실시예와 관련하여 설명된 특정한 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예 내에 포함되는 것을 의미한다. 그러므로, 본 명세서 전체에 걸쳐 다양한 장소에서의 문구 "실시예에서"의 출현은 반드시 본 발명의 동일한 실시예를 참조하는 것은 아니다. 게다가, 특정한 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 제2 실시예와 조합될 수 있고 어딘가에서 이 2개의 실시예는 상호 배타적으로 되도록 특정되지 않는다.
용어들 "결합된" 및 "접속된"과 함께 이들의 파생어들은 여기서 컴포넌트들 간의 구조적 관계들을 설명하는 데 사용될 수 있다. 이들 용어는 서로 동의어로 의도되지 않는다는 점이 이해되어야 한다. 오히려, 특정한 실시예들에서, "접속된"은 2개 이상의 요소들이 서로 직접적으로 물리적 또는 전기적 접촉으로 되는 것을 표시하는 데 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접적 또는 간접적으로(그들 사이에 다른 중간 요소들이 있음) 물리적 또는 전기적 접촉으로 되고/되거나, 2개 이상의 요소들이 서로 협력하고 또는 상호작용(예를 들어, 원인 결과 관계에서와 같이)한다는 것을 표시하는 데 사용될 수 있다.
여기에 사용된 것과 같이, 용어들 "위", "아래", "사이에", "상에" 등은 한 재료 층 또는 컴포넌트의 다른 층들 또는 컴포넌트들에 대한 상대적 위치를 참조한다. 예를 들어, 다른 층 위나 아래에 배치된 한 층은 다른 층과 직접 접촉하여 있을 수 있거나 하나 이상의 중간 층을 가질 수 있다. 게다가, 2개의 층들 사이에 배치된 한 층은 2개의 층들과 직접 접촉하여 있을 수 있거나 하나 이상의 중간 층을 가질 수 있다. 반면, 제2 층 "상의" 제1 층은 제2 층과 직접 접촉하여 있다. 유사하게, 달리 명시적으로 표명하지 않는다면, 2개의 특징들 사이에 배치된 한 특징은 인접한 특징들과 직접 접촉할 수 있거나 하나 이상의 중간 특징을 가질 수 있다.
트랜지스터들, 집적 회로들, 디바이스들, 장치들, 컴퓨팅 플랫폼들, 및 방법들이 향상된 채널 이동도 및 최소의 또는 감소된 누설을 갖는 트랜지스터들과 관련하여 아래에 설명된다.
위에 설명된 바와 같이, 향상된 채널 이동도 및 최소의 또는 감소된 누설을 갖는 트랜지스터들을 제공하는 것은 유리할 수 있다. 이러한 트랜지스터들은 증가된 구동 전류 및 절전들을 제공할 수 있다. 실시예에서, 트랜지스터는 핀의 게르마늄 주석(GeSn) 부분을 포함하는 채널 영역을 포함할 수 있다. 핀은 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 게르마늄 주석 부분을 포함할 수 있다. 게르마늄 주석 부분은 높은 채널 이동도 재료를 제공할 수 있다. 버퍼 층은 핀의 게르마늄 주석 부분에 대한 밴드 오프셋 및 원자가 차이를 제공함으로써 감소된 누설(예를 들어, 서브핀 누설)을 제공할 수 있다. 밴드 오프셋과 원자가 차이 둘 다가 (예를 들어, 핀의 하부를 통하는) 서브핀 누설과 같은 누설을 감소시키기 위해 게르마늄 주석 부분 내에 전자들을 포함 또는 제한하도록 밴드 오프셋은 견제를 위한 에너지 상태 배리어를 제공할 수 있고 원자가 차이는 모멘텀 상태 또는 선택 견제를 제공할 수 있다. 실시예에서, 버퍼 층은 이완된 에피택셜 게르마늄과 같은 게르마늄이다. 이러한 게르마늄 층은 여기에 더 논의되는 바와 같이 채널 내에 압축 변형을 제공할 수 있고 디바이스 성능을 개선시킬 수 있다.
일부 실시예들에서, NMOS(N-type metal-oxide semiconductor) 및 PMOS(P-type metal-oxide semiconductor) 트랜지스터들은 설명된 디바이스들이 로직 또는 메모리 디바이스들 등을 위한 CMOS 플랫폼을 제공할 수 있도록 CMOS(complimentary metal-oxide semiconductor) 회로 디바이스로서 집적될 수 있다. NMOS 트랜지스터들 및 PMOS 트랜지스터들은 각각의 개선된 성능이 여기에 더 논의되는 바와 같이 달성될 수 있도록 그들의 채널들의 게르마늄 주석 부분들 내에 상이한 농도들의 주석을 가질 수 있다. 일부 실시예들에서, 트랜지스터들은 도핑된 게르마늄 주석을 포함할 수 있는 소스들 및 드레인들(예를 들어, 상승된 소스들 및 드레인들)에 결합될 수 있다. NMOS 트랜지스터들 및 PMOS 트랜지스터들은 가변 응력(예를 들어, NMOS 및 PMOS 트랜지스터들 내의 상이한 응력들)을 제공하기 위해 그들의 소스들 및 드레인들 내에 상이한 농도들의 주석을 가질 수 있게 되어 또한 여기에 더 논의되는 바와 같이 채널 성능을 개선시킨다.
예를 들어, 한 실시예에서, 집적 회로는 핀이 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 게르마늄 주석 부분을 포함하도록 핀의 게르마늄 주석 부분을 포함하는 채널 영역, 채널 영역 위에 배치된 게이트, 및 채널 영역이 소스와 드레인 사이에 있도록 핀에 결합된 소스 및 드레인을 포함하는 트랜지스터를 포함할 수 있다. 이것 및 추가의 실시예들이 도면들과 관련하여 여기에 더 논의된다.
도 1a는 예시적인 트랜지스터들(120, 130)을 포함하는 예시적인 집적 회로(100)의 측면도이고, 도 1b는 예시적인 트랜지스터들(120, 130)의 제2 측면도이고, 도 1c는 본 개시내용의 적어도 일부 구현들에 따라 배열된, 예시적인 트랜지스터들(120, 130)의 평면도이다. 도시한 바와 같이, 도 1a는 도 1c의 평면도에 도시한 것과 같이 평면 A를 따라 취해진 측면도를 제공하고 도 1b는 평면 B를 따라 취해진 측면도를 제공한다.
도시한 바와 같이, 집적 회로(100)는 기판(101) 및 유전체 층(102)을 포함할 수 있다. 실시예에서, 기판(101)은 실리콘(예를 들어, (100) 결정질 실리콘)이다. 유전체 층(102)은 도시한 바와 같이 핀들을 위한 개구들 또는 트렌치들을 제공하는 패턴을 포함할 수 있다. 실시예에서, 유전체 층(102)은 산화물(예를 들어, 실리콘 산화물)이다. 예를 들어, 트랜지스터(120)는 버퍼 층(103)과 게르마늄 주석 부분(104)을 포함하는 핀(122)을 포함할 수 있다. 트랜지스터(130)는 버퍼 층(105)과 게르마늄 주석 부분(106)을 포함하는 핀(132)을 포함할 수 있다. 여기에 사용된 바와 같이, 용어 핀은 버퍼 층과 게르마늄 주석 부분(또는 상이한 재료의 핀 부분) 둘 다 또는 게르마늄 주석 부분(또는 상이한 재료의 핀 부분) 만을 포함할 수 있다. 실시예에서, 버퍼 층(103) 및/또는 버퍼 층(105)은 에피택셜 성장한, 결정질 또는 실질적으로 단결정질 게르마늄 층 또는 부분과 같은 게르마늄을 포함하거나 그것으로 구성된다. 실시예에서, 게르마늄 주석 부분(104) 및/또는 게르마늄 주석 부분(106)은 에피택셜 성장한, 결정질 또는 실질적으로 단결정질 게르마늄 주석 층을 포함하거나 그것으로 구성된다. 여기에 더 논의되는 바와 같이, 버퍼 층들(103, 105) 및 게르마늄 주석 부분들(104, 106)은 트렌치(예를 들어, 좁은 또는 높은 종횡비 트렌치) 내에 에피택셜 성장할 수 있다.
또한 도시한 바와 같이, 트랜지스터(120)는 게이트(107) 및 게르마늄 주석 부분(104)의 인접한 채널 영역(121)을 포함할 수 있다. 트랜지스터(130)는 게이트(108) 및 인접한 채널 영역(131)을 포함할 수 있다. 게이트들(107, 108)은 트랜지스터들(120, 130)의 동작 중에 채널 영역들(121, 131) 내에 채널을 유도하기 위해 핀들(122, 132)에 (예를 들어, 도시하지 않은, 게이트 콘택을 통해) 전하를 제공할 수 있다. 예를 들어, 게이트들(107, 108)은 게르마늄 주석 부분들(104, 106)의 채널 영역들(121, 131) 위에 배치될 수 있다. 도 1c의 평면도에서, 채널 영역들(121, 131)은 게이트들(107, 108)에 의해 가려질 수 있다.
도 1b 및 1c에 도시한 바와 같이, 트랜지스터(120)는 (예를 들어, 게르마늄 주석 부분(104)을 통해) 핀(122)에 결합된 소스(109) 및 드레인(110)을 포함할 수 있고 트랜지스터(130)는 (예를 들어, 게르마늄 주석 부분(106)을 통해) 핀(132)에 결합된 소스(111) 및 드레인(112)을 포함할 수 있다. 실시예에서 소스들(109, 111) 및 드레인들(110, 112)은 게르마늄 주석을 포함하거나 그것으로 구성될 수 있다. 여기에 더 논의되는 바와 같이, 일부 예들에서 소스들(109, 111) 및 드레인들(110, 112)은 상승된 소스 및 드레인 에피택셜 성장 또는 재성장 프로세스를 통해 형성될 수 있다.
논의된 바와 같이, 게르마늄 주석 부분들(104, 106)은 게르마늄과 주석의 합금(Ge(1-x)Snx)과 같은 게르마늄 및 주석을 포함하는 에피택셜 재료를 포함하거나 그것으로 구성될 수 있다. 실시예에서, 게르마늄 주석 부분들(104, 106)은 다른 채널 재료들과 비교하여 볼 때, 채널 영역들(121, 131)에 대해 향상되거나 증가된 전자 및 정공 이동도를 제공할 수 있다. 예를 들어, 게르마늄 주석은 NMOS 및 PMOS 트랜지스터들 둘 다에 낮은 유효 질량을 제공할 수 있고 높은 이동도 및 구동 전류들을 가능하게 한다. 예를 들어, 게르마늄의 균형으로 약 15% 주석을 갖는 게르마늄 주석 부분들(104, 106)은 (결국, 예를 들어, 실리콘과 비교하여 볼 때 증가된 전자 및 정공 이동도를 가질 수 있는) 게르마늄과 비교하여 볼 때, 약 50%의 증가된 전자 및 정공 이동도를 제공할 수 있다. 이러한 증가된 이동도는 트랜지스터들(120, 130)에 향상된 또는 증가된 구동 전류를 제공할 수 있다.
게르마늄 주석 부분들(104, 106)은, 예를 들어 게르마늄의 균형으로 임의 양의 주석을 포함할 수 있다. 실시예에서, 게르마늄 주석 부분들(104, 106)은 게르마늄의 균형으로 3% 이상의 주석(예를 들어, x는 0.03 이상임)을 포함할 수 있다. 일부 예들에서, 게르마늄 주석 부분들(104, 106)은 게르마늄의 균형으로 3% 내지 5% 주석(예를 들어, 3% 내지 5% 범위의 주석의 농도; 예를 들어, x는 0.03 내지 0.05임)을 포함할 수 있다. 일부 예들에서, 게르마늄 주석 부분들(104, 106)은 게르마늄의 균형으로 5% 내지 10% 주석(예를 들어, 5% 내지 10% 범위의 주석의 농도; 예를 들어, x는 0.05 내지 0.10임)을 포함할 수 있다. 일부 예들에서, 게르마늄 주석 부분들(104, 106)은 게르마늄의 균형으로 5% 내지 20% 주석(예를 들어, 5% 내지 20% 범위의 주석의 농도; 예를 들어, x는 0.05 내지 0.20임)을 포함할 수 있다.
게다가, 핀들(121, 131), 버퍼 층들(103, 105)의 포함을 통해 및 게르마늄 주석 부분들(104, 106)은 트랜지스터들(120, 130)에서 누설(서브핀 누설 등)을 감소시킬 수 있다. 예를 들어, 버퍼 층들(103, 105)은 게르마늄을 포함할 수 있다. 이러한 실시예들에서, 밴드 오프셋(예를 들어, 게르마늄과 게르마늄 주석 간의 헤테로-접합에서의 에너지 밴드들의 상대적 정렬에서의 오프셋)은 게르마늄 버퍼 층들(103, 105)과 게르마늄 주석 부분들(104, 106) 사이에 존재할 수 있다. 이러한 밴드 오프셋은 전자들 또는 전하 캐리어들(정공들)을 제한 또는 트랩할 수 있고 트랜지스터들(120, 130) 내의 누설을 감소, 실질적으로 감소, 또는 제거할 수 있다. 또한, 원자가 차이가 게르마늄 버퍼 층들(103, 105)과 게르마늄 주석 부분들(104, 106) 사이에 존재할 수 있다. 이러한 원자가 차이 또는 오프셋은 전자들 또는 전하 캐리어들(정공들)을 제한 또는 트랩할 수 있고 트랜지스터들(120, 130) 내의 누설을 감소, 실질적으로 감소, 또는 제거할 수 있다. 예를 들어, 밴드 오프셋은 누설에 대한 에너지 상태 배리어를 제공할 수 있고 원자가 차이 또는 오프셋은 누설에 대한 모멘텀 상태 또는 "선택" 배리어를 제공할 수 있다.
도 1c에 도시한 바와 같이, 트랜지스터(120)와 관련된 화살표들(141) 및 트랜지스터(130)와 관련된 화살표들(142)을 통해, 버퍼 층들(103, 105)은 게르마늄 주석 부분들(104, 106) 및 그럼으로써 채널 영역들(121, 131)에 압축 변형(예를 들어, 단축성 압축 변형 또는 응력)을 제공할 수 있다. 실시예에서, 버퍼 층들(103, 105)은 게르마늄의 이완된 에피택셜 층과 같은 게르마늄을 포함하거나 그것으로 구성될 수 있다. 게르마늄 주석 부분들(104, 106)(예를 들어, 에피택셜 게르마늄 주석)과 비교하여 볼 때, 게르마늄 버퍼 층들(103, 105)은 보다 적은 네이티브 격자 간격을 가질 수 있으므로 화살표들(141, 142)을 통해 도시한 바와 같이 채널 영역들(121, 131)에 압축 변형을 가할 수 있다.
일부 예들에서, 트랜지스터(120)는 NMOS 트랜지스터일 수 있고 트랜지스터(130)는 PMOS 트랜지스터일 수 있고, 집적 회로(100)는 CMOS 디바이스일 수 있다. 실시예에서, NMOS 트랜지스터(120) 및 PMOS 트랜지스터(130)는 예를 들어, 위에 리스트된 주석의 농도들과 같이, 게르마늄 주석 부분들(104, 106) 내에 동일한 농도들의 주석을 가질 수 있다. 이러한 예들에서, 화살표들(142)을 통해 도시된 바와 같은 채널 영역(131)에 대한 압축 변형은 트랜지스터(130)의 성능을 향상시킬 수 있다(예를 들어, 압축 변형은 게르마늄 주석 부분들(106) 내에 더 낮은 유효 질량 및 더 양호한 이동도 및 게르마늄 주석 부분들(106)과 버퍼 층(105) 사이에 더 높은 원자가 오프셋을 제공할 수 있다). 또한, 게르마늄 주석 부분들(106) 내의 주석의 양을 증가시키면 압축 변형을 증가시킬 수 있고 트랜지스터(130)의 성능을 더욱 향상시킬 수 있다.
이러한 예들에서, NMOS 트랜지스터(120)의 성능은 게르마늄 주석 부분들(104)의 일부 양태들(예를 들어, 향상된 또는 증가된 이동도)에 의해 향상될 수 있지만 화살표들(141)을 통해 도시된 바와 같이 압축 변형에 대해 균형잡힐 수 있다(예를 들어, 초과 압축 변형은 게르마늄 버퍼 층(103)에 대해 감소된 밴드 오프셋으로 인해 NMOS 트랜지스터의 성능을 저해할 수 있다). 그러므로, 게르마늄 주석 부분들(104, 106) 내의 주석 농도가 동일한 예들에서, 균형은 NMOS 및 PMOS 트랜지스터들의 성능을 위해 맞추어질 수 있다. 예를 들어, PMOS 및 NMOS 트랜지스터들(120, 130) 둘 다에 대한 주석의 퍼센티지는 8% 이상 12% 이하일 수 있고, 게르마늄의 균형으로, 약 10% 주석의 퍼센티지가 특히 유리하다.
다른 예들에서, 게르마늄 주석 부분들(104, 106) 및 그럼으로써 채널 영역들(121, 131) 내의 주석의 농도들은 상이할 수 있다. 트랜지스터(120)의 예를 NMOS로 하고 트랜지스터(130)를 PMOS로 하면, 게르마늄 주석 부분(106)(및 채널 영역(131))은 게르마늄 주석 부분들(105)(및 채널 영역(121))보다 높은 농도의 주석을 가질 수 있다. 이러한 실시예는 NMOS 및 PMOS 트랜지스터들 둘 다의 향상된 성능을 위해 제공할 수 있다. 예를 들어, NMOS 트랜지스터(120)의 게르마늄 주석 부분(104)(및 채널 영역(121))은 균형 게르마늄으로 5% 내지 10% 주석의 범위의 농도를 가질 수 있고 PMOS 트랜지스터(130)의 게르마늄 주석 부분(106)(및 채널 영역(131))은 균형 게르마늄으로 5% 내지 20% 주석의 범위의 주석 농도를 가질 수 있다.
또한, 소스들(109, 111) 및 드레인들(110, 112)은 임의의 적합한 재료들을 포함할 수 있다. 일부 예들에서, 소스들(109, 111) 및 드레인들(110, 112)은 게르마늄 주석 또는 도핑된 게르마늄 주석과 같은 에피택셜 성장을 포함할 수 있다. 일부 예들에서, 소스(109) 및 드레인(110) 및/또는 소스(111) 및 드레인(112)은 채널 영역들(121, 131)과 상이한 재료를 포함하거나 그것으로 구성될 수 있다. 일부 예들에서, 소스(109) 및 드레인(110)은 소스(111) 및 드레인(112)과 동일한 재료 또는 재료들을 포함하거나 그것으로 구성될 수 있다. 다른 예들에서, 소스(109) 및 드레인(110)은 소스(111) 및 드레인(112)과 상이한 재료들을 포함하거나 그것으로 구성될 수 있다. 예를 들어, 소스들(109, 111) 및 드레인들(110, 112)은 개선된 성능을 위해 채널 영역들(121, 131)에 변형 엔지니어링을 제공하도록 선택된 재료(들)를 포함할 수 있다.
트랜지스터(120)의 예를 NMOS로 하고 트랜지스터(130)를 PMOS로 하면, 소스(111) 및 드레인(112)는 채널 영역(121)에 비해 채널 영역(131)에 대해 추가의 또는 향상된 압축 변형을 제공하는 재료를 포함하거나 그것으로 구성될 수 있다. 예를 들어, 소스(111) 및 드레인(112)은 비교적 높은 농도의 주석(예를 들어, 5% 내지 20% 등)을 갖는 게르마늄 주석을 포함하거나 그것으로 구성될 수 있다. 또한, 소스(111) 및 드레인(112)은 붕소 등과 같은 p형 도펀트로 고농도 도핑될(heavily doped) 수 있다. 소스(109) 및 드레인(110)은 감소된 압축 변형을 제공하는 (예를 들어, 화살표들(141)로 도시된 바와 같이 압축 변형에 대항하는) 재료를 포함하거나 그것으로 구성될 수 있다. 예를 들어, 소스(109) 및 드레인(110)은 비교적 낮은 농도의 주석(예를 들어, 5% 이하의 주석 등)을 갖는 게르마늄 주석을 포함하거나 그것으로 구성될 수 있다. 실시예에서, 소스(109) 및 드레인(110)은 (예를 들어, 주석 없이) 게르마늄을 포함하거나 그것으로 구성될 수 있다. 또한, 소스(109) 및 드레인(110)은 인 또는 비소 등과 같은 n형 도펀트로 고농도 도핑될 수 있다.
논의된 바와 같이, 게이트들(107, 108)은 채널 영역들(121, 131) 위에 배치될 수 있다. 게이트들(107, 108)은 트랜지스터들(120, 130)의 채널 영역들(121, 131)에 대한 전기적 제어를 제공하기 위한 임의의 적합한 재료, 재료들 또는 재료들의 스택을 포함할 수 있다. 실시예에서, 게이트들(107, 108)은 채널 영역들(121, 131)에 인접한 실리콘의 에피택셜 층, 실리콘의 에피택셜 층 위의 하이-k 게이트 유전체 및 하이-k 게이트 유전체 위의 금속 게이트 부분을 포함한다. 실시예에서, 게이트들(107, 108)은 채널 영역들(121, 131)에 인접한 하이-k 게이트 유전체 및 하이-k 게이트 유전체 위의 금속 게이트 부분을 포함한다. 또한 도 1a에 도시한 바와 같이, 게이트(107)의 하부 및/또는 게이트(108)의 하부는 실질적으로 버퍼 층(103) 및/또는 버퍼 층(105)의 상부 표면과 평면이거나 동일 높이에 있을 수 있다. 예를 들어, 게이트(107)의 하부는 게이트(107)의 하부가 버퍼 층(103)의 상부 표면과 수평으로 정렬(또는 실질적으로 수평으로 정렬)되도록 버퍼 층(103)의 상부 표면과 평면이거나 동일 높이에 있을 수 있다. 이러한 구성은 (게르마늄 주석 부분(104)와 유전체 층(102) 및/또는 기판(101) 사이에 직접 경로가 존재하지 않도록) 누설을 차단하고 트랜지스터(120)에 대해 및/또는 마찬가지로 트랜지스터(130)에 대해 (예를 들어, 채널 영역을 형성하지 않을 수 있는 버퍼 층(103)이 게이트(107)에 인접하지 않도록) 게르마늄 주석 채널 영역(121)의 크기를 최대화하는 장점들을 제공할 수 있다.
논의된 바와 같이, (동일한 또는 상이한 조성들을 갖는) 게르마늄 주석 채널 영역들을 갖는 NMOS 및 PMOS 트랜지스터들은 CMOS 회로 또는 디바이스 내로 집적될 수 있다. 일부 예들에서, 게르마늄 주석 채널 영역들을 갖는 NMOS 트랜지스터들 만을 갖는 디바이스들 또는 게르마늄 주석 채널 영역들을 갖는 PMOS 트랜지스터들 만을 갖는 디바이스들이 디바이스에서 이용될 수 있다. 또한, (동일한 또는 상이한 조성들을 갖는) 게르마늄 주석 채널 영역들을 갖는 NMOS 및/또는 PMOS 트랜지스터들은 게르마늄, 실리콘 게르마늄, 또는 실리콘 채널 영역들과 같은, 다른 재료 조성들의 채널 영역들을 갖는 NMOS 및/또는 PMOS 트랜지스터들과 집적될 수 있다. 실시예에서, 실리콘 기반 채널 영역 트랜지스터들은 게르마늄 주석 채널 영역들을 갖는 NMOS 트랜지스터들과 집적될 수 있다. 실시예에서, 실리콘 기반 채널 영역 트랜지스터들은 게르마늄 주석 채널 영역들을 갖는 PMOS 트랜지스터들과 집적될 수 있다. 실시예에서, 실리콘 기반 채널 영역 트랜지스터들은 동일하거나 유사한 조성 게르마늄 주석 채널 영역들을 갖는 NMOS 트랜지스터들 및 PMOS 트랜지스터들과 집적될 수 있다. 실시예에서, 실리콘 기반 채널 영역 트랜지스터들은 상이한 조성들 게르마늄 주석 채널 영역들을 갖는 NMOS 트랜지스터들 및 PMOS 트랜지스터들과 집적될 수 있다.
집적 회로(100) 및/또는 트랜지스터들(120, 130)의 설명된 특징들과 관련된 추가의 상세들은 도 3a-3h 및 집적 회로(100) 및 트랜지스터들(120, 130)의 형성과 관련된 추가의 상세들을 제공한 관련된 논의들과 관련하여 여기에 제공된다. 또한 집적 회로(100)는 여기에 더 논의되는 바와 같이, 로직 디바이스, SRAM 등과 같은 전자 디바이스 구조체 내에 구현될 수 있다.
도 2는 본 개시내용의 적어도 일부 구현들에 따라 배열된, 향상된 채널 이동도 및 최소의 또는 감소된 누설을 갖는 트랜지스터들을 형성하기 위한 예시적인 프로세스(200)를 도시하는 흐름도이다. 예를 들어, 프로세스(200)는 여기에 논의된 바와 같이 트랜지스터(120) 및/또는 트랜지스터(130)를 제조하도록 구현될 수 있다. 도시된 구현에서, 프로세스(200)는 동작들(201-204)에 의해 도시된 것과 같은 하나 이상의 동작을 포함할 수 있다. 그러나, 여기의 실시예들은 추가의 동작들, 생략된 소정의 동작들, 또는 제공된 순서 이외로 수행된 동작들을 포함할 수 있다.
프로세스(200)는 "기판 위의 버퍼 층 및 버퍼 층 위의 게르마늄 주석 부분을 갖는 핀을 형성하는 것"인 동작(201)에서 시작될 수 있는데, 여기서 기판 위의 버퍼 층 및 버퍼 층 위의 게르마늄 주석 부분을 갖는 핀이 형성될 수 있다. 실시예에서, 핀(122) 및/또는 핀(132)은 도 3a-3e와 관련하여 여기에 및 여기 어딘가에 더 논의되는 바와 같이 기판(101) 위에 형성될 수 있다. 실시예에서, 핀들(122, 132)은 동일하거나 실질적으로 동일한 재료들을 포함할 수 있고 핀들(122, 132)은 함께 형성될 수 있다. 다른 실시예에서, 핀들(122, 132)은 상이한 재료들(예를 들어, 그들의 게르마늄 주석 부분들 내에 상이한 농도들의 주석)을 포함할 수 있고 핀들(122, 132)은 여기에 더 논의되는 바와 같이 별도로 형성될 수 있다. 실시예에서, 버퍼 층 및 게르마늄 주석 부분은 에피택셜 성장 기술들을 통해 트렌치 내에 형성될 수 있다.
프로세스(200)는 "핀 위에 게이트를 배치하는 것"인 동작(202)으로 계속될 수 있는데, 여기서 게이트가 핀 위에 형성될 수 있다. 실시예에서, 게이트(107) 및/또는 게이트(108)는 도 3f와 관련하여 및 여기 어딘가에 더 논의되는 바와 같이, 각각 핀(122) 및/또는 핀(132) 위에 형성될 수 있다. 예를 들어, 게이트(107) 및/또는 게이트(108)는 채널 영역들(121, 131)에 인접한 실리콘의 에피택셜 층, 실리콘의 에피택셜 층 위의 하이-k 게이트 유전체 및 하이-k 게이트 유전체 위의 금속 게이트 부분을 포함할 수 있고, 게이트(107) 및/또는 게이트(108)는 여기에 논의된 바와 같이 채널 영역(121) 및/또는 채널 영역(131)에 인접하여 형성될 수 있다. 예를 들어, 게이트는 에피택셜 성장 기술들 및/또는 블랭킷 퇴적 기술들 및 패터닝 기술들을 통해 형성될 수 있다.
프로세스(200)는 "소스 및 드레인을 핀에 결합하는 것"인 동작(203)으로 계속될 수 있는데, 여기서 소소 및 드레인이 핀에 결합될 수 있다. 실시예에서, 소스(109) 및 드레인(110)은 핀(122)에 결합될 수 있고/있거나 소스(111) 및 드레인(112)은 핀(132)에 결합될 수 있다. 논의된 바와 같이, 일부 예들에서 소스(109) 및 드레인(110)은 소스(111) 및 드레인(112)과 동일한 재료(들)를 가질 수 있고 다른 예들에서 그들은 상이한 재료들을 가질 수 있다. 예를 들어, 소스들 및 드레인들은 마스킹 및 에피택셜 성장 기술들을 통해 형성될 수 있다. 소스(109) 및 드레인(110)이 소스(111) 및 드레인(112)과 동일한 재료(들)를 가질 수 있는 예들에서, 소스들 및 드레인들은 동일한 동작(들)에서 형성될 수 있다. 소스(109) 및 드레인(110)이 소스(111) 및 드레인(112)과 상이한 재료들을 가질 수 있는 예들에서, 소스(109) 및 드레인(110)은 집적 회로의 다른 부분들이 (소스(111) 및 드레인(112)과 관련된 영역들을 포함하여) 마스킹되는 동안 형성될 수 있고, 마스크는 제거될 수 있고, 소스(111) 및 드레인(112)은 집적 회로의 다른 부분들이 (소스(109) 및 드레인(110)과 관련된 영역들을 포함하여) 마스킹되는 동안 형성될 수 있다. 소스들 및 드레인들을 핀들에 결합하는 것은 예를 들어 소스들 및 드레인들의 에피택셜 성장을 포함할 수 있다.
논의된 바와 같이, 프로세스(300)는 트랜지스터(120) 및/또는 트랜지스터(130)를 제조하도록 구현될 수 있다. 이러한 제조 기술들과 관련된 추가 상세들은 특히 도 3a-3h와 관련하여 여기에 논의된다. 프로세스(300)의 동작들(또는 도 3a-3h와 관련하여 여기에 논의된 동작들) 중 임의의 하나 이상은 하나 이상의 컴퓨터 프로그램 제품에 의해 제공된 명령어들에 응답하여 행해질 수 있다. 이러한 프로그램 제품들은 예를 들어, 프로세서에 의해 실행될 때, 여기에 설명된 기능성을 제공할 수 있는 명령어들을 제공하는 신호 포함 매체들을 포함할 수 있다. 컴퓨터 프로그램 제품들은 컴퓨터 판독가능 매체의 임의의 형태로 제공될 수 있다. 그러므로, 예를 들어, 하나 이상의 프로세서 코어(들)를 포함하는 프로세서는 컴퓨터 판독가능 매체에 의해 프로세서에 전달된 명령어들에 응답하여 설명된 동작들 중 하나 이상을 행할 수 있다.
도 3a-3h는 본 개시내용의 적어도 일부 구현들에 따라 배열된, 특정한 제조 동작들이 수행됨에 따른 예시적인 트랜지스터 구조체들의 측면도들이다. 도 3a는 도 1c의 평면도에 도시한 바와 같은 평면 A를 따라 취해진 트랜지스터 구조체들의 측면도를 도시한다. 도 3a에 도시한 바와 같이, 트랜지스터 구조체(301)는 기판(101)을 포함한다. 예를 들어, 기판(101)은 미리 결정된 결정 배향(예를 들어, (100), (111), (110) 등)을 따라 실질적으로 정렬된 기판일 수 있다. 일부 예들에서, 기판(101)은 단결정질 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), Ⅲ-Ⅴ 재료 기반 재료(예를 들어, 갈륨 비화물(GaAs)), 실리콘 탄화물(SiC), 사파이어(Al2O3), 또는 이들의 임의의 조합을 포함할 수 있다. 실시예에서, 기판(101)은 (100) 결정 배향을 갖는 실리콘을 포함할 수 있다. 다양한 예들에서, 기판(101)은 트랜지스터들, 메모리들, 캐패시터들, 저항기들, 광전자 디바이스들, 스위치들, 또는 전기적 절연 층, 예를 들어, 층간 유전체, 트렌치 절연 층 등에 의해 분리된 임의의 다른 능동 또는 수동 전자 디바이스들과 같은 집적 회로들 또는 전자 디바이스들을 위한 금속화 상호접속 층들을 포함할 수 있다.
그리고 도 3a에 도시한 바와 같이, 희생 핀들(303, 304) 및 유전체 층(302)이 기판(101) 위에 형성될 수 있다. 예를 들어, 희생 핀들(303, 304)은 기판(101)의 패터닝 및 에칭을 통해 형성되거나(예를 들어, 희생 핀들(303, 304)은 결정질 실리콘을 포함할 수 있음) 또는 재료 퇴적 및 재료(예를 들어, 폴리실리콘 등)의 패터닝을 통해 형성될 수 있다. 희생 핀들(303, 304)의 크기 및 형상은 결국, 희생 핀들(303, 304)이 제거될 때 형성된 트렌치들 내에 형성될 수 있는, 핀들(122, 132)의 크기 및 형상을 정할 수 있는 후속하는 개구들을 정할 수 있다. 실시예에서, 희생 핀들(303, 304)은 도시한 바와 같이 실질적으로 수직인 측벽들을 가질 수 있다. 실시예에서, 희생 핀들(303, 304)은 희생 핀들(303, 304)의 하부가 희생 핀들(303, 304)의 상부보다 폭이 넓도록 각이 진 측벽들을 가질 수 있다. 다른 실시예에서, 희생 핀들(303, 304)의 측벽들은 각각 희생 핀들(303, 304)의 하부가 희생 핀들(303, 304)의 상부보다 폭이 넓도록 그리고 측벽들이 오목 만곡된 형상을 갖도록 만곡된 형상을 가질 수 있다. 희생 핀들(303, 304)과 관련된 추가의 상세들이 그들이 형성하는 트렌치들과 관련하여 여기에 더 논의된다.
유전체 층(302)은 희생 핀들(303, 304)에 대해 선택적으로 에칭될 수 있고 (예를 들어, 유전체 층(302)으로부터의 에피택셜 성장 없이) 기판(101)으로부터 선택적인 에피택셜 성장을 가능하게 할 수 있는 임의의 재료를 포함할 수 있다. 유전체 층(302)은 벌크 퇴적 또는 열적 성장 및 평탄화 기술들 등과 같은 임의의 적합한 방식으로 형성될 수 있다. 실시예에서, 유전체 층(302)은 실리콘 산화물이다. 일부 실시예들에서, 유전체 층(302)은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다. 예를 들어, 유전체 층(302)은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD), 분자 빔 에피택시(MBE), 금속 유기 화학 기상 증착(MOCVD), 원자 층 퇴적(ALD) 등과 같은 블랭킷 퇴적 기술들을 사용하여 퇴적될 수 있고, 화학 기계적 연마 기술들과 같은 평면 기술이 희생 핀들(303, 304)을 노출하는 데 사용될 수 있다.
도 3b는 마스크(306)의 형성 및 트렌치(307)를 형성하기 위해 희생 핀(304)의 제거 후의, 트랜지스터 구조체(301)와 유사한 트랜지스터 구조체(305)를 도시한다. 마스크(306)는 포토리소그래피 기술들과 같은 임의의 적합한 기술 또는 기술들에 의해 형성될 수 있다. 마스크(306)는 하드마스크 재료(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등)를 포함할 수 있다. 마스크(306)는 마스크(306)가 희생 핀(303)을 보호하면서 희생 핀(304)이 제거될 수 있도록 에칭 선택성을 제공하는 임의의 재료일 수 있다. 희생 핀(304)은 에칭 동작과 같은 임의의 적합한 기술을 사용하여 제거될 수 있다. 논의된 바와 같이, 희생 핀(304)의 크기 및 형상은 트렌치(307)의 크기 및 형상을 정할 수 있다. 다양한 실시예들에서, 트렌치(307)는 실질적으로 수직인 측벽들, 경사진 측벽들, 또는 경사지고 오목한 측벽들 등을 가질 수 있다. 도시한 바와 같이, 트렌치(307)는 폭(309)(예를 들어, 상부 폭) 및 높이(308)를 포함할 수 있다. 일부 실시예들에서, 폭(309)은 8 내지 20㎚의 범위에 있을 수 있다. 실시예에서, 폭(309)은 약 10㎚일 수 있다. 일부 실시예들에서, 높이(308)는 10㎚ 내지 100㎚의 범위에 있을 수 있다. 실시예에서, 높이(308)는 30 내지 100㎚의 범위에 있을 수 있다. 또한, 높이(308) 대 폭(309)의 비는 트렌치(307)의 종횡비를 정할 수 있다. 실시예에서, 트렌치(307)의 종횡비는 1.8 내지 3.5의 범위에 있을 수 있다. 실시예에서, 트렌치(307)의 종횡비는 2 내지 3의 범위에 있을 수 있다. 실시예에서, 트렌치(307)의 종횡비는 약 2.5일 수 있다.
여기에 논의된 바와 같이, 일부 실시예들에서, 핀들(122, 132)의 게르마늄 주석 부분들(104, 106)은 상이한 재료 조성들을 가질 수 있다. 이러한 디바이스들을 형성하기 위해서, 마스크(306)는 희생 핀(303)이 도 3b에 도시된 바와 같이 남아 있는 동안 희생 핀(304)이 선택적으로 제거될 수 있도록 형성될 수 있다. 실시예에서, 마스크(306)는 희생 핀(304)이 남아 있는 동안 희생 핀(303)이 선택적으로 제거될 수 있도록 형성될 수 있다. 또한 여기에 논의된 바와 같이, 일부 실시예들에서, 핀들(122, 132)의 게르마늄 주석 부분들(104, 106)은 동일하거나 실질적으로 동일한 재료 조성들을 가질 수 있다. 이러한 디바이스들을 형성하기 위해서, 마스크(306)는 예를 들어, 희생 핀(303) 및 희생 핀(304) 둘 다가 트렌치(307) 및 희생 핀(303)의 제거와 관련된 트렌치(도시 안됨)을 노출하기 위해 동일한 동작에서 제거될 수 있도록 구현되지 않을 수 있다.
도 3c는 버퍼 층(105) 및 게르마늄 주석 성장(311)의 형성 후의, 트랜지스터 구조체(305)와 유사한 트랜지스터 구조체(310)를 도시한다. 버퍼 층(105)은 예를 들어, 화학 기상 증착, 금속 유기 화학 기상 증착, 원자 층 퇴적, 또는 임의의 다른 에피택셜 성장 기술을 통한 에피택셜 성장과 같은, 예를 들어, 임의의 적합한 에피택셜 성장 기술들을 통해 형성될 수 있다. 버퍼 층(105)은 버퍼 층(105)이 임의의 격자 부정합 게르마늄 주석 성장(311)을 브리지할 수 있도록 임의의 적합한 에피택셜 층을 포함할 수 있다. 실시예에서, 버퍼 층(105)은 게르마늄을 포함한다. 실시예에서, 버퍼 층(105)은 이완된 게르마늄과 같은 이완된 버퍼를 포함한다.
일부 실시예들에서, 버퍼 층(105)의 에피택셜 성장 전에, 표면 준비가 기판(101) 상에서 수행될 수 있다. 예를 들어, 트렌치는 트렌치(307)의 하부에서 기판(101) 내에 형성될 수 있다. 트렌치는 V-홈과 같은 트렌치 형상을 포함할 수 있고 버퍼 층(105)의 에피택셜 성장을 용이하게 하기 위해 미스컷, 및/또는 치수들을 포함할 수 있다.
버퍼 층(105)은 버퍼 층(105)이 (예를 들어, 게르마늄 주석 성장(311)과의 밴드 오프셋 및/또는 원자가 차이를 통해) 여기에 논의된 바와 같이 누설 전류를 저지하거나 방지할 수 있도록 임의의 적합한 두께를 가질 수 있다. 실시예에서, 버퍼 층(105)은 3 내지 30㎚의 범위에 있다. 실시예에서, 버퍼 층(105)은, 예를 들어, 게르마늄의 단일 층일 수 있다. 실시예에서, 버퍼 층(105)의 두께는 예를 들어, 높이(308)의 10% 내지 30%와 같이, 트렌치(307)의 높이(308)의 일부분일 수 있다. 일부 예들에서, 결함들은 버퍼 층(105) 및 게르마늄 주석 성장(311)이 에피택셜 성장할 때 형성될 수 있다. 실시예에서, 이러한 결함들은 (예를 들어, 후속 게르마늄 주석 에피택셜 성장이 순수할 수 있도록) 버퍼 층(105)에 실질적으로 한정될 수 있다. 실시예에서, 버퍼 층(105)의 두께는 결함들이 그 안에 한정될 수 있도록 선택될 수 있다. 예를 들어, 이러한 결함들은 에피택셜 성장 중에 형성될 수 있고, 버퍼 층(105) 내에 및/또는 버퍼 층(105)과 유전체 층(302) 사이의 계면에서 종료할 수 있다.
게르마늄 주석 성장(311)은 임의의 적합한 에피택셜 성장 기술을 사용하여 형성될 수 있다. 예를 들어, 게르마늄 주석 성장(311)은 화학 기상 증착, 금속 유기 화학 기상 증착, 원자 층 퇴적, 또는 임의의 다른 에피택셜 성장 기술을 통해 에피택셜 성장에 의해 형성될 수 있다. 실시예에서, 게르마늄 주석 성장(311)은 400-500℃ 범위의 에피택셜 성장에 의해 형성될 수 있다. 도시한 바와 같이, 일부 예들에서, 범프(312) 또는 둥근 상부 표면은 게르마늄 주석 성장(311)의 일부로서 형성될 수 있다. 일부 예들에서, 범프(312)는 후속하는 평면 동작을 통해 제거될 수 있다. 일부 예들에서, 범프(312)는 형성되지 않을 수 있고 게르마늄 주석 성장(311)은 실질적으로 평탄한 상부 표면 및/또는 임의의 범프를 가질 수 있거나 불규칙성이 평면 동작이 필요하지 않도록 후속 처리를 저지하지 않을 수 있다. 게르마늄 주석 성장(311)은 트렌치(307)의 높이(308)와 관련하여 논의된 바와 같이 버퍼 층(105)의 두께(및 일부 경우들에서 범프(312)를 포함) 미만인 10㎚ 내지 100㎚ 등과 같은 임의의 적합한 두께를 가질 수 있다.
여기에 논의된 바와 같이, 일부 실시예들에서, 핀들(122, 132)의 게르마늄 주석 부분들(104, 106)은 상이한 재료 조성들을 가질 수 있다. 실시예에서, 게르마늄 주석 성장(311)은 PMOS 트랜지스터와 관련될 수 있고 게르마늄 주석 성장(311)은 여기에 논의된 바와 같이 5% 내지 20% 또는 임의의 다른 농도와 같은 비교적 큰 농도의 주석을 포함할 수 있다. 다른 실시예에서, 게르마늄 주석 성장(311)은 NMOS 트랜지스터와 관련될 수 있고 게르마늄 주석 성장(311)은 여기에 논의된 바와 같이 5% 내지 10% 또는 임의의 다른 농도와 같은 비교적 작은 농도의 주석을 포함할 수 있다. 예를 들어, PMOS 또는 NMOS 디바이스와 관련된 핀은 논의된 프로세스 흐름에서 첫번째로 형성될 수 있다.
또한 여기에 논의된 바와 같이, 일부 실시예들에서, 핀들(122, 132)의 게르마늄 주석 부분들(104, 106)은 동일하거나 실질적으로 동일한 재료 조성들을 가질 수 있다. 논의된 바와 같이, 이러한 디바이스들을 형성하기 위해서, 마스크(306)는 예를 들어, 버퍼 층(105)(도 1a를 참조) 및 게르마늄 주석 성장(311) 및 버퍼 층(103)(도 1a 참조) 및 (예를 들어, 핀(122)의 제거된 희생 핀(303) 및 궁극적인 게르마늄 주석 부분(104)과 관련된) 노출된 트렌치와 관련된 게르마늄 주석 성장이 동일한 동작들에서 형성될 수 있도록 구현되지 않을 수 있다.
도 3d는 (버퍼 층(105)과 함께, 핀(132)을 완성하기 위해) 버퍼 층(103) 및 핀(122)의 게르마늄 주석 부분(104) 및 게르마늄 주석 부분(106)의 형성 후의, 트랜지스터 구조체(310)와 유사한 트랜지스터 구조체(312)를 도시한다. 실시예에서, 버퍼 층(103), 게르마늄 주석 부분(104), 및 게르마늄 주석 부분(106)을 형성하는 것은 (도 3c를 참조하여), 마스크(306)를 제거하고, 희생 핀(303)을 제거하고, 버퍼 층(103)을 에피택셜 성장시키고, 게르마늄 주석 부분(104)을 에피택셜 성장시키고, 평탄화 동작을 수행하는 것을 포함할 수 있다. 예를 들어, 이러한 에피택셜 성장들은 평탄화 동작에 의해 제거될 수 있는, 범프(312)와 유사한 범프를 게르마늄 주석 부분(104) 위에 제공할 수 있다. 또한, 이러한 에피택셜 성장들은 범프(312)를 더 성장할 수 있고, 이러한 추가의 재료는 평탄화 동작에 의해 유사하게 제거될 수 있다. 마스크(306)를 제거하는 것은 에칭(예컨대 건식 에칭 또는 습식 에칭) 기술 등을 포함할 수 있다. 희생 핀(304)은 에칭 동작과 같은 임의의 적합한 기술을 사용하여 제거될 수 있다. 버퍼 층(103)의 에피택셜 성장 및 게르마늄 주석 부분(104)의 에피택셜 성장은 화학 기상 증착, 금속 유기 화학 기상 증착, 원자 층 퇴적 등과 같은 여기에 논의된 임의의 에피택셜 성장 기술을 포함할 수 있다. 평탄화 동작은 화학 기계적 연마 동작 등을 포함할 수 있다. 이러한 실시예는 감소된 동작들(예를 들어, 제2 마스킹은 요구되지 않을 수 있음)의 장점을 제공할 수 있다.
다른 실시예에서, 버퍼 층(103), 게르마늄 주석 부분(104), 및 게르마늄 주석 부분(106)을 형성하는 것은 (다시 도 3c를 참조하여) 마스크(306)을 제거하고, 게르마늄 주석 성장(311) 위에 (제2) 마스크를 형성하고, 희생 핀(303)을 제거하고, 버퍼 층(103)을 에피택셜 성장시키고, 게르마늄 주석 부분(104)을 에피택셜 성장시키고, 제2 마스크를 제거하고, 선택적인 평탄화 동작을 수행하는 것을 포함할 수 있다. 예를 들어, 이러한 실시예는 범프(312) 위의 추가의 성장을 제거할 수 있다. 또한, 이러한 실시예는 평탄화 동작의 필요성을 없앨 수 있다. 그러나, 일부 예들에서, 평탄화 동작은 후속 처리를 위한 보다 평평한 표면을 제공하는 데 여전히 유리할 수 있다. 논의된 바와 같이, 마스크(306)를 제거하고 제2 마스크를 제거하는 것은 에칭(예컨대 건식 에칭 또는 습식 에칭) 기술 등을 포함할 수 있다. 제2 마스크를 형성하는 것은 포토리소그래피 처리 또는 퇴적, 포토리소그래피, 및 에칭 처리 등을 포함할 수 있다. 위와 같이, 희생 핀(304)은 에칭 동작과 같은 임의의 적합한 기술을 사용하여 제거될 수 있다. 버퍼 층(103)을 에피택셜 성장시키고 게르마늄 주석 부분(104)을 에피택셜 성장시키는 것은 화학 기상 증착, 금속 유기 화학 기상 증착, 원자 층 퇴적 등과 같은 여기에 논의된 임의의 에피택셜 성장 기술들을 포함할 수 있다. 선택적인 평탄화 동작은 화학 기계적 연마 동작 등을 포함할 수 있다.
여기에 논의된 바와 같이, 일부 실시예들에서, 핀들(122, 132)의 게르마늄 주석 부분들(104, 106)은 상이한 재료 조성들을 가질 수 있다. 실시예에서, 게르마늄 주석 부분(104)(및 범프 등을 포함하는 임의의 게르마늄 주석 성장)은 NMOS 트랜지스터와 관련될 수 있고 게르마늄 주석 부분(104)은 여기에 논의된 바와 같이 5% 내지 10% 또는 임의의 다른 농도와 같이 (게르마늄 주석 부분(106)과 비교하여 볼 때) 비교적 작은 농도의 주석을 포함할 수 있다. 다른 실시예에서, 게르마늄 주석 부분(104)은 PMOS 트랜지스터와 관련될 수 있고 게르마늄 주석 부분(104)은 여기에 논의된 바와 같이 5% 내지 20% 또는 임의의 다른 농도와 같이 비교적 높은 농도의 주석을 포함할 수 있다. 예를 들어, PMOS 또는 NMOS 디바이스와 관련된 핀은 논의된 프로세스 흐름에서 두번째로 형성될 수 있다.
또한 여기에 논의된 바와 같이, 일부 실시예들에서, 핀들(122, 132)의 게르마늄 주석 부분들(104, 106)은 동일하거나 실질적으로 동일한 재료 조성들을 가질 수 있다. 논의된 바와 같이, 이러한 디바이스들을 형성하기 위해서, 마스크(306)와 같은 마스크들은 구현되지 않을 수 있고 버퍼 층들(103, 105)이 동시에 형성될 수 있고 게르마늄 주석 부분들(104, 106)이 동시에 형성될 수 있다. 이러한 예들에서, 처리는 희생 핀들(303, 304)을 제거하고, 버퍼 층들(103, 105)을 에피택셜 성장시키고, 게르마늄 주석 부분들(104, 106)과 관련된 게르마늄 주석 성장들(예를 들어, 게르마늄 주석 성장(311))을 에피택셜 성장시키고, 선택적인 평탄화 단계를 수행하는 것을 포함할 수 있다. 어느 실시예에서나, 트랜지스터 구조체(312)에 대해 도시한 것과 같은 구조체가 형성될 수 있고 처리는 다음과 같이 계속될 수 있다.
도 3e는 유전체 층(102)을 형성하기 위해 유전체 층(302)을 리세싱한 후의, 트랜지스터 구조체(312)와 유사한 트랜지스터 구조체(313)를 도시한다. 도 3d에 도시한 바와 같이, 실시예에서, 유전체 층(302)은 버퍼 층(103)의 상부 표면, 버퍼 층(105)의 상부 표면, 및 유전체 층(102)의 상부 표면이 실질적으로 평면 또는 동일 높이에 있도록(예를 들어, 이러한 층들의 상부 표면들이 실질적으로 측방향으로 또는 수평으로 정렬되도록) 리세싱될 수 있다. 유전체 층(302)은 에칭 동작들, 적시의 에칭 동작들 등과 같은 임의의 적합한 기술 또는 기술들을 사용하여 리세싱될 수 있다.
도 3f는 게이트(107) 및 게이트(108)의 형성 후의, 트랜지스터 구조체(313)와 유사한 트랜지스터 구조체(314)를 도시한다. 게이트들(107, 108)은 임의의 적합한 재료, 재료들, 또는 재료 스택을 포함할 수 있다. 실시예에서, 게이트들(107, 108)은 채널 영역들(121, 131)에 인접한 실리콘의 에피택셜 층, 실리콘의 에피택셜 층 위의 하이-k 게이트 유전체 및 하이-k 게이트 유전체 위의 금속 게이트 부분을 포함한다. 실시예에서, 게이트들(107, 108)은 채널 영역들(121, 131)에 인접한 하이-k 게이트 유전체 및 하이-k 게이트 유전체 위의 금속 게이트 부분을 포함한다. 게이트들(107, 108)은 예를 들어, 퇴적 기술들(예를 들어, 컨포멀 또는 벌크 퇴적들) 및 패터닝 기술들(예를 들어, 포토리소그래피 및 에칭 기술들)과 같은 임의의 적합한 기술 또는 기술들을 사용하여 형성될 수 있다. 도시한 바와 같이, 게이트들(107, 108)은 게이트(107)의 하부 및/또는 게이트(108)의 하부가 버퍼 층(103) 및/또는 버퍼 층(105)의 상부 표면과 실질적으로 평면 또는 동일 높이일 수 있도록 형성될 수 있다. 예를 들어, 게이트(107)의 하부는 게이트(107)의 하부가 버퍼 층(103)의 상부 표면과 수평으로 정렬(또는 실질적으로 수평으로 정렬)되도록 버퍼 층(103)의 상부 표면과 상부 표면과 실질적으로 평면이거나 동일 높이에 있을 수 있다.
도 3g는 마스크(315), 소스(111), 및 드레인(112)(도 3g의 측면도에 도시하지 않음)의 형성 후의, 트랜지스터 구조체(314)와 유사한 트랜지스터 구조체(315)를 도시한다. 도 3g는 도 1c의 평면도에 도시한 바와 같은 평면 B를 따라 취해진 트랜지스터 구조체들의 측면도를 도시한다. 예를 들어, 소스(111) 및 드레인(112)은 핀(106)에 결합될 수 있다. 도시한 바와 같이, 핀(122)의 게르마늄 주석 부분(104) 및 트랜지스터 구조체(315)의 다른 부분들은 소스(111) 및 드레인(112)이 선택적으로 성장할 수 있도록 마스크(315)에 의해 마스킹될 수 있다. 예를 들어, 소스(111) 및 드레인(112)은 게르마늄 주석 부분(106)으로부터 에피택셜 성장을 통해 선택적으로 성장할 수 있다(예를 들어, 소스(111) 및 드레인(112)의 재료는 유전체 층(102)으로부터 성장하지 않을 수 있다). 실시예에서, 소스(111) 및 드레인(112)은 게르마늄 주석을 포함하거나 그것으로 구성된다. 도시한 바와 같이, 소스(111)는 보다 많이 노출된 영역들 또는 코너들 등에서 발생한 보다 빠른 성장으로 게르마늄 주석 부분(106)을 따라 성장할 수 있다. 마스크(315)는 포토리소그래피 기술들과 같은 임의의 적합한 기술 또는 기술들에 의해 형성될 수 있다. 마스크(306)는 하드마스크 재료(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등)를 포함할 수 있다. 마스크(315)는 (예를 들어, 게르마늄 주석 부분(106) 및/또는 게르마늄 주석 부분(104)의) 다른 부분들이 성장으로부터 보호될 수 있는 동안 소스(111) 및 드레인(112)이 성장할 수 있도록 에피택셜 성장 선택성을 제공하는 임의의 재료일 수 있다.
여기에 논의된 바와 같이, 일부 실시예들에서, 소스(111) 및 드레인(112)은 소스(109) 및 드레인(110)과 상이한 재료 조성들을 가질 수 있다. 이러한 디바이스들을 형성하기 위해서, 마스크(315)는 게르마늄 주석 부분(104)이 성장으로부터 보호되는 동안 소스(111) 및 드레인(112)이 선택적으로 형성될 수 있도록 형성될 수 있다. 이러한 예들에서, 마스크(315)는 소스(111) 및 드레인(112)의 주입 도핑에서 유사한 역할을 제공할 수 있다. 예를 들어, 소스(111) 및 드레인(112)은 PMOS 디바이스의 일부일 수 있다. 이러한 실시예에서, 소스(111) 및 드레인(112)은 비교적 높은 퍼센티지의 주석을 갖는 게르마늄 주석 및/또는 붕소 등과 같은 p형 도펀트를 포함할 수 있다.
또한 여기에 논의된 바와 같이, 일부 실시예들에서, 소스(111) 및 드레인(112)과 소스(109) 및 드레인(110)은 동일하거나 실질적으로 동일한 재료 조성들을 가질 수 있다. 이러한 디바이스들을 형성하기 위해서, 마스크(315)는 구현되지 않을 수 있고 소스(111), 드레인(112), 소스(109), 및 드레인(110)의 형성을 위한 마스크가 소스(111) 드레인(112), 소스(109), 및 드레인(110)의 모두가 동일한 동작에서 형성될 수 있고 실질적으로 동일한 퍼센티지들의 주석을 갖는 게르마늄 주석을 포함할 수 있도록 구현될 수 있다.
도 3h는 마스크(315)의 제거 및 소스(109) 및 드레인(110)(도 3h의 측면도에 도시하지 않음)의 형성 후의 트랜지스터 구조체(315)와 유사한 트랜지스터 구조체(316)를 도시한다. 예를 들어, 소스(109) 및 드레인(110)은 핀(104)에 결합될 수 있다. 마스크(315)를 제거하는 것은 에칭(예컨대 건식 에칭 또는 습식 에칭) 기술 등을 포함할 수 있다. 실시예에서, 소스(109) 및 드레인(110)은 소스(111) 및 드레인(112)을 덮는 제2 마스크 및 소스(109) 및 드레인(110)이 형성되지 않는 다른 영역들을 제공하고, 소스(109) 및 드레인(110)을 에피택셜 성장시키고, 제2 마스크를 제거함으로써 형성될 수 있다. 예를 들어, 소스(109) 및 드레인(110)은 게르마늄 주석 부분(104)으로부터 에피택셜 성장을 통해 선택적으로 성장할 수 있다(예를 들어, 소스(111) 및 드레인(112)의 재료는 유전체 층(102)으로부터 성장하지 않을 수 있다). 실시예에서, 소스(109) 및 드레인(110)은 게르마늄 주석을 포함하거나 그것으로 구성될 수 있다. 도시한 바와 같이, 소스(109)는 보다 많이 노출된 영역들 또는 코너들 등에서 발생한 보다 빠른 성장으로 게르마늄 주석 부분(104)을 따라 성장할 수 있다.
제2 마스크는 제2 마스크가 논의된 것과 같은 하드마스크 재료를 포함하도록 포토리소그래피 기술들 등과 같은 임의의 적합한 기술 또는 기술들에 의해 형성될 수 있다. 제2 마스크를 제거하는 것은 에칭 기술 등을 포함할 수 있다. 제2 마스크는 (예를 들어, 게르마늄 주석 부분(106) 및/또는 게르마늄 주석 부분(104)의) 다른 부분들이 성장으로부터 보호될 수 있는 동안 소스(109) 및 드레인(110)이 성장할 수 있도록 에피택셜 성장 선택성을 제공하는 임의의 재료를 포함할 수 있다. 또한, 제2 마스크는 소스(109) 및 드레인(110)의 주입 도핑에서 유사한 역할을 제공할 수 있다. 예를 들어, 소스(109) 및 드레인(110)은 NMOS 디바이스의 일부일 수 있고 소스(109) 및 드레인(110)은 인 또는 비소 등과 같은 n형 도펀트를 포함할 수 있다.
여기에 논의된 바와 같이, 일부 실시예들에서, 소스(109) 및 드레인(110)은 소스(111) 및 드레인(112)과 상이한 재료 조성들을 가질 수 있다. 예를 들어, 소스(109) 및 드레인(110)은 논의된 바와 같이 NMOS 디바이스의 일부일 수 있고 소스(109) 및 드레인(110)은 비교적 낮은 퍼센티지의 주석을 갖는 게르마늄 주석을 포함할 수 있다. 또한 논의된 바와 같이, 일부 실시예들에서, 소스(111), 드레인(112), 소스(109), 및 드레인(110)은 동일하거나 실질적으로 동일한 재료 조성들을 가질 수 있고 위에 논의된 것과 같은 동일한 에피택셜 성장 동작들에서 형성될 수 있다.
도 3a-3h는 여기에 논의된 바와 같이 트랜지스터(120) 및 트랜지스터(130)를 제조하기 위한 예시적인 프로세스 흐름을 도시한다. 다양한 예들에서, 추가의 동작들이 포함될 수 있거나 소정의 동작들이 생략될 수 있다. 특히, 도시된 프로세스는 상이한 재료 조성들을 갖는 채널 영역들 및 상이한 재료 조성들을 갖는 소스들 및 드레인들을 갖는 트랜지스터들을 제공할 수 있다. 논의된 바와 같이, 일부 동작들은 동일한 조성들을 갖는 채널 영역들 또는 동일한 조성들을 갖는 소스들 및 드레인들, 또는 둘 다를 갖는 트랜지스터들을 제조하도록 생략 및/또는 수정될 수 있다.
도 4는 본 개시내용의 적어도 일부 구현들에 따라 배열된, 향상된 채널 이동도 및 최소의 또는 감소된 누설을 갖는 하나 이상의 트랜지스터를 구현하는 예시적인 SRAM 셀(400)의 도면이다. 도 4는 액세스 트랜지스터들(420), 풀 다운 트랜지스터들(415), 및 풀 업 트랜지스터(425)를 포함하는 예시적인 6 트랜지스터(6T) SRAM 셀(400)을 도시한다. 다양한 예들에서, 액세스 트랜지스터들(420), 풀 다운 트랜지스터들(415), 및 풀 업 트랜지스터들(425)이 트랜지스터(120 및/또는 130)로서 구현될 수 있다. 완전한 SRAM 메모리 회로는 SRAM 셀(400)과 같은 많은 SRAM 셀들을 상호접속함으로써 형성될 수 있다.
실시예에서, 액세스 트랜지스터들(420) 및 풀 다운 트랜지스터들(415) 중 하나 이상은 NMOS 트랜지스터들이고 여기에 NMOS 트랜지스터들과 관련하여 논의된 특징들을 포함할 수 있고 풀 업 트랜지스터들(425)은 PMOS 트랜지스터들이고 여기에 논의된 NMOS 트랜지스터들과 관련하여 논의된 특징들을 포함할 수 있다. 예를 들어, 액세스 트랜지스터들(420) 및 풀 다운 트랜지스터들(415)은 (기판(101) 위에 배치된 버퍼 층(103), 및 버퍼 층(103) 위에 배치된 게르마늄 주석 부분(104)을 포함할 수 있는) 핀(122)의 게르마늄 주석 부분(104)의 채널 영역(121), 채널 영역(121) 위에 배치된 게이트(107), 및 핀(122)에 결합된 소스(109) 및 드레인(110)을 포함할 수 있고, 채널 영역(121)은 소스(109)와 드레인(110) 사이에 있다. 풀 업 트랜지스터들(425) 중 하나 이상은 (기판(101) 위에 배치된 버퍼 층(104), 및 버퍼 층(104) 위에 배치된 게르마늄 주석 부분(106)을 포함할 수 있는) 핀(132)의 게르마늄 주석 부분(106)의 채널 영역(131), 채널 영역(131) 위에 배치된 게이트(108), 및 핀(132)에 결합된 소스(111) 및 드레인(112)을 포함할 수 있고, 채널 영역(131)은 소스(111)와 드레인(112) 사이에 있다.
또한, 액세스 트랜지스터들(420) 및 풀 다운 트랜지스터들(415)(예를 들어, NMOS 트랜지스터들) 중 하나 이상은 풀 업 트랜지스터들(425)(예를 들어, PMOS 트랜지스터들)의 게르마늄 주석 소스들 및 드레인들과 상이한 주석 농도들을 갖는 게르마늄 주석을 포함하는 소스들 및 드레인들을 가질 수 있다. 예를 들어, 풀 업 트랜지스터들(425)은 액세스 트랜지스터들(420) 및 풀 다운 트랜지스터들(415)의 소스들 및 드레인들보다 높은 농도의 주석을 갖는 소스들 및 드레인들을 가질 수 있다. 또한 또는 대안적으로, 액세스 트랜지스터들(420) 및 풀 다운 트랜지스터들(415)(예를 들어, NMOS 트랜지스터들) 중 하나 이상은 풀 업 트랜지스터들(425)(예를 들어, PMOS 트랜지스터들)의 게르마늄 주석 채널 영역들의 것과 상이한 주석 농도를 갖는 게르마늄 주석의 채널 영역들을 가질 수 있다. 예를 들어, 풀 업 트랜지스터들(425)은 액세스 트랜지스터들(420) 및 풀 다운 트랜지스터들(415)의 채널 영역들보다 높은 농도의 주석을 갖는 게르마늄 주석의 채널 영역들을 가질 수 있다. 예를 들어, 풀 업 트랜지스터들(425)의 채널 영역들은 5% 내지 20% 범위의 주석의 농도를 가질 수 있고 액세스 트랜지스터들(420) 및 풀 다운 트랜지스터들(415)의 채널 영역들은 5% 내지 10% 범위의 주석의 농도를 가질 수 있다.
도 5는 본 개시내용의 적어도 일부 구현들에 따라, 배열된 게르마늄 주석(GeSn) 채널(들)을 갖는 트랜지스터(들)를 갖는 IC를 이용하는 모바일 컴퓨팅 플랫폼(500)의 예시적인 도면이다. 게르마늄 주석 채널(들)을 갖는 트랜지스터 또는 트랜지스터들은 트랜지스터(120) 또는 트랜지스터(130) 등과 같이 여기에 논의된 것과 같은 임의의 트랜지스터들일 수 있다. 일부 예들에서, 여기에 논의된 것과 같은 NMOS 및 PMOS 트랜지스터들은 CMOS 회로로서 함께 구현될 수 있다. 모바일 컴퓨팅 플랫폼(500)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(500)은 태블릿, 스마트폰, 노트북, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적인 실시예에서 터치스크린(예를 들어, 용량성, 유도성, 저항성 등의 터치스크린)인 디스플레이 스크린(505), 칩-레벨(SoC) 또는 패키지 레벨 집적 시스템(510), 및 배터리(515)를 포함할 수 있다.
집적 시스템(510)은 확대도(520) 내에 더 도시된다. 예시적인 실시예에서, 패키징된 디바이스(550)(도 6에 "메모리/프로세서"라고 라벨링됨)는 적어도 하나의 메모리 칩(예를 들어, RAM), 및/또는 적어도 하나의 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 또는 그래픽 프로세서 등)을 포함한다. 실시예에서, 패키지 디바이스(550)는 SRAM 캐시 메모리를 포함하는 마이크로프로세서이다. 실시예에서, 패키지 디바이스(550)는 트랜지스터(120) 또는 트랜지스터(130) 중 하나 이상 또는 둘 다를 포함한다. 예를 들어, 이용된 트랜지스터는 핀이 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 게르마늄 주석 부분, 채널 영역 위에 배치된 게이트, 및 채널 영역이 소스와 드레인 사이에 있도록 핀에 결합된 소스 및 드레인을 포함할 수 있도록 핀의 게르마늄 주석 부분을 포함하는 채널 영역을 포함할 수 있다. 패키징된 디바이스(550)는 전력 관리 집적 회로(PMIC)(530), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)(예를 들어, 송신기 경로 상에 전력 증폭기 및 수신 경로 상에 저 잡음 증폭기를 더 포함하는 디지털 베이스밴드 및 아날로그 프론트 엔드 모듈을 포함)를 포함하는 RF(무선) 집적 회로(RFIC)(525), 및 그것의 제어기(535) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(560)에 더 결합(예를 들어, 통신가능하게 결합)될 수 있다. 일반적으로, 패키징된 디바이스(550)는 또한 디스플레이 스크린(505)에 결합(예를 들어, 통신가능하게 결합)될 수 있다.
기능적으로, PMIC(530)는 배터리 전력 조정, DC-대-DC 변환 등을 수행할 수 있고, 그래서 배터리(515)에 결합된 입력 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 실시예에서, PMIC(530)는 고 전압 동작들을 수행할 수 있다. 더 도시된 바와 같이, 예시적인 실시예에서, RFIC(525)는 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물뿐만 아니라, 3G, 4G, 5G, 및 그 이상인 임의의 다른 무선 프로토콜들을 포함하지만, 이들로 제한되지 않는 많은 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하기 위해 안테나(도시 안됨)에 결합된 입력을 갖는다. 대안적 구현들에서, 이들 보드-레벨 모듈들 각각은 패키징된 디바이스(550)의 패키지 기판에 결합된 별개의 IC들 상에 또는 패키징된 디바이스(550)의 패키지 기판에 결합된 단일 IC(SoC) 내에 집적될 수 있다.
도 6은 본 개시내용의 적어도 일부 구현들에 따라 배열된, 컴퓨팅 디바이스(600)의 기능 블록도이다. 컴퓨팅 디바이스(600)는 예를 들어, 플랫폼(500) 내부에서 발견될 수 있고, 프로세서(601)(예를 들어, 애플리케이션 프로세서) 및 하나 이상의 통신 칩(604, 605)과 같지만, 이들로 제한되지 않는 많은 컴포넌트들을 호스팅하는 마더보드(602)를 더 포함한다. 프로세서(601)는 마더보드(602)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(601)는 프로세서(601) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서"는 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 부분을 말할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(604, 605)은 또한 마더보더(602)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩들(604)은 프로세서(601)의 일부일 수 있다. 그것의 응용들에 따라, 컴퓨팅 디바이스(600)는 마더보드(602)에 물리적으로 및 전기적으로 결합되거나 되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트는 도시된 것과 같은, 휘발성 메모리(예를 들어, DRAM)(607, 608), 비휘발성 메모리(예를 들어, ROM)(610), 그래픽 프로세서(612), 플래시 메모리, 글로벌 포지셔닝 시스템(GPS) 디바이스(613), 나침반(614), 칩셋(606), 안테나(616), 전력 증폭기(609), 터치스크린 제어기(611), 터치스크린 디스플레이(617), 스피커(615), 카메라(603), 및 배터리(618), 및 디지털 신호 프로세서, 암호화 프로세서, 오디오 코덱, 비디오 코덱, 가속도계, 자이로스코프, 및 대용량 저장 디바이스(하드 디스크 드라이브, 고상 드라이브(SSD), 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등) 등과 같은 다른 컴포넌트들을 포함할 수 있지만 이들로 제한되지 않는다.
통신 칩들(604, 605)은 컴퓨팅 디바이스(600)로 및 그로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통해 변조된 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 관련된 디바이스들이 일부 실시예들에서는 그렇지 않을 수 있지만 어떠한 와이어들을 포함하지 않는다는 것을 함축하지 않는다. 통신 칩들(604, 605)은 여기 어딘가에 설명된 것들을 포함하지만, 이들로 제한되지 않는 많은 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(600)는 복수의 통신 칩(604, 605)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신들에 전용일 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신들에 전용일 수 있다.
여기에 설명된 어떤 구현에서 사용된 바와 같이, 용어 "모듈"은 여기에 설명된 기능성을 제공하도록 구성된 소프트웨어, 펌웨어 및/또는 하드웨어의 임의의 조합을 말한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령어 세트 또는 명령어들로서 실시될 수 있고, 여기에 설명된 임의의 구현에서 사용된 것과 같은 "하드웨어"는 예를 들어, 하드와이어드 회로, 프로그래머블 회로, 상태 머신 회로, 및/또는 프로그래머블 회로에 의해 실행된 명령어들을 저장한 펌웨어 단독 또는 이들의 조합으로 포함할 수 있다. 모듈들은 예를 들어, 집적 회로(IC), 시스템 온 칩(SoC) 등의 더 큰 시스템의 일부를 형성하는 회로로서 총체적으로 또는 개별적으로 실시될 수 있다.
소정의 기술된 특징들이 다양한 구현들을 참조하여 설명되었지만, 이 설명은 제한된 의미로 해석되는 것으로 의도되지 않는다. 그러므로, 본 개시내용이 관련된 기술분야의 통상의 기술자에게 분명한, 다른 구현들뿐만 아니라, 여기에 설명된 구현들의 다양한 수정들은 본 개시내용의 취지 및 범위 내에 드는 것으로 간주된다.
다음의 예들을 추가 실시예들에 관한 것이다.
하나 이상의 제1 실시예에서, 집적 회로는 트랜지스터를 포함하고, 트랜지스터는 핀의 게르마늄 주석 부분을 포함하는 채널 영역 - 핀은 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 게르마늄 주석 부분을 포함함 -, 채널 영역 위에 배치된 게이트, 및 핀에 결합된 소스 및 드레인을 포함하고, 채널 영역은 소스와 드레인 사이에 있다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함하고, 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함하고, 채널 영역 및 제2 채널 영역은 상이한 농도들의 주석을 포함한다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함하고, 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함하고, 채널 영역 및 제2 채널 영역은 상이한 농도들의 주석을 포함하고, 트랜지스터는 NMOS 트랜지스터이고 제2 트랜지스터는 PMOS 트랜지스터이고 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖는다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함하고, 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함하고, 채널 영역 및 제2 채널 영역은 상이한 농도들의 주석을 포함하고, 트랜지스터는 NMOS 트랜지스터이고 제2 트랜지스터는 PMOS 트랜지스터이고 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖고, 제2 채널 영역은 채널 영역보다 더 높은 농도의 주석을 포함한다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함하고, 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함하고, 채널 영역 및 제2 채널 영역은 상이한 농도들의 주석을 포함하고, 트랜지스터는 NMOS 트랜지스터이고 제2 트랜지스터는 PMOS 트랜지스터이고/이거나 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖고/갖거나, 제2 채널 영역은 채널 영역보다 더 높은 농도의 주석을 포함한다.다.
제1 실시예들에 더하여, 집적 회로는 제2 트랜지스터를 포함하고, 제2 트랜지스터는 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역 - 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함함 -, 제2 채널 영역 위에 배치된 제2 게이트, 및 제2 핀에 결합된 제2 소스 및 제2 드레인을 포함하고, 제2 채널 영역은 제2 소스와 제2 드레인 사이에 있고, 트랜지스터는 NMOS 트랜지스터이고 제2 트랜지스터는 PMOS 트랜지스터이고, 소스, 드레인, 제2 소스, 및 제2 드레인은 모두 게르마늄 주석을 포함하고, 소스 및 드레인은 제2 소스 및 제2 드레인과 상이한 농도들의 주석을 포함한다.
제1 실시예들에 더하여, 집적 회로는 제2 트랜지스터를 포함하고, 제2 트랜지스터는 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역 - 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함함 -, 제2 채널 영역 위에 배치된 제2 게이트, 및 제2 핀에 결합된 제2 소스 및 제2 드레인을 포함하고, 제2 채널 영역은 제2 소스와 제2 드레인 사이에 있고, 트랜지스터는 NMOS 트랜지스터이고 제2 트랜지스터는 PMOS 트랜지스터이고, 소스, 드레인, 제2 소스, 및 제2 드레인은 모두 게르마늄 주석을 포함하고, 소스 및 드레인은 제2 소스 및 제2 드레인과 상이한 농도들의 주석을 포함하고, 제2 소스 및 제2 드레인은 소스 및 드레인보다 높은 농도의 주석을 포함한다.
제1 실시예들에 더하여, 버퍼 층은 게르마늄의 에피택셜 층을 포함한다.
제1 실시예들에 더하여, 게이트는 채널 영역에 인접한 실리콘의 에피택셜 층, 하이-k 게이트 유전체, 및 금속 게이트 부분을 포함한다.
제1 실시예들에 더하여, 게이트의 하부는 버퍼 층의 상부 표면과 실질적으로 평면이다.
제1 실시예들에 더하여, 버퍼 층은 게르마늄의 에피택셜 층을 포함하고/하거나 게이트는 채널 영역에 인접한 실리콘의 에피택셜 층, 하이-k 게이트 유전체, 및 금속 게이트 부분을 포함하고/하거나, 게이트의 하부는 버퍼 층의 상부 표면과 실질적으로 평면이다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 실리콘 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 더 포함한다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 실리콘 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 더 포함하고, 트랜지스터는 NMOS 트랜지스터를 포함하고 제2 트랜지스터는 PMOS 트랜지스터를 포함한다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 실리콘 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 더 포함하고, 트랜지스터는 NMOS 트랜지스터를 포함하고 제2 트랜지스터는 PMOS 트랜지스터를 포함하고, 집적 회로는 제3 핀의 제2 게르마늄 주석 부분을 포함하는 제3 채널 영역을 포함하는 제3 트랜지스터를 더 포함하고, 제3 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함하고, 제3 트랜지스터는 PMOS 트랜지스터를 포함한다.
제1 실시예들에 더하여, 집적 회로는 제2 핀의 실리콘 부분을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 더 포함하고, 트랜지스터는 NMOS 트랜지스터를 포함하고 제2 트랜지스터는 PMOS 트랜지스터를 포함하고, 집적 회로는 제3 핀의 제2 게르마늄 주석 부분을 포함하는 제3 채널 영역을 포함하는 제3 트랜지스터를 더 포함하고, 제3 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 포함하고, 제3 트랜지스터는 PMOS 트랜지스터를 포함하고, 채널 영역 및 제3 채널 영역은 상이한 농도들의 주석을 포함한다.
하나 이상의 제2 실시예에서, SRAM 셀은, 제1 핀의 제1 게르마늄 주석 부분을 포함하는 제1 채널 영역 - 제1 핀은 기판 위에 배치된 제1 버퍼 층 및 제1 버퍼 층 위에 배치된 제1 게르마늄 주석 부분, 제1 채널 영역 위에 배치된 제1 게이트, 및 각각 제1 핀에 결합된 게르마늄 주석을 포함하는 제1 소스 및 제1 드레인을 포함하는 NMOS 트랜지스터 - 제1 채널 영역은 제1 소스와 제1 드레인 사이에 있음 -, 및 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역 - 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분, 제2 채널 영역 위에 배치된 제2 게이트, 및 각각 제2 핀에 결합된 게르마늄 주석을 포함하는 제2 소스 및 제2 드레인을 포함하는 PMOS 트랜지스터 - 제2 채널 영역은 제2 소스와 제2 드레인 사이에 있음 -를 포함하고, 제1 소스 및 제1 드레인은 제2 소스 및 제2 드레인과 상이한 농도들의 주석을 포함한다.
제2 실시예들에 더하여, 제1 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖는다.
제2 실시예들에 더하여, 제1 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖고, 제2 소스 및 제2 드레인은 제1 소스 및 제1 드레인보다 높은 농도의 주석을 포함한다.
제2 실시예들에 더하여, 제1 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖고, 제2 소스 및 제2 드레인은 제1 소스 및 제1 드레인보다 높은 농도의 주석을 포함하고, 제2 채널 영역은 제1 채널 영역보다 더 높은 농도의 주석을 포함한다.
하나 이상의 제3 실시예에서, SRAM 셀은, 제1 핀의 제1 게르마늄 주석 부분을 포함하는 제1 채널 영역 - 제1 핀은 기판 위에 배치된 제1 버퍼 층 및 제1 버퍼 층 위에 배치된 제1 게르마늄 주석 부분, 제1 채널 영역 위에 배치된 제1 게이트, 및 제1 핀에 결합된 제1 소스 및 제1 드레인을 포함하는 NMOS 트랜지스터 - 제1 채널 영역은 제1 소스와 제1 드레인 사이에 있음 -, 및 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역 - 제2 핀은 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분, 제2 채널 영역 위에 배치된 제2 게이트, 및 제2 핀에 결합된 제2 소스 및 제2 드레인을 포함하는 PMOS 트랜지스터 - 제2 채널 영역은 제2 소스와 제2 드레인 사이에 있음 -를 포함하고, 제1 채널 영역은 제2 채널 영역과 상이한 농도의 주석을 포함한다.
제3 실시예들에 더하여, 제1 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖는다.
제3 실시예들에 더하여, 제1 채널 영역은 5% 내지 10% 범위의 주석의 농도를 갖고 제2 채널 영역은 5% 내지 20% 범위의 주석의 농도를 갖고, 제2 채널 영역은 제1 채널 영역보다 더 높은 농도의 주석을 포함한다.
제3 실시예들에 더하여, 버퍼 층은 게르마늄의 에피택셜 층을 포함한다.
제3 실시예들에 더하여, 제1 게이트의 하부는 제1 버퍼 층의 상부 표면과 실질적으로 평면이다.
제3 실시예들에 더하여, 버퍼 층은 게르마늄의 에피택셜 층을 포함하고 제1 게이트의 하부는 제1 버퍼 층의 상부 표면과 실질적으로 평면이다.
하나 이상의 제4 실시예에서, 집적 회로를 제조하기 위한 방법은, 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 게르마늄 주석 부분을 갖는 핀을 형성하는 단계, 핀 위에 게이트를 배치하는 단계, 및 소스 및 드레인을 핀에 결합하는 단계를 포함하고, 게이트는 소스와 드레인 사이에 있다.
제4 실시예들에 더하여, 핀을 형성하는 단계는 패터닝된 유전체 층 내에 트렌치를 형성하는 단계, 버퍼 층을 에피택셜 성장시키는 단계 - 버퍼 층은 게르마늄을 포함함 -, 핀의 게르마늄 주석 부분을 에피택셜 성장시키는 단계, 및 패터닝된 유전체 층의 상부 표면이 버퍼 층의 상부 표면과 실질적으로 평면이도록 패터닝된 유전체 층을 리세싱하는 단계를 포함한다.
제4 실시예들에 더하여, 방법은, 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 갖는 제2 핀을 형성하는 단계를 더 포함하고, 게르마늄 주석 부분 및 제2 게르마늄 주석 부분은 상이한 농도들의 주석을 포함한다.
제4 실시예들에 더하여, 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 갖는 제2 핀을 형성하는 단계를 포함하고, 게르마늄 주석 부분 및 제2 게르마늄 주석 부분은 상이한 농도들의 주석을 포함하고, 제2 핀을 형성하는 단계는 제1 희생 핀 및 제2 희생 핀을 형성하는 단계, 제1 및 제2 희생 핀들에 인접하여 유전체 층을 배치하는 단계, 제1 희생 핀을 마스킹하는 단계, 유전체 층 내에 트렌치를 형성하기 위해 제2 희생 핀을 제거하는 단계, 트렌치 내에 제2 버퍼 층을 에피택셜 성장시키는 단계, 및 트렌치 내에 제2 게르마늄 주석 부분을 에피택셜 성장시키는 단계를 포함한다.
제4 실시예들에 더하여, 방법은, 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 갖는 제2 핀을 형성하는 단계, 제2 핀 위에 제2 게이트를 배치하는 단계, 및 제2 소스 및 제2 드레인을 제2 핀에 결합하는 단계를 더 포함하고, 제2 게이트는 제2 소스와 제2 드레인 사이에 있고, 소스, 드레인, 제2 소스, 및 제2 드레인은 모두 게르마늄 주석을 포함하고, 소스 및 드레인은 제2 소스 및 제2 드레인과 상이한 농도들의 주석을 포함한다.
제4 실시예들에 더하여, 방법은, 기판 위에 배치된 제2 버퍼 층 및 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 갖는 제2 핀을 형성하는 단계, 제2 핀 위에 제2 게이트를 배치하는 단계, 및 제2 소스 및 제2 드레인을 제2 핀에 결합하는 단계를 더 포함하고, 제2 게이트는 제2 소스와 제2 드레인 사이에 있고, 소스, 드레인, 제2 소스, 및 제2 드레인은 모두 게르마늄 주석을 포함하고, 소스 및 드레인은 제2 소스 및 제2 드레인과 상이한 농도들의 주석을 포함하고, 제2 소스 및 제2 드레인을 제2 핀에 결합하는 단계는 핀, 게이트, 소스, 및 드레인을 마스킹하는 단계, 및 제2 소스 및 제2 드레인을 에피택셜 성장시키는 단계를 포함한다.
하나 이상의 제5 실시예에서, 모바일 컴퓨팅 플랫폼은 제1, 제2, 또는 제3 실시예들과 관련하여 논의된 예시적인 구조체들 중 임의의 것을 포함한다.
본 발명은 이렇게 설명된 실시예들로 제한되지 않지만, 첨부된 청구범위의 범위에서 벗어나지 않고서 수정 및 변경하여 실시될 수 있다는 것을 인식할 것이다. 예를 들어, 상기 실시예들은 특징들의 특정한 조합을 포함할 수 있다. 그러나, 상기 실시예들은 이와 관련하여 제한되지 않고, 다양한 구현들에서, 상기 실시예들은 이러한 특징들의 서브셋만을 행하고, 상이한 순서의 이러한 특징들을 행하고, 상이한 조합의 이러한 특징들을 행하고/행하거나, 명시적으로 리스트된 그들 특징 이외의 추가의 특징들을 행하는 것을 포함할 수 있다. 그러므로 본 발명의 범위는 그러한 청구범위가 될만한 균등물들의 완전한 범위를 따라, 첨부된 청구범위를 참조하여 결정되어야 한다.

Claims (25)

  1. 제1 트랜지스터 및 제2 트랜지스터를 포함하는 집적 회로로서,
    상기 제1 트랜지스터는,
    제1 핀(fin)의 제1 게르마늄 주석 부분을 포함하는 제1 채널 영역 - 상기 제1 핀은 기판 위에 배치된 제1 버퍼 층, 및 상기 제1 버퍼 층 위에 배치된 상기 제1 게르마늄 주석 부분을 포함함 -;
    상기 제1 채널 영역 위에 배치된 제1 게이트; 및
    상기 제1 핀에 결합된 제1 소스 및 제1 드레인 - 상기 제1 채널 영역은 상기 제1 소스와 상기 제1 드레인 사이에 있음 -;
    을 포함하고,
    상기 제2 트랜지스터는, 제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역을 포함하고, 상기 제2 핀은 상기 기판 위에 배치된 제2 버퍼 층, 및 상기 제2 버퍼 층 위에 배치된 상기 제2 게르마늄 주석 부분을 포함하고,
    상기 제1 채널 영역 및 상기 제2 채널 영역은 상이한 농도들의 주석을 포함하고,
    상기 버퍼 층들은 게르마늄의 에피택셜 층을 포함하는 집적 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제1 채널 영역은 5% 내지 10%의 범위의 주석의 농도를 갖고, 상기 제2 채널 영역은 5% 내지 20%의 범위의 주석의 농도를 갖는 집적 회로.
  4. 제3항에 있어서,
    상기 제2 채널 영역은 상기 제1 채널 영역보다 더 높은 농도의 주석을 포함하는 집적 회로.
  5. 제1항에 있어서,
    상기 제2 트랜지스터는,
    상기 제2 채널 영역 위에 배치된 제2 게이트; 및
    상기 제2 핀에 결합된 제2 소스 및 제2 드레인
    을 포함하고,
    상기 제2 채널 영역은 상기 제2 소스와 상기 제2 드레인 사이에 있고,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제1 소스, 상기 제1 드레인, 상기 제2 소스 및 상기 제2 드레인은 모두 게르마늄 주석을 포함하고, 상기 제1 소스 및 상기 제1 드레인은 상기 제2 소스 및 상기 제2 드레인과는 상이한 농도들의 주석을 포함하는 집적 회로.
  6. 제5항에 있어서,
    상기 제2 소스 및 상기 제2 드레인은 상기 제1 소스 및 상기 제1 드레인보다 더 높은 농도의 주석을 포함하는 집적 회로.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 게이트는 상기 제1 채널 영역에 인접한 실리콘의 에피택셜 층, 하이-k 게이트 유전체 및 금속 게이트 부분을 포함하는 집적 회로.
  9. 제1항에 있어서,
    상기 제1 게이트의 하부는 상기 제1 버퍼 층의 상부 표면과 실질적으로 평면인 집적 회로.
  10. 제1항에 있어서,
    상기 제2 채널 영역은 제2 핀의 실리콘 부분을 포함하는 집적 회로.
  11. 제10항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터를 포함하고, 상기 제2 트랜지스터는 PMOS 트랜지스터를 포함하는 집적 회로.
  12. 제11항에 있어서,
    제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는, 제3 핀의 제2 게르마늄 주석 부분을 포함하는 제3 채널 영역을 포함하고, 상기 제3 핀은 상기 기판 위에 배치된 제2 버퍼 층, 및 상기 제2 버퍼 층 위에 배치된 상기 제2 게르마늄 주석 부분을 포함하고,
    상기 제3 트랜지스터는 PMOS 트랜지스터를 포함하는 집적 회로.
  13. 제12항에 있어서,
    상기 제1 채널 영역 및 상기 제3 채널 영역은 상이한 농도들의 주석을 포함하는 집적 회로.
  14. SRAM 셀로서,
    NMOS 트랜지스터 - 상기 NMOS 트랜지스터는,
    제1 핀의 제1 게르마늄 주석 부분을 포함하는 제1 채널 영역 - 상기 제1 핀은 기판 위에 배치된 제1 버퍼 층, 및 상기 제1 버퍼 층 위에 배치된 상기 제1 게르마늄 주석 부분을 포함함 -;
    상기 제1 채널 영역 위에 배치된 제1 게이트; 및
    상기 제1 핀에 결합되며 게르마늄 주석을 각각 포함하는 제1 소스 및 제1 드레인
    을 포함하고, 상기 제1 채널 영역은 상기 제1 소스와 상기 제1 드레인 사이에 있음 -; 및
    PMOS 트랜지스터 - 상기 PMOS 트랜지스터는,
    제2 핀의 제2 게르마늄 주석 부분을 포함하는 제2 채널 영역 - 상기 제2 핀은 상기 기판 위에 배치된 제2 버퍼 층, 및 상기 제2 버퍼 층 위에 배치된 상기 제2 게르마늄 주석 부분을 포함함 -;
    상기 제2 채널 영역 위에 배치된 제2 게이트; 및
    상기 제2 핀에 결합되며 게르마늄 주석을 각각 포함하는 제2 소스 및 제2 드레인
    을 포함하고, 상기 제2 채널 영역은 상기 제2 소스와 상기 제2 드레인 사이에 있음 -
    를 포함하고,
    상기 제1 소스 및 상기 제1 드레인은 상기 제2 소스 및 상기 제2 드레인과는 상이한 농도들의 주석을 포함하고,
    상기 버퍼 층들은 게르마늄의 에피택셜 층을 포함하는 SRAM 셀.
  15. 제14항에 있어서,
    상기 제1 채널 영역은 5% 내지 10%의 범위의 주석의 농도를 갖고, 상기 제2 채널 영역은 5% 내지 20%의 범위의 주석의 농도를 갖는 SRAM 셀.
  16. 제15항에 있어서,
    상기 제2 소스 및 상기 제2 드레인은 상기 제1 소스 및 상기 제1 드레인보다 더 높은 농도의 주석을 포함하는 SRAM 셀.
  17. 제16항에 있어서,
    상기 제2 채널 영역은 상기 제1 채널 영역보다 더 높은 농도의 주석을 포함하는 SRAM 셀.
  18. 집적 회로를 제조하기 위한 방법으로서,
    기판 위에 배치된 제1 버퍼 층 및 상기 제1 버퍼 층 위에 배치된 제1 게르마늄 주석 부분을 갖는 제1 핀을 형성하는 단계;
    상기 제1 핀 위에 제1 게이트를 배치하는 단계;
    제1 소스 및 제1 드레인을 상기 제1 핀에 결합시키는 단계 - 상기 제1 게이트는 상기 제1 소스와 상기 제1 드레인 사이에 있음 -; 및
    상기 기판 위에 배치된 제2 버퍼 층 및 상기 제2 버퍼 층 위에 배치된 제2 게르마늄 주석 부분을 갖는 제2 핀을 형성하는 단계 - 상기 제1 게르마늄 주석 부분 및 상기 제2 게르마늄 주석 부분은 상이한 농도들의 주석을 포함함 -
    를 포함하고,
    상기 버퍼 층들은 게르마늄의 에피택셜 층을 포함하는 방법.
  19. 제18항에 있어서,
    상기 제1 핀을 형성하는 단계는,
    패터닝된 유전체 층에 트렌치를 형성하는 단계;
    상기 제1 버퍼 층을 에피택셜 성장시키는 단계;
    상기 제1 핀의 상기 제1 게르마늄 주석 부분을 에피택셜 성장시키는 단계; 및
    상기 패터닝된 유전체 층의 상부 표면이 상기 제1 버퍼 층의 상부 표면과 실질적으로 평면이도록 상기 패터닝된 유전체 층을 리세싱하는 단계
    를 포함하는 방법.
  20. 삭제
  21. 제18항에 있어서,
    상기 제2 핀을 형성하는 단계는,
    제1 희생 핀 및 제2 희생 핀을 형성하는 단계;
    상기 제1 희생 핀 및 상기 제2 희생 핀에 인접하여 유전체 층을 배치하는 단계;
    상기 제1 희생 핀을 마스킹하는 단계;
    상기 유전체 층에 트렌치를 형성하기 위해 상기 제2 희생 핀을 제거하는 단계;
    상기 트렌치 내에 상기 제2 버퍼 층을 에피택셜 성장시키는 단계; 및
    상기 트렌치 내에 상기 제2 게르마늄 주석 부분을 에피택셜 성장시키는 단계
    를 포함하는 방법.
  22. 제18항에 있어서,
    상기 제2 핀 위에 제2 게이트를 배치하는 단계; 및
    제2 소스 및 제2 드레인을 상기 제2 핀에 결합시키는 단계
    를 더 포함하고,
    상기 제2 게이트는 상기 제2 소스와 상기 제2 드레인 사이에 있고, 상기 제1 소스, 상기 제1 드레인, 상기 제2 소스 및 상기 제2 드레인은 모두 게르마늄 주석을 포함하고, 상기 제1 소스 및 상기 제1 드레인은 상기 제2 소스 및 상기 제2 드레인과는 상이한 농도들의 주석을 포함하는 방법.
  23. 제22항에 있어서,
    상기 제2 소스 및 제2 드레인을 상기 제2 핀에 결합시키는 단계는,
    상기 제1 핀, 상기 제1 게이트, 상기 제1 소스 및 상기 제1 드레인을 마스킹하는 단계; 및
    상기 제2 소스 및 상기 제2 드레인을 에피택셜 성장시키는 단계
    를 포함하는 방법.
  24. 삭제
  25. 삭제
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