CN106030812B - 锗锡沟道晶体管 - Google Patents

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Abstract

讨论了与具有锗锡的集成电路和晶体管、包含这些晶体管的系统、以及用于形成这种集成电路的方法相关的技术。这些晶体管包括沟道区，该沟道区包括鳍部的锗锡部分，以使得鳍部包括被设置在衬底上方的缓冲层以及被设置在缓冲层上方的锗锡部分。

Description

锗锡沟道晶体管
技术领域
本发明的实施例总体上涉及具有增强的沟道迁移率和减小的泄漏的半导体晶体管，并且更具体而言，涉及锗锡沟道晶体管、器件以及制造技术。
背景技术
在一些实施方式中，晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))可以是多栅极器件(例如，三栅晶体管、FinFET等等)。与类似的平面晶体管结构相比，这种结构可以提供在器件接通(ON)时更多的电流以及当器件断开(OFF)时更小的电流的优势，并且从而可以提供更好的性能和更少的功率使用。例如，多栅极器件可以包括硅的鳍部或柱等等，其耦合到源极、漏极以及位于源极与漏极之间的栅极。鳍部或柱可以包括与栅极相邻的沟道区。
此外，当寻求器件改进时，不同的材料可以被实施用于多栅极器件的各个组件。具体而言，鳍部或柱可以由除了硅以外的材料制成，以便提高器件性能。这些材料例如可以提供增大的电子和/或空穴迁移率等等，以便增大驱动电流。当在鳍部结构内提供新材料时，子鳍部泄漏会是持续的问题。
因此，现有技术并未向晶体管结构提供增强的沟道迁移率和最小或减小的泄漏(例如，子鳍部泄漏)。由于在各种应用中需要具有增加的速度、增强的驱动电流和低功耗的器件，所以这些问题会变得关键。
附图说明
在附图中，通过举例的方式而非通过限制的方式示出了本文所描述的材料。为了说明的简单和清晰起见，附图中所示出的元件不一定按比例缩放。例如，为了清晰起见，一些元件的尺寸可以相对于其它元件被放大。此外，在认为适当的地方，在附图中重复附图标记以指示相应或相似的元件。在附图中：
图1A是包括示例性晶体管的示例性集成电路的侧视图；
图1B是示例性晶体管的第二侧视图；
图1C是图1A和图1B的示例性晶体管的平面视图；
图2是示出了用于形成具有增强的沟道迁移率和最小或减小的泄漏的晶体管的示例性工艺的流程图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H是在执行特定的制造操作时示例性晶体管结构的侧视图；
图4是实施具有增强的沟道迁移率和最小或减小的泄漏的一个或多个晶体管的示例性SRAM单元的视图；
图5是采用具有晶体管(多个晶体管)的集成电路的移动计算平台的说明图，其中晶体管(多个晶体管)具有增强的沟道迁移率和最小或减小的泄漏；以及
图6是全部根据本公开内容的至少一些实施方式来布置的计算设备的功能框图。
具体实施方式
现在参考附图描述一个或多个实施例或实施方式。虽然讨论了特定的配置和布置，但应当理解的是，这仅仅是出于说明性的目的。本领域技术人员将认识到，在不偏离说明书的精神和范围的情况下，可以采用其它的配置和布置。对于本领域技术人员而言将显而易见的是，本文所描述的技术和/或布置还可以用于除了本文所描述的系统和应用之外的各种其它系统和应用中。
在下面的具体实施方式中参考了附图(附图构成了具体实施方式的一部分)，其中，在通篇中类似的附图标记可以表示类似部分，以指示相应的或相似的元件。将意识到的是，为了说明简单和/或清晰起见，附图中所示出的元件不一定按比例绘制。例如，为了清晰起见，元件中的一些元件的尺寸可以相对于其它元件被放大。此外，要理解的是，在不偏离所要求保护的主题的范围的情况下，可以使用其它实施例并且可以做出结构和/或逻辑改变。还应当指出的是，可以使用方向和标记(例如，上、下、顶部、底部、在……上方、在……下方、等等)，以有助于对附图和实施例的讨论，而并非旨在限制所要求保护的主题的应用。因此，不应当在限制意义上采用以下具体实施方式，并且由所附权利要求书及其等效方案来限定所要求保护的主题的范围。
在下面的描述中，阐述了众多细节，然而，对于本领域技术人员而言将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，以框图形式而非详细地示出公知的方法和设备，以避免混淆本发明。贯穿本说明书对“实施例”或“在一个实施例中”的引用意指结合该实施例所描述的特定的特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在实施例中”不一定指代本发明的相同实施例。此外，特定的特征、结构、功能或特性可以以任何适当的方式被组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要未指明这两个实施例互相排斥。
术语“耦合”和“连接”以及它们的派生词在本文中可以用于描述组件之间的结构关系。应当理解的是，这些术语并非旨在作为彼此的同义词。相反，在特定的实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(它们之间具有其它的中间元件)物理接触或电接触，和/或两个或更多个元件彼此协作或交互(例如，如在产生影响的关系中)。
如本文所使用的，术语“在……上方”、“在……下方”、“在……之间”、“在……上”等等指代一个材料层或组件关于其它层或组件的相对位置。例如，被布置在另一层上方或下方的某一层可以与该另一层直接接触，或者可以具有一个或多个中间层。此外，被布置在两层之间的某一层可以与这两层直接接触，或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层直接接触。类似地，除非另外明确地说明，否则被布置在两个特征之间的某一个特征可以与相邻的特征直接接触，或者可以具有一个或多个中间特征。
下面描述了与具有增强的沟道迁移率和最小或减小的泄漏的晶体管相关的晶体管、集成电路、器件、装置、计算平台以及方法。
如上面所描述的，提供具有增强的沟道迁移率和最小或减小的泄漏的晶体管可能是有利的。这种晶体管可以提供增大的驱动电流和功率节省。在实施例中，晶体管可以包括沟道区，该沟道区包括鳍部的锗锡(GeSn)部分。鳍部可以包括被布置在衬底上方的缓冲层以及被布置在缓冲层上方的锗锡部分。锗锡部分可以提供高的沟道迁移率材料。缓冲层可以通过针对鳍部的锗锡部分提供能带偏移和价态差(valence difference)，来提供减小的泄漏(例如，子鳍部泄漏)。能带偏移可以提供用于围包(containment)的能量状态势垒，并且价态差可以提供动量状态或选择围包，以使得二者可以将电子围包或限定在锗锡部分内以减小泄漏，例如子鳍部(例如，经由鳍部的底部)泄漏。在实施例中，缓冲层是锗，例如，弛豫外延锗。这种锗层可以在沟道中提供压缩应变，并且可以提高器件性能，如本文进一步讨论的。
在一些实施例中，NMOS(N型金属氧化物半导体)和PMOS(N型金属氧化物半导体)晶体管可以被集成为CMOS(互补金属氧化物半导体)电路器件，以使得所描述的器件可以为逻辑器件或存储器器件等提供CMOS平台。NMOS晶体管和PMOS晶体管在它们的沟道的锗锡部分中可以具有不同浓度的锡，以使得可以实现每个晶体管的改进的性能，如本文进一步讨论的。在一些实施例中，晶体管可以耦合到可以包括掺杂锗锡的源极和漏极(例如，凸起的源极和漏极)。还如本文进一步讨论的，NMOS晶体管和PMOS晶体管在它们的源极和漏极中可以具有不同浓度的锡，以提供可变的应力(例如，NMOS和PMOS晶体管中的不同应力)，从而提高沟道性能。
例如，在实施例中，集成电路可以包括晶体管，其中晶体管包括：沟道区，该沟道区包括鳍部的锗锡部分，以使得鳍部包括被布置在衬底上方的缓冲层以及被布置在缓冲层上方的锗锡部分；被布置在沟道区上方的栅极；以及耦合到鳍部的源极和漏极，以使得沟道区在源极与漏极之间。本文针对附图进一步讨论了该实施例以及附加的实施例。
图1A是包括示例性晶体管120、130的示例性集成电路100的侧视图，图1B是示例性晶体管120、130的第二侧视图，并且图1C是示例性晶体管120、130的平面视图，上述视图根据本公开内容的至少一些实施方式来布置。如所示出的，图1A提供了沿如图1C的平面视图中所示出的平面A截取的侧视图，并且图1B提供了沿如图1C的平面视图中所示出的平面B截取的侧视图。
如所示出的，集成电路100可以包括衬底101和电介质层102。在实施例中，衬底101是硅(例如，(100)晶体硅)。如所示出的，电介质层102可以包括为鳍部提供开口或沟槽的图案。在实施例中，电介质层102是氧化物(例如，氧化硅)。例如，晶体管120可以包括鳍部122，其中鳍部122包括缓冲层103和锗锡部分104。晶体管130可以包括鳍部132，其中鳍部132包括缓冲层105和锗锡部分106。如本文所使用的，术语鳍部可以包括缓冲层和锗锡部分二者(或者不同材料的鳍部部分)，或者仅包括锗锡部分(或者不同材料的鳍部部分)。在实施例中，缓冲层103和/或缓冲层105包括锗或者由锗构成，例如外延生长的晶体或者基本上单晶的锗层或部分。在实施例中，锗锡部分104和/或锗锡部分106包括外延生长的晶体或者基本上单晶的锗锡层或者由该锗锡层构成。如本文进一步讨论的，缓冲层103、105和锗锡部分104、106可以在沟槽(例如，窄或高的深宽比)的沟槽)内外延生长。
还如所示出的，晶体管120可以包括栅极107和锗锡部分104的相邻沟道区121。晶体管130可以包括栅极108和相邻沟道区131。栅极107、108可以向鳍部122、132提供电荷(例如，经由栅极接触件，未示出)，以在晶体管120、130的操作期间引发沟道区121、131内的沟道。例如，栅极107、108可以被设置在锗锡部分104、106的沟道区121、131上方。在图1C的平面视图中，沟道区121、131可能被栅极107、108遮住。
如图1B和图1C中所示出的，晶体管120可以包括(例如，经由锗锡部分104)耦合到鳍部122的源极109和漏极110，并且晶体管130可以包括(例如，经由锗锡部分106)耦合到鳍部132的源极111和漏极112。在实施例中，源极109、111和漏极110、112可以包括锗锡或者由锗锡构成。如本文进一步讨论的，在一些示例中，可以经由凸起的源极和漏极外延生长或再生长工艺来形成源极109、111和漏极110、112。
如所讨论的，锗锡部分104、106可以包括包含锗和锡的外延材料(例如，锗和锡的合金(Ge(1-x)Snx))或者由该外延材料构成。在实施例中，与其它沟道材料相比，锗锡部分104、106可以为沟道区121、131提供增强的或增大的电子和空穴迁移率。例如，锗锡可以为NMOS和PMOS晶体管二者提供低有效质量，从而允许高的迁移率和驱动电流。例如，与锗(例如，与硅相比，锗转而可以具有增大的电子和空穴迁移率)相比，具有大约15％的锡(余量为锗)的锗锡部分104、106可以提供增加大约50％的电子和空穴迁移率。这种增大的迁移率可以为晶体管120、130提供增强的或增大的驱动电流。
锗锡部分104、106可以包括例如任何量的锡(余量为锗)。在实施例中，锗锡部分104、106可以包括不少于3％的锡(例如，x不小于0.03)(余量为锗)。在一些示例中，锗锡部分104、106可以包括3％至5％的锡(例如，锡的浓度在3％至5％的范围中；例如，x在0.03与0.05之间，包括0.03和0.05)(余量为锗)。在一些示例中，锗锡部分104、106可以包括5％至10％的锡(例如，锡的浓度在5％至10％的范围中；例如，x在0.05与0.10之间，包括0.05和0.10)(余量为锗)。在一些示例中，锗锡部分104、106可以包括5％至20％的锡(例如，锡的浓度在5％至20％的范围中；例如，x在0.05与0.20之间，包括0.05和0.20)(余量为锗)。
此外，经由包括缓冲层103、105和锗锡部分104、106，鳍部121、131可以减小晶体管120、130中的泄漏(例如，子鳍部泄漏)。例如，缓冲层103、105可以包括锗。在这些实施例中，在锗缓冲层103、105与锗锡部分104、106之间可能存在能带偏移(例如，在锗与锗锡之间的异质结处的能带的相对对准的偏移)。这种能带偏移可以限定或捕获电子或电荷载流子(空穴)，并减小、大幅地减小或消除晶体管120、130中的泄漏。此外，在锗缓冲层103、105与锗锡部分104、106之间可能存在价态差。这种价态差或偏移也可以限定或捕获电子或电荷载流子(空穴)，并减小、大幅地减小或消除晶体管120、130中的泄漏。例如，能带偏移可以提供针对泄漏的能量状态势垒，并且价态差或偏移可以提供针对泄漏的动量状态或“选择”势垒。
如图1C中所示出的，经由与晶体管120相关联的箭头141以及与晶体管130相关联的箭头142，缓冲层103、105可以向锗锡部分104、106(并且从而向沟道区121、131)提供压缩应变(例如，单轴压缩应变或应力)。在实施例中，缓冲层103、105可以包括锗(例如，锗的弛豫外延层)或者由锗构成。与锗锡部分104、106(例如，外延的锗锡)相比，锗缓冲层103、105可以具有较小的原生晶格间隔，并且从而可以向沟道区121、131施加压缩应变，如经由箭头141、142所示出的。
在一些示例中，晶体管120可以是NMOS晶体管并且晶体管130可以是PMOS晶体管，并且集成电路100可以是CMOS器件。在实施例中，NMOS晶体管120和PMOS晶体管130在锗锡部分104、106中可以具有相同的锡浓度，例如上面所列出的锡浓度。在这些示例中，如经由箭头142所示出的，对沟道区131的压缩应变可以增强晶体管130的性能(例如，压缩应变可以在锗锡部分106中提供较低的有效质量和较好的迁移率，并且在锗锡部分106与缓冲层105之间提供较高的价带偏移)。此外，增加锗锡部分106中的锡的量可以增大压缩应变并且进一步增强晶体管130的性能。
在这些示例中，NMOS晶体管120的性能可以通过锗锡部分104的一些方面来增强(例如，增强的或增大的迁移率)，但是可能被如经由箭头141所示出的压缩应变抵消(例如，由于针对锗缓冲层103的减小的能带偏移，过量的压缩应变会影响NMOS晶体管的性能)。因此，在其中锗锡部分104、106中的锡浓度相同的示例中，出于NMOS和PMOS晶体管的性能，可以达到平衡。例如，PMOS晶体管120和NMOS晶体管130二者的锡浓度可以不小于8％并且不大于12％(余量为锗)，其中大约10％的锡的百分比是特别有利的。
在其它示例中，在锗锡部分104、106以及因此在沟道区121、131中的锡浓度可以不同。继续晶体管120是NMOS并且晶体管130是PMOS的示例，锗锡部分106(以及沟道区131)与锗锡部分105(以及沟道区121)相比可以具有较高浓度的锡。这种实施例可以提供NMOS和PMOS晶体管二者的增强性能。例如，NMOS晶体管120的锗锡部分104(以及沟道区121)可以具有在5％至10％的范围中的浓度的锡(余量为锗)，并且PMOS晶体管130的锗锡部分106(以及沟道区131)可以具有在5％至20％的范围中的浓度的锡(余量为锗)。
此外，源极109、111和漏极110、112可以包括任何适当的材料。在一些示例中，源极109、111和漏极110、112可以包括外延生长的例如锗锡或掺杂的锗锡。在一些示例中，源极109和漏极110和/或源极111和漏极112可以包括与沟道区121、131不同的材料或者由该不同的材料构成。在一些示例中，源极109和漏极110可以包括相同的材料或如源极111和漏极112的材料，或者由该相同的材料或如源极111和漏极112的材料构成。在其它示例中，源极109和漏极110可以包括与源极111和漏极112不同的材料或者由该不同的材料构成。例如，源极109、111和漏极110、112可以包括被选择为出于改进的性能而向沟道区121、131提供应变设计的材料(多种材料)。
继续晶体管120是NMOS并且晶体管130是PMOS的示例，源极111和漏极112可以包括如下材料或者由如下材料构成：相对于沟道区121，该材料向沟道区131提供附加的或增强的压缩应变。例如，源极111和漏极112可以包括具有相对高的锡浓度(例如，5％至20％等等)的锗锡或者由该锗锡构成。此外，源极111和漏极112可以被重掺杂有p型掺杂剂，例如硼等等。源极109和漏极110可以包括提供减小的压缩应变(例如，抵消经由箭头141所示出的压缩应变)的材料或者由该材料构成。例如，源极109和漏极110可以包括具有相对低的锡浓度(例如，不大于5％的锡等等)的锗锡或者由该锗锡构成。在实施例中，源极109和漏极110可以包括锗(例如，没有锡)或者由锗构成。此外，源极109和漏极110可以被重掺杂有n型掺杂剂，例如磷或砷等等。
如所讨论的，栅极107、108可以被设置在沟道区121、131上方。栅极107、108可以包括任何适当的材料、多种材料或材料的叠置体，以便对晶体管120、130的沟道区121、131提供电控制。在实施例中，栅极107、108包括与沟道区121、131相邻的硅外延层、在硅外延层上方的高k栅极电介质、以及在高k栅极电介质上方的金属栅极部分。在实施例中，栅极107、108包括与沟道区121、131相邻的高k栅极电介质、以及在高k栅极电介质上方的金属栅极部分。此外，如图1A中所示出的，栅极107的底部和/或栅极108的底部可以与缓冲层103和/或缓冲层105的顶部表面成平面或齐平。例如，栅极107的底部可以与缓冲层103的顶部表面基本上成平面或齐平，以使得栅极107的底部与缓冲层103的顶部表面水平地对准(或者基本上水平地对准)。这种配置可以为晶体管120和/或类似地为晶体管130提供阻挡泄漏(例如，以使得在锗锡部分104与电介质层102和/或衬底101之间不存在直接路径)并且使锗锡沟道区121的尺寸最大化(例如，以使得没有缓冲层103(缓冲层103未形成沟道区)与栅极107相邻)的优势。
如所讨论的，具有锗锡沟道区(具有相同或不同的成分)的NMOS和PMOS晶体管可以被集成到CMOS电路或器件中。在一些示例中，在器件中可以使用仅具有含有锗锡沟道区的NMOS晶体管的器件或者仅具有含有锗锡沟道区的PMOS晶体管的器件。此外，具有锗锡沟道区(具有相同或不同的成分)的NMOS和/或PMOS晶体管可以与具有其它材料成分的沟道区(例如，锗、硅锗、或硅沟道区)的NMOS和/或PMOS晶体管集成。在实施例中，基于硅的沟道区晶体管可以与具有锗锡沟道区的NMOS晶体管集成。在实施例中，基于硅的沟道区晶体管可以与具有锗锡沟道区的PMOS晶体管集成。在实施例中，基于硅的沟道区晶体管可以与具有相同或相似成分的锗锡沟道区的NMOS晶体管和PMOS晶体管集成。在实施例中，基于硅的沟道区晶体管可以与具有不同成分的锗锡沟道区的NMOS晶体管和PMOS晶体管集成。
针对图3A-3H以及相关联的讨论(该讨论提供了与集成电路100和晶体管120、130的形成相关的附加细节)在本文提供了与集成电路100和/或晶体管120、130的所描述的特征相关联的附加细节。此外，可以在诸如逻辑器件、SRAM等等之类的电子器件结构中实施集成电路100，如本文进一步讨论的。
图2是示出了根据本公开内容的至少一些实施方式来布置的、用于形成具有增强的沟道迁移率和最小或减小的泄漏的晶体管的示例性工艺200的流程图。例如，可以实施工艺200以制造如本文所讨论的晶体管120和/或晶体管130。在所示出的实施方式中，工艺200可以包括如用操作201-204所示出的一个或多个操作。然而，本文的实施例可以包括附加的操作，被省略的某些操作，或者与所提供的顺序不同的顺序被执行的操作。
工艺200可以开始于操作201，“形成鳍部，该鳍部具有在衬底上方的缓冲层以及在缓冲层上方的锗锡部分”，在该操作中可以形成具有在衬底上方的缓冲层以及在缓冲层上方的锗锡部分的鳍部。在实施例中，可以在衬底101上方形成鳍部122和/或鳍部132，如本文针对图3A-3E以及本文中其它地方进一步讨论的。在实施例中，鳍部122、132可以包括相同或基本上相同的材料，并且鳍部122、132可以一起形成。在另一个实施例中，鳍部122、132可以包括不同的材料(例如，在它们的锗锡部分中不同浓度的锡)，并且鳍部122、132可以单独地形成，如本文进一步讨论的。在实施例中，可以经由外延生长技术在沟槽中形成缓冲层和锗锡部分。
工艺200可以继续操作202“在鳍部上方设置栅极”，在该操作中可以在鳍部上方形成栅极。在实施例中，可以分别在鳍部122和/或鳍部132上方形成栅极107和/或栅极108，如针对图3F以及本文中其它地方进一步讨论的。例如，栅极107和/或栅极108可以包括与沟道区121、131相邻的硅外延层、在硅外延层上方的高k栅极电介质、以及在高k栅极电介质上方的金属栅极部分，并且栅极107和/或栅极108可以被形成为与沟道区121和/或沟道区131相邻，如本文所讨论的。例如，可以经由外延生长技术和/或均厚沉积技术和图案化技术来形成栅极。
工艺200可以继续操作203“将源极和漏极耦合到鳍部”，在该操作中源极和漏极可以耦合到鳍部。在实施例中，源极109和漏极110可以耦合到鳍部122和/或源极111和漏极112可以耦合到鳍部132。如所讨论的，在一些示例中，源极109和漏极110可以具有与源极111和漏极112相同的材料(多种材料)，并且在其它示例中，它们可以具有不同的材料。例如，可以经由掩蔽和外延生长技术来形成源极和漏极。在其中源极109和漏极110可以具有与源极111和漏极112相同的材料(多种材料)的示例中，可以在相同的操作(多个操作)中形成源极和漏极。在其中源极109和漏极110可以具有与源极111和漏极112不同的材料的示例中，可以在掩蔽集成电路的其它部分(包括与源极111和漏极112相关联的区域)时形成源极109和漏极110，可以去除掩模，并且可以在掩蔽集成电路的其它部分(包括与源极109和漏极110相关联的区域)时形成源极111和漏极112。将源极和漏极耦合到鳍部可以包括例如源极和漏极的外延生长。
如所讨论的，可以实施工艺300以制造晶体管120和/或晶体管130。本文中(具体而言针对图3A-3H)讨论了与这种制造技术相关联的其它细节。可以响应于由一个或多个计算机程序产品所提供的指令来执行工艺300的操作中的任何一个或多个操作(或者本文中针对图3A-3H所讨论的操作)。这些程序产品可以包括提供了指令的信号承载介质，其中当指令被例如处理器执行时，可以提供本文所描述的功能。可以以任何形式的计算机可读介质提供计算机程序产品。因此，例如包括一个或多个处理器内核的处理器可以响应于由计算机可读介质传送给处理器的指令而执行所描述的操作中的一个或多个操作。
图3A-3H是根据本公开内容的至少一些实施方式来布置的在执行特定的制造操作时示例性晶体管结构的侧视图。图3A示出了沿如图1C的平面视图中所示出的平面A截取的晶体管结构的侧视图。如图3A中所示出的，晶体管结构301包括衬底101。例如，衬底101可以是基本上沿预定的晶体取向(例如，(100)，(111)，(110)等等)对准的衬底。在一些示例中，衬底101可以包括诸如以下各项的半导体材料：单晶硅(Si)、锗(Ge)、硅锗(SiGe)、基于III-V材料的材料(例如，砷化镓(GaAs))、碳化硅(SiC)、蓝宝石(Al2O3))或者其任意组合。在实施例中，衬底101可以包括具有(100)晶体取向的硅。在各个示例中，衬底101可以包括金属化互连层以用于集成电路或电子器件，例如晶体管、存储器、电容器、电阻器、光电器件、开关、或者被电绝缘层(例如，层间电介质、沟槽绝缘层等等)分离开的任何其它有源或无源电子器件。
还如图3A中所示出的，可以在衬底101上方形成牺牲鳍部303、304和电介质层302。例如，牺牲鳍部303、304可以经由对衬底101的图案化和蚀刻(例如，牺牲鳍部303、304可以包括晶体硅)或者经由材料沉积和对材料(例如，多晶硅等等)的图案化来形成。牺牲鳍部303、304的尺寸和形状可以限定随后的开口，其转而可以限定鳍部122、132的尺寸和形状，其中当去除牺牲鳍部303、304时可以在沟槽中形成鳍部122、132。在实施例中，牺牲鳍部303、304可以具有基本上垂直的侧壁，如所示出的。在实施例中，牺牲鳍部303、304可以具有成角度的侧壁，以使得牺牲鳍部303、304的底部比牺牲鳍部303、304的顶部宽。在另一个实施例中，牺牲鳍部303、304的侧壁均可以具有弯曲的形状，以使得牺牲鳍部303、304的底部比牺牲鳍部303、304的顶部宽，并且使得侧壁具有凹形的弯曲形状。与牺牲鳍部303、304相关联的附加细节在本文中针对牺牲鳍部303、304形成的沟槽进一步讨论。
电介质层302可以包括可针对牺牲鳍部303、304选择性地蚀刻并且可以允许从衬底101的选择性外延生长(例如，没有从电介质层302的外延生长)的任何材料。可以以任何适当的方式(例如，体沉积或热生长以及平坦化技术等等)来形成电介质层302。在实施例中，电介质层302是氧化硅。在一些实施例中，电介质层302可以包括氮化硅、氮氧化硅、氧化铝等等。例如，可以使用均厚沉积技术(例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)等等)来沉积电介质层302，并且可以使用平面技术(例如，化学机械抛光技术)来暴露出牺牲鳍部303、304。
图3B示出了在形成掩模306并去除牺牲鳍部304以形成沟槽307之后的与晶体管结构301类似的晶体管结构305。可以通过任何适当的技术或多种技术(例如，光刻技术)来形成掩模306。掩模306可以包括硬掩模材料(例如，氧化硅、氮化硅、氮氧化硅、氧化铝等等)。掩模306可以是提供蚀刻选择性以使得在掩模306保护牺牲鳍部303的同时去除牺牲鳍部304的任何材料。可以使用任何适当的技术(例如，蚀刻操作)来去除牺牲鳍部304。如所讨论的，牺牲鳍部304的尺寸和形状可以限定沟槽307的尺寸和形状。在各个实施例中，沟槽307可以具有基本上垂直的侧壁、倾斜的侧壁、或者倾斜的并呈凹形的侧壁等等。如所示出的，沟槽307可以包括宽度309(例如，顶部宽度)和高度308。在一些实施例中，宽度309可以在8至20nm的范围中。在实施例中，宽度309可以是大约10nm。在一些实施例中，高度308可以在10nm至100nm的范围中。在实施例中，高度308可以在30至100nm的范围中。此外，高度308与宽度309的比率可以限定沟槽307的深宽比。在实施例中，沟槽307的深宽比可以在1.8至3.5的范围中。在实施例中，沟槽307的深宽比可以在2至3的范围中。在实施例中，沟槽307的深宽比可以是大约2.5。
如本文所讨论的，在一些实施例中，鳍部122、132的锗锡部分104、106可以具有不同的材料成分。为了形成这些器件，掩模306可以被形成为使得可以选择性地去除牺牲鳍部304，同时保留牺牲鳍部303，如图3B中所示出的。在实施例中，掩模306可以被形成为使得可以选择性地去除牺牲鳍部303，同时保留牺牲鳍部304。还如本文所讨论的，在一些实施例中，鳍部122、132的锗锡部分104、106可以具有相同或基本上相同的材料成分。为了形成这些器件，掩模306不会被实施为使得例如可以在相同的操作中去除牺牲鳍部303和牺牲鳍部304二者以暴露出沟槽307以及与牺牲鳍部303的去除相关联的沟槽(未示出)。
图3C示出了在形成缓冲层105以及锗锡生长部311之后的与晶体管结构305类似的晶体管结构310。例如，可以经由任何适当的外延生长技术(例如，经由化学气相沉积、金属有机化学气相沉积、原子层沉积的外延生长、或者任何其它外延生长技术)来形成缓冲层105。缓冲层105可以包括任何适当的外延层，以使得缓冲层105可以桥接任何晶格失配的锗锡生长部311。在实施例中，缓冲层105包括锗。在实施例中，缓冲层105包括弛豫缓冲体，例如弛豫锗。
在一些实施例中，在缓冲层105的外延生长之前，可以在衬底101上执行表面预处理。例如，可以在沟槽307的底部处在衬底101中形成沟槽。沟槽可以包括诸如V形凹槽之类的沟槽形状，并且可以包括有助于缓冲层105的外延生长的斜切和/或尺寸。
缓冲层105可以具有任何适当的厚度，以使得缓冲层105可以(例如，经由借助于锗锡生长部311的能带偏移和/或价态差)阻碍或防止泄漏电流，如本文所讨论的。在实施例中，缓冲层105在3至30nm的范围中。在实施例中，缓冲层105可以是例如锗的单个层。在实施例中，缓冲层105的厚度可以是沟槽307的高度308的分数，例如，高度308的10％至30％。在一些示例中，当外延生长缓冲层105和锗锡生长部311时会形成缺陷。在实施例中，这些缺陷可以基本上被限定于缓冲层105(例如，以使得随后的锗锡外延生长可以是清洁的)。在实施例中，缓冲层105的厚度可以被选择为使得缺陷可以被限定在其中。例如，这些缺陷会在外延生长期间形成，并且可以在缓冲层105内和/或在缓冲层105与电介质层302之间的接口处终止。
可以使用任何适当的外延生长技术来形成锗锡生长部311。例如，可以通过经由化学气相沉积、金属有机化学气相沉积、原子层沉积的外延生长或者任何其它的外延生长技术来形成锗锡生长部311。在实施例中，可以通过外延生长在400-500℃范围内形成锗锡生长部311。如所示出的，在一些示例中，凸块312或圆形的顶部表面可以被形成为锗锡生长部311的一部分。在一些示例中，可以经由随后的平面操作来去除凸块312。在一些示例中，可以不形成凸块312，并且锗锡生长部311可以具有基本上平坦的顶部表面和/或任何凸块或不平整件都不会阻碍随后的工艺，以使得不需要平面操作。锗锡生长部311可以具有任何适当的厚度，例如比缓冲层105(并且在一些情况下，包括凸块312)的厚度小10nm至100nm等等，如针对沟槽307的高度308所讨论的。
如本文所讨论的，在一些实施例中，鳍部122、132的锗锡部分104、106可以具有不同的材料成分。在实施例中，锗锡生长部311可以与PMOS晶体管相关联，并且锗锡生长部311可以包括相对大的锡浓度，例如5％至20％或者如本文所讨论的任何其它浓度。在另一个实施例中，锗锡生长部311可以与NMOS晶体管相关联，并且锗锡生长部311可以包括相对小的锡浓度，例如5％至10％或者如本文所讨论的任何其它浓度。例如，在所讨论的工艺流程中可以首先形成与PMOS或NMOS器件相关联的鳍部。
还如本文所讨论的，在一些实施例中，鳍部122、132的锗锡部分104、106可以具有相同或基本上相同的材料成分。如所讨论的，为了形成这种器件，掩模306可能未被实施为使得例如在相同的操作中可以形成缓冲层105(请参考图1A)和锗锡生长部311以及缓冲层103(请参考图1A)和与所暴露出的沟槽相关联(例如，与被去除的牺牲鳍部303以及鳍部122的最终锗锡部分104相关联)的锗锡生长部。
图3D示出了在形成鳍部122的缓冲层103和锗锡部分104以及锗锡部分106(为了完成，连同缓冲层105、鳍部132)之后的与晶体管结构310类似的晶体管结构312。在实施例中，形成缓冲层103、锗锡部分104和锗锡部分106可以包括(参考图3C)：去除掩模306、去除牺牲鳍部303、外延生长缓冲层103、外延生长锗锡部分104、以及平坦化操作。例如，这些外延生长可以在锗锡部分104上方提供与凸块312类似的凸块，其中该凸块可以通过平坦化操作去除。此外，这种外延生长还可以生长凸块312，并且这种附加材料可以类似地通过平坦化操作去除。去除掩模306可以包括蚀刻(例如，干法蚀刻或湿法蚀刻)技术等等。可以使用任何适当的技术(例如，蚀刻操作)来去除牺牲鳍部304。缓冲层103的外延生长和锗锡部分104的外延生长可以包括本文所讨论的任何外延生长技术，例如，化学气相沉积、金属有机化学气相沉积、原子层沉积等等。平坦化操作可以包括化学机械抛光操作等等。该实施例可以提供减少操作(例如，可能不需要第二次掩蔽)的优势。
在另一个实施例中，形成缓冲层103、锗锡部分104和锗锡部分106可以包括(再次参考图3C)：去除掩模306、在锗锡生长部311上方形成(第二)掩模、去除牺牲鳍部303、外延生长缓冲层103、外延生长锗锡部分104、去除第二掩模、以及执行可选的平坦化操作。例如，该实施例可以消除在凸块312上方的附加生长。此外，该实施例可以消除对平坦化操作的需求。然而，在一些示例中，平坦化操作可以仍然有利于为随后的处理提供较为平整的表面。如所讨论的，去除掩模306和去除第二掩模可以包括蚀刻(例如，干法蚀刻或湿法蚀刻)技术等等。形成第二掩模可以包括光刻处理或沉积、光刻、以及蚀刻处理等等。如上所述，可以使用任何适当的技术(例如，蚀刻操作)来去除牺牲鳍部304。外延生长缓冲层103和外延生长锗锡部分104可以包括本文所讨论的任何外延生长技术，例如，化学气相沉积、金属有机化学气相沉积、原子层沉积等等。可选的平坦化操作可以包括化学机械抛光操作等等。
如本文所讨论的，在一些实施例中，鳍部122、132的锗锡部分104、106可以具有不同的材料成分。在实施例中，锗锡部分104(以及包括凸块等等的任何锗锡生长部)可以与NMOS晶体管相关联，并且锗锡部分104可以包括相对小的锡浓度(与锗锡部分106相比)，例如5％至10％或者如本文所讨论的任何其它浓度。在另一个实施例中，锗锡部分104可以与PMOS晶体管相关联，并且锗锡部分104可以包括相对高的锡浓度，例如5％至20％或者如本文所讨论的任何其它浓度。例如，可以接着在所讨论的工艺流程中形成与PMOS或NMOS器件相关联的鳍部。
还如本文所讨论的，在一些实施例中，鳍部122、132的锗锡部分104、106可以具有相同或基本上相同的材料成分。如所讨论的，为了形成这些器件，可以不实施诸如掩模306之类的掩模，并且缓冲层103、105可以同时形成，并且锗锡部分104、106可以同时形成。在这些示例中，处理可以包括：去除牺牲鳍部303、304，外延生长缓冲层103、105，外延生长与锗锡部分104、106相关联的锗锡生长部(例如，锗锡生长部311)，以及可选的平坦化步骤。在任一实施例中，可以形成如针对晶体管结构312所示出的结构，并且处理可以如下继续。
图3E示出了在使电介质层302凹陷以形成电介质层102之后的与晶体管结构312类似的晶体管结构313。如图3D中所示出的，在实施例中，电介质层302可以被凹陷为使得缓冲层103的顶部表面、缓冲层105的顶部表面、以及电介质层102的顶部表面基本上成平面或齐平(例如，以使得这些层的顶部表面基本上横向地或水平地对准)。可以使用任何适当的技术或多种技术(例如，蚀刻操作、定时蚀刻操作等等)来使电介质层302凹陷。
图3F示出了在形成栅极107和栅极108之后的与晶体管结构313类似的晶体管结构314。栅极107、108可以包括任何适当的材料、多种材料或材料叠置体。在实施例中，栅极107、108包括：与沟道区121、131相邻的硅外延层，在硅外延层上方的高k栅极电介质，以及在高k栅极电介质上方的金属栅极部分。在实施例中，栅极107、108包括：与沟道区121、131相邻的高k栅极电介质以及在高k栅极电介质上方的金属栅极部分。可以使用任何适当的技术或多种技术(例如，沉积技术(例如，共形沉积或体沉积)和图案化技术(例如，光刻和蚀刻技术))来形成栅极107、108。如所示出的，栅极107、108可以被形成为使得栅极107的底部和/或栅极108的底部可以与缓冲层103和/或缓冲层105的顶部表面基本上成平面或齐平。例如，栅极107的底部可以与缓冲层103的顶部表面基本上成平面或齐平，以使得栅极107的底部与缓冲层103的顶部表面水平地对准(或者基本上水平地对准)。
图3G示出了在形成掩模315、源极111和漏极112(在图3G的侧视图中未示出)之后的与晶体管结构314类似的晶体管结构315。图3G示出了沿如图1C的平面视图中所示出的平面B截取的晶体管结构的侧视图。例如，源极111和漏极112可以耦合到鳍部106。如所示出的，可以用掩模315来掩蔽鳍部122的锗锡部分104和晶体管结构315的其它部分，以使得可以选择性地生长源极111和漏极112。例如，可以经由外延生长从锗锡部分106选择性地生长源极111和漏极112(例如，源极111和漏极112的材料可能并非从电介质层102生长)。在实施例中，源极111和漏极112包括锗锡或者由锗锡构成。如所示出的，源极111可以沿锗锡部分106生长，其中在更多地暴露的区域或角落等等处出现更为快速的生长。可以通过任何适当的技术或多种技术(例如，光刻技术)来形成掩模315。掩模306可以包括硬掩模材料(例如，氧化硅、氮化硅、氮氧化硅、氧化铝等等)。掩模315可以是提供外延生长选择性的任何材料，以使得可以生长源极111和漏极112，而同时可以防止(例如，锗锡部分106和/或锗锡部分104的)其它部分生长。
如本文所讨论的，在一些实施例中，源极111和漏极112可以具有与源极109和漏极110不同的材料成分。为了形成这种器件，掩模315可以被形成为使得可以选择性地形成源极111和漏极112，而同时防止锗锡部分104生长。在这些示例中，掩模315在对源极111和112的注入掺杂中可以提供相似的作用。例如，源极111和漏极112可以是PMOS器件的一部分。在该实施例中，源极111和漏极112可以包括具有相对高百分比的锡的锗锡和/或p型掺杂剂(例如，硼等等)。
还如本文所讨论的，在一些实施例中，源极111和漏极112以及源极109和漏极110可以具有相同或基本上相同的材料成分。为了形成这种器件，可以不实施掩模315，并且用于形成源极111、漏极112、源极109和漏极110的掩模可以被实施为使得源极111、漏极112、源极109和漏极110中的全部都可以在相同的操作中形成，并且可以包括具有基本上相同百分比的锡的锗锡。
图3H示出了在去除掩模315并形成源极109和漏极110(在图3H的侧视图中未示出)之后的与晶体管结构315类似的晶体管结构316。例如，源极109和漏极110可以耦合到鳍部104。去除掩模315可以包括蚀刻(例如，干法蚀刻或湿法蚀刻)技术等等。在实施例中，源极109和漏极110可以通过以下操作形成：提供第二掩模，该第二掩模覆盖源极111和漏极112以及未形成源极109和漏极110的其它区域；外延生长源极109和漏极110；以及去除第二掩模。例如，可以经由外延生长从锗锡部分104选择性地生长源极109和漏极110(例如，源极111和漏极112的材料可能未从电介质层102生长)。在实施例中，源极109和漏极110可以包括锗锡或者由锗锡构成。如所示出的，源极109可以沿锗锡部分104生长，其中在更多地暴露的区域或角落等等处出现较为快速的生长。
可以通过任何适当的技术或多种技术(例如，光刻技术)来形成第二掩模，以使得第二掩模包括如所讨论的硬掩模材料。去除第二掩模可以包括蚀刻技术等等。第二掩模可以包括提供外延生长选择性以使得可以生长源极109和漏极110而同时可以防止(例如，锗锡部分106和/或锗锡部分104的)其它部分生长的任何材料。此外，第二掩模可以在对源极109和漏极110的注入掺杂中提供相似的作用。例如，源极109和漏极110可以是NMOS器件的一部分，并且源极109和漏极110可以包括n型掺杂剂，例如磷或砷等等。
如本文所讨论的，在一些实施例中，源极109和漏极110可以具有与源极111和漏极112不同的材料成分。例如，如所讨论的，源极109和漏极110可以是NMOS器件的一部分，并且源极109和漏极110可以包括具有相对低百分比的锡的锗锡。还如所讨论的，在一些实施例中，源极111、漏极112、源极109和漏极110可以具有相同或基本上相同的材料成分，并且可以在相同的外延生长操作中形成，如上面所讨论的。
图3A-3H示出了用于制造如本文所讨论的晶体管120和晶体管130的示例性工艺流程。在各个示例中，可以包括附加的操作，或者可以省略某些操作。具体而言，所示出的工艺可以提供具有沟道区以及源极和漏极的晶体管，其中该沟道区具有不同材料成分，源极和漏极具有不同的材料成分。如所讨论的，可以省略和/或修改一些操作，以制造包括具有相同成分的沟道区或者具有相同成分的源极和漏极的晶体管，或二者。
图4是根据本公开内容的至少一些实施方式来布置的实施具有增强的沟道迁移率和最小或减小的泄漏的一个或多个晶体管的示例性SRAM单元400的视图。图4示出了示例性的6晶体管(6T)SRAM单元400，包括存取晶体管420、下拉晶体管415和上拉晶体管425。在各个示例中，存取晶体管420、下拉晶体管415和上拉晶体管425可以被实施为晶体管120和/或130。可以通过互连许多SRAM单元(例如，SRAM单元400)来形成完整的SRAM存储器电路。
在实施例中，存取晶体管420和下拉晶体管415中的一个或多个是NMOS晶体管，并且可以包括本文针对NMOS晶体管所讨论的特征，并且上拉晶体管425是PMOS晶体管，并且可以包括本文针对NMOS晶体管所讨论的特征。例如，存取晶体管420和下拉晶体管415可以包括：鳍部122的锗锡部分104的沟道区121(其可以包括被布置在衬底101上方的缓冲层103以及被布置在缓冲层103上方的锗锡部分104)、被布置在沟道区121上方的栅极107、以及耦合到鳍部122的源极109和漏极110，其中沟道区121在源极109与漏极110之间。上拉晶体管425中的一个或多个可以包括：鳍部132的锗锡部分106的沟道区131(其可以包括被设置在衬底101上方的缓冲层104以及被设置在缓冲层104上方的锗锡部分106)、被布置在沟道区131上方的栅极108、以及耦合到鳍部132的源极111和漏极112，其中沟道区131在源极111与漏极112之间。
此外，存取晶体管420和下拉晶体管415(例如，NMOS晶体管)中的一个或多个可以具有包括锗锡的源极和漏极，其中该锗锡与上拉晶体管425(例如，PMOS晶体管)的锗锡源极和漏极相比具有不同浓度的锡。例如，上拉晶体管425可以具有与存取晶体管420和下拉晶体管415的源极和漏极相比较高浓度的锡的源极和漏极。另外地或替代地，存取晶体管420和下拉晶体管415(例如，NMOS晶体管)中的一个或多个可以具有锗锡的沟道区，该锗锡的沟道区与上拉晶体管425(例如，PMOS晶体管)的锗锡沟道区相比具有不同浓度的锡。例如，上拉晶体管425可以具有与存取晶体管420和下拉晶体管415的沟道区相比较高浓度的锡的锗锡的沟道区。例如，上拉晶体管425的沟道区可以具有在5％至20％的范围中的浓度的锡，并且存取晶体管420和下拉晶体管415的沟道区可以具有在5％至10％的范围中的浓度的锡。
图5是根据本公开内容的至少一些实施方式来布置的采用了具有含有锗锡(GeSn)沟道(多个沟道)的晶体管(多个晶体管)的IC的移动计算平台500的说明图。具有锗锡沟道(多个锗锡沟道)的晶体管或多个晶体管可以是如本文所讨论的任何晶体管，例如晶体管120或晶体管130等等。在一些示例中，如本文所讨论的NMOS和PMOS晶体管可以一起被实施为CMOS电路。移动计算平台500可以是被配置用于以下各项中的每一项的任何便携式设备：电子数据显示、电子数据处理、无线电子数据传输等等。例如，移动计算平台500可以是平板设备、智能电话、上网本、膝上型计算机等等中的任何一个，并且可以包括：显示器屏幕505(在示例性实施例中是触摸屏(例如，电容式、电感式、电阻式触摸屏等等))、芯片级(SoC)或封装级集成系统510和电池515。
在扩展视图520中进一步示出了集成系统510。在示例性实施例中，封装器件550(在图6中被标记为“存储器/处理器”)包括至少一个存储器芯片(例如，RAM)和/或至少一个处理器芯片(例如，微处理器、多核微处理器或图形处理器等等)。在实施例中，封装器件550是包括SRAM高速缓冲存储器的微处理器。在实施例中，封装器件550包括晶体管120或晶体管130或二者中的一个或多个。例如，所采用的晶体管可以包括：沟道区，该沟道区包括鳍部的锗锡部分，以使得鳍部可以包括被布置在衬底上方的缓冲层以及被布置在缓冲层上方的锗锡部分；被布置在沟道区上方的栅极；以及耦合到鳍部的源极和漏极，以使得沟道区在源极与漏极之间。封装器件550还可以连同以下各项中的一个或多个耦合到(例如，通信地耦合到)板、衬底或内插器560：功率管理集成电路(PMIC)530、RF(无线)集成电路(RFIC)525(包括宽带RF(无线)发射机和/或接收机(TX/RX)(例如，包括数字基带和模拟前端模块，还包括在发射路径上的功率放大器和在接收路径上的低噪放大器))、及其控制器535。通常，封装器件550还可以耦合到(例如，通信地耦合到)显示器屏幕505。
在功能上，PMIC 530可以执行电池功率调节、DC到DC转换等等，并且因此具有耦合到电池515的输入并具有向其它功能模块提供电流供应的输出。在实施例中，PMIC 530可以执行高电压操作。如进一步示出的，在示例性实施例中，RFIC 525具有耦合到天线(未示出)的输出，以实施多个无线标准或协议中的任何一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G或更高的任何其它无线协议。在替代的实施方式中，这些板级模块中的每个模块都可以被集成到耦合到封装器件550的封装衬底的单独IC上，或者被集成在耦合到封装器件550的封装衬底的单个IC(SoC)内。
图6是根据本公开内容的至少一些实施方式来布置的计算设备600的功能框图。计算设备600可以在例如平台500内找到，并且还包括母板602，母板602承载多个组件，例如但不限于处理器601(例如，应用处理器)和一个或多个通信芯片604、605。处理器601可以物理地耦合和/或电耦合到母板602。在一些示例中，处理器601包括被封装在处理器601内的集成电路管芯。通常，术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换为可以被储存在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
在各个示例中，一个或多个通信芯片604、605也可以物理地耦合和/或电耦合到母板602。在其它实施方式中，通信芯片604可以是处理器601的一部分。取决于计算设备600的应用，计算设备600可以包括其它组件，这些其它组件可能或者可能没有物理地耦合并电耦合到母板602。这些其它组件可以包括，但不限于：如所示出的易失性存储器(例如，DRAM)607、608、非易失性存储器(例如，ROM)610、图形处理器612、闪存、全球定位系统(GPS)设备613、指南针614、芯片组606、天线616、功率放大器609、触摸屏控制器611、触摸屏显示器617、扬声器615、照相机603和电池618，以及其它组件，例如数字信号处理器、密码处理器、音频编解码器、视频编解码器、加速计、陀螺仪和大容量储存设备(例如，硬盘驱动器、固态驱动器(SSD)、压缩光盘(CD)、数字多功能光盘(DVD)等)等等。
通信芯片604、605可以实现用于往来于计算设备600而进行数据的传送的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等等。该术语并非暗示相关联的设备不包含任何线，尽管在一些实施例中相关联的设备可能不包含任何线。通信芯片604、605可以实施多个无线标准或协议中的任何无线标准或协议，包括但不限于本文其它地方所描述的那些无线标准或协议。如所讨论的，计算设备600可以包括多个通信芯片604、605。例如，第一通信芯片可以专用于较短距离的无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片可以专用于较长距离的无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
如本文所描述的任何实施方式中所使用的，术语“模块”指代被配置为提供本文所描述的功能的软件、固件和/或硬件的任意组合。软件可以被实施为软件包、代码和/或指令集或指令，并且如本文所描述的任何实施方式中所使用的，“硬件”可以(单独地或以任意组合地)包括例如硬接线电路、可编程电路、状态机电路和/或储存了由可编程电路执行的指令的固件。模块可以共同地或单独地被实施为形成较大的系统(例如，集成电路(IC)、片上系统(SoC)等等)的一部分的电路。
虽然针对各个实施方式描述了本文所阐述的某些特征，但该描述并非旨在以限制性的意义进行解释。因此，对本文所描述的实施方式以及其它实施方式的各种修改(对于本公开内容所属领域的技术人员而言这些修改是显而易见的)被视为落在本公开内容的精神和范围内。
以下示例涉及其它实施例。
在一个或多个第一实施例中，一种集成电路，其包括晶体管，所述晶体管包括：沟道区，所述沟道区包括鳍部的锗锡部分，其中，所述鳍部包括被设置在衬底上方的缓冲层以及被设置在所述缓冲层上方的所述锗锡部分；栅极，所述栅极被设置在所述沟道区上方；以及源极和漏极，所述源极和所述漏极耦合到所述鳍部，其中，所述沟道区在所述源极与所述漏极之间。
进一步关于所述第一实施例，所述集成电路包括第二晶体管，所述第二晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，其中，所述沟道区和所述第二沟道区包括不同浓度的锡。
进一步关于所述第一实施例，所述集成电路包括第二晶体管，所述第二晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，其中，所述沟道区和所述第二沟道区包括不同浓度的锡，并且其中，所述晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管，并且其中，所述沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡。
进一步关于所述第一实施例，所述集成电路包括第二晶体管，所述第二晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，其中，所述沟道区和所述第二沟道区包括不同浓度的锡，并且其中，所述晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管，并且其中，所述沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡，并且其中，所述第二沟道区与所述沟道区相比包括较高浓度的锡。
进一步关于所述第一实施例，所述集成电路包括第二晶体管，所述第二晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，其中，所述沟道区和所述第二沟道区包括不同浓度的锡，其中，所述晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管，和/或其中，所述沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡，和/或其中，所述第二沟道区与所述沟道区相比包括较高浓度的锡。
进一步关于所述第一实施例，所述集成电路包括第二晶体管，所述第二晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分；第二栅极，所述第二栅极被设置在所述第二沟道区上方；以及第二源极和第二漏极，所述第二源极和所述第二漏极耦合到所述第二鳍部，其中，所述第二沟道区在所述第二源极与所述第二漏极之间，其中，所述晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管，其中，所述源极、所述漏极、所述第二源极和所述第二漏极都包括锗锡，并且其中，所述源极和所述漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡。
进一步关于所述第一实施例，所述集成电路包括第二晶体管，所述第二晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分；第二栅极，所述第二栅极被设置在所述第二沟道区上方；以及第二源极和第二漏极，所述第二源极和所述第二漏极耦合到所述第二鳍部，其中，所述第二沟道区在所述第二源极与所述第二漏极之间，其中，所述晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管，其中，所述源极、所述漏极、所述第二源极和所述第二漏极都包括锗锡，并且其中，所述源极和所述漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡，并且其中，所述第二源极和所述第二漏极与所述源极和所述漏极相比包括较高浓度的锡。
进一步关于所述第一实施例，所述缓冲层包括锗外延层。
进一步关于所述第一实施例，所述栅极包括与所述沟道区相邻的硅外延层、高k栅极电介质、以及金属栅极部分。
进一步关于所述第一实施例，所述栅极的底部与所述缓冲层的顶部表面基本上成平面。
进一步关于所述第一实施例，所述缓冲层包括锗外延层和/或所述栅极包括与所述沟道区相邻的硅外延层、高k栅极电介质、以及金属栅极部分，和/或其中，所述栅极的底部与所述缓冲层的顶部表面基本上成平面。
进一步关于所述第一实施例，所述集成电路还包括第二晶体管，所述第二晶体管包括第二沟道区，所述第二沟道区包括第二鳍部的硅部分。
进一步关于所述第一实施例，所述集成电路还包括第二晶体管，所述第二晶体管包括第二沟道区，所述第二沟道区包括第二鳍部的硅部分，其中，所述晶体管包括NMOS晶体管并且所述第二晶体管包括PMOS晶体管。
进一步关于所述第一实施例，所述集成电路还包括第二晶体管，所述第二晶体管包括第二沟道区，所述第二沟道区包括第二鳍部的硅部分，其中，所述晶体管包括NMOS晶体管并且所述第二晶体管包括PMOS晶体管，并且所述集成电路还包括第三晶体管，所述第三晶体管包括第三沟道区，所述第三沟道区包括第三鳍部的第二锗锡部分，其中，所述第三鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，其中，所述第三晶体管包括PMOS晶体管。
进一步关于所述第一实施例，所述集成电路还包括第二晶体管，所述第二晶体管包括第二沟道区，所述第二沟道区包括第二鳍部的硅部分，其中，所述晶体管包括NMOS晶体管并且所述第二晶体管包括PMOS晶体管，并且所述集成电路还包括第三晶体管，所述第三晶体管包括第三沟道区，所述第三沟道区包括第三鳍部的第二锗锡部分，其中，所述第三鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，其中，所述第三晶体管包括PMOS晶体管，并且其中，所述沟道区与所述第三沟道区相比包括不同浓度的锡。
在一个或多个第二实施例中，一种SRAM单元包括：NMOS晶体管，所述NMOS晶体管包括：第一沟道区，所述第一沟道区包括第一鳍部的第一锗锡部分，其中，所述第一鳍部包括被设置在衬底上方的第一缓冲层以及被设置在所述第一缓冲层上方的所述第一锗锡部分；第一栅极，所述第一栅极被设置在所述第一沟道区上方；以及第一源极和第一漏极，所述第一源极和所述第一栅极均包括锗锡，所述第一源极和所述第一栅极耦合到所述第一鳍部，其中，所述第一沟道区在所述第一源极与所述第一漏极之间；以及PMOS晶体管，所述PMOS晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分；第二栅极，所述第二栅极被设置在所述第二沟道区上方；以及第二源极和第二漏极，所述第二源极和所述第二漏极均包括锗锡，所述第二源极和所述第二漏极耦合到所述第二鳍部，其中，所述第二沟道区在所述第二源极与所述第二漏极之间，其中，所述第一源极和所述第一漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡。
进一步关于所述第二实施例，所述第一沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡。
进一步关于所述第二实施例，所述第一沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡，并且所述第二源极和所述第二漏极与所述第一源极和所述第一漏极相比包括较高浓度的锡。
进一步关于所述第二实施例，所述第一沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡，所述第二源极和所述第二漏极与所述第一源极和所述第一漏极相比包括较高浓度的锡，并且所述第二沟道区与所述第一沟道区相比包括较高浓度的锡。
在一个或多个第三实施例中，一种SRAM单元包括：NMOS晶体管，所述NMOS晶体管包括：第一沟道区，所述第一沟道区包括第一鳍部的第一锗锡部分，其中，所述第一鳍部包括被设置在衬底上方的第一缓冲层以及被设置在所述第一缓冲层上方的所述第一锗锡部分；第一栅极，所述第一栅极被设置在所述第一沟道区上方；以及第一源极和第一漏极，所述第一源极和所述第一漏极耦合到所述第一鳍部，其中，所述第一沟道区在所述第一源极与所述第一漏极之间；以及PMOS晶体管，所述PMOS晶体管包括：第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分；第二栅极，所述第二栅极被设置在所述第二沟道区上方；以及第二源极和第二漏极，所述第二源极和所述第二漏极耦合到所述第二鳍部，其中，所述第二沟道区在所述第二源极与所述第二漏极之间，其中，所述第一沟道区与所述第二沟道区相比包括不同浓度的锡。
进一步关于所述第三实施例，所述第一沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡。
进一步关于所述第三实施例，所述第一沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡，并且所述第二沟道区与所述第一沟道区相比包括较高浓度的锡。
进一步关于所述第三实施例，所述缓冲层包括锗外延层。
进一步关于所述第三实施例，所述第一栅极的底部与所述第一缓冲层的顶部表面基本上成平面。
进一步关于所述第三实施例，所述缓冲层包括锗外延层，并且其中，所述第一栅极的底部与所述第一缓冲层的顶部表面基本上成平面。
在一个或多个第四实施例中，一种用于制造集成电路的方法包括：形成鳍部，所述鳍部具有被设置在衬底上方的缓冲层以及被设置在所述缓冲层上方的锗锡部分；在所述鳍部上方设置栅极；以及将源极和漏极耦合到所述鳍部，其中，所述栅极在所述源极与所述漏极之间。
进一步关于所述第四实施例，形成所述鳍部包括：在经图案化的电介质层中形成沟槽；外延生长所述缓冲层，其中，所述缓冲层包括锗；外延生长所述鳍部的所述锗锡部分；以及使所述经图案化的电介质层凹陷，以使得所述经图案化的电介质层的顶部表面与所述缓冲层的顶部表面基本上成平面。
进一步关于所述第四实施例，所述方法还包括：形成第二鳍部，所述第二鳍部具有被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的第二锗锡部分，其中，所述锗锡部分与所述第二锗锡部分相比包括不同浓度的锡。
进一步关于所述第四实施例，形成第二鳍部，所述第二鳍部具有被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的第二锗锡部分，其中，所述锗锡部分与所述第二锗锡部分相比包括不同浓度的锡，其中，形成所述第二鳍部包括：形成第一牺牲鳍部和第二牺牲鳍部；将电介质层设置为与所述第一牺牲鳍部和所述第二牺牲鳍部相邻；掩蔽所述第一牺牲鳍部；去除所述第二牺牲鳍部，以在所述电介质层中形成沟槽；在所述沟槽内外延生长所述第二缓冲层；以及在所述沟槽内外延生长所述第二锗锡部分。
进一步关于所述第四实施例，所述方法还包括：形成第二鳍部，所述第二鳍部具有被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的第二锗锡部分；在所述第二鳍部上方设置第二栅极；以及将第二源极和第二漏极耦合到所述第二鳍部，其中，所述第二栅极在所述第二源极与所述第二漏极之间，其中，所述源极、所述漏极、所述第二源极和所述第二漏极都包括锗锡，并且其中，所述源极和所述漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡。
进一步关于所述第四实施例，所述方法还包括：形成第二鳍部，所述第二鳍部具有被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的第二锗锡部分；在所述第二鳍部上方设置第二栅极；以及将第二源极和第二漏极耦合到所述第二鳍部，其中，所述第二栅极在所述第二源极与所述第二漏极之间，其中，所述源极、所述漏极、所述第二源极和所述第二漏极都包括锗锡，并且其中，所述源极和所述漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡，其中，将所述第二源极和所述第二漏极耦合到所述第二鳍部包括：掩蔽所述鳍部、所述栅极、所述源极和所述漏极；以及外延生长所述第二源极和所述第二漏极。
在一个或多个第五实施例中，一种移动计算平台，包括针对第一实施例、第二实施例或第三实施例所讨论的示例性结构中的任何结构。
要认识到的是，本发明不限于所描述的实施例，而是在不偏离所附权利要求的范围的情况下，可以利用修改和变更来实践本发明。例如，上面的实施例可以包括特征的特定组合。然而，以上实施例并不限于这点，在各实施方式中，以上实施例可以包括仅执行这些特征的子集、执行这些特征的不同顺序、执行这些特征的不同组合、和/或执行除了明确列出的这些特征以外的附加的特征。因此，应当参照所附权利要求连同这些权利要求的等同形式的整个范围来确定本发明的范围。

Claims (21)

1.一种集成电路，所述集成电路包括：
晶体管，所述晶体管包括：
沟道区，所述沟道区包括鳍部的锗锡部分，其中，所述鳍部包括被设置在衬底上方的缓冲层以及被设置在所述缓冲层上方的所述锗锡部分；
栅极，所述栅极被设置在所述沟道区上方；以及
源极和漏极，所述源极和所述漏极耦合到所述鳍部，其中，所述沟道区在所述源极与所述漏极之间；以及
第二晶体管，所述第二晶体管包括：
第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，
其中，所述沟道区和所述第二沟道区包括不同浓度的锡。
2.根据权利要求1所述的集成电路，其中，所述晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管，并且其中，所述沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡。
3.根据权利要求2所述的集成电路，其中，所述第二沟道区与所述沟道区相比包括较高浓度的锡。
4.根据权利要求1所述的集成电路，其中，所述第二晶体管还包括：
第二栅极，所述第二栅极被设置在所述第二沟道区上方；以及
第二源极和第二漏极，所述第二源极和所述第二漏极耦合到所述第二鳍部，其中，所述第二沟道区在所述第二源极与所述第二漏极之间，
其中，所述晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管，其中，所述源极、所述漏极、所述第二源极和所述第二漏极都包括锗锡，并且其中，所述源极和所述漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡。
5.根据权利要求4所述的集成电路，其中，所述第二源极和所述第二漏极与所述源极和所述漏极相比包括较高浓度的锡。
6.根据权利要求1所述的集成电路，其中，所述缓冲层包括锗外延层。
7.根据权利要求1所述的集成电路，其中，所述栅极包括与所述沟道区相邻的硅外延层、高k栅极电介质、以及金属栅极部分。
8.根据权利要求1所述的集成电路，其中，所述栅极的底部与所述缓冲层的顶部表面基本上成平面。
9.根据权利要求1所述的集成电路，还包括第二晶体管，所述第二晶体管包括：
第二沟道区，所述第二沟道区包括第二鳍部的硅部分。
10.根据权利要求9所述的集成电路，其中，所述晶体管包括NMOS晶体管并且所述第二晶体管包括PMOS晶体管。
11.根据权利要求10所述的集成电路，还包括第三晶体管，所述第三晶体管包括：
第三沟道区，所述第三沟道区包括第三鳍部的第二锗锡部分，其中，所述第三鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分，
其中，所述第三晶体管包括PMOS晶体管。
12.根据权利要求11所述的集成电路，其中，所述沟道区和所述第三沟道区包括不同浓度的锡。
13.一种SRAM单元，包括：
NMOS晶体管，所述NMOS晶体管包括：
第一沟道区，所述第一沟道区包括第一鳍部的第一锗锡部分，其中，所述第一鳍部包括被设置在衬底上方的第一缓冲层以及被设置在所述第一缓冲层上方的所述第一锗锡部分；
第一栅极，所述第一栅极被设置在所述第一沟道区上方；以及
第一源极和第一漏极，所述第一源极和所述第一栅极均包括锗锡，所述第一源极和所述第一栅极耦合到所述第一鳍部，其中，所述第一沟道区在所述第一源极与所述第一漏极之间；
PMOS晶体管，所述PMOS晶体管包括：
第二沟道区，所述第二沟道区包括第二鳍部的第二锗锡部分，其中，所述第二鳍部包括被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的所述第二锗锡部分；
第二栅极，所述第二栅极被设置在所述第二沟道区上方；以及
第二源极和第二漏极，所述第二源极和所述第二漏极均包括锗锡，所述第二源极和所述第二漏极耦合到所述第二鳍部，其中，所述第二沟道区在所述第二源极与所述第二漏极之间，
其中，所述第一源极和所述第一漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡。
14.根据权利要求13所述的SRAM单元，其中，所述第一沟道区具有在5％至10％的范围中的浓度的锡，并且所述第二沟道区具有在5％至20％的范围中的浓度的锡。
15.根据权利要求14所述的SRAM单元，其中，所述第二源极和所述第二漏极与所述第一源极和所述第一漏极相比包括较高浓度的锡。
16.根据权利要求15所述的SRAM单元，其中，所述第二沟道区与所述第一沟道区相比包括较高浓度的锡。
17.一种用于制造集成电路的方法，包括：
形成鳍部，所述鳍部具有被设置在衬底上方的缓冲层以及被设置在所述缓冲层上方的锗锡部分；
在所述鳍部上方设置栅极；
将源极和漏极耦合到所述鳍部，其中，所述栅极在所述源极与所述漏极之间；以及
形成第二鳍部，所述第二鳍部具有被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的第二锗锡部分，其中，所述锗锡部分和所述第二锗锡部分包括不同浓度的锡。
18.根据权利要求17所述的方法，其中，形成所述鳍部包括：
在经图案化的电介质层中形成沟槽；
外延生长所述缓冲层，其中，所述缓冲层包括锗；
外延生长所述鳍部的所述锗锡部分；以及
使所述经图案化的电介质层凹陷，以使得所述经图案化的电介质层的顶部表面与所述缓冲层的顶部表面基本上成平面。
19.根据权利要求17所述的方法，其中，形成所述第二鳍部包括：
形成第一牺牲鳍部和第二牺牲鳍部；
将电介质层设置为与所述第一牺牲鳍部和所述第二牺牲鳍部相邻；
掩蔽所述第一牺牲鳍部；
去除所述第二牺牲鳍部，以在所述电介质层中形成沟槽；
在所述沟槽内外延生长所述第二缓冲层；以及
在所述沟槽内外延生长所述第二锗锡部分。
20.根据权利要求17所述的方法，还包括：
形成第二鳍部，所述第二鳍部具有被设置在所述衬底上方的第二缓冲层以及被设置在所述第二缓冲层上方的第二锗锡部分；
在所述第二鳍部上方设置第二栅极；以及
将第二源极和第二漏极耦合到所述第二鳍部，其中，所述第二栅极在所述第二源极与所述第二漏极之间，其中，所述源极、所述漏极、所述第二源极和所述第二漏极都包括锗锡，并且其中，所述源极和所述漏极与所述第二源极和所述第二漏极相比包括不同浓度的锡。
21.根据权利要求20所述的方法，其中，将所述第二源极和所述第二漏极耦合到所述第二鳍部包括：
掩蔽所述鳍部、所述栅极、所述源极和所述漏极；以及
外延生长所述第二源极和所述第二漏极。
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