TW201545320A - 鍺錫通道電晶體 - Google Patents

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Gilbert Dewey
Benjamin Chu-Kung
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Abstract

說明關於具有鍺錫之電晶體及積體電路的技術、包含這些電晶體的系統、形成它們的方法。這些電晶體包含通道區，通道區包括鰭的鍺錫部以致於鰭包含配置於基底上的緩衝層及配置於緩衝層上的鍺錫部。

Description

鍺錫通道電晶體
本發明的實施例大致上關於具有增強的通道遷移率及降低的漏電的半導體電晶體，特別關於鍺錫通道電晶體、裝置、及製造技術。
在某些實施例中，例如金屬氧化物半導體場效電晶體(MOSFET)等電晶體可以是多閘極裝置(例如三閘極電晶體或鰭式場效電晶體)。相較於類似的平面電晶體結構，這些結構可以提供當裝置開啟時會有更多電流流通且當裝置關閉時會有更少電流流通之優點，並因而提供更大的性能及更少的功率使用。舉例而言，多閘極裝置包含耦合至源極、汲極、以及源極與汲極之間的閘極之矽鰭或柱等等。鰭或柱包含相鄰於閘的通道區。
此外，隨著裝置改良，不同材料可以實施用於多閘極裝置的各式各樣組件。特別地，鰭或柱可以由矽以外的材料製成，以增進裝置性能。舉例而言，這些材料可以提供增加的電子及/或電洞遷移率等等，以增加驅動電流。當 在鰭結構內設置新材料時，次鰭漏電問題是持續的問題。
如此，現有的技術無法提供具有增強的通道遷移率及例如次鰭漏電等最小或降低的漏電之電晶體結構。隨著在各種應用中需要具有增加的速度、強化的驅動電流、及低功率消耗之裝置，這些問題成為關鍵。
100‧‧‧積體電路
101‧‧‧基底
102‧‧‧介電層
103‧‧‧緩衝層
104‧‧‧鍺錫部
105‧‧‧緩衝層
106‧‧‧鍺錫部
107‧‧‧閘極
108‧‧‧閘極
109‧‧‧源極
110‧‧‧汲極
111‧‧‧源極
112‧‧‧汲極
120‧‧‧電晶體
121‧‧‧通道區
122‧‧‧鰭
130‧‧‧電晶體
131‧‧‧通道區
132‧‧‧鰭
301‧‧‧電晶體結構
302‧‧‧介電層
303‧‧‧犠牲鰭
304‧‧‧犠牲鰭
305‧‧‧電晶體結構
306‧‧‧遮罩
307‧‧‧溝槽
310‧‧‧電晶體結構
311‧‧‧鍺錫生長
312‧‧‧凸塊
313‧‧‧電晶體結構
314‧‧‧電晶體結構
315‧‧‧電晶體結構
316‧‧‧電晶體結構
400‧‧‧靜態隨機存取記憶體胞
415‧‧‧下拉電晶體
420‧‧‧接取電晶體
425‧‧‧上拉電晶體
500‧‧‧行動計算平台
600‧‧‧計算裝置
在附圖中，以舉例說明而非限定方式，顯示此處說明的內容。為了簡明起見，圖中所示的元件不一定依比例繪製。舉例而言，為了簡明起見，某些元件的尺寸相對於其它元件是放大的。此外，在被視為適當時，在不同圖中重複代號以表示對應的或類似的元件，在圖式中：圖1A是包含電晶體實例的積體電路實例之側視圖；圖1B是實例電晶體的第二側視圖；圖1C是圖1A及1B的實例電晶體之平面視圖；圖2是流程圖，顯示具有增強的通道遷移率及最小或降低的漏電之電晶體的形成方法；圖3A、3B、3C、3D、3E、3F、3G、3H是當執行特定製造操作時之實例電晶體結構的側視圖；圖4是實施具有增強的通道遷移率及最小或降低的漏電之一或更多電晶體的實例SRAM胞的視圖；圖5顯示採用設有具有增強的通道遷移率及最小或降低的漏電之電晶體的積體電路之行動計算平台；以及圖6是計算裝置的功能方塊圖，都是根據本揭示的至 少某些實施配置。
【發明內容及實施方式】
現在參考附圖，說明一或更多實施例或實施。雖然說明特定配置及安排，但是，應瞭解這僅以說明為目的而完成的。習於此技藝者將瞭解，在不悖離說明的精神及範圍之下，可以採用其它配置及安排。習於此技藝者將清楚知道此處所述的技術及/或配置也可用於此處所述之外的各式各樣其它系統及應用。
在下述詳細說明中，將參考附圖，附圖是詳細說明的一部份，其中，在所有附圖中，類似的代號表示類似構件以表示對應的或類似的元件。較佳的是，為了簡明起見，圖中所示的元件不一定依比例繪製。舉例而言，為了清楚起見，某些元件的尺寸相對於其它元件是被放大的。此外，須瞭解，在不悖離主張之標的的範圍之下，可以利用其它實施例以及改變結構及/或邏輯。也應注意，例如上、下、頂、底、在...之上、在...之下、等等方向及參考僅用於便於說明圖式及實例而非要限定主張之標的的應用。因此，不是以限定方式作出下述詳細說明，且主張之標的的範圍僅由後附的申請專利範圍及其均等範圍界定。
在下述詳細說明中，揭示眾多細節，但是，習於此技藝者將清楚，不用這些特定細節，仍然能實施本發明。在某些情形中，以方塊圖形式而非詳細地顯示習知的方法及裝置，以免模糊本發明。在本說明書中述及「實施例」、 「在一實施例中」係意指配合實施例所述的特定特點、結構、功能或特徵包含在本發明的至少一實施例中。因此，在本說明書的不同處出現之「在實施例中」的文句不一定都意指本發明的相同實施例。此外，在一或更多實施例中，特定的特點、結構、功能或特徵可以以任何適當的方式結合。舉例而言，在二實施例未被指明相互排斥的情形中，第一實施例可以與第二實施例相結合。
此處使用「連接」及「耦合」與它們的衍生詞以說明元件之間的結構關係。應瞭解，這些詞非並要成為彼此的同義詞。相反地，在特定實施例中，「連接」用以表示二或更多元件彼此直接實體或電接觸。「耦合」用以表示二或更多元件彼此直接或間接(有其它元件介於它們之間)實體或電接觸，以及/或，二或更多元件彼此協力或互動(例如，造成有效關係)。
「在...之上」、「在...之下」、「在...之間」、「在...上」及/或等詞，於此用以意指一材料層或組件相對於其它層或組件的相對位置。舉例而言，配置於另一層之上或之下的一層與其它層直接接觸或是具有一或更多介於其間的層。此外，配置在二層之間的一層與二層直接接觸或是具有一或更多中介層。相反地，「在第二層上」的第一層是與該第二層直接接觸。類似地，除非另外明確說明，否則，配置在二特點之間的一特點可以直接接觸相鄰特點或是具有一或更多中間特點。
在下述中，與具有增強的通道遷移率及最小或降低的 漏電之電晶體相關地，說明電晶體、積體電路、裝置、設備、計算平台、及方法。
如上所述，提供具有增強的通道遷移率及最小或降低的漏電之電晶體是有利的。這些電晶體可以提供增加的驅動電流及省電。在實施例中，電晶體包含通道區，通道區包括鰭的鍺錫(GeSn)部份。鰭包含配置於基底上之緩衝層以及配置於緩衝層上之鍺錫部份。鍺錫部份提供高通道遷移率材料。藉由提供相對於鰭的鍺錫部份之能帶偏移及價差，緩衝層提供降低的漏電(例如次鰭漏電)。能帶偏移提供用於圍堵之能量狀態障壁及價差提供動量狀態或選取圍堵，以致於都含有或侷限電力於鍺錫部份中以降低例如次鰭(例如經由鰭底部)漏電等漏電。在實施例中，緩衝層是例如鬆弛的磊晶鍺等鍺。如此處進一步說明般，此鍺層可以在通道中提供壓縮應變以及增進裝置性能。
在某些實施例中，NMOS(N型金屬氧化物半導體)及PMOS(P型金屬氧化物半導體)電晶體整合成CMOS(互補金屬氧化物半導體)電路裝置，以致於所述的裝置提供用於邏輯或記憶體裝置等等之CMOS平台。NMOS電晶體及PMOS電晶體在它們的通道之鍺錫部份中具有不同濃度的錫，以致於如此處進一步說明般可取得各電晶體之增進的性能。在某些實施例中，電晶體可以耦合至包含經過摻雜的鍺錫之源極和汲極(例如凸起的源極和汲極)。如同此處進一步說明般，NMOS電晶體及PMOS電晶體在它們的源極和汲極中具有不同的錫濃度以提供可變應力 (例如，在NMOS和PMOS電晶體中不同的應力)以增進通道性能。
舉例而言，在實施例中，積體電路包括電晶體，電晶體包含通道區，通道區包括鰭的鍺錫部份，以致於鰭包含配置於基底上的緩衝層以及配置於緩衝層上的鍺錫部份、配置於通道區上的閘極、以及耦合至鰭的源極和汲極，以致於通道區在源極與汲極之間。參考圖式，於此進一步說明本實施例及其它實施例。
圖1A是包含實例電晶體120、130之實例積體電路100之側視圖，圖1B是實例電晶體120、130的第二側視圖，圖1C是根據本揭示之至少某些實施配置之實例電晶體120、130的平面視圖。如同所示，圖1A提供沿著平面A取得的側視圖，圖1B提供沿著如圖1C的平面視圖所示之平面B取得的側視圖。
如同所示，積體電路100包含基底101及介電層102。在實施例中，基底101是矽(例如(100)結晶矽)。如同所示，介電層102包含圖案，提供用於鰭之開口或溝槽。在實施例中，介電層102是氧化物(例如氧化矽)。舉例而言，電晶體120包含鰭122，鰭122包含緩衝層103及鍺錫部104。電晶體130包含鰭132，鰭132包含緩衝層105及鍺錫部106。如同此處所使用般，鰭一詞包含緩衝層及鍺錫部(或是不同材料的鰭部)或是僅有鍺錫部(或是不同材料的鰭部)。在實施例中，緩衝層103及/或緩衝層105包含鍺或是由鍺構成，例如磊晶生長 的、結晶的、或實質上單晶的鍺層或部份。在實施例中，鍺錫部104及/或鍺錫部106包含磊晶生長的、結晶的、或實質上單晶的鍺錫層或是由其構成。如同此處進一步說明般，緩衝層103、105及鍺錫部104、106磊晶地生長於溝槽之內(例如窄或高型態比溝槽)。
也如同所示，電晶體120包含閘極107及相鄰的鍺錫部104之通道區121。電晶體130包含閘極108及相鄰的通道區131。在電晶體120、130的操作期間，閘極107、108提供電荷(例如經由閘極接點，未顯示)給鰭122、132，以在通道區121、131之內感應出通道。舉例而言，閘極107、108配置於鍺錫部104、106的通道區121、131上。在圖1C的平面視圖中，通道區121、131可由閘極107、108遮掩。
如圖1B及1C中所示，電晶體120包含耦合至鰭122(例如經由鍺錫部104)之源極109和汲極110以及電晶體130包含耦合至鰭132(例如經由鍺錫部106)之源極111和汲極112。在實施例中，源極109、111和汲極110、112包含鍺錫或由鍺錫構成。如同此處將進一步說明般，在某些實例中，可以經由凸起的源極和汲極磊晶生長或再生長製程，形成源極109、111以及汲極110、112。
如此處所述，鍺錫部104、106包含例如鍺及錫(Ge(1-x)Snx)合金等包含鍺及錫之磊晶材料或由此磊晶材料構成。在實施例中，相較於其它通道材料，鍺錫部104、 106提供增強的或增加的電子及電洞遷移率以用於通道區121、131。舉例而言，鍺錫提供低有效質量以用於NMOS及PMOS電晶體，允許高遷移率及驅動電流。舉例而言，相較於鍺，具有與鍺平衡之約15%的錫之鍺錫部104、106可以提供約50%增加的電子及電洞遷移率(舉例而言，接著相較於矽，具有增加的電子及電洞遷移率)。此增加的遷移率提供增強的或增加的驅動電流給電晶體120、130。
鍺錫部104、106包含例如與鍺平衡之錫量。在實施例中，鍺錫部104、106包含與鍺平衡之小於3%的錫(例如，x不小於0.03)。在某些實例中，鍺錫部104、106包含與鍺平衡之3%至5%的錫(例如在3%至5%範圍的錫濃度；例如，x是在0.03(含)與0.05(含)之間)。在某些實例中，鍺錫部104、106包含與鍺平衡之5%至10%的錫(例如在5%至10%範圍的錫濃度；例如，x是在0.05(含)與0.10(含)之間)。在一些例子中，鍺錫部104、106可包括5%至20%錫(如，錫的濃度在5%至20%範圍中，如，x係介於0.05及0.20間)以與鍺平衡。
此外，鰭121、131經由包含緩衝層103、105、以及鍺錫部104、106可以降低電晶體120、130中的漏電(例如次鰭漏電)。舉例而言，緩衝層103、105包含鍺。在這些實施例中，能帶偏移(例如，在鍺與鍺錫之間的異質接面之能帶的相對對齊之偏移)可以存在於鍺緩衝層103、105與鍺錫部104、106之間。此能帶偏移限制或捕 獲電子或電荷載子(電洞)以及降低、實質上降低、或消除電晶體120、130中的漏電。此外，價差存在於鍺緩衝層103、105與鍺錫部104、106之間。此價差或偏移也可限制或捕獲電子或電荷載子(電洞)以及降低、實質上降低、或消除電晶體120、130中的漏電。舉例而言，能帶偏移可以提供能量狀態障壁給漏電，價差或偏移可以提供動量狀態或「選擇」障壁給漏電。
如圖1C所示，經由與電晶體120相關連的箭頭141以及與電晶體130相關連的箭頭142，緩衝層103、105提供壓縮應變(例如單向壓縮應變或應力)給鍺錫部104、106並因而提供給通道區121、131。在實施例中，緩衝層103、105包含例如鬆弛的磊晶鍺層等鍺或是由其構成。相較於鍺錫部104、106(例如磊晶鍺錫)，鍺緩衝層103、105具有較小的原生晶格間隔並因而如同所示般經由箭頭141、142而將壓縮應變施加至通道區121、131。
在某些實例中，電晶體120是NMOS電晶體及電晶體130是PMOS電晶體，以及，積體電路100是CMOS裝置。在實施例中，NMOS電晶體120及PMOS電晶體130在鍺錫部104、106中具有相同的錫濃度，例如上述列出的錫濃度。在這些實例中，如同經由箭頭142所示之對通道區131的壓縮應變可以增強電晶體130的性能(例如，壓縮應變可以在鍺錫部106中提供較低的有效質量以及較佳的遷移率以及在鍺錫部106與緩衝層105之間提供更高 的價偏移)。此外，增加鍺錫部106中的錫量可以增加壓縮應變及進一步增強電晶體130的性能。
在這些實施例中，NMOS電晶體120的性能可以由鍺錫部104的某些態樣增強(例如增強的或增加的遷移率)但是與如同經由箭頭141所示的壓縮應變相抗衡(例如，過多的壓縮應變會因降低相對於鍺緩衝層103之降低的能帶偏移而阻礙NMOS電晶體的性能)。因此，在鍺錫部104、106中的錫濃度相同的實例中，會為了NMOS和PMOS電晶體的性能而達成平衡。舉例而言，用於PMOS和NMOS電晶體120、130之錫的百分比可以不小於8%且不大於12%，而與鍺平衡，以約10%的錫之百分比特別有利。
在其它實例中，在鍺錫部104、106中的錫濃度及因而通道區121、131中的錫濃度可以不同。繼續電晶體120是NMOS及電晶體130是PMOS之實例，鍺錫部106(及通道區131)比鍺錫部105(及通道區121)具有更高的錫濃度。此實施例提供NMOS及PMOS電晶體的增強性能。舉例而言，NMOS電晶體120的鍺錫部104(及通道區121)具有與鍺平衡之濃度在5%至10%範圍的錫，以及PMOS電晶體130的鍺錫部106(及通道區131)具有與鍺平衡之濃度在5%至20%範圍的錫。
此外，源極109、111和汲極110、112包含任何適當的材料。在某些實施例中，源極109、111和汲極110、112包含例如鍺錫或摻雜的鍺錫等磊晶生長。在某些實例 中，源極109和汲極110及/或源極111和汲極112包含不同於通道區121、131的材料或由其構成。在某些實例中，源極109和汲極110包含與源極111和汲極112相同的材料或由其構成。在其它實例中，源極109和汲極110包含與源極111和汲極112不同的材料或由其構成。舉例而言，源極109、111和汲極110、112包含被選取以提供應變工程給通道區121、131以增進性能的材料。
繼續電晶體120是NMOS及電晶體130是PMOS的實例，源極111和汲極112包含提供相對應於通道區121為增加的或增強的壓縮應變給通道區131之材料，或由其構成。舉例而言，源極111和汲極112包含具有相對高的錫濃度(例如5%或20%等等)之鍺錫或由其構成。此外，源極111和汲極112可以高度摻雜例如硼等p型摻雜物。源極109和汲極110包含提供縮減的壓縮應變(例如，反制經由箭頭141顯示的壓縮應變)之材料或由其構成。舉例而言，源極109和汲極110包含具有相對低的錫濃度(例如不大於5%的錫等等)之鍺錫或由其構成。在實施例中，源極109和汲極110包含鍺(例如沒有錫)或由其構成。此外，源極109和汲極110可以高度摻雜例如磷或砷等n型摻雜物。
如同所述，閘極107、108配置於通道區121、131上。閘極107、108包含用於在電晶體120、130的通道區121、131上提供電控制之任何適當的材料、多種材料或材料堆疊。在實施例中，閘極107、108包含相鄰於通道 區121、131的磊晶矽層、在磊晶矽層上的高k閘極介電質以及在高k閘極介電質上的金屬閘極部。在實施例中，閘極107、108包含相鄰於通道區121、131的高k閘極介電質、以及在高k閘極介電質上的金屬閘極部。此外，如圖1A所示，閘極107的底部以及/或閘極108的底部與緩衝層103及/或緩衝層105的頂表面實質上是平的或是齊平。舉例而言，閘極107的底部與緩衝層103的頂表面可以實質上是平的或是齊平，以致於閘極107的底部與緩衝層103的頂表面水平對齊(或實質上水平對齊)。此配置提供阻擋漏電(例如，使得鍺錫部104與介電層102及/或基底101之間沒有直接路徑存在)，以及最大化鍺錫通道區121的尺寸(例如沒有不會形成通道區之緩衝層103相鄰於閘極107)等優點給電晶體120及/或類似地提供給電晶體130。
如同所述，具有鍺錫通道區(具有相同或不同的成份)的NMOS及PMOS電晶體可以整合成CMOS電路或裝置。在某些實施例中，在裝置中可以使用僅設有具有鍺錫通道區的NMOS電晶體之裝置或僅設有具有鍺錫通道區的PMOS電晶體之裝置。此外，具有鍺錫通道區(具有相同或不同的成份)的NMOS及/或PMOS電晶體可以與具有例如鍺、矽鍺、或矽等其它材料成份之通道區的NMOS及/或PMOS電晶體相集成。在實施例中，矽為基礎的通道區電晶體可以與具有鍺錫通道區的NMOS電晶體相集成。在實施例中，矽為基礎的通道區電晶體可以與具有鍺 錫通道區的PMOS電晶體相集成。在實施例中，矽為基礎的通道區電晶體可以與具有相同或類似成份的鍺錫通道區的NMOS電晶體及PMOS電晶體相集成。在實施例中，矽為基礎的通道區電晶體可以與具有不同成份的鍺錫通道區的NMOS電晶體及PMOS電晶體相集成。
於此，參考圖3A-3H及提供與積體電路100及電晶體120、130的形成有關之其它細節等相關說明，提供與所述的積體電路100及/或電晶體120、130之特點相關的其它細節。此外，如同此處將進一步說明般，積體電路100可以以例如邏輯裝置、SRAM(靜態隨機存取記憶體胞)、等等電子裝置結構來實施。
圖2是流程圖，顯示根據本揭示之至少某些實施配置之具有增強的通道遷移率及最小或降低的漏電之電晶體的形成處理200。舉例而言，如同此處所述，可以實施處理200以製造電晶體120及/或電晶體130。在顯示的實施中，處理200包含如操作201-204所示之一或更多操作。但是，此處的實施例包含提供之次序以外的其它操作、被省略的某些操作、或被執行的操作。
處理200始於操作201。「在基底上形成具有緩衝層的鰭以及在緩衝層上形成鍺錫部」，其中，形成在基底上具有緩衝層的鰭以及在緩衝層上的鍺錫部。在實施例中，如同此處參考圖3A-3E及本文它處進一步說明般，鰭122及/或鰭132可以形成於基底101上。在實施例中，鰭122、132包含相同或實質上相同的材料，以及，鰭122、 132可以一起形成。在另一實施例中，如同此處進一步說明般，鰭122、132可以包含不同的材料(例如在它們的鍺錫部中不同濃度的錫)以及鰭122、132可分別地形成。在實施例中，經由磊晶生長技術而在溝槽中形成緩衝層及鍺錫部。
處理200在操作202繼續，「將閘極配置於鰭上」，其中，在鰭上形成閘極。在實施例中，如同此處參考圖3F及本文它處進一步說明般，閘極107及/或閘極108可以分別形成於鰭122及/或鰭132上。舉例而言，閘極107及/或閘極108包含相鄰於通道區121、131的磊晶矽層、在磊晶矽層上的高k閘極介電質以及在高k閘極介電質上的金屬閘極部，以及，如同此處所述般，閘極107及/或閘極108可以形成為相鄰於通道區121及/或通道區131。舉例而言，經由磊晶生長技術及/或覆蓋沈積技術及圖型化技術，形成閘極。
處理200在操作203繼續，「將源極和汲極耦合至鰭」，其中，源極和汲極耦合至鰭。在實施例中，源極109和汲極110可以耦合至鰭122及/或源極111和汲極112可以耦合至鰭132。如同所述，在某些實例中，源極109和汲極110具有與源極111和汲極112相同的材料，在其它實施例中，它們具有不同的材料。舉例而言，經由遮罩及磊晶生長技術，形成源極和汲極。在源極109和汲極110具有與源極111和汲極112相同的材料之實例中，在相同操作中形成源極和汲極。在源極109和汲極110具 有與源極111和汲極112不同的材料之實例中，形成源極109和汲極110並將積體電路的其它部份遮罩(包含與源極111和汲極112相關連的區域)，移除遮罩，以及，形成源極111和汲極112並將積體電路的其它部份遮罩(包含與源極109和汲極110相關連的區域)。舉例而言，將鰭的源極和汲極耦合包含源極和汲極的磊晶生長。
如同所述，實施處理300以製造電晶體120及/或電晶體130。於此，特別參考圖3A-3H，說明與這些製造技術相關連的另外的細節。進行處理300的任一或更多操作(或是此處參考圖3A-3H所述的操作)，以回應一或更多電腦程式產品提供的指令。這些程式產品包含提供指令之訊號載運媒體，當指令由例如處理器執行時，可以提供此處所述的功能。可以以任何電腦可讀取的媒體之形式，提供電體程式。因此，舉例而言，包含一或更多處理器核心的處理器進行一或更多所述的操作，以回應由電腦可讀取的媒體傳送給處理器之指令。
圖3A-3H是根據本揭示的至少某些實施安排之當執行特定製造操作時實例電晶體結構的側視圖。圖3A顯示沿著如圖1C的平面視圖所示的平面A取得之電晶體結構的側視圖。如圖3A所示，電晶體結構301包含基底101。舉例而言，基底101可為沿著預定晶向(例如(100)、(111)、(110)等等)實質對齊的基底。在某些實例中，基底101包含例如單晶矽(Si)、鍺(Ge)、矽鍺(SiGe)、III-V材料為基礎的材料(例如 砷化鎵(GaAs))、碳化矽(SiC)、藍寶石(Al2O3)、或其任何結合的半導體材料。在實施例中，基底101包含具有(100)晶向之矽。在各式各樣的實例中，基底101包含用於積體電路或是例如電晶體、記憶體、電容器、電阻器、光電裝置、開關、或由任何其它主動或被動電子裝置之金屬化互連層，由例如層間介電質、溝槽絕緣層等等電絕緣層分開。
而且，如圖3A所示，犠牲鰭303、304及介電層302可以形成於基底101上。舉例而言，經由基底101的圖型化及蝕刻(例如，犠牲鰭303、304包括結晶矽)或是經由材料沈積或材料的圖型化(例如多晶矽等等)，形成犠牲鰭303、304。犠牲鰭303、304的尺寸及形狀界定了後續的開口，後續的開口接著界定鰭122、132的尺寸及形狀，鰭122、132會形成於當犠牲鰭303、304被移除時形成的溝槽中。如同所示，在實施例中，犠牲鰭303、304具實質垂直側壁。在實施例中，犠牲鰭303、304具有傾斜側壁，以致於犠牲鰭303、304的底部比犠牲鰭303、304的頂部還寬。在另一實施例中，犠牲鰭303、304的側壁均具有曲線形狀，以致於犠牲鰭303、304的底部比犠牲鰭303、304的頂部還寬，以及，以致於側壁具有凹陷曲線狀。於此，參考犠牲鰭303、304形成的溝槽，進一步說明與犠牲鰭303、304相關連的其它細節。
介電層302包含相對於犠牲鰭303、304會被選擇性地蝕刻以及允許從基底101選擇性磊晶生長(例如，不從 介電層302磊晶生長)之任何材料。以例如塊體沈積或熱生長及平坦化技術等等任何適當的方式，形成介電層302。在實施例中，介電層302是氧化矽。在某些實施例中，介電層302包含氮化矽、氧氮化矽、氧化鋁、等等。舉例而言，使用例如化學汽相沈積(CVD)、電漿增強化學汽相沈積(PECVD)、物理汽相沈積(PVD)、分子束磊晶(MBE)、金屬有機化學汽相沈積(MOCVD)、原子層沈積(ALD)、等等覆蓋沈積技術，沈積介電層302，以及，使用例如化學機械拋光技術等平坦化技術，以使犠牲鰭303、304曝露。
圖3B顯示在形成遮罩306及移除犠牲鰭304以形成溝槽307之後類似於電晶體結構301的電晶體結構305。以任何適當的技術或是例如微影術等技術，形成遮罩306。遮罩306包含硬遮罩材料(例如，氧化矽、氮化矽、氧氮化矽、氧化鋁、等等)。遮罩306可為提供蝕刻選擇性以致於犠牲鰭304可以被移除而遮罩306保護犠牲鰭303之任何材料。使用例如蝕刻操作等任何適當的技術，移除犠牲鰭304。如同所述，犠牲鰭304的尺寸及形狀可以界定溝槽307的尺寸及形狀。在各式各樣的實施例中，溝槽307具有實質垂直的側壁、斜側壁、或斜及凹側壁、等等。如同所示，溝槽307包含寬度309(例如，頂部寬度)及高度308。在某些實施例中，寬度309在8至20nm的範圍中。在實施例中，寬度309約為10nm。在某些實施例中，高度308在10nm至100nm的範圍中。 在實施例中，高度308在30至100nm的範圍中。此外，高度308對寬度309的比例可以界定溝槽307的型態比。在實施例中，溝槽307的型態比在1.8至3.5的範圍。在實施例中，溝槽307的型態比在2至3的範圍。在實施例中，溝槽307的型態比約2.5。
如同此處所述般，在某些實施例中，鰭122、132的鍺錫部104、106可以具有不同的材料成份。如圖3B所示，為了形成這些裝置，形成遮罩306以致於犠牲鰭304被選擇性地移除而犠牲鰭303留下。在實施例中，可形成遮罩306以致於犠牲鰭303被選擇性地移除而犠牲鰭304留下。而且，如此處所述般，在某些實施例中，鰭122、132的鍺錫部104、106具有相同或實質上相同的材料成份。為了形成這些裝置，未實施遮罩306以致於例如犠牲鰭303及犠牲鰭304在相同操作中被移除以曝露溝槽307及與犠牲鰭303的移除相關連的溝槽(未顯示)。
圖3C顯示在形成緩衝層105及鍺錫生長311之後類似於電晶體結構305的電晶體結構310。舉例而言，經由例如化學汽相沈積、金屬有機化學汽相沈積、原子層沈積、或任何其它磊晶生長技術之磊晶生長等任何適當的磊晶生長技術，形成緩衝層105。緩衝層105包含任何適當的磊晶層，以致於緩衝層105橋接任何晶格失配鍺錫生長311。在實施例中，緩衝層105包括鍺。在實施例中，緩衝層105包括例如鬆弛鍺等鬆弛緩衝物。
在某些實施例中，在緩衝層105磊晶生長之前，對基 底101執行表面製備。舉例而言，在溝槽307的底部，溝槽形成於基底101中。溝槽包含例如V形溝等溝槽形狀以及包含誤切割、及/或尺寸以便於緩衝層105的磊晶生長。
如此處所述，緩衝層105具有任何適當的厚度，以致於緩衝層105阻礙或防止漏電流(例如經由隨著鍺錫生長311之能帶偏移及/或價差)。在實施例中，緩衝層105在3至30nm範圍中。在實施例中，緩衝層105可為例如鍺的單層。在實施例中，緩衝層105的厚度可為溝槽307的高度308的一部份，例如高度308的10%至30%。在某些實例中，當磊晶生長緩衝層105及鍺錫生長311時，會形成缺陷。在實施例中，這些缺陷實質上侷限於緩衝層105(例如，以致於後續鍺錫磊晶生長可以是乾淨的)。在實施例中，緩衝層105的厚度可以選擇成將缺陷侷限於其中。舉例而言，這些缺陷形成於磊晶生長期間且終止於緩衝層105之內及/或緩衝層105與介電層302之間的界面處。
使用任何適當的磊晶生長技術，形成鍺錫生長311。舉例而言，可以經由化學汽相沈積、金屬有機化學汽相沈積、原子層沈積、或任何其它磊晶生長技術之磊晶生長，形成鍺錫生長311。在實施例中，鍺錫生長311可以由400-500℃範圍內的磊晶生長形成。如同所示，在某些實施例中，凸塊312或圓化頂表面可以形成為鍺錫生長311的一部份。在某些實例中，經由後續的平坦化操作，移除 凸塊312。在某些實例中，未形成凸塊312以及鍺錫生長311具有實質平坦的頂表面及/或任何凸塊或不規則性不會阻礙後續處理，以致於不需要平坦化操作。如同關於溝槽307的高度308有關之說明所述般，鍺錫生長311具有例如10nm至100nm等任何適當的厚度，小於緩衝層105的厚度(以及，在某些情形中，包含凸塊312)等等。
如此處所述，在某些實施例中，鰭122、132的鍺錫部104、106具有不同的材料成份。在實施例中，鍺錫生長311可以與PMOS電晶體相關連，以及，鍺錫生長311包含相對大的錫濃度，例如5%至20%，或是任何此處所述的其它濃度。在另一實施例中，鍺錫生長311可以與NMOS電晶體相關連，以及，鍺錫生長311包含相對小的錫濃度，例如5%至10%，或是任何此處所述的其它濃度。舉例而言，在所述處理流程中，首先形成與PMOS或NMOS裝置相關連的鰭。
也如此處所述般，在某些實施例中，鰭122、132的鍺錫部104、106具有相同或實質上相同的材料成份。如同所述，為了形成這些裝置，不實施遮罩306，以致於在相同操作中，形成例如緩衝層105(請參考圖1A)及鍺錫生長311和緩衝層103(請參考圖1A)以及與曝露的溝槽相關連的鍺錫生長(例如與移除的犠牲鰭303及鰭122之最終鍺錫部份104相關連)。
圖3D顯示在形成緩衝層103及鰭122的鍺錫部104以及鍺錫部106(以與緩衝層105、鰭132一起完成)之 後類似於電晶體結構310的電晶體結構312。在實施例中，形成緩衝層103、鍺錫部104及鍺錫部106包含(參考圖3C)移除遮罩306、移除犠牲鰭303、磊晶生長緩衝層103、磊晶生長鍺錫部104、及平坦化操作。舉例而言，這些磊晶生長在鍺錫部104上設置凸塊，類似於凸塊312，凸塊可由平坦化操作移除。此外，此磊晶生長又生長凸塊312，以及，這些增加的材料可以類似地由平坦化操作移除。移除遮罩306包含蝕刻(例如乾蝕刻或濕蝕刻)技術等等。使用例如蝕刻操作等任何適當的技術，移除犠牲鰭304。緩衝層103的磊晶生長及鍺錫部104的磊晶生長包含此處所述的任何磊晶生長技術，例如化學汽相沈積、金屬有機化學汽相沈積、原子層沈積、等等。平坦化操作包含化學機械拋光操作等等。此實施例可以提供減少操作之優點(例如，不需要第二遮罩)。
在另一實例中，形成緩衝層103、鍺錫部104、及鍺錫部106包含(再參考圖3C)移除遮罩306、在鍺錫生長311上形成(第二)遮罩、移除犠牲鰭303、磊晶生長緩衝層103、磊晶生長鍺錫部104、移除第二遮罩、及執行選加的平坦化操作。舉例而言，此實施例不用在凸塊312上額外生長。此外，此實施例不需要平坦化操作。但是，在某些實例中，平坦化操作仍然有利用於提供更水平表面以用於後續處理。如同所述，移除遮罩306及移除第二遮罩包含蝕刻(例如乾蝕刻或濕蝕刻)技術等等。形成第二遮罩包含微影處理或沈積、微影術、及蝕刻處理等等。如 上所述，使用例如蝕刻操作等任何適當的技術，移除犠牲鰭304。磊晶生長緩衝層103及磊晶生長鍺錫部104包含此處所述的任何磊晶生長技術，例如化學汽相沈積、金屬有機化學汽相沈積、原子層沈積、等等。選加的平坦化操作包含化學機械拋光操作等等。
如此處所述，在某些實施例中，鰭122、132的鍺錫部104、106具有不同的材料沈積。在實施例中，鍺錫部104(及包含凸塊等等之任何鍺錫生長)可以與NMOS電晶體相關連，以及鍺錫部104包含相當小濃度的錫(相較於鍺錫部106)，例如5%至10%或如此處所述的任何其它濃度。在另一實施例中，鍺錫部104與PMOS電晶體相關連，以及，鍺錫部104包含相當高濃度的錫，例如5%至20%或如此處所述的任何其它濃度。舉例而言，在所述處理流程中第二次形成與PMOS或NMOS裝置相關連的鰭。
也如此處所述般，在某些實施例中，鰭122、132的鍺錫部104、106具有相同或實質上相同的材料成份。如同所述，為形成這些裝置，可以不實施例如遮罩306等遮罩，以及同時形成緩衝層103、105，及同時形成鍺錫部104、106。在這些實例中，處理包含移除犠牲鰭303、304、磊晶生長緩衝層103、105、磊晶生長與鍺錫部104、106相關連的鍺錫生長(例如鍺錫生長311)、及最佳化平坦化步驟。在任一實施例中，形成如同參考電晶體結構312之結構，以及，處理如下所述地繼續。
圖3E顯示在使介電層302凹陷以形成介電層102之後類似於電晶體結構312之電晶體結構313。如圖3D所示，在實施例中，介電層302可以凹陷，以致於緩衝層103的頂表面、緩衝層105的頂表面及介電層102的頂表面實質上是平的或是齊平的(例如，使得這些層的頂表面實質上橫向或是水平對齊)。使用例如蝕刻操作、計時蝕刻操作等任何適當的技術，使介電層302凹陷。
圖3F顯示在閘極107和閘極108形成之後類似於電晶體結構313之電晶體結構314。閘極107、108包含任何適當的材料、多種材料或材料堆疊。在實施例中，閘極107、108包含相鄰於通道區121、131之磊晶矽層、在磊晶矽層上的高k閘極介電質、及在高k閘極介電質上的金屬閘極部。在實施例中，閘極107、108包含相鄰於通道區121、131之高k閘極介電質及在高k閘極介電質上的金屬閘極部。使用例如沈積技術(例如保形或整體沈積)及圖型化技術(例如微影術及蝕刻技術)等任何適當的技術，形成閘極107、108。如同所示，形成閘極107、108以致於閘極107的底部及/或閘極108的底部與緩衝層103及/或緩衝層105的頂表面實質上是平的或是齊平。舉例而言，閘極107的底部與緩衝層103的頂表面實質上是平的或是齊平，以致於閘極107的底部與緩衝層103的頂表面水平對齊(或實質上水平地對齊)。
圖3G顯示在遮罩315、源極111、和汲極112(未顯示於圖3G的側視圖中)之後類似於電晶體結構314之電 晶體結構315。圖3G顯示沿著如圖1C的平面視圖中所示之平面B取得之電晶體結構的側視圖。舉例而言，源極111和汲極112耦合至鰭106。如同所示，鰭122的鍺錫部104及電晶體結構315的其它部份可以由遮罩315遮罩，以致於可以選擇性地生長源極111和汲極112。舉例而言，經由從鍺錫部106之磊晶生長(例如，源極111和汲極112的材料不從介電層102生長)，選擇性地生長源極111和汲極112。在實施例中，源極111和汲極112包含鍺錫或由其構成。如同所示，藉由發生在更曝露的區域或角落等等之更快速生長，源極111可以沿著鍺錫部106生長。遮罩315可由例如微影技術等任何適當的技術形成。遮罩306可包含硬遮罩材料(例如，氧化矽、氮化矽、氮氧化矽、氧化鋁、等等)。遮罩315可為提供磊晶生長選擇性的任何材料，以致於可以生長源極111和汲極112而保護其它部份(例如，鍺錫部106及/或鍺錫部104)免於生長。
如此處所述，在某些實施例中，源極111和汲極112具有不同於源極109和汲極110的材料成份。為了形成這些裝置，可以形成遮罩315，以致於可選擇性地形成源極111和汲極112並保護鍺錫部104免於生長。在這些實例中，遮罩315在源極111和汲極112的佈植摻雜中可以提供類似角色。舉例而言，源極111和汲極112可以是PMOS裝置的一部份。在此實施例中，源極111和汲極112包含具有相當高百分比的錫之鍺錫及/或例如硼等p型 摻雜物。
而且，如此處所述，在某些實施例中，源極111和汲極112以及源極109和汲極110可以具有相同或實質上相同的材料成份。為形成這些裝置，可以不實施遮罩315，以及實施用於源極111、汲極112、源極109、以及汲極110的形成之遮罩，以致於所有源極111、汲極112、源極109、和汲極110都於相同操作中形成以及包含具有實質上相同的錫百分比之鍺錫。
圖3H顯示在移除遮罩315及源極109和汲極110形成之後(未顯示於圖3H的側視圖中)類似於電晶體結構315之電晶體結構316。舉例而言，源極109和汲極110可以耦合至鰭104。移除遮罩315包含蝕刻(例如乾蝕刻或濕蝕刻)技術等等。在實施例中，藉由設置遮蓋源極111和汲極112以及未形成源極109和汲極110之其它區的第二遮罩、磊晶地生長源極109和汲極110、及移除第二遮罩，而形成源極109和汲極110。舉例而言，經由從鍺錫部104磊晶生長(例如，源極111和汲極112的材料不從介電層102生長)，選擇性地生長源極109和汲極110。在實施例中，源極109和汲極110包含鍺錫或由其構成。如同所示，以發生於更多曝露區或角度等等之更快速生長，源極109沿著鍺錫部104生長。
如同所述，藉由例如微影術等任何適當技術，形成第二遮罩，以致於第二遮罩包含硬遮罩材料。移除第二遮罩包含蝕刻技術等等。第二遮罩包含提供磊晶生長選擇性之 任何材料，以致於可以生長源極109和汲極110而保護其它部份(例如鍺錫部106及/或鍺錫部104的其它部份)免於生長。此外，第二遮罩在源極109和汲極110的佈植摻雜中提供類似角色。舉例而言，源極109和汲極110可以是NMOS裝置的一部份以及源極109和汲極110包含例如磷或砷等n型摻雜物。
如此處所述，在某些實施例中，源極109和汲極110具有不同於源極111和汲極112的材料部份。舉例而言，源極109和汲極110如同所述可為NMOS裝置的一部份以及源極109和汲極110包含具有相當低百分比的錫之鍺。而且，如同所述，在某些實施例中，源極111、汲極112、源極109、和汲極110具有相同或實質上相同的材料成份、以及如上所述般可於相同的磊晶生長操作中形成。
如同此處所述，圖3A-3H顯示用於製造電晶體120及電晶體130之實例處理流程。在各式各樣的實例中，可以包含增加的操作或是省略某些操作。特別地，所示的處理提供設有具有不同材料成份的通道區以及具有不同材料成份的源極和汲極之電晶體。如同所述，某些操作可以省略及/或修改，以製造設有具有相同成份的通道區、或設有相同成份的源極和汲極、或二者之電晶體。
圖4是實例SRAM胞(靜態隨機存取記憶體胞)400的視圖，SRAM胞400實施根據本揭示之至少某些實施之一或更多具有增強的通道遷移率及最小或減少的漏電之電 晶體。圖4顯示舉例說明的6電晶體(6T)SRAM胞400，包含接取電晶體420、下拉電晶體415、及上拉電晶體425。在各式各樣的實例中，接取電晶體420、下拉電晶體415、及上拉電晶體425可實施成電晶體120及/或130。藉由互連很多例如SRAM胞400等SRAM胞，形成完成的SRAM記憶體電路。
在實施例中，接取電晶體420及下拉電晶體415中之一或更多是NMOS電晶體以及包含此處關於NMOS電晶體所述的特點，以及，上拉電晶體425是PMOS電晶體及包含此處關於NMOS電晶體所述的特點。舉例而言，接取電晶體420及下拉電晶體415包含鰭122的鍺錫部104之通道區121(包含配置於基底101上的緩衝層103以及配置於緩衝層103上的鍺錫部104)、配置於通道區121上的閘極107、以及耦合至鰭122的源極109和汲極110而以通道區121設於源極109與汲極110之間。上拉電晶體425中之一或更多包含鰭132的鍺錫部106的通道區131(包含配置於基底101上的緩衝層104及配置於緩衝層104上的鍺錫部106)、配置於通道區131上的閘極108、以及耦合至鰭132之源極111和汲極112，而以通道區131位於源極111和汲極112之間。
此外，接取電晶體420及下拉電晶體415中之一或更多(例如NMOS電晶體)具有源極和汲極，所述源極和汲極包含具有不同於上拉電晶體425(例如PMOS電晶體)的鍺錫源極和汲極之錫濃度。舉例而言，上拉電晶體425 具有源極和汲極，所述源極和汲極比接取電晶體420及下拉電晶體415的源極和汲極具有更高的錫濃度。此外或替代地，一或更多接取電晶體420及下拉電晶體415(例如NMOS電晶體)具有鍺錫的通道區，所述鍺錫的通道區具有的錫濃度不同於上拉電晶體425(例如PMOS電晶體)的鍺錫通道區。舉例而言，上拉電晶體425具有鍺錫的通道區，所述鍺錫的通道區比接取電晶體420及下拉電晶體415的鍺錫的通道區具有更高的錫濃度。舉例而言，上拉電晶體425的通道區具有的錫濃度在5%至20%的範圍中，以及，接取電晶體420及下拉電晶體415的通道區具有的錫濃度在5%至10%的範圍中。
圖5顯示行動計算平台500，其採用設有根據本揭示的至少某些實施配置之具有鍺錫(GeSn)通道的電晶體之IC。具有鍺錫通道的一電晶體或多個電晶體可為如此處所述的任何電晶體，例如電晶體120或電晶體130等等。在某些實施例中，如此處所述的NMOS和PMOS電晶體可以一起實施成為CMOS電路。行動計算平台500可為任何配置成用於電子資料顯示、電子資料處理、及無線電子資料傳輸等等中各者之任何可攜式裝置。舉例而言，行動計算平台500可為平板電腦、智慧型電話、筆記型電腦、膝上型電體、等等中任一者、以及包含舉例說明的實施例中為觸控螢幕(例如電容式、電感式、電阻式等等觸控螢幕)的顯示幕505、晶片級(SoC)或封裝級的集成系統510、及電池515。
集成系統510又顯示於展開視圖520中。在舉例說明的實施例中，封裝裝置550(在圖6中標示為「記憶體/處理器」)包含至少一記憶體晶片(例如RAM)及/或至少一處理器晶片(例如，微處理器、多核心微處理器、或圖形處理器等等)。在實施例中，封裝裝置550是包含SRAM快取記憶體的微處理器。在實施例中，封裝裝置550包含電晶體120或電晶體130中之一或更多、或二者。舉例而言，採用的電晶體包含通道區、配置於通道區上的閘極、及源極和汲極，通道區包括鰭的鍺錫部以致於鰭包含配置於基底上的緩衝層以及配置於緩衝層上的鍺鰭部，源極和汲極耦合至鰭以致於通道區在源極與汲極之間。封裝裝置550又與功率管理積體電路(PMIC)530、包含寬頻RF(無線)發射器及/或接收器(TX/RX)(例如，包含數位基頻帶及類比前端模組，數位基頻帶及類比前端模組又包括在發射路徑上的功率放大器以及在接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)525、及其控制器535中之一或更多，一起耦合至(例如通訊上耦合至)板、基底、或插入器560。一般而言，封裝裝置550也耦合至(例如通訊上耦合至)顯示幕505。
此外，PMIC 530執行電池功率調節、DC至DC轉換、等等，以及具有耦合至電池515的輸入端，以及，具有提供電流供應給其它功能模組之輸出端。在實施例中，PMIC 530執行高電壓操作。又如同所述，在舉例說明實施例中，RFIC 525具有耦合至天線(未顯示)的輸出 端，用以實施任何數目的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、相關衍生、以及任何被標示為3G、4G、5G、及之外的任何其它無線協定。在替代實施中，這些主機板級模組中的各模組可以整合於耦合至封裝裝置550的封裝基底之分開的IC中、或是在耦合至封裝裝置550的封裝基底之單一IC內(SoC)。
圖6是根據本揭示的至少某些實施配置之計算裝置600的功能方塊圖。舉例而言，在平台500內部可發現計算裝置600，以及，計算裝置600又包含主機板602，主機板602容納例如但不限於處理器601(例如應用處理器)及一或更多通訊晶片604、605等多個組件。處理器601實體地及/或電地耦合至主機板602。在某些實例中，處理器601包含封裝在處理器601內的積體電路晶粒。一般而言，「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可以儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
在各式各樣的實例中，一或更多通訊晶片604、605也實體地及/或電地耦合至主機板602。在另外的實施中，通訊晶片604是處理器601的一部份。取決於其應用，計算裝置600包含可或不可實體地及電地耦合至主機板602之其它組件。如同所示，這些其它組件包含但不限於依電 性記憶體(例如DRAM)607、608、非依電性記憶體(例如ROM)610、圖形處理器612、快閃記憶體、全球定位系統(GPS)裝置613、羅盤614、晶片組606、天線616、功率放大器609、觸控螢幕控制器611、觸控螢幕顯示器617、揚音器615、相機603、及電池618、以及例如數位訊號處理器、密碼處理器、音頻編解碼器、視頻編解碼器、加速度計、陀螺儀、及大量儲存裝置(例如硬碟機、固態驅動器(SSD)、光碟(CD)、數位多樣碟片(DVD)、等等)等其它組件。
通訊晶片604、605能夠無線通訊以對計算裝置600傳輸資料。「無線」一詞及其衍生詞句可以用以說明經由使用經過非固態介質之調變的電磁輻射而傳輸資料之電路、裝置、系統、方法、技術、通訊頻道、等等。此詞並非意指任何相關連的裝置未含有任何線，而是在某些實施例中它們可能未含有任何線。通訊晶片604、605可以實施眾多無線標準或協定中任何數目的標準或協定，包含但不限於本文中任何它處所述之標準或協定。如同所述，計算裝置600包含眾多通訊晶片604、605。舉例而言，第一通訊晶片可以專用於例如Wi-Fi及藍芽等較短範圍的無線通訊，第二通訊晶片可以專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長範圍的無線通訊。
如同此處所述的任何實施中所使用般，「模組」一詞意指配置成提供此處所述的功能之軟體、韌體及/或硬體 組件之任何組合。軟體可以具體實施成為套裝軟體、碼及/或指令集或指令，以及，此處所述的任何實施中使用的「硬體」包含例如單獨的或任何結合的硬體電路、可編程電路、狀態機電路、及/或儲存由可編程電路執行的指令之韌體。模組可以整體地或個別地具體實施成為形成例如積體電路(IC)、系統晶片(SoC)、等等較大系統的一部份之電路。
雖然參考各式各樣實施而說明此處揭示的某些特點，但是，不應以限定方式解釋本說明。因此，習於此技藝者清楚知道本揭示有關的此處所述實施的各式各樣修改、以及其它實施被視為在本揭示的精神及範圍內。
下述實例關於另外的實施例。
在一或更多第一實施例中，積體電路包括包含電晶體，電晶體包括通道區、配置於通道區上的閘極，該通道區包括鰭的鍺錫部，其中，該鰭包括配置於基底上的緩衝層以及配置於緩衝層上的鍺錫部，源極和汲極耦合至鰭，其中，通道區是在源極與汲極之間。
關於第一實施例，積體電路包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的第二鍺錫部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，其中，通道區及第二通道區包括不同的錫濃度。
關於第一實施例，積體電路包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的第二鍺錫 部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，其中，通道區及第二通道區包括不同的錫濃度，以及，其中，電晶體是NMOS電晶體及第二電晶體是PMOS電晶體，以及，其中，通道區具有範圍在5%至10%的錫濃度，以及第二通道區具有範圍在5%至20%的錫濃度。
關於第一實施例，積體電路包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的第二鍺錫部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，其中，通道區及第二通道區包括不同的錫濃度，以及，其中，電晶體是NMOS電晶體及第二電晶體是PMOS電晶體，以及，其中，通道區具有範圍在5%至10%的錫濃度，以及第二通道區具有範圍在5%至20%的錫濃度，以及，其中，第二通道區包括比通道區更高的錫濃度。
關於第一實施例，積體電路包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的第二鍺錫部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，其中，通道區及第二通道區包括不同的錫濃度，其中，電晶體是NMOS電晶體及第二電晶體是PMOS電晶體，以及/或，其中，通道區具有範圍在5%至10%的錫濃度以及第二通道區具有範圍在5%至20%的錫濃度，以及/或，其中，第二通道區包括比通道區更高的錫濃度。
關於第一實施例，積體電路包括第二電晶體，第二電晶體包含第二通道區、配置於第二通道區上的第二閘極，第二通道區包括第二鰭的第二鍺錫部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，第二源極和第二汲極耦合至第二鰭，其中，第二通道區在第二源極與第二汲極之間，其中，電晶體是NMOS電晶體及第二電晶體是PMOS電晶體，其中，源極、汲極、第二源極、及第二汲極都包括鍺錫，以及，其中，源極和汲極包括不同於第二源極和第二汲極之錫濃度。
關於第一實施例，積體電路包括第二電晶體，第二電晶體包含第二通道區、配置於第二通道區上的第二閘極、及第二源極和第二汲極，第二通道區包括第二鰭的第二鍺錫部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，第二源極和第二汲極耦合至第二鰭，其中，第二通道區在第二源極與第二汲極之間，其中，電晶體是NMOS電晶體及第二電晶體是PMOS電晶體，其中，源極、汲極、第二源極、及第二汲極都包括鍺錫，以及，其中，源極和汲極包括不同於第二源極和第二汲極之錫濃度，以及，其中，第二源極和第二汲極包括比源極和汲極更高的錫濃度。
關於第一實施例，緩衝層包括磊晶鍺層。
關於第一實施例，閘極包括相鄰於通道區的磊晶矽層、高k閘極介電質、及金屬閘極部。
關於第一實施例，閘極的底部與緩衝層的頂表面實質上為同平面的。
關於第一實施例，緩衝層包括磊晶鍺層及/或其中閘極包括相鄰於通道區的磊晶矽層、高k閘極介電質、及金屬閘極部、及/或其中閘極的底部與緩衝層的頂表面是實質同平面的。
關於第一實施例，積體電路又包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的矽部。
關於第一實施例，積體電路又包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的矽部，其中，電晶體包括NMOS電晶體及第二電晶體包括PMOS電晶體。
關於第一實施例，積體電路又包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的矽部，其中，電晶體包括NMOS電晶體及第二電晶體包括PMOS電晶體，以及，積體電路又包括第三電晶體，第三電晶體包含第三通道區，第三通道區包括第三鰭的第二鍺錫部，其中，第三鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，其中，第三電晶體包括PMOS電晶體。
關於第一實施例，積體電路又包括第二電晶體，第二電晶體包含第二通道區，第二通道區包括第二鰭的矽部，其中，電晶體包括NMOS電晶體及第二電晶體包括PMOS電晶體，以及，積體電路又包括第三電晶體，第三電晶體 包含第三通道區，第三通道區包括第三鰭的第二鍺錫部，其中，第三鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，其中，第三電晶體包括PMOS電晶體，以及，其中，通道區及第三通道區包括不同的錫濃度。
在一或更多第二實施例中，SRAM胞包括NMOS電晶體及PMOS電晶體，該NMOS電晶體包含第一通道區、配置於第一通道區上的第一閘極、及第一源極和第一汲極，第一通道區包括第一鰭的第一鍺錫部，其中，第一鰭包括配置於基底上的第一緩衝層以及配置於第一緩衝層上的第一鍺錫部，第一源極和第一汲極均包括耦合至第一鰭的鍺錫，其中，第一通道區在第一源極與第一汲極之間，該PMOS電晶體包含第二通道區、配置於第二通道區上的第二閘極、及第二源極和第二汲極，第二通道區包括第二鰭的第二鍺錫部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，第二源極和第二汲極均包括耦合至第二鰭的鍺錫，其中，第二通道區在第二源極與第二汲極之間，其中，第一源極和第一汲極包括的錫濃度不同於第二源極和第二汲極。
又關於第二實施例，第一通道區具有範圍在5%至10%的錫濃度，以及，第二通道區具有範圍在5%至20%的錫濃度。
又關於第二實施例，第一通道區具有範圍在5%至10%的錫濃度，以及，第二通道區具有範圍在5%至20% 的錫濃度，以及，第二源極和第二汲極比第一源極和第一汲極包括更高濃度的錫。
又關於第二實施例，第一通道區具有範圍在5%至10%的錫濃度，以及，第二通道區具有範圍在5%至20%的錫濃度，以及，第二源極和第二汲極比第一源極和第一汲極包括更高濃度的錫，以及，第二通道區比第一通道區包括更高濃度的錫。
在一或更多第三實施例中，SRAM胞包括NMOS電晶體及PMOS電晶體，該NMOS電晶體包含第一通道區、配置於第一通道區上的第一閘極，第一通道區包括第一鰭的第一鍺錫部，其中，第一鰭包括配置於基底上的第一緩衝層以及配置於第一緩衝層上的第一鍺錫部，第一源極和第一汲極耦合至第一鰭，其中，第一通道區在第一源極與第一汲極之間，該PMOS電晶體包含第二通道區、配置於第二通道區上的第二閘極、及第二源極和第二汲極，第二通道區包括第二鰭的第二鍺錫部，其中，第二鰭包括配置於基底上的第二緩衝層以及配置於第二緩衝層上的第二鍺錫部，第二源極和第二汲極耦合至第二鰭，其中，第二通道區在第二源極與第二汲極之間，其中，第一通道區包括不同於第二通道區的鰭濃度。
又關於第三實施例，第一通道區具有範圍在5%至10%的錫濃度，以及，第二通道區具有範圍在5%至20%的錫濃度。
又關於第三實施例，第一通道區具有範圍在5%至 10%的錫濃度，以及，第二通道區具有範圍在5%至20%的錫濃度，以及，第二通道區比第一通道區包括更高濃度的錫。
又關於第三實施例，緩衝層包括磊晶鍺層。
又關於第三實施例，第一閘極的底部與第一緩衝層的頂表面是實質齊平的。
又關於第三實施例，緩衝層包括磊晶鍺層，以及，其中，第一閘極的底部與第一緩衝層的頂表面實質上為同平面的。
在一或更多第四實施例中，積體電路的製造方法包括形成具有配置於基底上的緩衝層及配置於緩衝層上的鍺錫部之鰭、在鰭上配置閘極、以及將源極和汲極耦合至鰭，其中，閘極在源極與汲極之間。
關於第四實施例，形成鰭包括在圖型化的介電層中形成溝槽；磊晶生長緩衝層，其中，緩衝層包括鍺；磊晶生長鰭的鍺錫部；以及，使圖型化的介電層凹陷以致於圖型化介電層的頂表面與緩衝層的頂表面是實質上同平面的。
關於第四實施例，方法又包括形成具有配置於基底上的第二緩衝層及配置於第二緩衝層上的第二鍺錫部之第二鰭，其中，該鍺錫部及第二鍺錫部包括不同的錫濃度。
關於第四實施例，形成具有配置於基底上的第二緩衝層及配置於第二緩衝層上的第二鍺錫部之第二鰭，其中，該鍺錫部及第二鍺錫部包括不同的錫濃度，其中，形成第二鰭包括：形成第一犠牲鰭及第二犠牲鰭、將介電層配置 成相鄰於第一及第二犠牲鰭、遮罩第一犠牲鰭、移除第二犠牲鰭以在介電層中形成溝槽、在溝槽內磊晶生長第二緩衝層、及在溝槽內磊晶生長第二鍺錫部。
又關於第四實施例，方法又包括形成具有配置於基底上的第二緩衝層及配置於第二緩衝層上的第二鍺錫部之第二鰭、在第二鰭上配置第二閘極、及將第二源極和第二汲極耦合至第二鰭，其中，第二閘極在第二源極與第二汲極之間，其中，源極、汲極、第二源極和第二汲極都包括鍺錫，以及，其中，源極和汲極包括不同於第二源極和第二汲極的錫濃度。
又關於第四實施例，方法又包括形成具有配置於基底上的第二緩衝層及配置於第二緩衝層上的第二鍺錫部之第二鰭、在第二鰭上配置第二閘極、及將第二源極和第二汲極耦合至第二鰭，其中，第二閘極在第二源極與第二汲極之間，其中，源極、汲極、第二源極和第二汲極都包括鍺錫，以及，其中，源極和汲極包括不同於第二源極和第二汲極的錫濃度，其中，將第二源極和第二汲極耦合至第二鰭包括遮罩鰭、閘極、源極、和汲極以及磊晶地生長第二源極和第二汲極。
在一或更多第五實施例中，行動計算平台包括關於第一、第二、或第三實施例所述的任何實例結構。
將瞭解，本發明不侷限於所述的實施例，在不悖離後附的申請專利範圍之範圍下，可以以修改及替代來實施。舉例而言，上述實施例包含特點的特定結合。但是，上述 實施例不侷限於此，在各式各樣的實施中，上述實施例包含僅實施這些特徵的子集合、實施這些特徵的不同次序、實施這些特徵的不同組合、及/或實施明確列出的特徵以外的其它特徵。因此，應參考後附的申請專利範圍、以及這些請求項涵蓋的全均等範圍，以決定本發明的範圍。
100‧‧‧積體電路
101‧‧‧基底
102‧‧‧介電層
103‧‧‧緩衝層
104‧‧‧鍺錫部
105‧‧‧緩衝層
106‧‧‧鍺錫部
107‧‧‧閘極
108‧‧‧閘極
120‧‧‧電晶體
121‧‧‧通道區
122‧‧‧鰭
130‧‧‧電晶體
131‧‧‧通道區
132‧‧‧鰭

Claims (23)

  1. 一種包含電晶體之積體電路，該電晶體包括：通道區，包含鰭的鍺錫部，其中，該鰭包含配置於基底上的緩衝層以及配置於該緩衝層上的該鍺錫部；配置於該通道區上的閘極；以及，源極和汲極，耦合至該鰭，其中，該通道區係介於該源極與該汲極之間。
  2. 如申請專利範圍第1項之積體電路，更包含第二電晶體，該第二電晶體包括：第二通道區，包含第二鰭的第二鍺錫部，其中，該第二鰭包含配置於該基底上的第二緩衝層以及配置於該第二緩衝層上的該第二鍺錫部，其中，該通道區及該第二通道區包含不同的錫濃度。
  3. 如申請專利範圍第2項之積體電路，其中，該電晶體係為NMOS電晶體及該第二電晶體係為PMOS電晶體，以及，其中，該通道區具有範圍在5%至10%的錫濃度，以及該第二通道區具有範圍在5%至20%的錫濃度。
  4. 如申請專利範圍第3項之積體電路，其中，該第二通道區包括比該通道區更高的錫濃度。
  5. 如申請專利範圍第1項之積體電路，更包含第二電晶體，該第二電晶體包括：第二通道區，包含第二鰭的第二鍺錫部，其中，該第二鰭包含配置於該基底上的第二緩衝層以及配置於該第二緩衝層上的該第二鍺錫部； 配置於該第二通道區上的第二閘極；以及，第二源極和第二汲極，耦合至該第二鰭，其中，該第二通道區係介於該第二源極與該第二汲極之間，其中，該電晶體為NMOS電晶體及該第二電晶體為PMOS電晶體，其中，該源極、該汲極、該第二源極、及該第二汲極都包括鍺錫，以及，其中，該源極和該汲極包括不同於該第二源極和該第二汲極之錫濃度。
  6. 如申請專利範圍第5項之積體電路，其中，該第二源極和該第二汲極包含高於該源極和該汲極之錫濃度。
  7. 如申請專利範圍第1項之積體電路，其中，該緩衝層包含磊晶鍺層。
  8. 如申請專利範圍第1項之積體電路，其中，該閘極包含相鄰於該通道區的磊晶矽層、高k閘極介電質、及金屬閘極部。
  9. 如申請專利範圍第1項之積體電路，其中，該閘極的底部與該緩衝層的頂表面實質上為同平面的。
  10. 如申請專利範圍第1項之積體電路，更包含第二電晶體，該第二電晶體包括：第二通道區，包含第二鰭的矽部。
  11. 如申請專利範圍第10項之積體電路，其中，該電晶體包含NMOS電晶體且該第二電晶體包含PMOS電晶體。
  12. 如申請專利範圍第11項之積體電路，更包含第三電晶體，該第三電晶體包括： 第三通道區，包含第三鰭的第二鍺錫部，其中，該第三鰭包含配置於該基底上的第二緩衝層以及配置於該第二緩衝層上的該第二鍺錫部，其中，該第三電晶體包含PMOS電晶體。
  13. 如申請專利範圍第12項之積體電路，其中，該通道區及該第三通道區包含不同的錫濃度。
  14. 一種靜態隨機存取記憶體胞，包含：NMOS電晶體，包括：第一通道區，包含第一鰭的第一鍺錫部，其中，該第一鰭包含配置於基底上的第一緩衝層以及配置於該第一緩衝層上的該第一鍺錫部；配置於該第一通道區上的第一閘極；以及，第一源極和第一汲極，各包含鍺錫，耦合至該第一鰭，其中，該第一通道區係介於該第一源極與該第一汲極之間；PMOS電晶體，包括：第二通道區，包含第二鰭的第二鍺錫部，其中，該第二鰭包含配置於該基底上的第二緩衝層以及配置於該第二緩衝層上的該第二鍺錫部；配置於該第二通道區上的第二閘極；以及，第二源極和第二汲極，各包含鍺錫，耦合至該第二鰭，其中，該第二通道區係介於該第二源極與該第二汲極之間，其中，該第一源極和該第一汲極包含不同於該第 二源極和該第二汲極的錫濃度。
  15. 如申請專利範圍第14項之靜態隨機存取記憶體胞，其中，該第一通道區具有範圍在5%至10%的錫濃度，以及，該第二通道區具有範圍在5%至20%的錫濃度。
  16. 如申請專利範圍第15項之靜態隨機存取記憶體胞，其中，該第二源極和該第二汲極包含比該第一源極和該第一汲極更高濃度的錫。
  17. 如申請專利範圍第16項之靜態隨機存取記憶體胞，其中，該第二通道區包含比該第一通道區更高濃度的錫。
  18. 一種積體電路的製造方法，包含：形成具有配置於基底上的緩衝層及配置於該緩衝層上的鍺錫部之鰭；配置閘極於該鰭上；以及耦合源極和汲極至該鰭，其中，該閘極係介於該源極與該汲極之間。
  19. 如申請專利範圍第18項之方法，其中，形成該鰭包含：形成溝槽於圖型化的介電層中；磊晶地生長該緩衝層，其中，該緩衝層包含鍺；磊晶地生長該鰭的該鍺錫部；以及使該圖型化的介電層凹陷以致於該圖型化介電層的頂表面與該緩衝層的頂表面實質上為同平面的。
  20. 如申請專利範圍第18項之方法，更包含：形成具有配置於該基底上的第二緩衝層及配置於該第二緩衝層上的第二鍺錫部之第二鰭，其中，該鍺錫部及該第二鍺錫部包括不同的錫濃度。
  21. 如申請專利範圍第20項之方法，其中，形成該第二鰭包含：形成第一犠牲鰭及第二犠牲鰭；將介電層配置成相鄰於該第一及第二犠牲鰭；遮罩該第一犠牲鰭；移除該第二犠牲鰭以在該介電層中形成溝槽；在該溝槽內磊晶生長該第二緩衝層；以及在該溝槽內磊晶生長該第二鍺錫部。
  22. 如申請專利範圍第18項之方法，更包含：形成具有配置於該基底上的第二緩衝層及配置於該第二緩衝層上的第二鍺錫部之第二鰭；在該第二鰭上配置第二閘極；以及將第二源極和第二汲極耦合至該第二鰭，其中，該第二閘極在該第二源極與第二汲極之間，其中，該源極、該汲極、該第二源極和該第二汲極都包括鍺錫，以及，其中，該源極和該汲極包括不同於該第二源極和該第二汲極的錫濃度。
  23. 如申請專利範圍第22項之方法，其中，將該第二源極和該第二汲極耦合至該第二鰭包含：遮罩該鰭、該閘極、該源極、和該汲極；以及 磊晶地生長該第二源極和該第二汲極。
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