CN115528027A - 晶体管结构的鳍状物之间的电力轨 - Google Patents

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Abstract

本文描述的实施例可以涉及与晶体管结构有关的设备、工艺和技术，该晶体管结构在处于晶体管结构的鳍状物中的一个或多个鳍状物的高度下方的层级处包括位于晶体管结构内的掩埋电力轨(BPR)。该BPR可以定位成靠近晶体管结构的底部衬底。在实施例中，晶体管结构包括BPR上方的保护层，其可以包括一个或多个电介质层，以在晶体管结构制造的各阶段期间保护BPR。在实施例中，保护层的部分也可以用于在晶体管结构的制造阶段期间约束外延生长。可以描述和/或要求保护其他实施例。

Description

晶体管结构的鳍状物之间的电力轨
技术领域
本公开的实施例总体上涉及半导体封装领域，并且尤其涉及晶体管结构内的电力轨放置。
背景技术
移动计算装置的更多采用将继续驱动集成电路中提高逻辑晶体管密度的要求。
附图说明
图1示出了根据各种实施例的晶体管结构内的掩埋电力轨(BPR)的截面。
图2A-2B示出了晶体管结构的现有技术截面，以及根据各种实施例的在晶体管结构内具有用于 BPR的各种位置的晶体管结构的截面。
图3示出了根据各种实施例的具有在制造阶段期间保护BPR的保护层的BPR的截面图。
图4A-4T示出了根据各种实施例的用于晶体管结构内的BPR的各个制造阶段，该晶体管结构 包括保护层以保护BPR并约束外延生长。
图5示出了根据各种实施例的具有BPR和保护层的晶体管结构的截面。
图6示出了根据各种实施例的用于制造具有BPR的晶体管结构的示例性工艺。
图7示出了包括本发明的一个或多个实施例的内插器700。
具体实施方式
本文描述的实施例可以涉及针对晶体管结构的设备、工艺和技术，该晶体管结构在处于晶体管 结构的鳍状物中的一个或多个鳍状物的高度下方的层级处包括位于晶体管结构内的掩埋电力轨 (BPR)。在实施例中，BPR可以位于晶体管结构的鳍状物之间，靠近晶体管结构的底部衬底。在实 施例中，晶体管结构包括BPR上方的保护层，其可以包括一个或多个电介质层，以在晶体管结构的 制造阶段期间保护BPR。在实施例中，保护层的部分也可以用于在晶体管结构的制造阶段期间约束 外延生长，例如，NMOS外延部或PMOS外延部。在实施例中，NMOS外延部可以被称为磷掺杂外 延部或SiP外延部，并且PMOS外延部可以被称为硅锗外延部或SiGe外延部。
在实施例中，制造晶体管结构的阶段的流程可以同时约束栅极全包围(GAA)源极/漏极的外延 生长，并且保护BPR以免在外延预清洁工艺期间发生暴露。在实施例中，可以在第一侧壁间隔体堆 叠体的顶部形成帽盖层。该帽盖层使第一侧壁间隔体堆叠体的底部保持在适当位置，并保护BPR以 免在预清洁工艺期间发生暴露。在实施例中，制造阶段的流程将作为集成流程的一部分而帽盖BPR， 并且可以使用在源极/漏极制造工艺期间为了提供外延约束而沉积的薄膜。
在形成晶体管之前形成的BPR在前段制程(FEOL)制造工艺期间一定不能被暴露，否则BPR 可能受损，或者可能发生金属污染。已知一些金属(例如铜)如果在硅晶格中扩散，则所述金属会 在硅晶体管内产生缺陷。诸如前段制程(FEOL)工艺或后段制程(BEOL)工艺(其也可以被称为 铜后段工艺)的制造工艺通常是顺序发生的，并且涉及制造工厂的单独区段以避免金属污染。本文 描述的实施例针对这些工艺中的改变，以防止在制造期间BPR受到污染，其包含BPR上方的一个 或多个保护层。
此外，在被缩放的扩散到扩散空间处的GAA装置需要约束源极/漏极外延部。而且，BPR可能 需要最小高度过孔(其也可以被称为导电过孔)以将BPR与晶体管结构的其他部分电耦合，以便减 小由于很长的导电过孔造成的电阻不利影响。此外，实施例应当能够对导电过孔的长度进行可变性 控制，例如，长度应当不受使氧化物腐蚀与外延预清洁工艺隔离的影响。
在以下具体实施方式中将引用附图，附图形成其一部分，其中贯穿所有附图，类似的附图标记 指示类似的部分，并且在附图中以例示方式示出了可以实践本公开的主题的实施例。应当理解，可 以利用其他实施例并且可以进行结构或逻辑上的改变，而不脱离本公开的范围。因此，以下具体实 施方式不应该被理解为限制性的意义，并且实施例的范围仅由所附权利要求及其等价方案限定。
出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
说明书可以使用基于透视的描述，例如顶部/底部、内/外、之上/之下等。这样的描述仅仅用于 方便论述，并非意在将本文描述的实施例的应用限于任何特定取向。
所述描述可以使用短语“在实施例中”，其可以指代相同或不同实施例中的一个或多个实施例。 此外，结合本公开的实施例所使用的术语“包括”、“具有”等是同义的。
本文中可以使用术语“与……耦合”，连同其衍生词。“耦合”可以表示如下中的一种或多种。 “耦合”可以表示两个或更多元件直接物理或电接触。不过，“耦合”也可以表示两个或更多元件彼 此间接接触，但仍然彼此协作或交互，并且可以表示一个或多个其他元件耦合或连接于被说成彼此 耦合的元件之间。术语“直接耦合”可以表示两个或更多个元件直接接触。
可能按照对理解所主张保护的主题最有帮助的方式将各项操作依次描述为多个分立的操作。不 过，描述的顺序不应被理解为暗示这些操作必然是顺序相关的。
如本文所用，术语“模块”可以指代或包括执行一个或多个软件或固件程序的ASIC、电子电路、 处理器(共享、专用或群组)和/或存储器(共享、专用或群组)、组合逻辑电路、和/或提供所描述 的功能的其他适当部件。
本文的各图可以描绘一个或多个封装组件的一个或多个层。本文描绘的层被描绘为不同封装组 件的层的相对位置的示例。所述层是出于解释的目的而描绘的，并非按比例绘制的。因此，不应当 从附图假设各层的相对尺寸，并且对于一些实施例，仅在具体指示或论述的情况下，可以假设尺寸、 厚度或尺度。
各种实施例可以包括上述实施例的任何适当组合，包括上文以结合形式(和)描述的实施例的 替代(或)实施例(例如，“和”可以是“和/或”)。此外，一些实施例可以包括一种或多种制品(例 如，非暂态计算机可读介质)，其上存储了指令，所述指令在被执行时导致上述实施例中的任何实施 例的动作。此外，一些实施例可以包括具有用于执行上述实施例的各种操作的任何适当模块的设备 或系统。
图1示出了根据各种实施例的晶体管结构内的掩埋电力轨(BPR)的截面。晶体管结构图100 示出了与延伸到金属栅极108中的多个晶体管鳍状物104、106耦合的层102。在实施例中，可以向 处于可以类似于金属栅极108的多个金属栅极(未示出)之间的鳍状物104、106上生长外延层110。 第一组沟槽连接器112可以与氧化物层118内的第二组沟槽连接器114、116耦合。在实施例中，第 二组沟槽连接器114、116可以由间隔体120分隔。掩埋电力轨(BPR)130位于鳍状物106之间， 并且在金属栅极108下方。在实施例中，氧化物132可以围绕BPR 130。也可以将此称为掩埋于浅 沟槽隔离(STI)内的BPR 130。
贯穿过孔134可以与第二组沟槽连接器116中的一个沟槽连接器电耦合。贯穿过孔134也可以 被称为导电过孔134。在其他实施例中，贯穿过孔134可以是沿着BPR 130的顶部沿着多个金属栅 极108延伸的总线状结构(未示出)。在这样的实施例中，总线状结构可以包括沿着总线状结构的电 介质(未示出)或其他电分隔特征，以防止各个金属栅极108变得电耦合。
在晶体管结构100的设计和制造期间，BPR 130和金属栅极108的底部之间的第一距离136以 及BPR 130和第二组沟槽连接器116中的一个沟槽连接器的底部之间的第二距离138很重要。在实 施例中，第一距离136(其可以贯穿氧化物材料)需要足够大，以使BPR130与栅极108电隔离。 另外，在实施例中，第二距离138应当足够小，以防止BPR 130和TCN116之间过大的电阻损失。 在实施例中，标称第一距离136可以设置于5nm到30nm的范围内，或者更窄地在10nm到20nm的 范围中，从而可以使标称第一距离136最小化，同时允许甚至在工艺变化的最坏情况下进行隔离。 类似地，标称第二距离138可以设置于50nm到100nm的范围内，或者更窄地在70nm和80nm之 间。
注意，在实施例中，层102可以是衬底层(未示出)的一部分或者可以与其耦合。在实施例中， 衬底层(未示出)、层102和鳍状物104、106可以包括硅。还要注意，晶体管结构100中示出的截 面是穿过金属栅极之间的沟槽截取的截面。应当理解，可能有一个或多个金属栅极108结构进入或 离开平行于图1中所示平面的对应平面，其中，一个或多个金属栅极108结构由沟槽分隔，在沟槽 中，源极和漏极外延生长在鳍状物之上。
图2A-2B示出了晶体管结构的现有技术截面，以及根据各种实施例的在晶体管结构内具有用于 BPR的各种位置的晶体管结构的截面。图2A-2B示出了晶体管结构的截面，其可以类似于图1的晶 体管结构100。图2A-2B示出了鳍状物206、栅极208、外延部210、第一沟槽连接器212和第二沟 槽连接器216，它们可以类似于图1的鳍状物106、栅极108、外延部110、第一沟槽连接器112和 第二沟槽连接器116。
如图所示，在使用外延间隔体工艺建立旧式晶体管结构期间，存在由外延预清洁工艺导致的STI 损失217。结果，如图2B所示，在旧式实施方式中，外延预清洁可能导致BPR231(可以类似于图 1的BPR 130)被推到远离栅极208的底部的更低处，并且进入衬底202中。在实施例中，BPR 230 (可以类似于图1的BPR 130)定位成更接近栅极208的底部，同时仍然与栅极208电隔离。
图3示出了根据各种实施例的具有在制造阶段期间保护BPR的保护层的BPR的截面图。晶体 管结构300可以类似于图1的晶体管结构100，并且包括层302、鳍状物304、306、外延部310、 BPR 330、导电过孔334和第二沟槽连接器316，它们可以类似于图1的层102、鳍状物104、106、 外延部110、BPR 130、导电过孔134和第二沟槽连接器116。还要注意，氧化物332可以围绕BPR 330，并且也可以位于鳍状物304、306之间。在实施例中，导电过孔334可以由包括钌和钼的低电 阻率金属制成。在实施例中，两个鳍状物304之间、或者两个鳍状物306之间或者鳍状物304和鳍 状物306之间的横向距离可以不大于28nm。
在实施例中，阻挡层340可以置于氧化物层332的顶部。在实施例中，该阻挡层340将在外延 部310的制造阶段期间保护BPR 330的金属结构。在没有阻挡层340的情况下，BPR330会在外延 清洁工艺以及可能使未被保护的BPR 330暴露于损伤的其他工艺期间受到损伤。另外，在制造期间， 可以在阻挡层340上方施加接触部蚀刻停止层(CESL)342，如下文进一步所述。
在实施例中，在外延清洁工艺和/或其他晶体管结构300制造阶段之后，建立导电过孔334以将 BPR 330与顶部沟槽连接器316电耦合。导电过孔334将穿透阻挡层340和CESL342，以建立与 BPR 330的电耦合。
在关于阻挡层340的实施例中，阻挡层340的部分可以至少部分地沿着在一个或多个鳍状物 304、306顶部生长的外延部310的侧面延伸。在实施例中，阻挡层340的这些部分将用于在外延部 310形成期间约束晶体的生长。在实施例中，约束晶体的生长增加了好处，即允许鳍状物304、306 定位得更接近，而外延部310不会彼此直接接触。另外，相对于沟道的期望压缩或拉伸特性约束晶 体的生长是有益的，从而改变载流子在装置沟道中的迁移率。例如，静态随机存取存储器(SRAM) 单元可能受益于具有弱的PMOS晶体管，并且处理受约束的SiGe外延以产生更小的外延体积、以 及相应地PMOS沟道中的更小的应变因此将有益于SRAM。在实施例中，CESL 342可以部分围绕 外延部310。
图4A-4T示出了根据各种实施例的用于晶体管结构内的BPR的各个制造阶段，该晶体管结构 包括保护层以保护BPR并约束外延生长。
图4A示出了包括层402的晶体管结构的截面，该层402与氧化物层431内的多个鳍状物404、406耦合，层402、鳍状物404、406、氧化物层431可以类似于图1的层102、鳍状物104、106和 氧化物132。由氮化物制成的帽盖405可以置于鳍状物404、406的顶部。在实施例中，鳍状物404、 406和层402可以包括硅。在该制造阶段，穿过氧化物层431并穿过层402制造切口433。
图4B示出了图4A的图，其中，向晶体管结构的顶部施加金属化层435，以填充切口433。
图4C示出了化学金属抛光(CMP)的结果，该化学金属抛光用以使晶体管结构的表面平坦， 并从氧化物层431的顶部和氮化物帽盖405的顶部去除多余的金属化层435。
图4D示出了切口433内的金属化部的金属蚀刻的结果，其用以形成BPR 430，BPR430可以 类似于图1的BPR 130或图3的BPR 330。如上所述，可以基于BPR 430和诸如第二沟槽连接器116 的第二沟槽连接器之间的距离、以及BPR 430与诸如图1的金属栅极108的栅极之间的距离，来设 计BPR 430的高度。从电阻的立场以及轨道的所得的电流承载能力这两方面看，BPR 430的所得截 面也是重要的。如果需要BPR的更大截面，那么可以将切口433做得更深，因为设置于轨道顶部的 金属435的凹陷的位置由所需的距栅极的最小电介质间隔指定：BPR 430的高度很重要，使得在BPR 和栅极之间具有良好的电隔离。
图4E示出了利用更多电介质432(可以类似于氧化物层431)重新填充切口433，使用氮化物 鳍状物帽作为抛光停止部对该电介质进行抛光，然后使用非选择性蚀刻(其也将去除氮化物帽盖405) 使电介质层432凹陷的结果。在实施例中，电介质层432未被完全蚀刻掉，而是被凹陷，使得其仍 然帽盖BPR 430：在该阶段发现电介质层432位于鳍状物404、406之间并且在BPR 430上方。需注 意，在将来的制造阶段中，在实施例中，电介质层432在BPR430上方的层级将确定BPR 430与诸 如图1的金属栅极108的金属栅极之间的距离。
图4F示出了栅极图案化方案的阶段的结果，该阶段包括沉积非晶硅层437，接下来可以对该非 晶硅层抛光。然后可以在非晶硅层437上放置氮化硅(SiN)帽盖439。然后使用光刻工艺限定用于 将不同栅极的组图案化到非晶硅中的平行开口的栅格。
图4G示出了类似于图4F的截面的截面，只是该截面在栅极之间的晶体管结构的不同Y深度 处。为了清晰起见，将在后面的图中承袭非晶硅层437和SiN帽盖439的轮廓以用于参考。
图4H示出已经沉积了阻挡层441，其可以类似于图3的阻挡层340，并且在该阶段也可以被称 为栅极间隔体，阻挡层441覆盖电介质层432的顶部以及鳍状物404、406的侧面和顶部。在实施例 中，该阻挡层441将形成保护层以保护BPR 430。
在实施例中，阻挡层441可以是电介质，或者可以是不同电介质的多层堆叠体。在实施例中， 可以选择这些不同的电介质以便针对各种功能优化间隔体结构，例如，通过涵盖对直接接触非晶硅 栅极的清洁导致的腐蚀有耐受力的层来确保最终栅极长度的关键尺度。在实施例中，可以使用富碳 氧化物来减小最终间隔体堆叠体的总介电常数，并限制装置的寄生米勒电容。在实施例中，电介质 层可以包括SiN、SiO2或碳氧化硅(SiOC)。可以使用包括硼掺杂的其他电介质。
图4I示出了为了填充鳍状物404、406之间的间隙而沉积的氧化物层451。在实施例中，可以 使用可流动化学气相沉积(FCVD)电介质来完成该沉积。需注意，这种材料将在第三维度上在非晶 硅层437和SiN帽盖439的各个层之上流动。
图4J示出了氧化物层451的干法各向同性凹陷的结果。鳍状物的顶部现在被暴露，栅极帽盖也 被暴露。
图4K示出了选择性蚀刻阻挡层440的处于鳍状物404、406的顶部的一部分的结果。需注意， 所得的阻挡层440不再覆盖鳍状物404、406的顶部。尽管对于氧化物电介质451是选择性的，但这 种蚀刻可以使非晶硅层437的SiN帽盖439凹陷。
图4L示出了向鳍状物404、406中进行腔体蚀刻457的结果。需注意，这个阶段可能包含硅或 硅锗(SiGe)的选择性蚀刻。需注意，在实施例中，这种蚀刻阶段将不会蚀刻电介质。这意味着，将 不会蚀刻由非晶硅制成但在所有暴露侧面上都被电介质所帽盖的栅极。而且，在实施例中，氧化物 电介质451保留于阻挡层440的壁之间。
图4M示出了在晶体管结构的顶层之上沉积第二间隔体459。在实施例中，第二间隔体可以被 称为间隔体、衬层或硬掩模。这个阶段是如下文进一步论述的建立源极和漏极的开始阶段。
图4N示出了在NMOS鳍状物404之上放置光致抗蚀剂层462，以及使用选择性蚀刻去除PMOS 鳍状物406之上的第二间隔体459，其中，光致抗蚀剂已经被去除。
图4O示出了去除光致抗蚀剂层462的结果，以及为了使PMOS鳍状物406的顶部准备好进行 外延生长而进行的预清洁蚀刻的结果。需注意，在实施例中，可以在预清洁蚀刻工艺期间蚀刻掉氧 化物层451的部分455。该预清洁蚀刻工艺对于彻底清洁硅表面以进行适当外延生长是非常重要的。
然后可以在PMOS鳍状物406的顶部生长SiGe外延部461。需注意，由氧化物电介质层451强 化的阻挡层440的壁将约束外延部461的生长。
图4P示出了沉积氮化硅(SiN)硬掩模465的结果。在实施例中，这可以是2nm到3nm的氮 化硅。
图4Q示出了所施加的光致抗蚀剂掩模464，其中在未被光致抗蚀剂掩模464覆盖的地方，去除 了氮化硅硬掩模465并且也去除了第二间隔体459。这样打开了NMOS鳍状物404上方的区域用于 外延生长。
图4R示出了已经去除了光致抗蚀剂464，并且在NMOS鳍状物404上生长了硅468外延部。 需注意，在硅468外延部生长期间已经由硅硬掩模465保护了SiGe外延部461。外延硅可以掺杂有 磷(P)并且可以被称为SiP。
图4S示出了选择性地去除了硅硬掩模465。需注意，在外延模块中包含的连续步骤期间，BPR 430已经完全受到了阻挡层440的保护。
图4T可以类似于图3，其示出了最终阶段，其中，已经清除了阻挡层440上方的材料，并且已 经放置了接触部蚀刻停止层(CESL)442。需注意，CESL 442的部分可以包裹在外延生长区域周围， 在该外延生长区域处，外延部已经生长在阻挡层440的壁上方。穿过阻挡层440和CESL层442钻 出贯穿过孔电连接器434(其可以类似于图3的导电过孔334)，以将BPR 430与沟槽连接器416(其 可以类似于图3的第二沟槽连接器316)电耦合。
图5示出了根据各种实施例的用于制造具有BPR的晶体管结构的示例性工艺。工艺500可以由 本文所述、或者特别是关于图1-4所述的技术或工艺中的任一种来实施。
在框502，该工艺可以包括识别衬底，该衬底具有第一侧和与第一侧相对的第二侧。
在框504，该工艺还可以包括在衬底的第一侧上形成多个鳍状物，所述多个鳍状物基本上彼此 平行并且基本上垂直于衬底。
在框506，该工艺还可以包括形成与衬底的第一侧耦合的电力轨，该电力轨在多个鳍状物的高 度下方。
可以在诸如半导体衬底的衬底上形成或者执行本发明的实施例的实施方式。在一种实施方式中， 半导体衬底可以是使用体块硅或者绝缘体上硅子结构形成的晶体衬底。在其他实施方式中，半导体 衬底可以是使用替代材料(其可以与硅结合，也可以不与硅结合)形成的，所述材料包括但不限于 锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或者III-V族材料或IV族材 料的其他组合。尽管这里描述了可以形成衬底的材料的几个示例，但是可以充当可以在其上构建半 导体装置的基础的任何材料都落在本发明的实质和范围内。
可以在衬底上制造多个晶体管，例如金属-氧化物-半导体场效应晶体管(MOSFET，或简称MOS 晶体管)。在本发明的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组 合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管的FinFET晶体管、以及诸如纳米带和纳米 线晶体管的环绕式或全包围栅极晶体管。尽管文中描述的实施方式可能仅例示了平面晶体管，但是 应当指出，本发明也可以使用非平面晶体管来实施。
每一MOS晶体管包括由至少两层(栅极电介质层和栅电极层)形成的栅极堆叠体。栅极电介 质层可以包括一个层或者层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅(SiO2)和/或高k 电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、 钪、铌和锌的元素。可以用于栅极电介质层中的高k材料的示例包括但不限于氧化铪、氧化铪硅、 氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化 钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以对栅极电介质层执行退火工艺，以在 使用高k材料时改善其质量。
栅电极层形成于栅极电介质层上，并且可以由至少一种P型功函数金属或者N型功函数金属构 成，具体取决于晶体管将是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层可以由 两个或更多金属层的堆叠体构成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层 是填充金属层。
对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属 氧化物，例如氧化钌。P型金属层将使得能够形成具有介于大约4.9eV和大约5.2eV之间的功函数 的PMOS栅电极。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、 铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N 型金属层将使得能够形成具有介于大约3.9eV和大约4.2eV之间的功函数的NMOS栅电极。
在一些实施方式中，栅电极可以由“U”形结构构成，该U形结构包括基本上平行于衬底表面 的底部部分以及基本上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属 层中的至少一个可以简单地是基本上平行于衬底顶表面的平面层，并且不包括基本上垂直于衬底顶 表面的侧壁部分。在本发明的其他实施方式中，栅电极可以由U形结构以及平面非U形结构的组合 构成。例如，栅电极可以由在一个或多个平面非U形层顶部形成的一个或多个U形金属层构成。
在本发明的一些实施方式中，一对侧壁间隔体可以形成在栅极堆叠体的相对侧上，以托夹所述 栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺碳氮化硅、以及氮氧化硅的材料 形成。用于形成侧壁间隔体的工艺是现有技术公知的，并且一般包括沉积和蚀刻工艺步骤。在替代 实施方式中，可以使用多个间隔体对，例如，可以在栅极堆叠体的相对侧上形成两对或四对侧壁间 隔体。
如本领域中所公知的，在衬底内形成与每个MOS晶体管的栅极堆叠体相邻的源极和漏极区。 通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极和漏极区。在前一种工艺中，可以将诸如硼、铝、 锑、磷或砷的掺杂剂离子注入到衬底中，以形成源极区和漏极区。在离子注入工艺之后，通常接着 进行退火工艺，该退火工艺激活掺杂剂并使它们向衬底中扩散更远。在后一种工艺中，衬底可以首 先被蚀刻以在源极和漏极区的位置处形成凹陷。然后可以执行外延沉积工艺以利用用于制造源极和 漏极区的材料填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制造源极和漏 极区。在一些实施方式中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。 在其他实施例中，可以使用一种或多种诸如锗或III-V族材料或合金的替代半导体材料来形成源极和 漏极区。并且在其他实施例中，可以使用一层或多层金属和/或金属合金来形成源极和漏极区。
在MOS晶体管之上沉积一个或多个层间电介质(ILD)。可以使用已知适用于集成电路结构中 的电介质材料(例如低k电介质材料)来形成ILD层。可以使用的电介质材料的示例包括但不限于 二氧化硅(SiO2)、掺碳氧化物(CDO)、氮化硅、诸如全氟环丁烷或聚四氟乙烯的有机聚合物、氟硅 酸盐玻璃(FSG)、以及有机硅酸盐，例如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃。ILD层可以包括 孔隙或气隙以进一步降低其介电常数。
图6示出了根据本发明的一种实施方式的计算装置600。计算装置600容纳板602。板602可 以包括若干部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理及电耦合到 板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合到板602。在其他实施方式中， 通信芯片606是处理器604的部分。
取决于其应用，计算装置600可以包括可以或可以不物理和电耦合到板602的其他部件。这些 其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储 器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控 制器、电池、音频编解码器、视频编解码器、电力放大器、全球定位系统(GPS)装置、罗盘、加速 度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、紧凑盘(CD)、数字多用盘 (DVD)等)。
通信芯片606能够实现用于向和从计算装置600传输数据的无线通信。术语“无线”及其派生 词可以用于描述可以通过非固体介质通过使用经调制的电磁辐射来传送数据的电路、装置、系统、 方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何导线，尽管在一些实施例中它 们可以不包含。通信芯片606可以实施若干无线标准或协议中的任何无线标准或协议，包括但不限 于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev- DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生 物，以及被指定为3G、4G、5G和更高版本的任何其他无线协议。计算装置600可以包括多个通信 芯片606。例如，第一通信芯片606可以专用于诸如Wi-Fi和蓝牙的短程无线通信，并且第二通信芯 片606可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他的长程无线通 信。
计算装置600的处理器604包括封装于处理器604内的集成电路管芯。在本发明的一些实施方 式中，处理器的集成电路管芯包括根据本发明的实施方式构建的一个或多个装置(例如MOS-FET晶 体管)。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存 储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片606也包括封装于半导体芯片606内的集成电路管芯。根据本发明的另一种实施方式， 通信芯片的集成电路管芯包括根据本发明的实施方式构建的一个或多个装置(例如MOS-FET晶体 管)。
在其他实施方式中，计算装置600内容纳的另一部件可以包含集成电路管芯，其包括根据本发 明的实施方式构建的一个或多个装置，例如MOS-FET晶体管。
在各种实施方式中，计算装置600可以是膝上型计算机、上网本、笔记本、超级本、智能电话、 平板电脑、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监 视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式 中，计算装置600可以是处理数据的任何其他电子装置。
图7示出了包括本发明的一个或多个实施例的内插器700。内插器700是用于将第一衬底702 桥接至第二衬底704的居间衬底。第一衬底702可以是例如集成电路管芯。第二衬底704例如可以 是存储器模块、计算机母板或另一集成电路管芯。通常，内插器700的目的是将连接扩展到更宽的 间距或将连接重新路由到不同的连接。例如，内插器700可以将集成电路管芯耦合到球栅阵列(BGA) 706，球栅阵列接着可以耦合到第二衬底704。在一些实施例中，第一和第二衬底702/704附接到内 插器700的相对侧。在其他实施例中，第一和第二衬底702/704附接到内插器700的相同侧。并且 在其他实施例中，通过内插器700互连三个或更多衬底。
内插器700可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材 料形成。在其他实施方式中，内插器700可以由交替的刚性或柔性材料形成，其可以包括与上文描 述的用于半导体衬底中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。
内插器700可以包括金属互连708和过孔710，包括但不限于穿硅过孔(TSV)712。内插器700 还可以包括嵌入装置714，所述嵌入装置既包括无源装置，又包括有源装置。这样的装置包括但不限 于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)装 置。还可以在内插器700上形成更复杂的装置，例如射频(RF)装置、电力放大器、电力管理装置、 天线、阵列、传感器和MEMS装置。根据本发明的实施例，本文公开的设备或工艺可以用于内插器 700的制造中。
所例示的实施例的以上描述，包括摘要中描述的内容，并非意在是详尽的或将本发明限制于所 公开的精确形式。尽管出于例示性目的在本文中描述了具体实施例，但相关领域的技术人员将认识 到，在实施例的范围内，各种等价修改都是可能的。
考虑到以上具体实施方式可以对实施例做出这些修改。以下权利要求中使用的术语不应被解释 成将实施例限制于说明书和权利要求中公开的具体实施方式。相反，本发明的范围要完全由随附的 权利要求确定，权利要求要根据权利要求解释所确立的原则来解释。
以下段落描述了各种实施例的示例。
示例
示例1是一种晶体管结构，包括：衬底；基本上彼此平行并且基本上垂直于衬底的多个鳍状物； 以及位于多个鳍状物之间的电力轨。
示例2包括根据示例1所述的晶体管结构，其中，电力轨在多个鳍状物的高度下方。
示例3包括根据示例1所述的晶体管结构，其中，多个鳍状物包括NMOS和PMOS鳍状物。
示例4包括根据示例1所述的晶体管结构，其中，电力轨被氧化物围绕。
示例5包括根据示例1所述的晶体管结构，其中，电力轨靠近衬底。
示例6包括根据示例1-5中任一项所述的晶体管结构，其中，电力轨位于阻挡层和衬底之间， 其中，阻挡层在晶体管结构的制造期间保护电力轨。
示例7包括根据示例6所述的晶体管结构，其中，阻挡层包括电介质。
示例8包括根据示例6所述的晶体管结构，还包括电耦合到电力轨并且延伸穿过阻挡层的电接 触部。
示例9包括根据示例8所述的晶体管结构，其中，电接触部是贯穿过孔结构或贯穿过孔总线结 构。
示例10是一种晶体管结构，包括：衬底；基本上彼此平行并且基本上垂直于衬底的多个鳍状 物；在衬底上方并且基本上平行于衬底的阻挡层，其中，阻挡层的一部分沿多个鳍状物的侧面基本 上垂直于衬底，其中，沿多个鳍状物的侧面的阻挡层包围分别沿多个鳍状物的一部分的NMOS或 PMOS外延部的部分。
示例11包括根据示例10所述的晶体管结构，还包括与阻挡层的垂直于衬底的一部分耦合的电 介质材料，其中，鳍状物的相对侧上的电介质材料支撑阻挡层的垂直于衬底的该部分。
示例12包括根据示例11所述的晶体管结构，其中，在晶体管结构制造期间在NMOS外延部或 PMOS外延部的生长期间，鳍状物的相对侧上的电介质材料支撑阻挡层的垂直于衬底的该部分。
示例13包括根据示例10-12中任一项所述的晶体管结构，还包括：在阻挡层上方并且基本上平 行于阻挡层的接触部蚀刻停止层(CESL)。
示例14包括根据示例13所述的晶体管结构，其中，CESL的一部分不与阻挡层平行并且沿着 NMOS外延部的侧面或PMOS外延部的侧面延伸。
示例15包括根据示例13所述的晶体管结构，还包括从CESL上方穿过CESL并穿过阻挡层朝 向衬底延伸的电接触部。
示例16包括根据示例15所述的晶体管结构，其中，电接触部与在衬底上并且在阻挡层下方的 电力轨电耦合。
示例17是一种用于建立晶体管结构的方法，所述方法包括：识别具有第一侧和与第一侧相对 的第二侧的衬底；在衬底的第一侧上形成多个鳍状物，多个鳍状物基本上彼此平行并且基本上垂直 于衬底；以及形成与衬底的第一侧耦合的电力轨，该电力轨在多个鳍状物的高度下方。
示例18包括根据示例17所述的方法，还包括：将电力轨包围在氧化物内；以及在氧化物上并 且在电力轨上方施加阻挡层，阻挡层在晶体管结构的后续制造期间保护电力轨。
示例19包括根据示例18所述的方法，还包括：分别在多个鳍状物的顶部生长NMOS外延部 或PMOS外延部；以及在阻挡层上方沉积接触部蚀刻停止层(CESL)，CESL或阻挡层至少部分围 绕所生长的NMOS外延部或PMOS外延部。
示例20包括根据示例19所述的方法，还包括：形成从CESL上方穿过CESL并穿过阻挡层朝 向衬底延伸的导电贯穿过孔；以及将导电贯穿过孔电耦合到电力轨。
示例21是一种晶体管结构，包括：衬底；基本上彼此平行并且基本上垂直于衬底的多个鳍状 物；位于多个鳍状物之间的电力轨，其中电力轨在多个鳍状物的高度下方并且被氧化物围绕；并且 其中，多个鳍状物包括NMOS和PMOS鳍状物，并且其中，所述电力轨位于阻挡层和衬底之间，其 中，阻挡层在晶体管结构的制造期间保护电力轨。
示例22包括根据示例21所述的晶体管结构，其中，电力轨靠近衬底。
示例23包括根据示例21所述的晶体管，其中，电力轨的顶部和阻挡层的下侧之间的垂直分隔 在5nm到30nm的范围内，或者更窄地在10nm到20nm的范围内。
示例24包括根据示例21所述的晶体管，其中，电力轨的顶部和金属栅极之间的垂直分隔在 50nm到100nm的范围内，或者更窄地在70nm到80nm的范围内，所述电力轨被布设在所述金属栅 极之下。
示例25包括根据示例21所述的晶体管结构，其中，在晶体管结构的制造期间保护电力轨的阻 挡层还约束晶体管源极和漏极的外延生长。
示例26包括根据示例25所述的晶体管结构，还包括电耦合到电力轨并且延伸穿过阻挡层的 电接触部。
示例27包括根据示例25所述的晶体管结构，其中，阻挡层是氮化硅电介质膜。
示例28包括根据示例25所述的晶体管结构，其中，导电过孔包括钌或钼。
示例29包括根据示例25所述的晶体管结构，其中，鳍状物之间的最小分隔小于28nm。
示例30是一种晶体管结构，包括：衬底；基本上彼此平行并且基本上垂直于衬底的多个鳍状 物；在衬底上方并且基本上平行于衬底的阻挡层，其中，阻挡层的一部分沿多个鳍状物的侧面基本 上垂直于衬底，其中，沿多个鳍状物的侧面的阻挡层包围分别沿多个鳍状物的一部分的NMOS或 PMOS外延部的部分。
示例31包括根据示例30所述的晶体管结构，还包括与阻挡层的垂直于衬底的一部分耦合的 电介质材料，其中，鳍状物的相对侧上的电介质材料支撑阻挡层的垂直于衬底的该部分。
示例32包括根据示例30所述的晶体管结构，其中，在晶体管结构制造期间在NMOS外延部 或PMOS外延部的生长期间，鳍状物的相对侧上的电介质材料支撑阻挡层的垂直于衬底的该部分。
示例33包括根据示例30所述的晶体管结构，还包括：在阻挡层上方并且基本上平行于阻挡层 的接触部蚀刻停止层(CESL)。
示例34包括根据示例33所述的晶体管结构，其中，CESL的一部分不与阻挡层平行并且沿着 NMOS外延部的侧面或PMOS外延部的侧面延伸。
示例35包括根据示例33所述的晶体管结构，还包括从CESL上方穿过CESL并穿过阻挡层朝 向衬底延伸的电接触部。
示例36包括根据示例35所述的晶体管结构，其中，电接触部与在衬底上并且在阻挡层下方的 电力轨电耦合。
示例37包括根据示例35所述的晶体管结构，其中，电接触部由低电阻率金属钌或钼制成。
示例38是一种用于建立晶体管结构的方法，所述方法包括：识别具有第一侧和与第一侧相对 的第二侧的衬底；在衬底的第一侧上形成多个鳍状物，多个鳍状物基本上彼此平行并且基本上垂直 于衬底；以及形成与衬底的第一侧耦合的电力轨，该电力轨在多个鳍状物的高度下方。
示例39包括根据示例38所述的方法，还包括：将电力轨包围在氧化物内；以及在氧化物上并 且在电力轨上方施加阻挡层，阻挡层在晶体管结构的后续制造期间保护电力轨。
示例40包括根据示例39所述的方法，还包括：分别在多个鳍状物的顶部生长NMOS外延部 或PMOS外延部；以及在阻挡层上方沉积接触部蚀刻停止层(CESL)，CESL或阻挡层至少部分围 绕所生长的NMOS外延部或PMOS外延部。
示例41包括根据示例40所述的方法，还包括：形成从CESL上方穿过CESL并穿过阻挡层朝 向衬底延伸的导电贯穿过孔；以及将导电贯穿过孔电耦合到电力轨。

Claims (20)

1.一种晶体管结构，包括：
衬底；
基本上彼此平行并且基本上垂直于所述衬底的多个鳍状物；以及
位于所述多个鳍状物之间的电力轨。
2.根据权利要求1所述的晶体管结构，其中，所述电力轨在所述多个鳍状物的高度下方。
3.根据权利要求1所述的晶体管结构，其中，所述多个鳍状物包括NMOS和PMOS鳍状物。
4.根据权利要求1所述的晶体管结构，其中，所述电力轨被氧化物围绕。
5.根据权利要求1所述的晶体管结构，其中，所述电力轨靠近所述衬底。
6.根据权利要求1、2、3、4或5所述的晶体管结构，其中，所述电力轨位于阻挡层和所述衬底之间，其中，所述阻挡层在所述晶体管结构的制造期间保护所述电力轨。
7.根据权利要求6所述的晶体管结构，其中，所述阻挡层包括电介质。
8.根据权利要求6所述的晶体管结构，还包括电耦合到所述电力轨并且延伸穿过所述阻挡层的电接触部。
9.根据权利要求8所述的晶体管结构，其中，所述电接触部是贯穿过孔结构或贯穿过孔总线结构。
10.一种晶体管结构，包括：
衬底；
基本上彼此平行并且基本上垂直于所述衬底的多个鳍状物；
在所述衬底上方并且基本上平行于所述衬底的阻挡层，其中，所述阻挡层的一部分沿所述多个鳍状物的侧面基本上垂直于所述衬底，其中，沿所述多个鳍状物的所述侧面的所述阻挡层包围分别沿所述多个鳍状物的一部分的NMOS外延部或PMOS外延部的部分。
11.根据权利要求10所述的晶体管结构，还包括与阻挡层的垂直于所述衬底的部分耦合的电介质材料，其中，所述鳍状物的相对侧上的所述电介质材料支撑所述阻挡层的垂直于所述衬底的所述部分。
12.根据权利要求11所述的晶体管结构，其中，在晶体管结构制造期间在所述NMOS外延部或所述PMOS外延部的生长期间，所述鳍状物的所述相对侧上的所述电介质材料支撑所述阻挡层的垂直于所述衬底的所述部分。
13.根据权利要求10、11或12所述的晶体管结构，还包括：
在所述阻挡层上方并且基本上平行于所述阻挡层的接触部蚀刻停止层(CESL)。
14.根据权利要求13所述的晶体管结构，其中，所述CESL的一部分不与所述阻挡层平行并且沿着所述NMOS外延部的侧面或所述PMOS外延部的侧面延伸。
15.根据权利要求13所述的晶体管结构，还包括从所述CESL上方穿过所述CESL并且穿过所述阻挡层朝向所述衬底延伸的电接触部。
16.根据权利要求15所述的晶体管结构，其中，所述电接触部与在所述衬底上并且在所述阻挡层下方的电力轨电耦合。
17.一种用于建立晶体管结构的方法，所述方法包括：
识别具有第一侧和与所述第一侧相对的第二侧的衬底；
在所述衬底的所述第一侧上形成多个鳍状物，所述多个鳍状物基本上彼此平行并且基本上垂直于所述衬底；以及
形成与所述衬底的所述第一侧耦合的电力轨，所述电力轨在所述多个鳍状物的高度下方。
18.根据权利要求17所述的方法，还包括：
将所述电力轨包围在氧化物内；以及
在所述氧化物上并且在所述电力轨上方施加阻挡层，所述阻挡层在所述晶体管结构的后续制造期间保护所述电力轨。
19.根据权利要求18所述的方法，还包括：
分别在所述多个鳍状物的顶部生长NMOS外延部或PMOS外延部；以及
在所述阻挡层上方沉积接触部蚀刻停止层(CESL)，所述CESL或所述阻挡层至少部分围绕所生长的NMOS外延部或PMOS外延部。
20.根据权利要求19所述的方法，还包括：
形成从所述CESL上方穿过所述CESL并且穿过所述阻挡层朝向所述衬底延伸的导电贯穿过孔；以及
将所述导电贯穿过孔电耦合到所述电力轨。
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