KR20140097502A - 랩어라운드 트렌치 콘택 구조 및 제조 방법 - Google Patents

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Abstract

랩어라운드 소스/드레인 트렌치 콘택 구조가 설명된다. 복수의 반도체 핀이 반도체 기판으로부터 연장한다. 한 쌍의 소스/드레인 영역 사이에 각각의 핀 내에 채널 영역이 배치된다. 에피택셜 반도체 층이 소스/드레인 영역들 위의 각각의 핀의 상면 및 측면을 커버하여 인접 핀들 사이에 높은 종횡비의 갭들을 정의한다. 한 쌍의 소스/드레인 트렌치 콘택이 에피택셜 반도체 층들에 전기적으로 결합된다. 소스/드레인 트렌치 콘택들은 등각 금속층 및 충전 금속을 포함한다. 등각 금속층은 에피택셜 반도체 층들을 따른다. 충전 금속은 플러그 및 장벽층을 포함하며, 플러그는 핀들 및 등각 금속층 위에 형성된 콘택 트렌치를 채우고, 장벽층은 플러그를 라이닝하여 등각 금속층 재료와 플러그 재료의 상호 확산을 방지한다.

Description

랩어라운드 트렌치 콘택 구조 및 제조 방법{WRAP-AROUND TRENCH CONTACT STRUCTURE AND METHODS OF FABRICATION}
본 발명은 일반적으로 반도체 장치의 제조에 관한 것이다. 구체적으로, 본 발명의 실시예들은 장치 성능을 개선하는 랩어라운드 소스/드레인 콘택을 갖는 핀(fin) 기반 트랜지스터 장치에 관한 것이다.
평면 트랜지스터의 한계는 장치의 크기를 줄이면서 집적 회로의 성능을 향상시키기 위한 노력을 억압하여 왔다. 최근에 개발된 핀 기반 트랜지스터는 장치 컴포넌트들의 더 조밀한 팩킹 및 랩어라운드 이중 및 삼중 게이트를 이용하는 더 큰 전류 제어를 가능하게 한다. 다수의 핀의 사용은 장치 사양의 추가적인 맞춤화 및 향상된 성능을 가능하게 한다. 그러나, 다중 핀 장치의 소스/드레인 콘택은 통상적으로 핀의 상부 에지 위에 형성되며, 이는 핀 단부에서의 전류 밀집으로 인해 높은 저항을 유발할 수 있다.
도 1a는 본 발명의 일 실시예에 따른, 랩어라운드 콘택을 갖는 반도체 장치의 단면도를 나타낸다.
도 1b는 본 발명의 일 실시예에 따른, 랩어라운드 콘택을 갖는 반도체 장치의 삼차원 사시도를 나타낸다.
도 2a-2e는 본 발명의 일 실시예에 따른, 다중 핀 반도체 장치를 형성하기 위한 프로세스의 삼차원 사시도를 나타낸다.
도 2f-2h는 본 발명의 일 실시예에 따른, 다중 핀 반도체 장치의 소스/드레인 영역 상에 랩어라운드 콘택을 형성하기 위한 프로세스의 단면도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 컴퓨팅 장치를 나타낸다.
다중 핀 트랜지스터와 함께 사용하기 위한 랩어라운드 소스/드레인 트렌치 콘택 구조 및 그러한 랩어라운드 트렌치 콘택을 형성하기 위한 방법이 설명된다. 본 발명은 본 발명의 충분한 이해를 제공하기 위해 특정 상세들과 관련하여 설명된다. 이 분야의 통상의 기술자는 본 발명이 이러한 특정 상세 없이도 실시될 수 있다는 것을 알 것이다. 다른 예들에서는 본 발명을 불필요하게 불명확하게 하지 않기 위해 공지 반도체 프로세스 및 장비는 구체적으로 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 축척으로 도시된 것은 아니다.
다중 핀 MOSFET 장치를 위한 랩어라운드 소스/드레인 트렌치 콘택 및 그러한 랩어라운드 트렌치 콘택을 형성하기 위한 방법이 본 명세서에서 개시된다. 핀 기반 트랜지스터 구조는 복수의 반도체 핀을 포함하며, 이들 각각은 상면 및 측면을 갖는다. 작은 장치 풋프린트를 유지하면서 장치 형성에 이용 가능한 표면적을 증가시키기 위해, 핀들은 기판 표면에 수직 방향으로 높은 종횡비를 갖는다. 높은 종횡비의 핀들은 가깝게 이격되어, 각각의 인접 핀 사이에 높은 종횡비의 갭들을 생성한다. 게이트 스택 구조가 내부에 채널 영역을 정의하는 각각의 핀의 일부의 상면 및 측면을 둘러싼다. 각각의 핀은 채널 영역의 대향 측면들 상에 한 쌍의 소스/드레인 영역을 갖는다. 에피택셜 방식으로 성장된 반도체 층이 소스/드레인 영역들 내의 각각의 핀의 상면 및 측면을 커버한다. 에피택셜 반도체 층은 소스/드레인 콘택들을 형성하는 데 이용할 수 있는 표면적을 증가시키며, 핀들 사이의 갭을 좁힌다. 게이트 스택 구조는 게이트 측벽 스페이서들에 의해 소스/드레인 영역들의 에피택셜 부분으로부터 절연된다.
소스/드레인 트렌치 콘택 구조는 에피택셜 반도체 층들의 표면들을 따름으로써 각각의 소스/드레인 영역을 둘러싸서, 핀의 상부로부터 하부로의 콘택을 형성한다. 소스/드레인 트렌치 콘택 구조는 콘택 금속층 및 충전(fill) 금속을 포함한다. 콘택 금속층은 에피택셜 반도체 층들과 높은 표면적, 낮은 장벽 높이의 계면을 형성하는 등각의(conformal), 균일하게 두꺼운 층이다. 일 실시예에서, 콘택 금속층은 핀들 간의 각각의 높은 종횡비의 갭을 완전히 채운다. 콘택 금속층 재료는 금속-반도체 계면에서 장벽 높이를 최소화하는 일함수를 갖도록 선택된다. 충전 금속은 콘택 금속층 및 핀들 위의 콘택 트렌치를 채운다. 일 실시예에서, 충전 재료는 높은 종횡비의 갭의 일부를 채운다. 충전 금속은 장벽층에 의해 라이닝되는 도전성 금속 플러그를 포함한다. 장벽층은 플러그 재료 및 콘택 금속층 재료의 상호 확산을 방지하고, 플러그와 콘택의 접착을 개선하고/하거나, 플러그 재료의 퇴적 동안 콘택 금속의 화학적 공격을 방지할 수 있다.
주로 핀 단부들과 접촉하는 전통적인 다중 핀 소스/드레인 콘택들에서는 전류 밀집이 발생하는 반면, 개시되는 랩어라운드 콘택들은 각각의 핀의 소스/드레인 영역들의 상면 및 측면을 따름으로써, 핀 피치의 증가 없이 더 큰 콘택 표면적 및 감소된 전류 밀집을 가능하게 한다. 게다가, 적절한 금속-반도체 장벽 높이를 달성하기 위한 재료들을 선택함으로써 핀의 소스/드레인 영역과 금속 콘택의 계면에서의 저항이 감소한다. 이러한 본 발명의 양태들은 콘택 저항 및 구동 전류의 추가적인 제어를 가능하게 하여, 장치 치수들이 계속 줄어들 때 장치 성능을 개선한다.
도 1a-b는 랩어라운드 소스/드레인 트렌치 콘택들을 갖는 다중 핀 트랜지스터의 다수의 모습을 나타낸다. 도 1a는 도 1b의 라인 A-A'를 따라 취해진 장치의 소스/드레인 영역들을 통과하는 단면도를 나타낸다. 도 1b는 다중 핀 트랜지스터의 게이트 부분 및 대향하는 소스/드레인 영역들을 나타내는 삼차원 사시도이다.
본 발명의 일 실시예에 따르면, 다중 핀 트랜지스터가 도 1a-b에 도시된다. 핀들(102)은 반도체 기판(110)으로부터 연장한다. 일례로서, 예시적인 목적으로 3핀 장치가 도시되지만, 대안 실시예들은 더 많거나 적은 핀을 포함할 수 있다는 것을 이해해야 한다. 핀의 하부로부터의 전류 누설을 줄이기 위해 절연 영역들(101)이 각각의 핀(102)의 하부를 분리한다. 핀들(102)은 높은 종횡비를 가지며, 이는 작은 장치 풋프린트에 대해 더 넓은 유효 게이트 폭을 가능하게 한다. 핀 종횡비는 핀 높이(Hf) 대 핀 폭(Wf)의 비율로서 정의된다. 도 1a에 도시된 바와 같이, 핀 높이(Hf)는 기판(110)의 표면에 수직 방향에서의 분리 영역(101) 위로 연장하는 핀의 높이이다. 핀 폭(Wf)은 핀 높이에 수직이고, 도 1a에 도시된 소스/드레인 영역의 단면과 평행한 핀 치수이다. 핀들(102)은 10-100nm의 높이 및 5-20nm의 폭을 가질 수 있으며, 4보다 큰 종횡비를 가질 수 있다. 일 실시예에서, 핀들(102)은 50nm의 높이 및 10nm의 폭을 가질 수 있다.
게이트 구조(126)는 핀의 일부의 측면 및 상면을 둘러싸서, 핀 내에 배치되는 채널 영역(114)을 정의한다. 게이트 구조(126)는 게이트 유전체 및 게이트 전극을 포함할 수 있다. 게이트 유전체는 핀으로부터 게이트 전극을 절연한다. 게이트 유전체 재료들은 반도체 분야에 잘 알려져 있으며, 예를 들어 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이리듐 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 주석 니오베이트 또는 이들의 조합과 같은 높은 k의 재료이다. 게이트 유전체는 핀 표면 상의 자연 산화물도 포함할 수 있다. 게이트 전극은 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물과 같은, 그러나 이에 한정되지 않는 금속층을 포함할 수 있다. 특정 실시예에서, 게이트 전극은 일함수 설정 재료 위에 형성되는 비-일함수 설정 충전 재료를 포함한다.
한 쌍의 소스/드레인 영역들(112)이 채널 영역(114)의 대향 측면들 상에 배치된다. 일 실시예에서, 각각의 소스/드레인 영역(112)은 핀의 일부 및 핀 표면 상에 성장된 에피택셜 반도체 층(103)을 포함한다. 에피택셜 반도체 층(103)은 소스/드레인 콘택들을 형성하는 데 이용될 수 있는 표면적을 증가시키기 위해 소스/드레인 영역들(112) 내의 핀들(102)의 상면 및 측면 상에 성장된다. 게다가, 에피택셜 반도체 층(103)은 이전의 에칭 프로세스들에 의해 유발된 핀들에 대한 손상을 제거함으로써 핀들과 소스/드레인 트렌치 콘택들 간의 금속-반도체 계면을 개선할 수 있다. 일 실시예에서, 핀 표면으로부터의 직접적인 에피택셜 반도체 층(103)의 성장은 등각 또는 거의 등각인 재료 층을 제공한다. 일 실시예에서, 에피택셜 반도체 층(103)은 균일한 두께를 갖는다. 에피택셜 반도체 층(103)은 최대 20nm의 두께를 가질 수 있다. 일 실시예에서, 에피택셜 반도체 층(103)은 5nm의 두께를 갖는다.
소스/드레인 영역들(112)은 도핑되거나 도핑되지 않을 수 있다. 특정 실시예에서, 소스/드레인 영역들은 PMOS 장치를 형성하기 위해 p형 도핑된다. 다른 특정 실시예에서, 소스/드레인 영역들은 NMOS 장치를 형성하기 위해 n형 도핑된다. 채널 영역(114)은 소스/드레인 영역들과 반대로 도핑될 수 있다. 게다가, 에피택셜 반도체 층(103)은 측벽 스페이서들(121)에 의해 게이트 구조(126)의 측벽들로부터 절연된다. 일 실시예에서, 측벽 스페이서들(121)은 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은, 그러나 이에 한정되지 않는 절연성 유전성 재료를 포함한다.
핀들은 작은 장치 풋프린트를 유지하기 위해 가까이 이격된다. 핀들(102)은 25-70nm만큼 이격될 수 있다. 특정 실시예에서, 핀들(102)은 50nm만큼 이격될 수 있다. 핀들(102)은 그 위에 형성된 에피택셜 반도체 층(103)과 더불어 인접 핀들(102) 사이에 높은 종횡비의 갭(116)을 정의한다. 갭 종횡비는 도 1a에 도시된 바와 같이 분리 영역(101) 표면으로부터 에피택셜 반도체 층(103)의 상부까지의 갭(116)의 높이(Hg) 대 갭(116)의 폭(Wg)의 비율로서 정의된다. 갭들(116)은 10 내지 120nm의 높이 및 15 내지 50nm의 폭을 가질 수 있다. 일 실시예에서, 갭(116)은 60nm의 높이 및 20nm의 폭을 갖는다. 본 발명의 일 실시예에서, 갭(116)은 3의 종횡비를 갖는다.
핀들(102)은 기판(110)으로부터 연장한다. 일 실시예에서, 각각의 핀(102)은 연속적이며, 기판(110)의 전체 길이로 연장한다. 기판(110) 및 핀들(102)은 반도체 장치 제조에 적합한 임의의 재료를 포함한다. 일 실시예에서, 다중 핀 구조는 단결정 실리콘 기판과 같은 벌크 기판으로부터 직접 형성된다. 다른 실시예들에서, 벌크 기판은 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함한다. 또한, 기판(110)은 격자 상수를 하부 기판으로부터 그 위에 형성되는 핀들에 필요한 재료까지 그레이딩(grading)하는 데 사용되는 버퍼층을 포함할 수 있다. 대안으로서, 구조(100)는 실리콘-온-절연체(SOI) 기판으로부터 제조될 수 있다. SOI 기판은 하부 벌크 기판, 중간 절연층 및 상부 단결정 층을 포함한다. 일 실시예에서, SOI 기판은 웨이퍼 트랜스퍼(wafer transfer)에 의해 형성된다. 일 실시예에서, 핀들(102)은 SOI 기판의 상부 단결정 층으로부터 형성된다.
본 발명의 일 실시예에서는, 한 쌍의 소스/드레인 트렌치 콘택들이 소스/드레인 영역들(112)을 둘러싸서, 에피택셜 반도체 층들(103)을 따르고, 높은 종횡비의 갭들(116)을 채운다. 일 실시예에서는, 에피택셜 반도체 층이 성장되지 않고, 핀들(102)의 표면 상에 바로 소스/드레인 트레인 콘택들이 형성된다. 일 실시예에서, 소스/드레인 트렌치 콘택들은 등각의 콘택 금속층(105) 및 충전 금속을 포함한다. 도 1a-b에 도시된 실시예에서, 충전 금속은 플러그(106) 및 장벽층(107)을 포함한다. 일 실시예에서, 콘택 금속층(105)은 도 1a-b에 도시된 바와 같이 에피택셜 반도체 층들(103), 유전층(104), 측벽 스페이서(121) 및 분리 영역들(101)과 같은 콘택 트렌치를 정의하는 표면들을 따른다. 핀들(102) 상에 에피택셜 반도체 층(103)이 존재하지 않는 실시예에서는, 핀들(102)의 표면 상에 바로 소스/드레인 트렌치 콘택들이 형성된다. 일 실시예에서, 콘택 금속층(105)은 인접하는 에피택셜 반도체 층들(103) 사이의 높은 종횡비의 갭들을 완전히 또는 거의 완전히 채워서, 각각의 핀(102)의 하부로의 낮은 도전성의 경로를 형성한다. 일 실시예에서는, 도 1a에 도시된 바와 같이 갭들(116) 내에 충전 금속 재료가 존재하지 않는다. 다른 실시예에서, 충전금속은 갭들(116) 내로 연장한다. 일 실시예에서는, 금속-반도체 계면에 공간(void)이 존재하지 않는다. 큰 콘택 표면적은 전류 밀집에 의해 유발되는 저항을 줄이며, 따라서 장치 풋프린트의 증가 없이 장치 성능을 개선한다. 일 실시예에서, 콘택 금속층(105)은 갭들(116)을 채우기에 충분한 두께로 형성되며, 소스/드레인 영역들(112)을 균일하게 커버한다. 콘택 금속층(105)의 두께는 1 내지 10nm의 범위에 걸칠 수 있다. 본 발명의 일 실시예에서, 콘택 금속층(105)은 5nm의 두께를 갖는다.
콘택 금속층(105)은 에피택셜 반도체 층(103)과 콘택 금속층(105) 간의 장벽 높이를 최소화하는 높은 도전성의 재료이며, 따라서 콘택들에서의 저항을 더 줄인다. 본 발명의 일 실시예에서는, 콘택 금속층(105)과 에피택셜 반도체 층(103) 사이의 금속-반도체 계면에 실리사이드가 형성되지 않는다. 일 실시예에서, 콘택 금속층(105)은 트랜지스터 구동 전류의 손실을 방지하기 위해 예를 들어 1.6-200 μΩ-cm의 높은 도전성을 갖는 재료를 포함한다. 일 실시예에서, 트랜지스터는 NMOS 트랜지스터이며, 콘택 금속층(105)은 n형 일함수를 갖는다. 특정 실시예에서, NMOS 트랜지스터는 n형 도핑된 소스/드레인 영역들 및 p형 도핑된 채널 영역을 갖는다. n형 소스/드레인 영역 상의 소스/드레인 콘택들을 위한 n형 일함수 금속의 사용은 금속-반도체 계면에서의 장벽 높이를 최소화한다. n형 콘택 금속층(105)은 3.9eV 내지 4.2eV의 일함수를 가질 수 있다. n형 콘택 금속층(105)을 위해 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들, 예를 들어 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물을 포함하지만 이에 한정되지 않는다. PMOS 장치는 p형 또는 n형 일함수 콘택 금속층(105)을 이용하여 제조될 수 있다. p형 콘택 금속층(105)은 5.1eV 내지 5.4eV의 일함수를 가질 수 있다. 특정 실시예에서, PMOS 트랜지스터는 p형 소스/드레인 영역들 및 n형 채널 영역을 갖는다. 콘택 금속층(105)은 전술한 임의의 n형 일함수 금속, 또는 루테늄, 팔라듐, 백금, 코발트, 니켈, 루테늄 산화물과 같은 도전성 금속 산화물들 또는 티타늄 질화물과 같은 도전성 금속 질화물들과 같은 p형 일함수 금속을 포함할 수 있다. 특정 실시예에서, 집적 회로는 n형 트랜지스터 및 p형 트랜지스터 양자를 포함하며, n형 트랜지스터는 n형 일함수를 갖는 콘택 금속을 포함하는 소스/드레인 콘택을 갖고, p형 트랜지스터는 p형 일함수를 갖는 콘택 금속을 포함하는 소스/드레인 콘택을 갖는다.
일 실시예에서, 콘택 금속층(105)의 상부에 형성된 충전 금속은 플러그(106) 및 장벽층(107)을 포함한다. 플러그(106)는 콘택 금속층(105) 위에 형성되어, 소스/드레인 영역(112)과의 전기적 접촉을 형성한다. 일 실시예에서, 플러그(106)는 콘택 금속층(105)보다 낮은 비저항을 갖는다. 일 실시예에서, 플러그(106)는 텅스텐, 알루미늄, 구리 또는 이들의 조합을 포함한다. 콘택 금속층(105)의 일함수를 변경하고, 금속-반도체 계면에서의 저항을 잠재적으로 증가시킬 수 있는 콘택 금속층(105)과 플러그(106)의 상호 확산을 방지하기 위해, 장벽층(107)은 플러그(106)를 라이닝한다. 장벽층(107)은 소스/드레인 콘택의 도전성을 과도하게 손상시키지 않고서 상호 확산을 방지하기에 적합한 임의의 재료 및 두께를 가질 수 있다. 일 실시예에서, 장벽층(107)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 하프늄 또는 란타늄을 포함한다. 장벽층(107)은 1 내지 5nm의 두께를 가질 수 있다. 일 실시예에서, 장벽층(107)은 2nm의 두께를 갖는다.
층간 유전체(ILD)(104)는 도시된 구조와 이웃 컴포넌트들 간의 층내 절연 및 도시된 구조를 포함하는 층과 임의의 추가적인 상부 또는 하부 장치 층들 간의 층간 절연 양자를 제공한다. 층간 유전체(104)는 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은, 그러나 이에 한정되지 않는 임의의 적절한 낮은 k의 재료일 수 있다.
본 발명의 일 실시예에 따른, 핀 기반 반도체 장치 상에 랩어라운드 소스/드레인 콘택들을 형성하기 위한 방법이 도 2a-h에 도시된다. 도 2a-e는 게이트 스택 및 소스/드레인 영역들을 포함하는 트랜지스터 컴포넌트들의 형성의 삼차원 사시도를 나타낸다. 도 2f-h는 장치의 소스/드레인 영역들 상의 소스/드레인 트렌치 콘택의 형성의 단면도를 나타낸다.
도 2a에 도시된 실시예에 도시된 바와 같이, 기판(210)으로부터 연장하는 복수의 핀(202) 및 채널 영역(214)을 정의하도록 핀들을 둘러싸는 게이트 구조(220)를 포함하는 구조가 제공된다. 한 쌍의 소스/드레인 영역들(212)이 각각의 핀(202) 내에 채널 영역의 대향 측면들 상에 배치된다. 핀들(202)은 높은 종횡비를 가지며, 장치 풋프린트를 최소화하기 위해 가까이 이격된다.
일 실시예에서, 핀들(202)은 벌크 기판(210)으로부터 형성되며, 핀들(202) 및 기판(210)은 반도체 장치 제조에 적합한 단결정 재료이다. 다른 실시예에서, 핀들은 SOI 기판으로부터 제조된다. 전술한 바와 같이, SOI 기판은 하부 벌크 층, 중간 절연층 및 상부 단결정 층을 포함한다. 일 실시예에서, 핀들(202)은 SOI 기판의 상부 단결정 층으로부터 형성되며, 중간 절연층은 핀들의 하부에서 분리 영역을 형성한다. 핀들(202)은 실리콘, 게르마늄, 실리콘-게르마늄, 하프늄 질화물 또는 III-V 화합물 반도체 재료일 수 있다. 특정 실시예에서, 핀들(202)은 실리콘이다.
분리 영역들(201)은 기판(210)의 표면에서 핀들(202)의 하부들 사이에 형성되어 핀들로부터의 누설을 방지한다. 분리 영역들(201)은 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 낮은 k의 유전성 재료들을 포함할 수 있지만 이에 한정되지 않는 재료로 구성된다.
게이트 구조(220)는 핀들(202)을 둘러싼다. 게이트 구조(220)를 형성하기 위한 방법들이 이 분야에 공지되어 있다. 일 실시예에서, 게이트 구조(220)는 기능 게이트 전극 및 게이트 유전체를 포함한다. 다른 실시예에서, 게이트 구조(220)는 대체 게이트 프로세스를 위한 희생 게이트 전극 및 희생 게이트 유전체이다. 게이트 구조(220)의 형성에 이어서, 이 분야에 공지된 바와 같이, 예를 들어 팁(tip) 이온 주입 또는 할로(halo) 이온 주입에 의해 핀들(202)이 도핑될 수 있다. 일 실시예에서, 팁 및 할로 영역들은 진성 실리콘과 같은 진성 반도체로서 남겨질 수 있다.
도 2b에 도시된 실시예에 도시된 바와 같이, 희생 게이트(220)의 측벽들 상에 측벽 스페이서들(221)이 형성된다. 일 실시예에서, 측벽 스페이서들(221)은 각각의 핀의 소스/드레인 영역들 상에 후속 형성될 에피택셜 층으로부터 게이트를 격리시킨다. 측벽 스페이서들(221)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 또는 실리콘 탄화물과 같은, 그러나 이에 한정되지 않는 절연성 유전성 재료를 포함할 수 있다. 측벽 스페이서들(221)은 스페이서 층의 블랭킷 퇴적(blanket deposition)에 이어지는 이방성 에칭 기술에 의해 형성될 수 있으며, 여기서 스페이서 재료는 게이트 측벽들 상에는 유지되지만, 핀 표면으로부터는 제거된다. 일 실시예에서는, 오버에치를 이용하여 핀들(202)의 측벽들로부터 스페이서 재료를 제거함으로써, 핀 표면들 상의 에피택셜 층의 후속 성장을 가능하게 한다.
이어서, 일 실시예에서, 도 2c에 도시된 바와 같이, 핀들(202)의 소스/드레인 영역들의 상면 및 측면에 에피택셜 반도체 층(203)이 형성된다. 일 실시예에서, 에피택셜 반도체 층(203)은 실리콘, 게르마늄 또는 실리콘-게르마늄과 같은, 그러나 이에 한정되지 않는, 핀들(202)과 동일한 재료이다. 에피택셜 반도체 층(203)은 핀들(202)의 표면적을 증가시켜, 더 큰 소스/드레인 콘택 영역을 가능하게 한다. 에피택셜 반도체 층들은 핀들의 반도체 표면들 상에 선택적으로 형성되지만, 유전성 재료 표면들 상에는 형성되지 않는다. 일 실시예에서, 인접 에피택셜 반도체 층들(203)은 별개인데, 즉 에피택셜 층은 인접하는 에피택셜 층과 접촉하거나 합체되지 않는다. 에피택셜 반도체 층들(203)의 형성은 인접하는 핀들(202) 사이의 갭을 좁히고, 핀들의 높이를 연장시키며, 따라서 갭들(216)은 더 큰 종횡비를 갖는다. 에피택셜 반도체 층들(203)은 핀들(202)의 상면 및 측면의 표면적을 증가시키기에 충분한 두께로 형성되어, 핀들에서의 전류 밀집을 줄인다. 에피택셜 반도체 층(203)은 0-25nm의 두께를 갖는다. 특정 실시예에서, 에피택셜 반도체 층(203)은 10nm의 두께를 갖는다. 화학 기상 퇴적(CVD)과 같은 임의의 공지 기술을 이용하여 에피택셜 층들을 선택적으로 성장시킬 수 있다. 다른 특정 실시예에서는, 핀들(202) 상에 에피택셜 반도체 재료가 성장되지 않는다.
소스/드레인 영역들(212)은 도핑되거나 도핑되지 않을 수 있다. 소스/드레인 영역들(212) 내로 고농도의 소스/드레인 이온 주입이 행해질 수 있다. 일 실시예에서, 이 분야에 공지된 바와 같이, 희생 게이트 구조(220)는 도핑 프로세스로부터 채널 영역을 보호하며, 스페이서들(221)은 채널 영역으로부터 도핑을 오프셋시킨다. 특정 실시예에서, 소스/드레인 영역들(212)은 n형 장치를 위해 n형 도핑된다. 다른 특정 실시예에서, 소스/드레인 영역들(212)은 p형 장치를 위해 p형 도핑된다. 도핑은 예를 들어 p형 도펀트를 위한 붕소 또는 n형 도펀트를 위한 인을 이용하는 이온 주입에 의해 행해질 수 있다. 일 실시예에서, 소스/드레인 영역들(212)은 에피택셜 반도체 층(203)의 형성 전에 도핑된다. 다른 실시예에서, 에피택셜 반도체 층(203)은 에피택셜 성장 프로세스 동안 그대로(in situ) 도핑된다.
이어서, 본 발명의 일 실시예에서, 유전층(204)이 구조 위에 블랭킷 퇴적된다. 도 2d에 도시된 바와 같이, 대체 게이트 프로세스를 위해 게이트 구조(220)를 노출시키기 위해 유전층(204)이 폴리싱될 수 있다. 게이트 구조(220)는 희생 게이트 유전체 및 희생 게이트 전극을 포함할 수 있다. 게이트 대체 프로세스 동안, 게이트 구조(220)의 전부 또는 일부가 제거되어, 측벽 스페이서들(221)이 남겨질 수 있다. 일 실시예에서는, 희생 게이트 전극 재료 및 희생 게이트 유전체 양자가 제거된다. 다른 실시예에서는, 희생 게이트 전극 재료가 제거되고, 게이트 유전성 재료는 유지되어, 후속 형성되는 게이트 스택(226)의 게이트 유전체를 형성한다. 이어서, 측벽 스페이서들(221) 사이에 게이트 스택(226)이 형성될 수 있다. 게이트 스택 재료들은 이 분야에 공지되어 있으며, 도 1a-b에 관련하여 위에서 설명되었다. 게이트 스택(226)의 일 실시예는 게이트 전극 및 게이트 유전체를 포함한다. 게이트 전극은 일함수 설정 층 및 비-일함수 설정 충전 재료를 포함할 수 있다. 일함수 설정 층은 p형, n형 또는 중간 갭 재료를 포함할 수 있다. 게이트 스택(226)은 게이트 스택의 상면이 유전층(204)과 편평해질 때까지 예를 들어 화학 기계 평탄화(CMP)에 의해 평탄화될 수 있다.
본 발명의 일 실시예에서, 도 2e에 도시된 바와 같이, 유전체(204)를 에칭하여, 소스/드레인 콘택 트렌치(240)를 형성한다. 소스/드레인 콘택 트렌치(240)는 분리층(201)까지 아래로 연장하여, 다수의 핀들 상의 에피택셜 반도체 층들(203)을 노출시킨다. 에피택셜 반도체 층이 존재하지 않는 실시예에서는 핀들(202)의 표면들이 노출된다. 특정 실시예에서, 노출된 핀들은 단일 장치를 포함한다. 다른 특정 실시예에서, 콘택 트렌치(240)는 인접하는 장치들을 함께 접속하는 콘택을 형성하기 위해 개별 장치들에 대응하는 핀들을 노출시킨다. 유전체(204)는 습식 에치와 같은 임의의 적절한 프로세스에 의해 에칭될 수 있다.
도 2f는 라인 A-A'를 따라 취해진, 도 2e에 도시된 구조의 이차원 단면도를 나타낸다. 콘택 트렌치(240)는 분리 영역들(201) 및 유전체(204)의 부분들과 함께 핀들(202) 상의 에피택셜 반도체 층들(203)을 노출시킨다. 핀들(202)은 기판(210)으로부터 연장한다. 에피택셜 반도체 층들(203)은 2보다 큰 종횡비를 갖는 갭(216)에 의해 분리된다.
도 2g에 도시된 실시예에 도시된 바와 같이, 콘택 트렌치(240) 내에 콘택 금속층(205)이 형성된다. 특정 실시예에서, 콘택 금속(205)은 콘택 트렌치(240)를 완전히 채운다. 다른 실시예에서, 콘택 금속층(205)은 균일한 두께를 가지며, 콘택 트렌치(240) 내에 노출된 분리 영역들(201) 및 유전층(204)의 부분들과 함께 에피택셜 반도체 층(203)의 표면들을 따른다. 일 실시예에서, 콘택 금속층(205)은 갭들(216)을 완전히 채우며, 에피택셜 반도체 층(203)의 상면 위를 채워서, 콘택 영역을 최대화하고, 핀들(202)의 하부로의 낮은 도전성의 경로를 형성한다. 일 실시예에서는, 금속-반도체 계면에 공간이 존재하지 않는다. 콘택 금속층(205)은 도 1a-b와 관련하여 전술한 바와 같이 에피택셜 반도체 층(203)에 대한 장벽 높이를 최소화하도록 선택된 재료를 포함한다. 일 실시예에서, 콘택 금속층(205)의 등각 특성은 원자 층 퇴적(ALD) 또는 CVD에 의한 퇴적을 통해 달성된다.
일 실시예에서, 콘택 금속층(205)은 도 2h에 도시된 바와 같이 핀들(202) 위에 플러그 트렌치(230)를 형성한다. 다른 실시예에서, 플러그 트렌치(230)는 핀들(202) 사이의 갭들(216) 내로 연장한다. 일 실시예에서, 플러그 트렌치(230)는 장벽층(207)으로 라이닝되고, 플러그(206)로 채워진다. 장벽층(207)은 플러그(206)의 표면을 따름으로써 콘택 금속층(205)과 플러그(206)의 상호 확산을 방지한다. 장벽층(207)은 또한 콘택 금속층(205)에 대한 플러그(206)의 접착을 개선한다. 장벽층은 또한 플러그 금속(206)의 퇴적 동안 콘택 금속층(205)의 화학적 공격을 방지한다. 일 실시예에서, 장벽층(207)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 하프늄 또는 란타늄을 포함한다. 플러그 트렌치(230) 내의 장벽층(207)의 등각 퇴적이 ALD 또는 CVD에 의해 달성된다. 플러그(206)는 콘택 금속층(205)을 형성하는 재료보다 낮은 저항을 갖는 재료를 포함할 수 있다. 일 실시예에서, 플러그(206)는 텅스텐, 알루미늄, 구리 또는 이들의 조합을 포함한다. 일 실시예에서, 플러그(206)는 기판 위에 블랭킷 퇴적되어, 플러그 트렌치(230)를 채운다. 플러그(206)는 예를 들어 CVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
이어서, 본 발명의 일 실시예에 따라, 플러그(206), 장벽층(207) 및 콘택 금속층(205)이 화학적으로 기계적으로 평탄화된다. 일 실시예에서, 상호접속이 소스/드레인 트렌치 콘택에 전기적으로 결합되어 집적 회로를 형성한다. 따라서, 랩어라운드 소스/드레인 트렌치 콘택이 개시되었다.
도 3은 본 발명의 일 실시예에 따른 컴퓨팅 장치(300)를 나타낸다. 컴퓨팅 장치(300)는 보드(302)를 내장한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(306)이 보드(302)에 물리적으로 전기적으로 결합된다. 추가적인 구현들에서, 통신 칩(306)은 프로세서(304)의 일부이다.
컴퓨팅 장치(300)는 그의 응용들에 따라 보드(302)에 물리적으로 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예로서, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만 이에 한정되지 않는다.
통신 칩(306)은 컴퓨팅 장치(300)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 변조된 전자기파를 이용하여 무형 매체를 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 일부 실시예들에서는 아닐 수도 있지만 관련 장치들이 임의의 유선을 포함하지 않는다는 것을 의미하지 않는다. 통신 칩(306)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 지시되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 한정되지 않는 임의의 다양한 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 장치(300)는 복수의 통신 칩(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 장치(300)의 프로세서(304)는 프로세서(304) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 덮개 층들과의 에어갭 상호접속들과 같은 하나 이상의 장치를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(306) 또한 통신 칩(306) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 덮개 층들과의 에어갭 상호접속들과 같은 하나 이상의 장치를 포함한다.
추가적인 구현들에서, 컴퓨팅 장치(300) 내에 내장되는 다른 컴포넌트는 본 발명의 구현들에 따라 형성되는 덮개 층들과의 에어갭 상호접속들과 같은 하나 이상의 장치를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(300)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인용 휴대 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 장치(300)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.

Claims (22)

  1. 복수의 반도체 핀(fin)을 갖는 기판 - 각각의 반도체 핀은 한 쌍의 소스/드레인 영역 사이에 배치된 채널 영역을 가짐 -;
    인접 반도체 핀들 사이의 갭 - 상기 갭은 높은 종횡비(aspect ratio)를 가짐 -; 및
    상기 반도체 핀들에 전기적으로 결합된 소스/드레인 콘택 - 상기 소스/드레인 콘택은 각각의 갭을 완전히 채움 -
    을 포함하는 장치.
  2. 제1항에 있어서,
    각각의 반도체 핀은 상기 소스/드레인 영역들 내에 에피택셜 반도체 층을 포함하는 장치.
  3. 제1항에 있어서,
    상기 소스/드레인 콘택은 콘택 금속 및 충전 금속(fill metal)을 포함하는 장치.
  4. 제3항에 있어서,
    상기 콘택 금속은 각각의 갭을 완전히 채우는 장치.
  5. 제3항에 있어서,
    상기 콘택 금속은 티타늄, 하프늄, 지르코늄, 탄탈륨, 알루미늄 및 이들의 도전성 합금들, 탄화물들, 실리사이드들 및 게르마나이드(germanide)들을 포함하는 그룹으로부터 선택되는 장치.
  6. 제3항에 있어서,
    상기 콘택 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 도전성 금속 산화물들 및 도전성 금속 질화물들을 포함하는 그룹으로부터 선택되는 장치.
  7. 제3항에 있어서,
    상기 충전 금속은 플러그 금속 및 장벽층을 포함하는 장치.
  8. 제7항에 있어서,
    상기 플러그 금속은 텅스텐, 구리, 알루미늄, 코발트, 니켈, 백금, 은 및 금을 포함하는 그룹으로부터 선택되는 장치.
  9. 제7항에 있어서,
    상기 장벽층은 티타늄 질화물, 탄탈륨, 텅스텐 질화물 및 탄탈륨 질화물을 포함하는 그룹으로부터 선택되는 장치.
  10. 제1항에 있어서,
    상기 반도체 핀들은 10-100nm의 높이를 갖는 장치.
  11. 제1항에 있어서,
    상기 반도체 핀들은 5-30nm의 폭을 갖는 장치.
  12. 제2항에 있어서,
    상기 에피택셜 반도체 층은 25nm보다 작은 두께를 갖는 장치.
  13. 제1항에 있어서,
    상기 반도체 핀들은 25-100nm만큼 이격되는 장치.
  14. 제1항에 있어서,
    인접 에피택셜 반도체 층들 간의 갭의 종횡비는 2 이상인 장치.
  15. 복수의 반도체 핀이 위에 형성된 기판을 제공하는 단계 - 각각의 반도체 핀은 채널 영역의 대향 측면들 상에 한 쌍의 소스/드레인 영역을 갖고, 인접 핀들은 높은 종횡비를 갖는 갭에 의해 분리됨 -;
    상기 채널 영역들 주위에 게이트 전극 스택을 형성하는 단계;
    상기 반도체 핀들 및 게이트 구조 위에 유전층을 블랭킷 퇴적하는(blanket depositing) 단계;
    상기 유전층의 일부를 에칭하여, 상기 반도체 핀들을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 콘택을 등각으로(conformally) 퇴적하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    각각의 반도체 핀의 상기 소스/드레인 영역들 상에 에피택셜 반도체 층을 성장시키는 단계를 더 포함하는 방법.
  17. 제15항에 있어서,
    콘택을 등각으로 퇴적하는 단계는,
    상기 트렌치 내에 콘택 금속층을 퇴적하여, 상기 콘택 금속이 에피택셜 반도체 층들의 표면과 일치하도록 하는 단계; 및
    상기 콘택 금속층 위에 충전 금속을 퇴적하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 콘택 금속 층은 상기 갭을 완전히 채우는 방법.
  19. 제17항에 있어서,
    상기 콘택 층 위에 충전 금속을 퇴적하는 단계는,
    상기 콘택 금속층 위에 장벽층을 블랭킷 퇴적하는 단계; 및
    상기 장벽층 위에 플러그 금속을 블랭킷 퇴적하는 단계
    를 포함하는 방법.
  20. 제1 트랜지스터; 및
    제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는,
    복수의 반도체 핀 - 각각의 반도체 핀은 한 쌍의 소스/드레인 영역 사이에 배치된 채널 영역을 가짐 -;
    인접 반도체 핀들 간의 갭 - 상기 갭은 높은 종횡비를 가짐 -; 및
    상기 제1 트랜지스터의 상기 반도체 핀들에 전기적으로 결합된 제1 소스/드레인 콘택 - 상기 제1 소스/드레인 콘택은 각각의 갭을 완전히 채우고, 상기 제1 소스/드레인 콘택은 n형 일함수를 갖는 금속을 포함함 -
    을 구비하고,
    상기 제2 트랜지스터는,
    복수의 반도체 핀 - 각각의 반도체 핀은 한 쌍의 소스/드레인 영역 사이에 배치된 채널 영역을 가짐 -;
    인접 반도체 핀들 간의 갭 - 상기 갭은 높은 종횡비를 가짐 -; 및
    상기 제2 트랜지스터의 상기 반도체 핀들에 전기적으로 결합된 제2 소스/드레인 콘택 - 상기 제2 소스/드레인 콘택은 각각의 갭을 완전히 채우고, 상기 제2 소스/드레인 콘택은 p형 일함수를 갖는 금속을 포함함 -
    을 구비하는 구조물.
  21. 제20항에 있어서,
    상기 제1 소스/드레인 콘택은 티타늄, 하프늄, 지르코늄, 탄탈륨, 알루미늄 및 이들의 도전성 합금들, 탄화물들, 실리사이드들 및 게르마나이드들을 포함하는 그룹으로부터 선택되는 콘택 금속을 포함하는 구조물.
  22. 제20항에 있어서,
    상기 제2 소스/드레인 콘택은 루테늄, 팔라듐, 백금, 코발트, 니켈, 도전성 금속 산화물들 및 도전성 금속 질화물들을 포함하는 그룹으로부터 선택되는 콘택 금속을 포함하는 구조물.
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