TWI826836B - 半導體裝置與其形成方法 - Google Patents

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Abstract

在一實施方式中，一種半導體裝置包含：一第一半導體鰭，延伸自一基板；一第二半導體鰭，延伸自基板；一混雜鰭，位於基板上方，第二半導體鰭設置於第一半導體鰭與混雜鰭之間；一第一絕緣區，位於第一半導體鰭與第二半導體鰭之間；以及一第二絕緣區，位於第二半導體鰭與混雜鰭之間，第二絕緣區的一頂表面設置為比第一絕緣區的一頂表面更遠離基板。

Description

半導體裝置與其形成方法
本揭示內容的實施方式係關於半導體裝置與其形成方法。
半導體裝置使用在各種電子應用中，例如個人電腦、行動電話、數位攝影機及其他電子設備。通常透過以下操作製造半導體裝置：在半導體基板上方依序沉積材料的絕緣層或介電層、導電層及半導體層，並且使用微影技術對多個材料層進行圖案化以在其上形成電路部件及元件。
透過持續縮減最小特徵的尺寸，半導體工業持續改進各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度，這允許將更多元件整合到給定區域中。然而，隨著縮減最小特徵的大小，出現了應當解決的額外問題。
根據本揭示之一實施方式，一種半導體裝置包含： 一第一半導體鰭，延伸自一基板；一第二半導體鰭，延伸自基板；一混雜鰭，位於基板上方，第二半導體鰭設置於第一半導體鰭與混雜鰭之間；一第一絕緣區，位於第一半導體鰭與第二半導體鰭之間；以及一第二絕緣區，位於第二半導體鰭與混雜鰭之間，第二絕緣區的一頂表面設置為比第一絕緣區的一頂表面更遠離基板。
根據本揭示之一實施方式，一種半導體裝置包含：一第一鰭結構，包含一第一半導體鰭與一第二半導體鰭；一第一源極/汲極區，位於第一半導體鰭與第二半導體鰭中；一混雜鰭，相鄰於第一源極/汲極區與第一鰭結構；一第一鰭間隔物，位於混雜鰭與第一半導體鰭之間，第一鰭間隔物具有一第一高度；以及一第二鰭間隔物，位於第一半導體鰭與第二半導體鰭之間，第二鰭間隔物具有一第二高度，第二高度大於第一高度。
根據本揭示之一實施方式，一種形成半導體的方法包含：形成一第一半導體鰭與一第二半導體鰭，第一半導體鰭與第二半導體鰭延伸自一基板；形成一絕緣材料圍繞第一半導體鰭與第二半導體鰭，絕緣材料的一第一部分設置於第一半導體鰭與第二半導體鰭之間；形成一混雜鰭於絕緣材料上，絕緣材料的一第二部分設置於第二半導體鰭與混雜鰭之間；以及凹陷絕緣材料的第一部分與第二部分以分別形成一第一絕緣區與一第二絕緣區，其中相較於絕緣材料的第二部分，絕緣材料的第一部分凹陷的一深度較大。
50:基板
50N:n型區
50P:p型區
52:鰭結構
54:半導體鰭
56:絕緣區/溝槽
56A:溝槽
56B:溝槽
58:通道區
60:遮罩
62:絕緣材料
62A:襯墊
62B:填充材料
66:混雜鰭
68:淺溝槽隔離區
68A:淺溝槽隔離區
68B:淺溝槽隔離區
72:虛擬介電層
74:虛擬閘極層
76:遮罩層
82:虛擬介電質
84:虛擬閘極
86:遮罩
92:閘極間隔物
94:鰭間隔物
94N:內鰭間隔物
94O:外鰭間隔物
96:源極/汲極凹槽
98:磊晶源極/汲極區
102:接觸蝕刻終止層
104:第一層間介電質
106:凹槽
112:閘極介電質
114:閘極電極
116:閘極遮罩
122:蝕刻終止層
124:第二層間介電質
132:閘極觸點
134:源極/汲極觸點
136:金屬半導體合金區
142:空穴
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面
D1:距離
D2:距離
D3:距離
D4:距離
T1:厚度
當結合隨附圖式閱讀時，自以下詳細敘述將最佳地理解本揭示的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖示出根據一些實施方式之鰭式場效電晶體(fin field-effect transistor，FinFET)的實施例。
第2圖至第17C圖是根據一些實施方式之製造FinFET時的中間階段的視圖。
第18A圖至第18C圖是根據一些其他實施方式之FinFET的視圖。
第19圖至第20圖是根據多個實施方式之FinFET的視圖。
第21圖至第22圖是根據多個實施方式之FinFET的視圖。
以下揭示內容提供許多不同實施例或實例，以便實施本揭示的不同特徵。下文敘述元件及佈置的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如以下敘述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使 得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複是出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或配置之間的關係。
另外，為了便於敘述，本文可使用空間相對性術語(例如「在…下方」、「在…之下」、「下部」、「在…之上」、「上部」及類似術語)來敘述如諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中之裝置的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可同樣地解讀本文所使用的空間相對性敘述詞。
根據多個實施方式，絕緣區形成於半導體鰭與混雜鰭之間。絕緣區受到凹陷，使得半導體鰭之間的絕緣區受到的凹陷深於混雜鰭與半導體鰭之間的絕緣區受到的凹陷。形成凹陷的絕緣區至此相對深度有助於避免在加工處理期間的半導體鰭的彎折。避免半導體鰭的彎折增加了後續操作的製程窗口，例如替換閘極(replacement gate)製程或源極/汲極生長製程。可因此改進製造良率。
第1圖示出根據一些實施方式之鰭式場效電晶體(FinFET)的實例。第1圖是三維視圖，其中為了清楚說明而省略FinFET的一些特徵。FinFET包括從基板50(例如半導體基板)延伸的半導體鰭54，其中半導體鰭54作為FinFET的通道區58。在相鄰半導體鰭54之間 設置絕緣區56，例如淺溝槽隔離(shallow trench isolation，STI)區，而半導體鰭54可位於相鄰的絕緣區56之上且從相鄰的絕緣區56之間突出。儘管將絕緣區56敘述/示出為與基板50隔離，如本文所使用，術語「基板」可指單獨的半導體基板或半導體基板及絕緣區的組合。此外，儘管將半導體鰭54的底部示出為單一的與基板50連續的材料，半導體鰭54及/或基板50的底部可包含單一材料或複數個材料。在此上下文中，半導體鰭54指在相鄰的絕緣區56之間延伸的部分。
閘極介電質112是沿著半導體鰭54的側壁並位於半導體鰭54的頂表面上方。閘極電極114位於閘極介電質112上方。磊晶源極/汲極區98設置在半導體鰭54的相對側中，相對於閘極介電質112及閘極電極114。多個半導體鰭54之間可共享磊晶源極/汲極區98。舉例而言，可使相鄰的磊晶源極/汲極區98電性連接，例如透過透過磊晶生長聚結(coalescing)磊晶源極/汲極區98，或透過以相同的源極/汲極觸點使磊晶源極/汲極區98耦合。
第1圖進一步圖示在後續圖中使用的參考橫截面。橫截面A-A’沿著閘極電極114的縱軸。橫截面B-B’與橫截面A-A’垂直並且沿著半導體鰭54的縱軸，並且例如位於FinFET的磊晶源極/汲極區98之間的電流流動方向上。橫截面C-C’與橫截面A-A'平行並且延伸穿過FinFET的磊晶源極/汲極區98。為了清楚起見，後續圖 式參考這些參考橫截面。
在使用閘極在後製程(gate-last process)而形成的FinFET的內容中敘述本文論述的一些實施例。在其他實施例中，可使用閘極在先製程(gate-first process)。此外，一些實施例考量了用於平面裝置(例如平面FET)中的態樣。
第2圖至第17C圖是根據一些實施方式之製造FinFET時的中間階段的視圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖與第17A圖是沿著相似於第1圖中的參考橫截面A-A'的橫截面視圖。第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖與第17B圖是沿著相似於第1圖中的參考橫截面B-B'的橫截面視圖。第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖與第17C圖是沿著相似於第1圖中的參考橫截面C-C'的橫截面視圖。
在第2圖中，提供了基板50。基板50可為半導體基板，例如主體(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，此半導體基板可為摻雜(例如用p型或n型雜質)或未摻雜的。基板50可為晶圓，例如矽晶圓。通常，SOI基板是在絕緣體層上形成的一層半導體材料。絕緣體層可 為例如埋入的氧化物(buried oxide，BOX)層、氧化矽層、或類似者。在基板(通常為矽或玻璃基板)上提供絕緣體層。亦可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括鍺矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或類似者。
基板50具有n型區50N及p型區50P。n型區50N可以用於形成n型裝置，例如NMOS電晶體，例如n型FinFET，而p型區50P可以用於形成p型裝置，例如PMOS電晶體，例如p型FinFET。n型區50N可與p型區50P實體分離(未單獨示出)，並且可在n型區50N與p型區50P之間設置任何數量的裝置特徵(例如其他主動裝置、摻雜區域、隔離結構等)。儘管所示出的是一個n型區50N及一個p型區50P，然而可提供任何數量的n型區50N及p型區50P。
在第3圖中，鰭結構52形成在基板50中。鰭結構52包括半導體鰭54，其為半導體條帶(semiconductor strip)。可透過蝕刻基板50中的溝槽56以在基板50中形成鰭結構52。蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其一組合。蝕刻製程可為各向異性的。
可透過任何適當方法對鰭結構52進行圖案化。舉例而言，可使用一或多個微影製程(包括雙重圖案化製程或多重圖案化製程)對鰭結構52進行圖案化。通常，雙重圖案化製程或多重圖案化製程結合微影及自對準製程，從而允許產生圖案，此圖案的間距小於例如另外使用單個直接微影製程獲得的圖案的間距。舉例而言，在一個實施例中，在基板上方形成犧牲層並且使用微影製程對犧牲層進行圖案化。使用自對準製程在圖案化後的犧牲層旁形成間隔物。隨後移除犧牲層，並且可隨後使用殘餘的間隔物作為遮罩60對鰭結構52進行來圖案化。在一些實施例中，遮罩60(或其他層)可保留在鰭結構52上。
在所示出的實施方式中，鰭結構52各具有兩個半導體鰭54。然而，鰭結構52可各具有任何數量的半導體鰭54，例如兩個、三個或多個半導體鰭54。此外，不同的鰭結構52可具有不同數量的半導體鰭54。舉例而言，晶粒的第一區(例如核心邏輯區)中的鰭結構52可具有第一數量的半導體鰭54，而晶粒的第二區(例如輸入/輸出區)中的鰭結構52可具有第二數量的半導體鰭54，第二數量不同於第一數量。
溝槽56具有不同的寬度。具體地，溝槽56A的第一子集合的寬度小於溝槽56B的第二子集合的寬度。溝槽56A隔開個別鰭結構52的半導體鰭54，而溝槽56B將鰭結構52彼此隔開。個別鰭結構52的半導體鰭54由相較於鰭結構52較小的距離而彼此分隔。在一些實施方式 中，個別鰭結構52的半導體鰭54由距離D1分隔，距離D1在5nm至100nm的範圍內，鰭結構52由距離D2彼此分隔，距離D2在20nm至200nm的範圍內，且距離D2大於距離D1。透過以具有由不同距離分隔之特徵的圖案對遮罩60進行圖案化，其中距離對應於溝槽56的不同寬度，可形成具有不同寬度的溝槽56。溝槽56的寬度定義了半導體鰭54的寬度(亦稱為半導體鰭54的臨界尺寸)。在一些實施方式中，半導體鰭54的臨界尺寸為5nm至30nm。
溝槽56具有不同的深度。具體地，溝槽56A的深度小於溝槽56B的深度。在一些實施方式中，溝槽56A具有第一深度為5nm至70nm，溝槽56B具有第二深度為5nm至70nm，且第二深度大於第一深度。在一些實施方式中，溝槽56A的深度與溝槽56B的深度之間的差值，即距離D3為5nm至30nm。溝槽56可形成為具有不同的深度，這是由於在溝槽56的蝕刻期間由遮罩60的圖案所造成的圖案加載效應(pattern loading effects)，其中遮罩60的圖案具有由不同距離分隔之特徵。溝槽56的深度定義半導體鰭54的高度。在一些實施方式中，半導體鰭54的高度為10nm至100nm。
在第4圖中，用於絕緣區的一或多層絕緣材料62形成於基板50上方並位於相鄰的半導體鰭54之間。絕緣材料62可包括氧化物(例如氧化矽)、氮化物(例如氮化矽)、類似者、或其一組合，且可透過化學氣相沉積 (chemical vapor deposition，CVD)製程，例如高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、其類似者、或其組合來形成絕緣材料62。可使用透過任何可接受的製程形成的其他絕緣材料。在所示出的實施方式中，絕緣材料62包括襯墊62A與填充材料62B，襯墊62A位於基板50與半導體鰭54的表面上，而填充材料62B位於襯墊62A上。襯墊62A可以是由保形沉積製程(例如ALD)保形地沉積的非晶矽(amorphous silicon)、氧化矽，氮化矽或其類似，而填充材料62B可以是由保形生長製程(例如FCVD)生長的氧化矽。在另一實施方式中，形成單一層的絕緣材料62。一旦形成絕緣材料，可執行退火製程。可在含有H2或O2的環境中執行退火製程。透過退火製程可使得襯墊62A受到氧化，因此在退火後，襯墊62A的材料相似於填充材料62B。在一實施方式中，形成絕緣材料62，使得過量的絕緣材料62覆蓋半導體鰭54。
絕緣材料62厚度受到控制，使得絕緣材料62沒有填充所有的溝槽56。在一些實施方式中，沉積絕緣材料62至厚度T1，厚度T1在5nm至30nm的範圍內。距離D1、距離D2(見第3圖)與厚度T1受到控制，使得絕緣材料62填充溝槽56A但沒有填充溝槽56B。舉例而言，絕緣材料62的分配體積可能足以完全填充(或過度填充)溝槽56A，但可能不足以完全填充溝槽56B。溝槽56B 中的絕緣材料62因此沒有完全填充溝槽56B，然而卻是保形地襯於基板50的表面與半導體鰭54的側壁的表面，其中半導體鰭54的側壁界定出溝槽56B。
在所示出的實施方式中，半導體鰭54的側壁與絕緣材料62的側壁被示為分別和基板50的頂表面與絕緣材料62的頂表面形成直角。在其他實施方式中(隨後在第19圖至第20圖敘述)，在半導體鰭54的圖案化期間與絕緣材料62的沉積期間可出現輪廓(contouring)。因此，rounded surfaces可連接半導體鰭54的側壁至基板50的頂表面，且rounded surfaces可連接絕緣材料62的側壁至絕緣材料62的頂表面。
在第5圖中，一或多個介電層64形成於絕緣材料62上。介電層64填充(並且可能過度填充)沒有被絕緣材料62填充(例如為沒有受到佔據)之溝槽56B的殘餘部分。可以由一或多個介電材料形成介電層64。可接受的介電材料包括氮化物(例如氮化矽)、氧化物(例如氧化鉭、氧化鋁、氧化鋯、氧化鉿等)、碳化物(例如，碳氮化矽、氧碳氮化矽等)、其組合或其類似，並可透過ALD、CVD或其類似方式而沉積。亦可使用透過任何可接受的製程形成的其他絕緣材料。此外，可以由低k介電材料(例如具有k值小於約3.5的介電材料)、高k介電材料(例如具有k值大於約7.0的介電材料)或其多層來形成介電層64。介電層64的形成材料是對絕緣材料62的蝕刻具有高蝕刻選擇性。在一些實施方式中，介電層64包括由 ALD形成的氮化矽。在一些實施方式中(隨後在第18A圖至第18C圖敘述)，在介電層64的沉積期間，在溝槽56B的頂部出現夾斷(pinch-off)，使得溝槽56B內介電層64的部分包括空穴。
在第6圖中，對介電層64與絕緣材料62施加移除製程以移除半導體鰭54上方的介電層64與絕緣材料62的過量部分(例如在溝槽56之外)，從而在絕緣材料62上形成混雜鰭66。在一些實施方式中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、其組合或其類似。在移除製程之後，介電層64具有殘留在溝槽56B中的部分(從而形成混雜鰭66)。在平坦化製程之後，混雜鰭66的頂表面、絕緣材料62的頂表面與半導體鰭54的頂表面為共平面(在製程變化內)，使得它們彼此齊平。混雜鰭66設置於半導體鰭54之間並相鄰於鰭結構52。混雜鰭66亦可稱為「介電鰭(dielectric fins)」。
在第7圖中，絕緣材料62受到凹陷以形成淺溝槽隔離區68。絕緣材料62受到凹陷，使得半導體鰭54的上部分與混雜鰭66的上部分突出上方並位於相鄰的淺溝槽隔離區68之間。此外，淺溝槽隔離區68的頂表面可具有平坦表面(如所示出)、凸面、凹面(例如碟形)或其一組合。透過合適的蝕刻，淺溝槽隔離區68的頂表面可形成為平坦、凸狀及/或凹狀。可以使用可接受的蝕刻製程使淺溝槽隔離區68凹陷，例如對絕緣材料62的材料具有選擇性的製程。如後續將更詳細地所敘述，蝕刻製程以較 快的速率選擇性地蝕刻絕緣材料62的材料，相較於蝕刻半導體鰭54與混雜鰭66的材料。在淺溝槽隔離區68的形成期間，可因此保護半導體鰭54與混雜鰭66不受損壞。在淺溝槽隔離區68達到所需高度之後，可以使用定時蝕刻製程來停止對絕緣材料62的蝕刻。在一些實施方式中，淺溝槽隔離區68具有一高度為10nm至100nm的範圍內。淺溝槽隔離區68包括位於溝槽56中絕緣材料62的殘餘部分。
如前所述，溝槽56B深於溝槽56A。因此，淺溝槽隔離區68具有不同的高度。具體地，第一組淺溝槽隔離區68A具有的一高度小於第二組淺溝槽隔離區68B的一高度。淺溝槽隔離區68A位於溝槽56A中，並位於個別鰭結構52的半導體鰭54之間，且可被稱為「內淺溝槽隔離區」。淺溝槽隔離區68B位於溝槽56B中，並位於相鄰的鰭結構52之間並圍繞混雜鰭66(例如位於半導體鰭54與混雜鰭66之間)，且可被稱為「外淺溝槽隔離區」。由於溝槽56B深於溝槽56A，因此相較於淺溝槽隔離區68A的底表面，淺溝槽隔離區68B的底表面設置為較遠離半導體鰭54的頂表面與混雜鰭66的頂表面。在一些實施方式中，相較於淺溝槽隔離區68A的底表面，淺溝槽隔離區68B的底表面設置為以距離D3(如前述)更遠離半導體鰭54的頂表面與混雜鰭66的頂表面。
形成淺溝槽隔離區68重新形成溝槽56A，56B的部分。溝槽56A的重新形成部分位於各個成對的半導體 鰭54之間，而溝槽56B的重新形成部分位於各個成對的半導體鰭54與混雜鰭之間。距離D1、距離D2(見第3圖)與厚度T1(見第4圖)受到控制，使得溝槽56A的重新形成部分寬於溝槽56B的重新形成部分。在一些實施方式中，溝槽56A的重新形成部分具有寬度W1為10nm至30nm的範圍內，溝槽56B的重新形成部分具有寬度W2為5nm至20nm範圍內，寬度W1大於寬度W2。
在絕緣材料62的凹陷期間，由於圖案加載效應，絕緣材料62可具有不同的凹陷量，而圖案加載效應是由具有不同寬度的溝槽56A，56B的重新形成部分所造成。此外，如後續將更詳細地敘述，以加劇圖案加載效應的蝕刻參數(例如，溫度、壓力和持續時間)進行絕緣材料62的蝕刻。由於圖案加載效應，溝槽56A內的絕緣材料62的部分比溝槽56B內絕緣材料62的部分凹陷更多(例如深度較大)。因此，淺溝槽隔離區68B的頂表面設置為比淺溝槽隔離區68A的頂表面更遠離基板50。換言之，相對於基板50，淺溝槽隔離區68B延伸於淺溝槽隔離區68A之上。在一些實施方式中，淺溝槽隔離區68B的頂表面設置為比淺溝槽隔離區68A的頂表面更遠離基板並具有距離D4，距離D4為2nm至10nm的範圍內。淺溝槽隔離區68A的頂表面與淺溝槽隔離區68B的頂表面之間的距離D4亦稱為淺溝槽隔離區68的台階高度(step height)。使淺溝槽隔離區68凹陷至具有此範圍內的台階高度暴露了半導體鰭54與混雜鰭66，而不會造成半導體鰭54的 彎曲，特別是當半導體鰭54的高度(如前述)大，當半導體鰭54(如前述)的臨界尺寸小，或當半導體鰭54之間的距離(如前述)大的時候。使淺溝槽隔離區68凹陷至超出此範圍的台階高度可能會導致半導體鰭54的彎曲。具體地，使淺溝槽隔離區68凹陷至台階高度小於2nm可能會導致半導體鰭54向外彎曲，而使淺溝槽隔離區68凹陷至台階高度大於10nm可能會導致半導體鰭54向內彎曲。如後續將更詳細地敘述，避免半導體鰭54的彎折增加了後續操作的加工窗口。
在絕緣材料62包括氧化矽的一些實施方式中，透過使用氫氟酸(hydrofluoric acid，HF)和氨氣(NH3)的乾蝕刻使絕緣材料62凹陷。具體地，在產生電漿時，透過將絕緣材料62暴露至包括氫氟酸與氨氣作為主要製程氣體之氣體來源，使絕緣材料62受到蝕刻。氣體來源亦可以包括載體氣體，例如氮氣(N2)、氬氣(Ar)或其類似。在一些實施方式中，在20ºC至90ºC的溫度，2mTorr至100mTorr的壓力下執行蝕刻製程，為時10秒至100秒。在蝕刻期間，以這些範圍內的蝕刻參數(例如溫度、壓力與時間)執行蝕刻製程加劇了圖案加載效應，使得淺溝槽隔離區68在凹陷後具有所需的台階高度(如前述)。以超出這些範圍的蝕刻參數(例如溫度、壓力與時間)執行蝕刻製程可能不會使得淺溝槽隔離區68在凹陷後具有所需的台階高度。
各淺溝槽隔離區68B沿著混雜鰭66的三個邊(例 如側壁與底表面)延伸。具體地，淺溝槽隔離區68B的第一部分位於混雜鰭66與第一鰭結構52之間，淺溝槽隔離區68B的第二部分位於混雜鰭66與第二鰭結構52之間，淺溝槽隔離區68B的第三部分位於混雜鰭66的下方。
先前對第2圖至第7圖敘述的製程僅是可如何形成半導體鰭54、混雜鰭66與淺溝槽隔離區68的一個實例，且可形成STI區域56。在一些實施例中，可使用遮罩及磊晶生長製程形成半導體鰭54與混雜鰭66。舉例而言，可以在基板50的頂表面上方形成介電層，並且可以穿過介電層蝕刻溝槽以暴露下方的基板50。可以在一些溝槽中磊晶生長磊晶結構，可以在其他溝槽中沉積絕緣結構，並且可以使介電層凹陷(方式相似於參照第7圖所敘述的)以讓磊晶結構從介電層突起以形成半導體鰭54，且絕緣結構從介電層突出以形成混雜鰭66。在磊晶生長磊晶結構的一些實施例中，可在生長期間原位摻雜磊晶生長的材料，這可省去先前及/或後續植入，儘管可一起使用原位及植入摻雜。
另外，可有利地在n型區50N中磊晶生長與p型區50P中的材料不同的材料。在各個實施例中，半導體鰭54的上部可由鍺矽(SixGe1-x，其中x可以在0至1的範圍內)、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似者形成。舉例而言，用於形成III-V族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦 鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵及類似材料。
另外，可在半導體鰭54及/或基板50中形成適當的阱(未單獨示出)。阱可具有與源極/汲極區的導電類型相反的導電類型，將隨後在n型區50N及p型區50P的每一者中形成這些源極/汲極區。在一些實施例中，在n型區50N中形成p型阱，並且在p型區50P中形成n型阱。在一些實施例中，在n型區50N及p型區50P兩者中形成p型阱或n型阱。
在具有不同阱類型的實施例中，可使用遮罩(未單獨示出)實現用於n型區50N及p型區50P的不同植入步驟，遮罩例如為光阻。舉例而言，可在n型區50N中的半導體鰭54、混雜鰭66與淺溝槽隔離區68上方形成光阻。圖案化光阻以暴露p型區50P。可以透過使用旋轉塗佈技術來形成光阻，並且可使用可接受的微影技術來圖案化光阻。一旦光阻受到圖案化後，在p型區50P中執行n型雜質植入，並且光阻可用作為遮罩以大致上防止將n型雜質植入到n型區50N中。n型雜質可為磷、砷、銻、或類似者，且n型雜質在區域中的植入濃度為1013cm-3至1014cm-3。在植入之後移除光阻，例如透過可接受的灰化製程來移除光阻。
在植入p型區50P之後或之前，在p型區50P中的半導體鰭54、混雜鰭66與淺溝槽隔離區68上方形成遮罩(未單獨示出)，遮罩例如為光阻。對光阻進行圖案 化以暴露n型區50N。可以透過使用旋轉塗佈技術來形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦光阻受到圖案化後，可在n型區50N中執行p型雜質植入，並且光阻可用作為遮罩以實質上防止將p型雜質植入到p型區50P中。p型雜質可為硼、氟化硼、銦、或類似者，且p型雜質在區域中的植入濃度為1013cm-3至1014cm-3。在植入之後移除光阻，例如透過任何可接受的灰化製程來移除光阻。
在植入n型區50N及p型區50P之後，可執行退火以修復植入損壞並且活化所植入的p型及/或n型雜質。在磊晶生長用於半導體鰭54的磊晶結構的一些實施例中，可在生長期間原位摻雜生長的材料，這可省去先前及/或後續植入，儘管可一起使用原位及植入摻雜。
在第8圖中，在半導體鰭54與混雜鰭66上形成虛擬介電層72。可由例如氧化矽、氮化矽、其組合、或類似者的介電材料形成虛擬介電層72，其中可根據可接受的技術沉積或熱生長此介電材料，例如ALD、原位蒸氣生長(in-situ steam growth，ISSG)，快速熱氧化(rapid thermal oxidation，RTO)，或其類似技術。在一些實施方式中，虛擬介電層72具有一厚度為1nm至10nm。在虛擬介電層72上方形成虛擬閘極層74，並且在虛擬閘極層74上方形成遮罩層76。可在虛擬介電層72上方沉積虛擬閘極層74並且隨後執行平坦化，例如透過化學機械研磨來執行平坦化。可由導電或不導電材料形成虛擬閘極 層74，例如非晶矽、多晶矽(聚矽(polysilicon))、多晶鍺矽(poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物、或類似者，並可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、或類似方式沉積此材料。可由具有蝕刻選擇性高於蝕刻絕緣材料(例如淺溝槽隔離區68及/或虛擬介電層72)的材料來形成虛擬閘極層74。遮罩層76可沉積於虛擬閘極層74上方。可由介電材料形成遮罩層76，介電材料例如氮化矽、氮氧化矽、或類似者。在此實例中，單個虛擬閘極層74及單個遮罩層76形成並跨過n型區50N及p型區50P。在所示出的實施例中，虛擬介電層72覆蓋半導體鰭54、混雜鰭66及STI區域68，使得虛擬介電層72在淺溝槽隔離區68上方延伸並且在虛擬閘極層74與淺溝槽隔離區68之間延伸。在另一實施方式中，虛擬介電層72僅覆蓋半導體鰭54。
如上所述，使淺溝槽隔離區68凹陷以具有所需的台階高度有助於避免半導體鰭54的彎折。在虛擬閘極層74的沉積期間，避免半導體鰭54的彎折提高間隙填充(gap-filling)性質，因此可避免虛擬閘極層74中形成空穴。可因此改進製造良率。
第9A圖至第17C圖示出在製造實施例裝置時的各個額外步驟。第9A圖至第17C圖示出在n型區50N及p型區50P的任一者中的特徵。例如所示出的結構可適用於n型區50N及p型區50P兩者。在伴隨每個圖的敘 述中說明n型區50N及p型區50P的結構差異(若有)。
在第9A圖至第9C圖中，使用可接受的微影與蝕刻技術對遮罩層76進行圖案化以形成遮罩86。透過任何可接受的蝕刻技術將遮罩86的圖案轉移到虛擬閘極層74以形成虛擬閘極84。可透過任何可接受的蝕刻技術可選地將遮罩86的圖案進一步轉移到虛擬介電層72以形成虛擬介電質82。虛擬閘極84覆蓋半導體鰭54的各個通道區58。遮罩86的圖案可用於實體上分隔相鄰的虛擬閘極84。虛擬閘極84可具有的縱向方向基本上垂直於(在製程變化內)半導體鰭54的縱向方向。可在虛擬閘極84的圖案化期間移除遮罩86，或可以在隨後的處理期間移除遮罩86。
閘極間隔物92形成在半導體鰭54上方，並位於在遮罩86(若存在)、虛擬閘極84與虛擬介電質82的暴露側壁上。可透過保形地沉積一或多種介電材料並且隨後蝕刻介電材料來形成閘極間隔物92。可接受的介電材料可包括氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、或類似者，並可透過保形沉積製程形成介電材料，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沉積(atomic layer deposition，ALD)、電漿增強的原子層沉積(plasma-enhanced atomic layer deposition，PEALD)、或類似者。可使用透過任何可接受的製程形成的其他絕緣材料。可執行任何可接受的蝕刻製程(例如乾式蝕刻、濕式蝕刻、類似 製程、或其組合)以對介電材料進行圖案化。蝕刻可為各向異性的。當蝕刻時，介電材料具有餘留在虛擬閘極84的側壁上的部分(因此形成閘極間隔物92)。在一些實施例中，調整用於形成閘極間隔物92的蝕刻，使得當蝕刻時，介電材料亦具有餘留在半導體鰭54的側壁上的部分(因此形成鰭間隔物94)。在蝕刻之後，鰭間隔物94(若存在)及閘極間隔物92可以具有筆直側壁(如圖所示)或可以具有彎曲的側壁(未單獨示出)。
鰭間隔物94包括內鰭間隔物94N(其設置於同一個鰭結構52的半導體鰭54之間，參照第8圖)與外鰭間隔物94O(其設置於半導體鰭54與混雜鰭66之間)。在所示出的實施方式中，在圖案化後分離內鰭間隔物94N，從而暴露淺溝槽隔離區68A。在另一實施方式中，內鰭間隔物94N沒有完全地分離，使得用於間隔物之介電材料的部分位於淺溝槽隔離區68A上方。此外，由於淺溝槽隔離區68A的高度低於淺溝槽隔離區68B，內鰭間隔物94N的高度大於外鰭間隔物94O。
另外，可執行植入以形成輕度摻雜源極/汲極區(lightly doped source/drain，LDD)(未單獨示出)。在具有不同裝置類型的實施例中，與用於先前敘述的阱的植入類似，例如可在n型區50N上方形成光阻的遮罩(未單獨示出)，同時暴露p型區50P，並且可植入適當類型(例如p型)的雜質到p型區50P中暴露的半導體鰭54中。可隨後移除遮罩。隨後，可在p型區50P上方 形成例如光阻的遮罩(未單獨示出)，同時暴露n型區50N，並且可植入適當類型的雜質(例如n型)至n型區50N中暴露的半導體鰭54中。可隨後移除遮罩。n型雜質可為先前敘述的n型雜質中的任一者，並且p型雜質可為先前敘述的p型雜質中的任一者。在植入期間，虛擬閘極84維持覆蓋通道區58，使得通道區58保持實質上不具有用於植入形成輕度摻雜源極/汲極區的雜質。輕度摻雜源極/汲極區的雜質濃度可為1015cm-3至1019cm-3。可使用退火修復植入損壞並且活化所植入的雜質。
需要注意的是，先前的揭示內容通常敘述了形成間隔物及輕度摻雜源極/汲極區區域的製程。可使用其他製程及序列。例如可利用較少或額外的間隔物，可利用不同步驟序列，可形成及移除額外間隔物，及/或類似者。此外，可使用不同的結構及步驟形成n型裝置及p型裝置。
在第10A圖至第10C圖中，源極/汲極凹槽96形成於半導體鰭54中。在所示出的實施方式中，源極/汲極凹槽96延伸至半導體鰭54中。源極/汲極凹槽96亦可延伸至基板50中。在多個實施方式中，在沒有蝕刻基板50的情形下，源極/汲極凹槽96可延伸至基板50的頂表面；可蝕刻半導體鰭54，使得源極/汲極凹槽96的底表面設置於淺溝槽隔離區68的頂表面下方；或其類似。可透過使用各向異性蝕刻製程如RIE、NBE或其類似蝕刻半導體鰭54，從而形成源極/汲極凹槽96。相較於混雜鰭66與淺溝槽隔離區68的材料，蝕刻製程以較快的速率選 擇性地蝕刻半導體鰭54的材料。在所使用的蝕刻製程中，閘極間隔物92與虛擬閘極84共同地作為半導體鰭54的遮罩部分以形成源極/汲極凹槽96。在源極/汲極凹槽96達到所需的深度後，可採用定時蝕刻製程以停止源極/汲極凹槽96的蝕刻。在源極/汲極凹槽96的蝕刻期間或之後，可蝕刻鰭間隔物94(若存在)，從而減少鰭間隔物94的高度。可透過調整鰭間隔物94的高度來控制隨後將形成在源極/汲極凹槽96中的源極/汲極區的大小及尺寸。混雜鰭66沒有凹陷，而保留於鰭結構52之間的源極/汲極凹槽96受到蝕刻。
如上所述，使淺溝槽隔離區68凹陷以具有所需的台階高度有助於避免半導體鰭54的彎折。避免半導體鰭54的彎折有助於源極/汲極凹槽96具有更均勻的尺寸，從而使得後續生長的源極/汲極區亦具有更均勻的尺寸。可因此改進製造良率。
在第11A圖至第11C圖中，在源極/汲極凹槽96中形成磊晶源極/汲極區98。磊晶源極/汲極區98因而設置在半導體鰭54中，使得每個虛擬閘極84(及對應的通道區58)位於個別相鄰對的磊晶源極/汲極區98之間。磊晶源極/汲極區98因此鄰接通道區58。在一些實施例中，閘極間隔物92用於以適當的橫向距離分離磊晶源極/汲極區98與虛擬閘極84，使得磊晶源極/汲極區98不會讓FinFET後續形成的閘極發生短路。可選擇磊晶源極/汲極區98的材料以在相應通道區58中施加應力，藉 此改進效能。
可透過遮蔽p型區50P來形成n型區50N中的磊晶源極/汲極區98。隨後在n型區50N中的源極/汲極凹槽96中磊晶生長n型區50N中的磊晶源極/汲極區98。磊晶源極/汲極區98可包括適用於n型裝置的任何可接受的材料。舉例而言，若半導體鰭54是矽，則n型區50N中的磊晶源極/汲極區98可包括在通道區58上施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽、或類似者。n型區50N中的磊晶源極/汲極區98可被稱為「n型源極/汲極區」。n型區50N中的磊晶源極/汲極區98可具有從半導體鰭54的個別表面升高的表面並且可具有維面(facet)。
可透過遮蔽n型區50N來形成p型區50P中的磊晶源極/汲極區98。隨後，在p型區50P中的源極/汲極凹槽96中磊晶生長p型區50P中的磊晶源極/汲極區98。磊晶源極/汲極區98可包括適用於p型裝置的任何可接受材料。舉例而言，若半導體鰭54是矽，則p型區50P中的磊晶源極/汲極區98可包括在通道區58上施加壓縮應變的材料，例如鍺矽、硼摻雜的鍺矽、鍺、鍺錫、或類似者。p型區50P中的磊晶源極/汲極區98可稱為「p型源極/汲極區」。p型區50P中的磊晶源極/汲極區98可具有從半導體鰭54個別的表面升高的表面並且可具有維面。
類似於前述用於形成LDD區域的製程，磊晶源極 /汲極區98及/或半導體鰭54可佈植有雜質以形成源極/汲極區域，接著進行退火。源極/汲極區域的雜質濃度可為1019cm-3至1021cm-3的範圍內。用於源極/汲極區域的n型及/或p型雜質可為前述的雜質中的任一者。在一些實施例中，可在生長期間原位摻雜磊晶源極/汲極區98。
磊晶源極/汲極區98可包括一或多個半導體材料層。舉例而言，磊晶源極/汲極區98可各包括一襯墊層98A、一主層98B與一覆蓋層98C(或更一般地說，一第一半導體材料層、一第二半導體材料層與一第三半導體材料層)。磊晶源極/汲極區98可使用任意數量的半導體材料層。在磊晶源極/汲極區98包括三個半導體材料層的實施方式中，襯墊層98A可生長於源極/汲極凹槽96中，主層98B可生長於襯墊層98A上，覆蓋層98C可生長於主層98B上。襯墊層98A、主層98B與覆蓋層98C可以由不同的半導體材料形成，並可以摻雜不同的雜質濃度。在一些實施方式中，主層98B的雜質濃度大於覆蓋層98C，覆蓋層98C的雜質濃度大於襯墊層98A。形成雜質濃度小於主層98B之襯墊層98A可增加源極/汲極凹槽96中的附著力，而形成雜質濃度小於層98B之覆蓋層98C在後續處理期間可減少摻雜物從主層98B的外擴散(out-diffusion)。
由於用以形成磊晶源極/汲極區98的磊晶製程，磊晶源極/汲極區的上表面具有維面，維面橫向地延伸超 出半導體鰭54的側壁。在一些實施方式中，這些維面導致相鄰的磊晶源極/汲極區98合併，如第11C圖所示。然而，混雜鰭66(存在)阻擋了橫向磊晶生長以防止磊晶源極/汲極區98的一部份的接合(coalescing)。舉例而言，可以在單元邊界形成混雜鰭66以分隔相鄰的單元的磊晶源極/汲極區98。因此，混雜鰭66分隔一些磊晶源極/汲極區98。磊晶源極/汲極區98可接觸混雜鰭66的側壁。在所示出的實施方式中，形成鰭間隔物94以覆蓋延伸於淺溝槽隔離區68之上的半導體鰭54的側壁的一部分，從而阻擋磊晶生長。在另一實施方式中，調整用以形成閘極間隔物92的間隔物蝕刻從而不形成鰭間隔物94，因此允許磊晶源極/汲極區98延伸至淺溝槽隔離區68的表面。
在鰭間隔物94凹陷後(參照第10A圖至第10C圖所敘述)，鰭間隔物94可維持其相對高度，並生長磊晶源極/汲極區98(參照第11A圖至第11C圖所敘述)，使得內鰭間隔物94N的高度仍大於外鰭間隔物94O。因此，位於淺溝槽隔離區68B(位於混雜鰭66與半導體鰭54之間)上方的外鰭間隔物94O具有第一高度，位於淺溝槽隔離區68A上方的內鰭間隔物94N(位於半導體鰭54之間)具有第二高度，且第二高度大於第一高度。在一些實施方式中，內鰭間隔物94N與外鰭間隔物94O的高度為5nm至50nm。
在第12A圖至第12C圖中，在磊晶源極/汲極區 98、閘極間隔物92、遮罩86(若存在)或虛擬閘極84及混雜鰭66上方沉積第一層間介電質104(inter-layer dielectric，ILD)。可由介電材料形成第一層間介電質104，可透過任何適當方法沉積此介電材料，例如CVD、電漿增強化學氣相沉積(PECVD)、FCVD或類似者。可接受的介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、或類似者。可使用任何可接受製程形成的其他絕緣材料。
在一些實施方式中，在第一層間介電質104與磊晶源極/汲極區98、閘極間隔物92、遮罩86(若存在)或虛擬閘極84及混雜鰭66之間形成接觸蝕刻終止層102(contact etch stop layer，CESL)。可由蝕刻選擇性高於蝕刻第一層間介電質104的介電材料形成接觸蝕刻終止層102，例如氮化矽、氧化矽、氮氧化矽、或類似者。可透過任何適當方法(例如CVD、ALD、或類似者)形成接觸蝕刻終止層102。
在第13A圖至第13C圖中，執行移除製程以使第一層間介電質104的頂表面與閘極間隔物92及遮罩86(若存在)或虛擬閘極84的頂表面齊平。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、其組合、或類似者。平坦化製程亦可移除虛擬閘極84上的遮罩86以及沿著遮罩86的側壁的閘極間隔物92的部分。在平坦化製程之後，第一層間介電質104、 接觸蝕刻終止層102、閘極間隔物92及遮罩86(若存在)或虛擬閘極84的頂表面是(在製程變化內)共面的，使得它們彼此齊平。因此，透過第一層間介電質104而暴露出遮罩86(若存在)或虛擬閘極84的頂表面。在所示出的實施方式中，遮罩86保留，而平坦化製程使第一層間介電質104的頂表面與遮罩86的頂表面齊平。
在第14A圖至第14C圖中，在蝕刻製程中移除遮罩86(若存在)及虛擬閘極84，使得形成凹槽106。亦可移除凹槽106中的虛擬介電質82的部分。在一些實施例中，僅移除虛擬閘極84，而保留虛擬介電質82且透過凹槽106暴露虛擬介電質82。在一些實施例中，從晶粒的第一區(例如核心邏輯區)中的凹槽106移除虛擬介電質82，並且在晶粒的第二區(例如輸入/輸出區)中的凹槽106中保留虛擬介電質82。在一些實施例中，透過各向異性的乾式蝕刻製程來移除虛擬閘極84。舉例而言，蝕刻製程可包括使用乾式蝕刻製程來選擇性地蝕刻虛擬閘極84，此乾式蝕刻製程中的反應氣體對虛擬閘極84的蝕刻速率大於對第一層間介電質104或閘極間隔物92的蝕刻速率。在移除期間，在蝕刻虛擬閘極84時，虛擬介電質82可用作為蝕刻終止層。在移除虛擬閘極84之後，可隨後可選地移除虛擬介電質82。每個凹槽106暴露及/或覆蓋半導體鰭54個別的通道區58。凹槽106亦可暴露出混雜鰭66(當虛擬介電質82受到移除後)。
如上所述，使淺溝槽隔離區68凹陷以具有所需的 台階高度有助於避免半導體鰭54的彎折。避免半導體鰭54的彎折會增加用於虛擬介電質82及/或虛擬閘極84之移除的製程窗口，因此凹槽106內殘留的虛擬介電質82及/或虛擬閘極84的殘渣更少。可因此改進製造良率。
在第15A圖至第15C圖中，閘極介電質112與閘極電極114形成作為替換閘極。每一各別對的閘極介電質112與閘極電極114可以合稱為「閘極結構」。各閘極結構沿著半導體鰭54的通道區58的頂表面與側壁延伸。一些閘極結構進一步沿著混雜鰭66的頂表面與側壁延伸。
閘極介電質112包括沉積在凹槽106中的一或多個閘極介電層，例如位於半導體鰭54的頂表面與側壁上，位於混雜鰭66的頂表面與側壁上，以及位於閘極間隔物92的側壁上。閘極介電質112可包括氧化矽或金屬氧化物等氧化物，矽酸鹽如金屬矽酸鹽，其組合，其多層或其類似。閘極介電質112可包括高介電常數介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽及其組合。可以透過分子束沉積(molecular-beam deposition,MBD)、ALD、PECVD或其類似來形成閘極介電質112的介電材料。在虛擬介電質82的部分保留在凹槽106中的實施方式中，閘極介電質112包括虛擬介電質82的材料(例如氧化矽)。雖然示出的是單層的閘極介電質112，閘極介電質112可包括任何數量的界面層和任何數量的主層。舉例而言，閘極介電質112可包括 一個界面層和一個上覆的高介電常數介電層。
閘極電極114包括設置在閘極介電質112上方的一或多個閘極電極層，其填充凹槽106的殘餘部分。閘極電極114可包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鎢、鈷、釕、鋁、其組合、其多層或其類似。雖然示出的是單層的閘極電極114，閘極電極114可包括任何數量的工作函數調諧層(work function tuning layer)、任何數量的阻障層(barrier layer)、任何數量的膠層(glue layer)及一填充材料。
作為形成閘極結構的一個例子，一或多個閘極介電層可沉積於凹槽106中。閘極介電層亦可沉積於第一層間介電質104、接觸蝕刻終止層102與閘極間隔物92的頂表面上。接著，一或多個閘極電極層可沉積於閘極介電層上。可執行移除製程以移除閘極介電層與閘極電極層的多餘部分，這些多餘部分位於第一層間介電質104、接觸蝕刻終止層102與閘極間隔物92的頂表面上方。在移除製程之後，閘極介電層具有殘留在凹槽106中的部分(從而形成閘極介電質112)。在移除製程之後，閘極電極層具有殘留在凹槽106中的部分(從而形成閘極電極114)。在一些實施方式中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程，其組合，或其類似。在平坦化製程之後，閘極間隔物92、接觸蝕刻終止層102、第一層間介電質104、閘極介電質112與閘極電極114的頂表面為共平面(在製程變化內)，使得它們彼此齊平。
在n型區50N及p型區50P中閘極介電質112的形成可同時發生，使得在每個區中的閘極介電質112由相同材料形成，並且閘極電極114的形成可同時發生，使得在每個區中的閘極電極114由相同材料形成。在一些實施例中，可透過不同製程形成每個區中的閘極介電質112，使得閘極介電質112可為不同材料及/或具有不同數量的層，及/或可由不同製程形成每個區中的閘極電極114，使得閘極電極114可包括不同材料及/或具有不同數量的層。當使用不同製程時，可使用各種遮蔽步驟以遮蔽及暴露適當區。
在第16A圖至第16C圖中，在閘極間隔物92、接觸蝕刻終止層102、第一層間介電質104、閘極介電質112與閘極電極114上方沉積第二層間介電質124。在一些實施方式中，第二層間介電質124是透過可流動的CVD方法形成的可流動膜。在一些實施方式中，第二層間介電質124是由介電材料形成，例如PSG、BSG、BPSG、USG或其類似，其可以透過任何合適的方法沉積，例如CVD、PECVD或其類似。
可選地，在第二層間介電質124的形成之前，閘極遮罩116形成於閘極結構(包括閘極介電質112與閘極電極114)上方。作為形成閘極遮罩116的實施例，可使用任何可接受的蝕刻製程使閘極結構凹陷，並可選地使閘極間隔物92凹陷。一或多個介電材料可接著形成於凹槽中及接觸蝕刻終止層102與第一層間介電質104的頂表面上。 可接受的介電材料包括氮化矽、碳氮化矽、氮氧化矽、氧碳氮化矽或其類似，其可以透過保形沉積製程形成，例如化學氣相沉積(chemical vapor deposition,CVD)，電漿增強化學氣相沉積(PECVD)，原子層沉積(atomic layer deposition,ALD)，電漿增強原子層沉積(PEALD)，或其類似。可使用透過任何可接受的製程形成的絕緣材料。可執行移除製程以移除介電材料的多餘部分，這些多餘部分位於接觸蝕刻終止層102與第一層間介電質104的頂表面上方，從而形成閘極遮罩116。在移除製程之後，介電材料具有殘留在凹槽內的部分(從而形成閘極遮罩116)。在一些實施方式中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程，其組合，或其類似。在平坦化製程之後，接觸蝕刻終止層102、第一層間介電質104與閘極遮罩116的頂表面為共平面(在製程變化內)，使得它們彼此齊平。將接著形成閘極觸點以穿過閘極遮罩116以接觸閘極電極114的頂表面。
在一些實施方式中，蝕刻終止層(ESL)122形成於第二層間介電質124與閘極間隔物92、接觸蝕刻終止層102、第一層間介電質104與閘極遮罩116(若存在)或閘極介電質112及閘極電極114之間。蝕刻終止層122可包括介電材料，例如氮化矽、氧化矽、氮氧化矽或其類似，對第二層間介電質124的蝕刻具有高蝕刻選擇性。
在第17A圖至第17C圖中，形成閘極觸點132與源極/汲極觸點134以分別接觸閘極電極114與磊晶源 極/汲極區98。閘極觸點132物理性地及電性耦接至閘極電極114。源極/汲極觸點134物理性地及電性耦接至磊晶源極/汲極區98。
作為形成閘極觸點132與源極/汲極觸點134的實施例，穿過第二層間介電質124、ESL 122與閘極遮罩116形成用於閘極觸點132的開口，穿過第二層間介電質124、ESL 122，第一層間介電質104與接觸蝕刻終止層102形成用於源極/汲極觸點134的開口。可使用可接受的微影與蝕刻技術形成開口。開口中可形成襯墊(未單獨示出)如擴散阻障層、附著層或其類似及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或其類似。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其類似。可以執行平坦化製程例如CMP以從第二層間介電質124的一表面移除多餘的材料。殘餘的襯墊與導電材料形成閘極觸點132與源極/汲極觸點134於開口中。閘極觸點132與源極/汲極觸點134可以在不同的製程中形成，也可以在同一製程中形成。雖然示為形成在相同的橫截面中，但應當理解的是閘極觸點132與源極/汲極觸點134的各者可形成在不同的橫截面中，其可避免觸點的短路。
可選地，在磊晶源極/汲極區98與源極/汲極觸點134的交界面之間形成金屬半導體合金區136。金屬半導體合金區136可以是由金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、由金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區、由金屬矽化 物及金屬鍺化物兩者形成的鍺化矽區、或類似者。可以在源極/汲極觸點134之前透過以下操作形成金屬半導體合金區136：在開口中沉積金屬以用作源極/汲極觸點134，隨後執行熱退火製程。金屬可以是能夠與磊晶源極/汲極區98的半導體材料(例如矽、鍺矽、鍺等)反應以形成低電阻金屬半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金。金屬可以透過沉積製程沉積，例如ALD、CVD、PVD、或類似者。在熱退火製程之後，可執行清洗製程(例如濕式清洗)以從接觸開口(例如從金屬半導體合金區136的表面)移除金屬的任何殘留物。可以隨後在金屬半導體合金區136上形成源極/汲極觸點134。
第18A圖至第18C圖是根據一些其他實施方式之FinFET的視圖。此實施方式相似於第17A圖至第17C圖的實施方式，不同之處在於混雜鰭66包括空穴142。在介電層64的沉積期間(參照第4圖所敘述)，當夾斷(pinch-off)現象發生在溝槽56B的頂部時可形成空穴142。空穴142可改進相鄰的磊晶源極/汲極區98之間的電性絕緣。
第19圖至第20圖是根據多個實施方式之FinFET的視圖。第19圖至第20圖的實施方式分別類似於第17A圖與第18A圖的實施方式，除了淺溝槽隔離區68的頂表面具有凹狀的頂表面，這是因為絕緣材料62的蝕刻期間(參照第7圖所敘述)的凹陷(dishing)。如更 清楚示出的，淺溝槽隔離區68A的頂表面與淺溝槽隔離區68B的頂表面之間的差異距離D4是在凸形表面的頂點之間測量的。此外，由於處理製程中的蝕刻損失，半導體鰭54與混雜鰭66具有凸形的頂表面。另外，混雜鰭66與淺溝槽隔離區68具有凸形的底表面，這是由於半導體鰭54的圖案化(參照第3圖所敘述)與絕緣材料62的沉積(參照第4圖所敘述)期間可能出現的輪廓(contouring)所導致。如更清楚示出的，淺溝槽隔離區68A的底表面與淺溝槽隔離區68B的底表面之間的距離D3是在凸形表面頂點之間測量的。
第21圖至第22圖是根據多個實施方式之FinFET的視圖。第21圖至第22圖的實施方式分別相似於第19圖至第20圖的實施方式，不同之處在於鰭結構52各具有三個半導體鰭54。多個淺溝槽隔離區68A設置於各鰭結構52上方，各淺溝槽隔離區68A設置於鰭結構52的兩個半導體鰭54之間。
實施方式可以實現優勢。透過用用氫氟酸和氨氣蝕刻絕緣材料62在前述的溫度、壓力與時間下使絕緣材料62凹陷，有助於形成具有所需台階高度的淺溝槽隔離區68。形成淺溝槽隔離區68至具有所需台階高度有助於避免半導體鰭54的彎折。避免半導體鰭54的彎折增加了後續操作的製程窗口，例如替換閘極製程或源極/汲極生長製程。可因此改進製造良率。
所揭示的FinFET實施例亦可以應用於奈米結構 裝置，例如奈米結構(例如奈米片、奈米線、閘極全包圍、或類似者)場效電晶體(nanostructure field-effect transistors，NSFET)。在NSFET的實施例中，奈米結構取代鰭部，其中透過對通道層及犧牲層的交替堆疊層進行圖案化來形成此奈米結構。以類似於上文敘述的實施例的方式形成虛擬閘極結構及源極/汲極區域。在移除虛擬閘極結構之後，可以部分地移除或完全移除通道區域中的犧牲層。以類似於上文敘述的實施例的方式形成替換閘極結構，替換閘極結構可部分或完全填充透過移除犧牲層餘留的開口，並且替換閘極結構可部分地圍繞或完全地圍繞NSFET裝置的通道區域中的通道層。可以類似於上文敘述的實施例的方式形成層間介電質及到替換閘極結構及源極/汲極區域的觸點。
另外，FinFET/NSFET裝置可透過上層互連結構中的金屬化層互連以形成積體電路。可以在線程後端(BEOL)製程中形成上層互連結構，其中金屬化層連接到閘極觸點132與源極/汲極觸點134。可在BEOL製程期間與互連結構整合額外特徵，額外特徵例如被動裝置、記憶體(例如磁阻隨機存取記憶體(magnetoresistive random-access memory，MRAM)、電阻隨機存取記憶體(resistive random access memory，RRAM)、相變隨機存取記憶體(phase-change random access memory，PCRAM)等)或類似者。
在一實施方式中，一種裝置，包含：一第一半導體 鰭，延伸自一基板；一第二半導體鰭，延伸自該基板；一混雜鰭，位於該基板上方，該第二半導體鰭設置於該第一半導體鰭與該混雜鰭之間；一第一絕緣區，位於該第一半導體鰭與該第二半導體鰭之間；以及一第二絕緣區，位於該第二半導體鰭與該混雜鰭之間，該第二絕緣區的一頂表面設置為比該第一絕緣區的一頂表面更遠離該基板。在裝置的一些實施方式中，該第二絕緣區的該頂表面設置為透過一距離比該第一絕緣區的該頂表面更遠離該基板，該距離為2nm至10nm。在裝置的一些實施方式中，該混雜鰭的一頂表面，該第一半導體鰭的一頂表面與該第二半導體鰭的一頂表面彼此齊平。在裝置的一些實施方式中，該第二絕緣區的一底表面設置為比該第一絕緣區的一底表面更遠離該混雜鰭的該頂表面，該第一半導體鰭的該頂表面與該第二半導體鰭的該頂表面。在一些實施方式中，裝置更包括：一閘極介電質，位於該混雜鰭的一側壁、該第一半導體鰭的一側壁、與該第二半導體鰭的一側壁上；以及一閘極電極，位於該閘極介電質上。在裝置的一些實施方式中，該第二絕緣區具有一第一部分與一第二部分，該第一部分設置於該第二半導體鰭與該混雜鰭之間，該第二部分設置於該基板與該混雜鰭之間。
在一實施方式中，一種裝置包含：一第一鰭結構，包含一第一半導體鰭與一第二半導體鰭；一第一源極/汲極區，位於該第一半導體鰭與該第二半導體鰭中；一混雜鰭，相鄰於該第一源極/汲極區與該第一鰭結構；一第一 鰭間隔物，位於該混雜鰭與該第一半導體鰭之間，該第一鰭間隔物具有一第一高度；以及一第二鰭間隔物，位於該第一半導體鰭與該第二半導體鰭之間，該第二鰭間隔物具有一第二高度，該第二高度大於該第一高度。在一些實施方式中，裝置更包括：一第一絕緣區，位於該混雜鰭與該第一半導體鰭之間，該第一絕緣區具有一第三高度；以及一第二絕緣區，位於該第一半導體鰭與該第二半導體鰭之間，該第二絕緣區具有一第四高度，該第四高度小於該第三高度。在一些實施方式中，裝置更包括：一第二鰭結構，包含一第三半導體鰭與一第四半導體鰭；以及一第二源極/汲極區，位於該第三半導體鰭與該第四半導體鰭中，該混雜鰭分隔該第一源極/汲極區與該第二源極/汲極區。在一些實施方式中，裝置更包括：一絕緣區，具有一第一部分，一第二部分與一第三部分，該第一部分設置於該混雜鰭與該第一鰭結構之間，該第二部分設置於該混雜鰭與該第二鰭結構之間，該第三部分設置於該混雜鰭之下。在裝置的一些實施方式中，該混雜鰭包含一空穴。
在一實施方式中，一種方法包含：形成一第一半導體鰭與一第二半導體鰭，該第一半導體鰭與該第二半導體鰭延伸自一基板；形成一絕緣材料圍繞該第一半導體鰭與該第二半導體鰭，該絕緣材料的一第一部分設置於該第一半導體鰭與該第二半導體鰭之間；形成一混雜鰭於該絕緣材料上，該絕緣材料的一第二部分設置於該第二半導體鰭與該混雜鰭之間；以及凹陷該絕緣材料的該第一部分與該 第二部分以分別形成一第一絕緣區與一第二絕緣區，其中相較於該絕緣材料的該第二部分，該絕緣材料的該第一部分凹陷的一深度較大。在方法的一些實施方式中，該絕緣材料包含氧化矽，且凹陷該絕緣材料的該第一部分與該第二部分包含：在產生一電漿時，以氫氟酸和氨氣執行一乾蝕刻。在方法的一些實施方式中，在20ºC至90ºC的一溫度下執行該乾蝕刻。在方法的一些實施方式中，在2mTorr至100mTorr的一壓力下執行該乾蝕刻。在方法的一些實施方式中，執行該乾蝕刻的一時間為10秒至100秒。在方法的一些實施方式中，形成該絕緣材料包含：以一保形沉積製程沉積一襯墊於該第一半導體鰭的一表面上與該第二半導體鰭的一表面上；以及以一保形生長製程生長一填充材料於該襯墊上。在方法的一些實施方式中，形成該第一半導體鰭與該第二半導體鰭包含蝕刻該基板中的一第一溝槽與一第二溝槽，該絕緣材料完全填充該第一溝槽，該絕緣材料沒有完全填充該第二溝槽。在方法的一些實施方式中，形成該混雜鰭包含：沉積一介電層與該第二溝槽的部分中，該些部分沒有被該絕緣材料佔據；以及移除位於該第二溝槽外之該介電層的一部分。在方法的一些實施方式中，移除介電層的該部分包含：平坦化該介電層，該絕緣材料，該第一半導體鰭與該第二半導體鰭，其中該混雜鰭的一頂表面、該第一半導體鰭的一頂表面與該第二半導體鰭的一頂表面彼此齊平。
上文概述若干實施例的特徵，使得熟習此項技術者 可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、取代及更改。
50:基板
52:鰭結構
56:絕緣區/溝槽
58:通道區
98:磊晶源極/汲極區
112:閘極介電質
114:閘極電極
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面

Claims (10)

  1. 一種半導體裝置，包含：一第一半導體鰭，延伸自一基板；一第二半導體鰭，延伸自該基板；一混雜鰭，位於該基板上方，該第二半導體鰭設置於該第一半導體鰭與該混雜鰭之間；一第一絕緣區，位於該第一半導體鰭與該第二半導體鰭之間；以及一第二絕緣區，位於該第二半導體鰭與該混雜鰭之間，該第二絕緣區的一頂表面設置為比該第一絕緣區的一頂表面更遠離該基板，該第二絕緣區的一底表面設置為比該第一絕緣區的一底表面更遠離該混雜鰭的一頂表面、該第一半導體鰭的一頂表面與該第二半導體鰭的一頂表面。
  2. 如請求項1所述的半導體裝置，更包含：一閘極介電質，位於該混雜鰭的一側壁、該第一半導體鰭的一側壁、與該第二半導體鰭的一側壁上；以及一閘極電極，位於該閘極介電質上。
  3. 如請求項1所述的半導體裝置，其中該第二絕緣區具有一第一部分與一第二部分，該第一部分設置於該第二半導體鰭與該混雜鰭之間，該第二部分設置於該基板與該混雜鰭之間。
  4. 一種半導體裝置，包含：一第一鰭結構，包含一第一半導體鰭與一第二半導體鰭；一第一源極/汲極區，位於該第一半導體鰭與該第二半導體鰭中；一混雜鰭，相鄰於該第一源極/汲極區與該第一鰭結構；一第一鰭間隔物，位於該混雜鰭與該第一半導體鰭之間，該第一鰭間隔物具有一第一高度；一第二鰭間隔物，位於該第一半導體鰭與該第二半導體鰭之間，該第二鰭間隔物具有一第二高度，該第二高度大於該第一高度；一第一絕緣區，位於該混雜鰭與該第一半導體鰭之間，該第一絕緣區具有一第三高度；以及一第二絕緣區，位於該第一半導體鰭與該第二半導體鰭之間，該第二絕緣區具有一第四高度，該第四高度小於該第三高度。
  5. 如請求項4所述的半導體裝置，其中該混雜鰭包含一空穴。
  6. 如請求項4所述的半導體裝置，更包含：一第二鰭結構，包含一第三半導體鰭與一第四半導體鰭；以及 一第二源極/汲極區，位於該第三半導體鰭與該第四半導體鰭中，該混雜鰭分隔該第一源極/汲極區與該第二源極/汲極區。
  7. 一種形成半導體的方法，包含：形成一第一半導體鰭與一第二半導體鰭，該第一半導體鰭與該第二半導體鰭延伸自一基板；形成一絕緣材料圍繞該第一半導體鰭與該第二半導體鰭，該絕緣材料的一第一部分設置於該第一半導體鰭與該第二半導體鰭之間的一第一溝槽中，該絕緣材料的該第一部分完全填充該第一溝槽，且該絕緣材料的一第二部分設置於該基板中的一第二溝槽中，該絕緣材料的該第二部分沒有完全填充該第二溝槽；形成一混雜鰭於該第二溝槽中的該絕緣材料上，該絕緣材料的該第二部分設置於該第二半導體鰭與該混雜鰭之間；以及凹陷該絕緣材料的該第一部分與該第二部分以分別形成一第一絕緣區與一第二絕緣區，其中相較於該絕緣材料的該第二部分，該絕緣材料的該第一部分凹陷的一深度較大。
  8. 如請求項7所述的方法，其中該絕緣材料包含氧化矽，且凹陷該絕緣材料的該第一部分與該第二部分包含： 在產生一電漿時，以氫氟酸和氨氣執行一乾蝕刻。
  9. 如請求項7所述的方法，其中形成該絕緣材料包含：以一保形沉積製程沉積一襯墊於該第一半導體鰭的一表面上與該第二半導體鰭的一表面上；以及以一保形生長製程生長一填充材料於該襯墊上。
  10. 如請求項7所述的方法，其中形成該第一半導體鰭與該第二半導體鰭包含蝕刻該基板中的該第一溝槽與該第二溝槽。
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