TWI813402B - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種裝置包括自基板延伸的第一半導體鰭片、自該基板延伸的第二半導體鰭片、位於該基板上方的介電鰭片、位於該第一半導體鰭片與該介電鰭片之間的第一隔離區及位於該第一半導體鰭片與該第二半導體鰭片之間的第二隔離區。該第一半導體鰭片設置在該第二半導體鰭片與該介電鰭片之間。該第一隔離區具有第一雜質濃度。該第二隔離區具有第二雜質濃度。第二濃度小於第一濃度。該第二隔離區的頂表面比該第一隔離區的頂表面更靠近該基板設置。

Description

半導體裝置及其形成方法
本揭露關於一種半導體裝置及其形成方法。
半導體裝置用於各種電子應用中，諸如個人電腦、行動電話、數位相機及其他電子設備。通常藉由以下方式製造半導體裝置：依次在半導體基板上沈積絕緣或介電層、導電層及半導體材料層；及使用微影對各材料層進行圖案化以在該些材料層上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸來繼續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此舉允許將更多的組件整合至給定區域中。然而，隨著最小特徵尺寸的減小，出現應解決的其他問題。
根據本揭露的一些實施例，一種半導體裝置包括：自基板延伸的第一半導體鰭片；位於基板上方的介電鰭片；位於第一半導體鰭片與介電鰭片之間的第一隔離區，該第一隔離區具有雜質的第一濃度；自基板延伸的第二半導體鰭片，第一半導體鰭片設置在第二半導體鰭片與介電鰭片 之間；及位於第一半導體鰭片與第二半導體鰭片之間的第二隔離區，該第二隔離區具有雜質的第二濃度，第二濃度小於第一濃度，第二隔離區的頂表面設置於比第一隔離區的頂表面更靠近基板。
根據本揭露的一些實施例，一種半導體裝置包括：位於基板上方的第一淺溝槽隔離區，第一淺溝槽隔離區具有氮的一第一濃度；位於基板上方的第二淺溝槽隔離區，第二淺溝槽隔離區具有氮的一第二濃度，第二濃度大於第一濃度；及自基板延伸的第一半導體鰭片，第一半導體鰭片設置在第一淺溝槽隔離區與第二淺溝槽隔離區之間，第一淺溝槽隔離區的頂表面設置在第一半導體鰭片的頂表面下方第一深度處，第二淺溝槽隔離區的頂表面設置在第一半導體鰭片的頂表面下方第二深度處，第二深度小於第一深度。
根據本揭露的一些實施例，一種形成半導體裝置的方法包括以下步驟：形成自基板延伸的第一半導體鰭片及第二半導體鰭片；形成第一絕緣區及第二絕緣區，第一絕緣區位於第一半導體鰭片與第二半導體鰭片之間，第二半導體鰭片位於第一絕緣區與第二絕緣區之間；藉由相對於蝕刻製程藉由降低第二絕緣區的蝕刻速度來改質第二絕緣區，其中在改質第二絕緣區之後，相對於蝕刻製程，第二絕緣區的蝕刻速度小於第一絕緣區的蝕刻速度；在第二絕緣區上形成介電鰭片；及藉由執行蝕刻製程使第一絕緣區及第二絕緣區凹陷，第一絕緣區的頂表面比第二絕緣區的 頂表面凹陷更大的深度。
50:基板
50N:n型區
50P:p型區
52:鰭片結構
54:半導體鰭片
56、56A、56B:溝槽
58:通道區
60:罩幕
62:絕緣材料
62A:第一絕緣層
62B:第二絕緣層
62M:改質絕緣區
62N:未改質絕緣區
66:介電鰭片
68:STI區
68A、68B:STI區
72:虛設介電層
74:虛設閘極層
76:罩幕層
82:虛設介電層
84:虛設閘極
86:罩幕
92:閘極間隔物
96:源極/汲極凹槽
98:磊晶源極/汲極區
98A:襯墊層
98B:主層
98C:加工層
102:接觸蝕刻終止層(CESL)
104:第一層間介電層
106:凹槽
112:閘極介電層
114:閘電極
116:閘極罩幕
122:蝕刻終止層(ESL)
124:第二層間介電層
132:閘極觸點
134:源極/汲極觸點
136:金屬半導體合金區
A-A'、B-B'、C-C':截面
D1~D4:距離
T1A、T1B:厚度
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1圖說明根據一些實施例的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的實例。
第2圖至第17C圖為根據一些實施例的製造FinFET的中間階段的視圖。
第18圖及第19圖為根據一些其他實施例的FinFET的視圖。
以下揭示內容提供了用於實現發明的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為便於描述，本文中可使用諸如「在......下方」、「在......下」、「下方」、「在......上方」、「上方」之類的空間相對術語，來描述如圖中說明的一個元件或特徵與另一元件或特徵的關係。除了在附圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
根據各種實施例，具有雜質的隔離區形成在半導體鰭片與介電鰭片之間。介電鰭片與半導體鰭片之間的隔離區中的雜質濃度大於半導體鰭片之間的隔離區中的雜質濃度。利用對雜質有選擇性的蝕刻使隔離區凹陷。此舉導致相比於介電鰭片與半導體鰭片之間的隔離區，半導體鰭片之間的隔離區的蝕刻選擇性更大，使得半導體鰭片之間的隔離區可比介電鰭片與半導體鰭片之間的隔離區凹陷得更深。形成凹陷至該相對深度的隔離區有助於避免半導體鰭片在處理期間彎曲。避免半導體鰭片的彎曲增加後續操作的處理訊窗，諸如替換閘極製程或源極/汲極生長製程。因此可提高裝置的製造良率。
第1圖說明根據一些實施例的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的實例。第1圖為三維視圖，其中為清晰起見，省略FinFET的一些特徵。FinFET包括自基板50(例如，半導體基板)延伸的半導體鰭片54，其中半導體鰭片54用作FinFET的通道區58。STI區68，諸如淺溝槽隔離(shallow trench isolation，STI)區，設置在相鄰半導體鰭片54之間，該些半導體鰭片54可在相鄰STI區68上方及自相鄰STI區68之間突出。儘管STI區68描述/說明為與基板50分離，如本文所用，術語「基板」可指單獨的半導體基板或半導體基板及隔離區的組合。此外，儘管半導體鰭片54的底部分說明為與基板50的單一、連續的材料，但半導體鰭片54及/或基板50的底部分可包括單一材料或複數種材料。在本文中，半導體鰭片54係指在相鄰STI區68之間延伸的部分。
閘極介電層112沿著側壁且在半導體鰭片54的頂表面上方。閘電極114在閘極介電層112上方。磊晶源極/汲極區98相對於閘極介電層112及閘電極114設置在半導體鰭片54的相對側。磊晶源極/汲極區98可在各種半導體鰭片54之間共用。例如，相鄰磊晶源極/汲極區98可電連接，例如經由磊晶生長將磊晶源極/汲極區98聚結，或經由將磊晶源極/汲極區98與同一源極/汲極觸點耦合。
第1圖進一步說明在後續圖式中使用的參考截面。截面A-A'沿著閘電極114的縱軸。截面B-B'垂直於截面A-A'且沿著半導體鰭片54的縱軸且在例如FinFET的磊晶源極/汲極區98之間的電流的方向上。截面C-C'平行於截面A-A'且延伸穿過FinFET的磊晶源極/汲極區98。為清楚起見，後續圖式參考這些參考截面。
本文討論的一些實施例在使用後閘極製程形成的 FinFET的背景下討論。在其他實施例中，可使用先閘極製程。此外，一些實施例考慮在平面裝置(諸如，平面FET)中使用的態樣。
第2圖至第17C圖為根據一些實施例的製造FinFET的中間階段的視圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖及第17A圖為沿與第1圖中的參考截面A-A'相似的截面說明的剖面圖。第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖及第17B圖為沿與第1圖中的參考截面B-B'相似的截面說明的剖面圖。第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖及第17C圖為沿與第1圖中的參考截面C-C'相似的截面說明的剖面圖。
在第2圖中，提供基板50。基板50可為半導體基板，諸如體半導體、絕緣層上半導體(semiconductor-on-insulator；SOI)基板等，可以(例如，用p型或n型雜質)摻雜或不摻雜。基板50可為晶圓，諸如矽晶圓。通常，SOI基板為形成在絕緣層上的半導體材料層。絕緣層可為例如埋氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層設置在基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合 物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可以用於形成n型裝置，諸如NMOS電晶體，例如n型FinFET，且p型區50P可以用於形成p型裝置，諸如PMOS電晶體，例如p型FinFET。n型區50N可與p型區50P物理分離(未單獨說明)，且任意數量的裝置特徵(例如，其他主動裝置、摻雜區、隔離結構等)可設置在n型區50N與p型區50P之間。儘管說明一個n型區50N及一個p型區50P，但可提供任意數量的n型區50N及p型區50P。
在第3圖中，鰭片結構52形成在基板50中。鰭片結構52包括半導體鰭片54，該些半導體鰭片54為半導體帶材。可藉由在基板50中蝕刻溝槽56而在基板50中形成鰭片結構52。蝕刻可為任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)等或其組合。蝕刻製程可為各向異性的。
鰭片結構52可藉由任何合適的方法來圖案化。例如，鰭片結構52可使用一或多個微影製程來圖案化，包括雙圖案化製程或多圖案化製程。通常，雙圖案化製程或多圖案化製程結合微影及自對準製程，從而允許創建具有例 如比使用單一直接微影製程獲得的節距更小的節距的圖案。例如，在一個實施例中，犧牲層形成在基板上方且使用微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後移除犧牲層，且可將剩餘的間隔物用作罩幕60以圖案化鰭片結構52。在一些實施例中，罩幕60(或其他層)可保留在鰭片結構52上。
在所說明的實施例中，每一鰭片結構52具有兩個半導體鰭片54。然而，每一鰭片結構52可具有任何數量的半導體鰭片54，例如兩個、三個或更多個半導體鰭片54。此外，不同的鰭片結構52可具有不同數量的半導體鰭片54。例如，晶粒的第一區(例如核心邏輯區)中的鰭片結構52可具有第一數量的半導體鰭片54，且晶粒的第二區(例如，輸入/輸出區)中的鰭片結構52可具有第二數量的半導體鰭片54，其中第二數量不同於第一數量。
溝槽56具有不同的寬度。具體地，溝槽56A的第一子集具有比溝槽56B的第二子集更小的寬度。溝槽56A將各個鰭片結構52的半導體鰭片54分開，且溝槽56B將鰭片結構52彼此分開。各個鰭片結構52的半導體鰭片54間隔開的距離小於鰭片結構52彼此間隔開的距離。在一些實施例中，各個鰭片結構52的半導體鰭片54間隔開在12nm至30nm範圍內的距離D1，鰭片結構52彼此間隔開40nm至300nm範圍內的距離D2，且距離D2大於距離D1。可藉由對罩幕60進行圖案化來形成具有不同寬度的溝槽56，該罩幕60的圖案具有以不同距離隔 開的特徵，該些距離對應於溝槽56的不同寬度。溝槽56的寬度界定半導體鰭片54的寬度(亦稱為半導體鰭片54的臨界尺寸)。在一些實施例中，半導體鰭片54具有在5nm至10nm範圍內的臨界尺寸。
溝槽56具有不同的深度。具體地，溝槽56A的深度小於溝槽56B的深度。在一些實施例中，溝槽56A具有在90nm至130nm範圍內的第一深度，溝槽56B具有在100nm至150nm範圍內的第二深度，且第二深度大於第一深度。在一些實施例中，溝槽56A與溝槽56B的深度之間的距離D3差值在10nm至30nm的範圍內。由於在蝕刻溝槽56期間的圖案負載效應，可形成具有不同深度的溝槽56，其中圖案負載效應由罩幕60的圖案引起，該些罩幕的特徵間隔不同距離。溝槽56的深度界定半導體鰭片54的高度。在一些實施例中，半導體鰭片54具有在90nm至130nm範圍內的高度。
第4圖至第7圖說明形成具有不同高度的STI區68(參見第7圖)的製程。如下第7圖所展示，設置在半導體鰭片54與介電鰭片66之間的STI區68A的第一子集的高度大於設置在相鄰半導體鰭片54之間的STI區68B的第二子集的高度。將STI區68A形成為具有比STI區68B更高的高度允許減少半導體鰭片54的彎曲，此舉增加後續操作的處理訊窗。藉由沈積及凹陷絕緣材料62形成STI區68(參見下文，第4圖)。絕緣材料62形成為具有改質絕緣區62M及未改質絕緣區62N(參見下文， 第4圖)。藉由使改質絕緣區62M中的雜質(例如氮)濃度比未改質絕緣區62N中的雜質濃度改質更多來控制改質絕緣區62M及未改質絕緣區62N各自的蝕刻速度。因此，用於使絕緣材料62凹陷的蝕刻製程可以使未改質絕緣區62N比改質絕緣區62M凹陷更多。藉由控制改質絕緣區62M及未改質絕緣區62N各自的蝕刻速度，實現STI區68A及68B的不同高度。
在第4圖中，用於隔離區的絕緣材料62形成在基板50上方及相鄰半導體鰭片54之間。絕緣材料62包括位於基板50上的第一絕緣層62A及位於第一絕緣層62A上的第二絕緣層62B。如隨後將更詳細描述，藉由沈積第一絕緣層62A，沈積第二絕緣層62B，然後對第一絕緣層62A及第二絕緣層62B進行退火以使雜質(例如，氮)進入第一絕緣層62A而形成絕緣材料62。因此，絕緣材料62包括改質絕緣區62M及未改質絕緣區62N，相對於用於使絕緣材料62凹陷的蝕刻製程具有不同的蝕刻速度。
第一絕緣層62A(亦可稱為第一絕緣膜)由第一絕緣材料形成，該第一絕緣材料可包括氧化物，諸如氧化矽；氮化物，諸如氮化矽、氮氧化矽、碳氧化矽、碳氮化矽或碳氧化矽；等等或其組合，可藉由化學氣相沈積(chemical vapor deposition，CVD)、高密度電漿化學氣相沈積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、原子層沈積(atomic layer deposition，ALD)等或其 組合形成。在一些實施例中，第一絕緣層62A為用FCVD形成的氧化矽。可使用藉由任何可接受的製程形成的其他絕緣材料。在實施例中，形成第一絕緣層62A，使得第一絕緣層62A的多餘部分覆蓋半導體鰭片54。
控制第一絕緣層62A的厚度，使得絕緣材料62填充溝槽56A但不填充溝槽56B。在一些實施例中，第一絕緣層62A沈積至25nm至40nm範圍內的厚度T1A。控制距離D1、D2(參見圖3)及厚度T1A，使得第一絕緣層62A填充溝槽56A而不填充溝槽56B。例如，第一絕緣層62A的分配體積可能足以完全填充(或過度填充)溝槽56A，但可能不足以完全填充溝槽56B。因此，溝槽56B中的第一絕緣層62A不完全填充溝槽56B，而非保形地襯裡基板50的表面及界定溝槽56B的半導體鰭片54的側壁。
可在沈積第一絕緣層62A之後執行第一退火製程。在藉由FCVD沈積第一絕緣層62A的實施例中，可初始沈積為可流動絕緣材料，且第一退火製程將可流動絕緣材料轉化為固體絕緣材料。第一退火製程可降低第一絕緣層62A中雜質(例如氮)的濃度，諸如藉由氧化第一絕緣層62A。例如，第一退火製程可增加第一絕緣層62A中氧的原子百分比且可降低氮的原子百分比。可在具有諸如氧氣(O2)、臭氧(O3)、水蒸氣(H2O)等或其組合的含氧製程氣體的環境中執行第一退火製程。在一些實施例中，第一退火製程在200℃至700℃範圍內的溫度、1托至760托的 壓力及30秒至36000秒範圍內的持續時間下進行。在第一退火製程之後，第一絕緣層62A中的雜質濃度降低至小於1at%的原子百分比(atomic percentage)，此舉有利於控制隨後形成的絕緣區62M及62N的相對蝕刻速度(見下文)。
第二絕緣層62B(亦可稱為第二絕緣膜)由第二絕緣材料形成，該第二絕緣材料可包括氧化物，諸如氧化矽；氮化物，諸如氮化矽、氮氧化矽、碳氧化矽、碳氮化矽或碳氧化矽；等等或其組合，可藉由化學氣相沈積(chemical vapor deposition，CVD)、高密度電漿化學氣相沈積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、原子層沈積(atomic layer deposition，ALD)等或組合形成。在一些實施例中，第二絕緣層62B為用ALD形成的氮氧化矽。可使用藉由任何可接受的製程形成的其他絕緣材料。第二絕緣層62B的雜質(例如氮)濃度大於第一絕緣層62A中的雜質濃度，此舉有利於控制隨後形成的絕緣區62M及62N的相對蝕刻速度(見下文)。在一些實施例中，第二絕緣層62B具有在0at%至20at%範圍內的雜質(例如氮)濃度。
控制第二絕緣層62B的厚度，使得第二絕緣層62B不填充溝槽56B。在一些實施例中，第二絕緣層62B沈積至在5nm至10nm範圍內的厚度T1B。控制距離D1、D2(參見第3圖)及厚度T1B，使得第二絕緣層62B 形成在溝槽56B的側壁及底表面上方而不填充溝槽56B。因此，溝槽56B中的第二絕緣層62B未完全填充溝槽56B，而非保形地排列第一絕緣層62A的曝露表面。如上所述，第一絕緣層62A填充溝槽56A而不填充溝槽56B。因此，第二絕緣層62B形成在溝槽56B中，但不形成在溝槽56A中。
在一些實施例中，在沈積第二絕緣層62B之後執行第二退火製程。第二退火製程使雜質(例如氮)自第二絕緣層62B進入第一絕緣層62A的上部分。在一些實施例中，第二退火製程在200℃至700℃範圍內的溫度、1托至760托的壓力及30秒至36000秒範圍內的持續時間下進行。在第二退火製程之後，使雜質進入第一絕緣層62A的上部分，從而將第一絕緣層62A的那些部分改質為具有所需的雜質濃度。因此，所得絕緣材料62具有改質絕緣區62M(具有增加的雜質(例如氮)濃度)及未改質絕緣區62N(不具有增加的雜質濃度)。因為第二絕緣層62B未形成在溝槽56A中，故第二退火製程使更多雜質自第二絕緣層62B進入改質絕緣區62M而不進入未改質絕緣區62N，因此改質絕緣區62M中的雜質濃度大於未改質絕緣區62N中的雜質濃度。在一些實施例中，改質絕緣區62M中的雜質濃度在1at%至5at%的範圍內，且未改質絕緣區62N中的雜質濃度小於1at%。此舉有利於控制絕緣區62M及62N的相對蝕刻速度。改質絕緣區62M中的雜質濃度大於未改質絕緣區62N中的雜質濃度導致改質絕緣區 62M的蝕刻速度相對於蝕刻製程低於未改質絕緣區62N的蝕刻速度，如下文關於第7圖所描述。
如上所述，藉由在具有較低雜質濃度的第一絕緣層62A上包括具有較高雜質(例如，氮)濃度的第二絕緣層62B的部分來形成改質絕緣區62M。此外，如上所述，第一絕緣層62A形成在溝槽56B中而不形成在溝槽56A中。因此，改質絕緣區62M形成在溝槽56B中而不形成在溝槽56A中。換言之，溝槽56A含有未改質絕緣區62N，且溝槽56B含有改質絕緣區62M。
在所說明的實施例中，半導體鰭片54及絕緣材料62的側壁說明為分別與基板50及絕緣材料62的頂表面形成直角。在其他實施例中(隨後針對第18圖及第19圖進行描述)，在半導體鰭片54的圖案化及絕緣材料62的沈積期間可能發生輪廓加工。因此，圓形表面可將半導體鰭片54的側壁連接至基板50的頂表面，且圓形表面可將絕緣材料62的側壁連接至絕緣材料62的頂表面。
在第5圖中，一或多個介電層64形成在絕緣材料62上。介電層64填充(且可能過度填充)溝槽56B的絕緣材料62未填充(例如，未佔據)的剩餘部分。介電層64可由一或多種介電材料形成。可接受的介電材料包括氮化物(例如氮化矽)、氧化物(例如氧化鉭、氧化鋁、氧化鋯、氧化鉿等)、碳化物(例如碳氮化矽、碳氮氧化矽等)及其組合等，該些介電材料可藉由ALD、CVD等沈積。可使用藉由任何可接受的製程形成的其他絕緣材料。此外，介電層 64可由低k介電材料(例如，具有小於約3.5的k值的介電材料)、高k介電材料(例如，具有大於約7.0的k值的介電材料)或其多層。介電層64由對絕緣材料62的蝕刻具有高蝕刻選擇性的材料形成。在一些實施例中，介電層64包括由ALD形成的氮化矽。
在第6圖中，對介電層64及絕緣材料62進行移除製程以移除在半導體鰭片54上(例如，在溝槽56外部)的介電層64及絕緣材料62的多餘部分，從而在絕緣材料62上形成介電鰭片66。在一些實施例中，可使用諸如化學機械研磨(chemical mechanical polish，CMP)的平坦化製程、回蝕製程及其組合等。在移除製程之後，部分介電層64留在溝槽56B中(從而形成介電鰭片66)。在平坦化製程之後，介電鰭片66、絕緣材料62及半導體鰭片54的頂表面為共面的(在製程變化範圍內)，使其彼此齊平。介電鰭片66設置在鰭片結構52之間且與鰭片結構52相鄰。介電鰭片66亦可稱為「混合鰭片」。
在第7圖中，凹陷絕緣材料62以形成STI區68，包括具有不同高度的STI區68A的第一子集及STI區68B的第二子集。凹陷絕緣材料62，使得半導體鰭片54及介電鰭片66的上部分自相鄰STI區68上方及自相鄰STI區68之間突出。此外，STI區68的頂表面可具有如所說明的平坦表面，凸表面、凹表面(諸如碟形的)或其組合。STI區68的頂表面可藉由適當的蝕刻形成為平坦的、凸的及/或凹的。可使用可接受的蝕刻製程使STI區68凹 陷，諸如對絕緣材料62的材料具有選擇性的蝕刻製程。如隨後將更詳細描述，蝕刻製程以比半導體鰭片54及介電鰭片66的材料更快的速度選擇性地蝕刻絕緣材料62的材料。因此可保護半導體鰭片54及介電鰭片66在STI區68的形成期間免受損壞。定時蝕刻製程可用於在STI區68達到所需高度之後終止絕緣材料62的蝕刻。STI區68包括溝槽56中的絕緣材料62的剩餘部分。
在一些實施例中，絕緣材料62藉由使用氫氟(HF)酸及氨(NH3)的乾式蝕刻而凹陷。具體地，藉由將絕緣材料62曝露於包括HF酸及氨作為主要製程氣體的氣源，同時產生電漿來蝕刻絕緣材料62。氣源亦可括諸如氮氣(N2)、氬氣(Ar)等的載氣。在一些實施例中，蝕刻製程在10℃至350℃範圍內的溫度、1毫托至300毫托範圍內的壓力及15秒至300秒範圍內的持續時間下進行。蝕刻製程以比蝕刻改質絕緣區62M的材料更快的速度選擇性地蝕刻未改質絕緣區62N的材料。例如，蝕刻製程可為氧化物移除製程，且相對於氧化物移除製程，改質絕緣區62M中增加的氮可降低改質絕緣區62M的移除率。
絕緣材料62的未改質絕緣區62N凹陷以在相鄰半導體鰭片54之間形成STI區68A，且絕緣材料62的改質絕緣區62M凹陷以在相鄰半導體鰭片54及介電鰭片66的相應對之間形成STI區68B。STI區68A在溝槽56A中且在各個鰭片結構52的半導體鰭片54之間，且可稱為「內部STI區」。STI區68B在溝槽56B中且在相 鄰鰭片結構52之間及介電鰭片66周圍(例如，在半導體鰭片54與介電鰭片66之間)，且可稱為「外部STI區」。如上所述，改質絕緣區62M中的雜質(例如氮)濃度高於未改質絕緣區62N中的雜質濃度相對於蝕刻製程為改質絕緣區62M提供的蝕刻速度低於未改質絕緣區62N的蝕刻速度，因為雜質可能以較低的速率與蝕刻製程的蝕刻劑化學品發生反應。未改質絕緣區62N的較大蝕刻選擇性導致未改質絕緣區62N在絕緣材料62凹陷期間比改質絕緣區62M蝕刻得更多。這導致STI區68A的頂表面比STI區68B的頂表面位於半導體鰭片54的頂表面以下更深的位置。因此，STI區68B的頂表面設置為比STI區68A的頂表面更遠離基板50，且STI區68B設置在半導體鰭片54的頂表面下方的相應深度小於STI區68A設置在半導體鰭片54的頂表面下方的相應深度。換言之，STI區68B相對於基板50在STI區68A上方延伸，且STI區68A的頂表面比STI區68B的頂表面相對於基板50設置得更靠近基板50。在一些實施例中，STI區68B的頂表面設置成比STI區68A的頂表面更遠離基板50在2nm至5nm範圍內的距離D4。STI區68A的上表面與STI區68B的上表面之間的距離D4亦稱為STI區68的「階梯高度」。使STI區68凹陷以具有該範圍內的階梯高度曝露半導體鰭片54及介電鰭片66而不彎曲半導體鰭片54，特別當半導體鰭片54(先前描述的)的高度大時，當半導體鰭片54(先前描述的)的臨界尺寸小時，或者當半導體鰭片54 (先前描述的)之間的距離大時。使STI區68凹陷以具有超出該範圍的階梯高度可能導致半導體鰭片54彎曲。具體地，使STI區68凹陷以具有小於2nm的階梯高度可能導致半導體鰭片54向外彎曲，且使STI區68凹陷以具有大於5nm的階梯高度可能導致半導體鰭片54向內彎曲。如隨後將更詳細描述，避免半導體鰭片54的彎曲增加後續操作的處理訊窗。
半導體鰭片54朝向或遠離彼此的彎曲可藉由彎曲指標量化，該彎曲指標由在半導體鰭片54的頂表面下方5nm處量測的相鄰半導體鰭片54之間的第一節距P1及在半導體鰭片54的頂表面下方60nm處量測的相鄰半導體鰭片54之間的第二節距P2計算。彎曲指標為第二節距P2與第一節距P1之間的差。當STI區68的階梯高度在2nm至5nm的範圍內時，STI區68的彎曲指標可在0nm與2.5nm之間，表明有利地少量的鰭片彎曲。當階梯高度小於2nm時，彎曲指標可能大於2.5nm，表明半導體鰭片54不期望地遠離彼此彎曲。當階梯高度大於5nm時，彎曲指標可能小於0nm，表明半導體鰭片54不期望地朝向彼此彎曲。
在一些實施例中，相對於蝕刻製程，未改質絕緣區62N的蝕刻速度與改質絕緣區62M的蝕刻速度的期望比率(例如，未改質絕緣區62N與改質絕緣區62M的蝕刻比率)在40至70的範圍內，這有利於產生在2nm至5nm範圍內的階梯高度且減少不期望的鰭片彎曲。由於未改質 絕緣區62N的蝕刻速度快於改質絕緣區62M的蝕刻速度，因此相對於蝕刻製程，未改質絕緣區62N的蝕刻量大於改質絕緣區62M，導致STI區68A與STI區68B之間的階梯高度在2nm至5nm的範圍內。未改質絕緣區62N的蝕刻速度與改質絕緣區62M的蝕刻速度之比小於40可導致階梯高度小於2nm，從而增加半導體鰭片54彼此遠離的不期望彎曲。未改質絕緣區62N的蝕刻速度與改質絕緣區62M的蝕刻速度之比大於70可能導致階梯高度大於5nm，從而增加半導體鰭片54朝向彼此的不期望彎曲。
未改質絕緣區62N的蝕刻速度與改質絕緣區62M的蝕刻速度之比可藉由使改質絕緣區62M中的雜質(例如氮)濃度大於未改質絕緣區62N中的雜質濃度之差在1at%至2at%範圍內來實現，這可導致階梯高度在2nm至5nm的期望範圍內，可減少半導體鰭片54的不期望彎曲。改質絕緣區62M中的雜質濃度與未改質絕緣區62N中的雜質濃度之差小於1at%可導致階梯高度小於2nm，這可能會增加半導體鰭片54彼此遠離的不期望彎曲。改質絕緣區62M中的雜質濃度與未改質絕緣區62N中的雜質濃度之差大於2at%可能導致階梯高度大於5nm，這可能增加半導體鰭片54彼此朝向的不期望彎曲。
在一些實施例中，每一STI區68B沿介電鰭片66的三個側面(例如，側壁及底表面)延伸。具體地，STI區68B的第一部分位於介電鰭片66與第一在鰭片結構52之間，STI區68B的第二部分位於介電鰭片66與第二鰭 片結構52之間，且STI區68B的第三部分在介電鰭片66下方。
在n型區50N中磊晶生長材料可能為有利的，n型區50N中的材料與p型區50P中的材料不同。在各種實施例中，半導體鰭片54的上部分可由矽-鍺(SixGe1-x，其中x可以在0至1的範圍內)、碳化矽、純或基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等形成。例如，可用於形成III-V族化合物半導體的材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
此外，可在半導體鰭片54及/或基板50中形成適當的井(未單獨說明)。井可具有與隨後將形成在n型區50N及p型區50P中的每一者中的源極/汲極區的導電類型相反的導電類型。在一些實施例中，p型井形成在n型區50N中，且n型井形成在p型區50P中。在一些實施例中，p型井或n型井形成在n型區50N及p型區50P兩者中。
在具有不同井類型的實施例中，可使用諸如光阻劑的罩幕(未單獨說明)來實現用於n型區50N及p型區50P的不同佈植步驟。例如，可在n型區50N中的半導體鰭片54、介電鰭片66及STI區域68上方形成光阻劑。圖案化光阻劑以曝露p型區50P。可藉由使用旋塗技術來形成光阻劑，且可使用可接受的微影技術來圖案化光阻劑。一旦圖案化光阻劑，便在p型區50P中執行n型雜質佈植， 且光阻劑可用作罩幕以基本上防止n型雜質佈植至n型區50N中。n型雜質可為佈植於區域中的磷、砷、銻等，濃度在約1013cm-3至約1014cm-3的範圍內。在佈植後，諸如藉由任何可接受的灰化製程移除光阻劑。
在佈植p型區50P之後或之前，在p型區50P中的鰭片54、介電鰭片66及STI區域68上方形成諸如光阻劑的罩幕(未單獨說明)。圖案化光阻劑以曝露n型區50N。可藉由使用旋塗技術來形成光阻劑，且可使用可接受的微影技術來圖案化光阻劑。一旦圖案化光阻劑，便可在n型區50N中進行p型雜質佈植，且光阻劑可用作罩幕以基本上防止p型雜質佈植至p型區50P中。p型雜質可為佈植至區域中的硼、氟化硼、銦等，濃度在約1013cm-3至約1014cm-3範圍內。在佈植後，例如藉由任何可接受的灰化製程移除光阻劑。
在佈植n型區50N及p型區50P之後，可執行退火以修復佈植損壞且激活佈植的p型及/或n型雜質。在磊晶生長用於半導體鰭片54的磊晶結構的一些實施例中，儘管原位摻雜及佈植摻雜可以一起使用，但可在生長期間原位摻雜生長的材料，此舉可以消除佈植。
在第8圖中，虛設介電層72形成在半導體鰭片54及介電鰭片66上。虛設介電層72可由諸如氧化矽、氮化矽及其組合等的介電材料形成，該些介電材料可根據可接受的技術例如ALD、原位蒸汽生長(in-situ steam growth，ISSG)、快速熱氧化(rapid thermal oxidation，RTO)等沈積或熱生長。在一些實施例中，虛設介電層72具有在1nm至10nm範圍內的厚度。虛設閘極層74形成在虛設介電層72上方，且罩幕層76形成在虛設閘極層74上方。虛設閘極層74可沈積在虛設介電層72上方，然後諸如藉由CMP進行平坦化。虛設閘極層74可由導電或非導電材料形成，諸如非晶矽、多晶矽、多晶矽鍺(多晶SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物等，該材料可藉由物理氣相沈積(physical vapor deposition，PVD)、CVD等沈積。虛設閘極層74可由對絕緣材料的蝕刻具有高蝕刻選擇性的材料形成，例如STI區68及/或虛設介電層72。罩幕層76可沈積在虛設閘極層74上。罩幕層76可由諸如氮化矽、氮氧化矽等的介電材料形成。在該實例中，在n型區50N及p型區50P上形成單一虛設閘極層74及單一罩幕層76。在所說明的實施例中，虛設介電層72覆蓋半導體鰭片54、介電鰭片66及STI區68，使得虛設介電層72在STI區68上方及虛設閘極層74與STI區68之間延伸。在另一實施例中，虛設介電層72僅覆蓋半導體鰭片54。
如上所述，使STI區68凹陷以在STI區68A與STI區68B之間具有期望的階梯高度有助於避免半導體鰭片54彎曲。避免半導體鰭片54彎曲在虛設閘極層74的沈積期間增加縫隙填充性能，以避免在虛設閘極層74中形成空隙。因此可提高製造良率。
第9A圖至第17C說明製造實施例裝置中的各種 附加步驟。第9A圖至第17C圖說明n型區50N及p型區50P中的任一者的特徵。例如，所說明的結構可適用於n型區50N及p型區50P兩者。n型區50N及p型區50P的結構差異(若存在)在附圖說明中進行解釋。
在第9A圖至第9C圖中，使用可接受的微影及蝕刻技術對罩幕層76進行圖案化以形成罩幕86。然後藉由任何可接受的蝕刻技術將罩幕86的圖案轉移至虛設閘極層74以形成虛設閘極84。罩幕86的圖案可選地藉由任何可接受的蝕刻技術進一步轉移至虛設介電層72以形成虛設介電層82。虛設閘極84覆蓋半導體鰭片54的相應通道區58。罩幕86的圖案可用於物理分離相鄰的虛設閘極84。虛設閘極84可具有基本上垂直於(在製程變化內)半導體鰭片54的縱向方向的縱向方向。可在虛設閘極84的圖案化期間移除罩幕86，或者可在後續處理製程中移除。
閘極間隔物92形成在半導體鰭片54上方，且形成在罩幕86(若存在)、虛設閘極84及虛設介電層82的曝露側壁上。閘極間隔物92可藉由保形沈積一或多個介電材料且隨後蝕刻介電材料來形成。可接受的介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽等，該些介電材料可藉由保形沈積製程形成，諸如化學氣相沈積(chemical vapor deposition，CVD)、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沈積(atomic layer deposition，ALD)、電漿增強原子層沈積(plasma-enhanced atomic layer deposition，PEALD)等。可使用藉由任何可接受的製程形成的其他絕緣材料。可執行任何可接受的蝕刻製程，例如乾式蝕刻、濕式蝕刻等或其組合，以圖案化介電材料。蝕刻可為各向異性的。在蝕刻時，部分介電材料留在虛設閘極84的側壁上(從而形成閘極間隔物92)。在一些實施例中，調整用於形成閘極間隔物92的蝕刻，使得在蝕刻時，部分介電材料亦留在半導體鰭片54的側壁上(從而形成鰭片間隔物)。在蝕刻之後，閘極間隔物92可具有豎直側壁(如所說明)或可具有彎曲側壁(未單獨說明)。
此外，可執行佈植以形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未單獨說)。在具有不同裝置類型的實施例中，類似於先前描述的用於井的佈植，可在曝露p型區50P的同時在n型區50N上方形成諸如光阻劑的罩幕(未單獨說明)，且可將適當類型(例如p型)的雜質佈植至曝露在p型區50P中的半導體鰭片54中。然後可移除罩幕。隨後，可在曝露n型區50N的同時在p型區50P上方形成諸如光阻劑的罩幕(未單獨說明)，且可將適當類型(例如，n型)的雜質佈植至曝露於n型區50N中的半導體鰭片54。然後可移除罩幕。n型雜質可為前述n型雜質中的任一種，且p型雜質可為前述p型雜質中的任一種。在佈植期間，通道區58仍然由虛設閘極84覆蓋，使得通道區58基本上沒有雜質，該雜質經佈 植以形成LDD區。LDD區的雜質濃度可在1015cm-3至1019cm-3的範圍內。可使用退火來修復佈植損傷且激活佈植的雜質。
注意，先前的揭示內容通常描述形成間隔物及LDD區的製程。可使用其他製程及順序。例如，可利用更少或額外的間隔物，可利用不同的步驟順序，可形成且移除額外的間隔物等等。此外，可使用不同的結構及步驟來形成n型裝置及p型裝置。
在第10A圖至第10C圖中，源極/汲極凹槽96形成在半導體鰭片54中。在所說明的實施例中，源極/汲極凹槽96延伸至半導體鰭片54中。源極/汲極凹槽96亦可延伸至基板50中。在各種實施例中，源極/汲極凹槽96可延伸至基板50的頂表面而不蝕刻基板50；可蝕刻半導體鰭片54，使得源極/汲極凹槽96的底表面設置在STI區68的頂表面下方等等。源極/汲極凹槽96可藉由使用諸如RIE、NBE等的各向異性蝕刻製程蝕刻半導體鰭片54來形成。蝕刻製程以比蝕刻介電鰭片66及STI區68的材料更快的速率選擇性地蝕刻半導體鰭片54的材料。閘極間隔物92及虛設閘極84在用於形成源極/汲極凹槽96的蝕刻製程期間共同遮罩半導體鰭片54的部分。定時蝕刻製程可用於在源極/汲極凹槽96達到期望深度之後終止源極/汲極凹槽96的蝕刻。介電鰭片66沒有凹陷，且保留在鰭片結構52之間的為蝕刻源極/汲極凹槽96。
如上所述，控制STI區68的相對蝕刻速度以具 有期望的階梯高度有助於避免半導體鰭片54彎曲。避免半導體鰭片54彎曲有助於源極/汲極凹槽96具有更均勻的尺寸，使得隨後生長的源極/汲極區亦可具有更均勻的尺寸。因此可提高製造良率。
在第11A圖至第11C圖中，磊晶源極/汲極區98形成在源極/汲極凹槽96中。因此，磊晶源極/汲極區98設置在半導體鰭片54中，使得每一虛設閘極84(及相應的通道區58)位於相應相鄰的磊晶源極/汲極區98對之間。因此，磊晶源極/汲極區98鄰接通道區58。在一些實施例中，閘極間隔物92用於將磊晶源極/汲極區98與虛設閘極84隔開適當的橫向距離，使得磊晶源極/汲極區98不會與隨後形成的所得FinFET的閘極短路。可選擇磊晶源極/汲極區98的材料以在各個通道區58中施加應力，從而提高性能。
n型區50N中的磊晶源極/汲極區98可藉由遮罩p型區50P來形成。然後，在n型區50N中的源極/汲極凹槽96中磊晶生長n型區50N中的源極/汲極區98。磊晶源極/汲極區98可包括適用於n型裝置的任何可接受的材料。例如，若半導體鰭片54為矽，則n型區50N中的磊晶源極/汲極區98可包括在通道區58上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。n型區50N中的磊晶源極/汲極區98可稱為「n型源極/汲極區」。n型區50N中的磊晶源極/汲極區98可具有自半導體鰭片54的相應表面凸起的表面且可具有刻面。
p型區50P中的磊晶源極/汲極區98可藉由遮罩n型區50N來形成。然後，在p型區50P中的源極/汲極凹槽96中磊晶生長p型區50P中的磊晶源極/汲極區98。磊晶源極/汲極區98可包括適用於p型裝置的任何可接受的材料。例如，若半導體鰭片54為矽，則p型區50P中的磊晶源極/汲極區98可包括在通道區58上施加壓縮應變的材料，諸如矽鍺、摻硼矽鍺、鍺、鍺錫等。p型區50P中的磊晶源極/汲極區98可稱為「p型源極/汲極區」。p型區50P中的磊晶源極/汲極區98可具有自半導體鰭片54的相應表面凸起的表面且可具有刻面。
可以用雜質佈植磊晶源極/汲極區98及/或半導體鰭片54以形成源極/汲極區，類似於先前描述的用於形成LDD區的製程，然後進行退火。源極/汲極區可具有在1019cm-3至1021cm-3範圍內的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為前述的任何雜質。在一些實施例中，磊晶源極/汲極區98可在生長期間原位摻雜。
磊晶源極/汲極區98可包括一或多個半導體材料層。例如，磊晶源極/汲極區98可各自包括襯墊層98A、主層98B及加工層98C(或更一般地，第一半導體材料層、第二半導體材料層及第三半導體材料層)。任何數量的半導體材料層可用於磊晶源極/汲極區98。在磊晶源極/汲極區98包括三個半導體材料層的實施例中，襯墊層98A可生長在源極/汲極凹槽96中，主層98B可生長在襯墊層98A上，且加工層98C可生長在主層98B上。襯墊層98A、 主層98B及加工層98C可由不同的半導體材料形成且可摻雜不同的雜質濃度。在一些實施例中，主層98B具有比加工層98C更高的雜質濃度，且加工層98C具有比襯墊層98A更大的雜質濃度。形成具有比主層98B更低的雜質濃度的襯墊層98A可增加源極/汲極凹槽96中的黏附性，且形成具有比主層98B更低的雜質濃度的加工層98C可在後續處理期間減少摻雜劑自主層98B向外擴散。
作為用於形成磊晶源極/汲極區98的磊晶製程的結果，磊晶源極/汲極區的上表面具有橫向向外擴展超過半導體鰭片54的側壁的刻面。在一些實施例中，如第11C圖所說明，這些刻面使相鄰的磊晶源極/汲極區98合併。然而，介電鰭片66(若存在)阻止橫向磊晶生長以防止一些磊晶源極/汲極區98的聚結。例如，介電鰭片66可形成在晶胞邊界處以分離相鄰晶胞的磊晶源極/汲極區98。因此，一些磊晶源極/汲極區98由介電鰭片66隔開。磊晶源極/汲極區98可以接觸介電鰭片66的側壁。在一些實施例中，鰭片間隔物形成為覆蓋在STI區68上方延伸的半導體鰭片54的部分側壁，從而阻止磊晶生長。在另一實施例中，將用於形成閘極間隔物92的間隔物蝕刻調整為不形成鰭狀間隔物，以使磊晶源極/汲極區98延伸至STI區68的表面。
在第12A圖至第12C圖中，第一層間介電層(inter-layer dielectric，ILD)104沈積在磊晶源極/汲極區98、閘極間隔物92、罩幕86(若存在)或虛設閘 極84及介電鰭片66上。第一ILD 104可由介電材料形成，該介電材料可藉由任何合適的方法沈積，例如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、FCVD等。可接受的介電材料可包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼摻雜的磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。
在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL)102形成在第一ILD 104與磊晶源極/汲極區98、閘極間隔物92、罩幕86(若存在)或虛設閘極84及介電鰭片66之間，CESL 102可由諸如氮化矽、氧化矽、氧氮化矽等的介電材料形成，該介電材料對第一ILD 104的蝕刻具有高蝕刻選擇性。CESL 102可藉由任何合適的方法形成，諸如CVD、ALD等。
在第13A圖至第13C圖中，執行移除製程以使第一ILD 104的頂表面與閘極間隔物92及罩幕86(若存在)或虛設閘極84的頂表面齊平。在一些實施例中，可使用諸如化學機械研磨(chemical mechanical polish，CMP)的平坦化製程、回蝕製程及其組合等。平坦化製程亦可移除虛設閘極84上的罩幕86及沿著罩幕86的側壁的部分閘極間隔物92。在平坦化製程之後，第一ILD 104的頂表面、CESL 102、閘極間隔物92及罩幕86(若存 在)或虛設閘極84為共面的(在製程變化內)，使其彼此齊平。因此，罩幕86(若存在)或虛設閘極84的頂表面經由第一ILD 104曝露。在所說明的實施例中，保留罩幕86，且平坦化製程使第一ILD 104的頂表面與罩幕86的頂表面齊平。
在第14A圖至第14C圖中，在蝕刻製程中移除罩幕86(若存在)及虛設閘極84，從而形成凹槽106。亦可移除凹槽106中的部分虛設介電層82。在一些實施例中，僅移除虛設閘極84，且保留虛設介電層82且由凹槽106曝露。在一些實施例中，虛設介電層82自晶粒(例如，核心邏輯區)的第一區中的凹槽106移除且保留在晶粒的第二區(例如，輸入/輸出區)中的凹槽106中。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛設閘極84。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該些反應氣體以比蝕刻第一ILD 104及閘極間隔物92的材料更快的速率選擇性地蝕刻虛設閘極84的材料。在移除期間，當蝕刻虛設閘極84時，虛設介電層82可用作蝕刻終止層。然後可在移除虛設閘極84之後可選地移除虛設介電層82。每一凹槽106曝露及/或覆蓋相應半導體鰭片54的通道區58。(當移除虛設介電層82時)凹槽106亦可曝露介電鰭片66。
如上所述，使STI區68凹陷以在STI區68A與STI區68B之間具有期望的階梯高度有助於避免半導體鰭片54彎曲。避免半導體鰭片54彎曲增加處理訊窗以移除 虛設介電層82及/或虛設閘極84，使得更少的虛設介電層82及/或虛設閘極84殘留在凹槽106中。因此可提高製造良率。
在第15A圖至第15C圖中，形成閘極介電層112及閘電極114用於替換閘極。每一對閘極介電層112及閘電極114可統稱為「閘極結構」。每一閘極結構沿半導體鰭片54的通道區58的側壁及頂表面延伸。一些閘極結構進一步沿著介電鰭片66的側壁及頂表面延伸。
閘極介電層112包括設置在凹槽106中的一或多個閘極介電層，諸如在半導體鰭片54的頂表面及側壁上、在介電鰭片66的頂表面及側壁上以及在閘極間隔物92的側壁上。閘極介電層112可包括諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽及其組合及其多層等。閘極介電層112可包括高k介電層材料，諸如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的矽酸鹽。閘極介電層112的介電層材料可藉由分子束沈積(molecular-beam deposition，MBD)、ALD、PECVD等形成。在部分虛設介電層82保留在凹槽106中的實施例中，閘極介電層112包括虛設介電層82的材料(例如，氧化矽)。儘管說明單層閘極介電層112，但閘極介電層112可包括任意數量的介面層及任意數量的主層。例如，閘極介電層112可包括介面層及上覆的高k介電層。
閘電極114包括設置在閘極介電層112上方的一 或多個閘電極層，該一或多個閘電極層填充凹槽106的剩餘部分。閘電極114可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鎢、鈷、釕、鋁及其組合及其多層等。儘管說明單層閘電極114，但閘電極114可包括任意數量的功函數調諧層、任意數量的阻障層、任意數量的膠層及填充材料。
作為形成閘極結構的實例，一或多個閘極介電層可沈積在凹槽106中。閘極介電層亦可沈積在第一ILD 104、CESL 102及閘極間隔物92的頂表面上。隨後，可在閘極介電層上沈積一或多個閘電極層。然後可執行移除製程以移除閘極介電層及閘電極層的多餘部分，這些多餘部分位於第一ILD 104、CESL 102及閘極間隔物92的頂表面上。在移除製程之後，閘極介電層具有留在凹槽106中的部分(從而形成閘極介電層112)。在移除製程之後，閘電極層具有留在凹槽106中的部分(從而形成閘電極114)。在一些實施例中，可使用諸如化學機械研磨(chemical mechanical polish，CMP)的平坦化製程、回蝕製程及其組合等。在平坦化製程之後，閘極間隔物92、CESL 102、第一ILD 104、閘極介電層112及閘電極114的頂表面共面(在製程變化範圍內)，使其彼此齊平。
n型區50N及p型區50P中的閘極介電層112的形成可同時發生，使得每一區中的閘極介電層112由相同的材料形成，且閘電極114的形成可同時發生，使得每一區中的閘電極114由相同的材料形成。在一些實施例中， 每一區中的閘極介電層112可藉由不同的製程形成，使得閘極介電層112可包括不同的材料及/或具有不同的層數，及/或每一區中的閘電極114可由不同的製程形成，使得閘電極114可包括不同的材料及/或具有不同的層數。當使用不同的製程時，可使用各種遮罩步驟來遮罩及曝露適當的區。
在第16A圖至第16C圖中，第二ILD 124沈積在閘極間隔物92、CESL 102、第一ILD 104、閘極介電層112及閘電極114上。在一些實施例中，第二ILD 124為藉由可流動CVD方法形成的可流動膜。在一些實施例中，第二ILD 124由諸如PSG、BSG、BPSG、USG等的介電材料形成，可藉由諸如CVD、PECVD等的任何合適的方法來沈積。
可選地，在形成第二ILD 124之前，在閘極結構(包括閘極介電層112及閘電極114)上方形成閘極罩幕116。作為形成閘極罩幕116的實例，可使用任何可接受的蝕刻製程使閘極結構及可選的閘極間隔物92凹陷。然後可在凹槽中以及CESL 102及第一ILD 104的頂表面上形成一或多種介電材料。可接受的介電材料包括氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽等，該些介電材料可藉由保形沈積製程形成，諸如化學氣相沈積(chemical vapor deposition，CVD)、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沈積(atomic layer deposition， ALD)、電漿增強原子層沈積(plasma-enhanced atomic layer deposition，PEALD)等。可使用藉由任何可接受的製程形成的其他絕緣材料。執行移除製程以移除介電材料的多餘部分，這些多餘部分在CESL 102及第一ILD 104的頂表面上，從而形成閘極罩幕116。在移除製程之後，部分介電材料留在凹槽中(從而形成閘極罩幕116)。在一些實施例中，可使用諸如化學機械研磨(chemical mechanical polish，CMP)的平坦化製程、回蝕製程及其組合等。在平坦化製程之後，CESL 102、第一ILD 104及閘極罩幕116的頂表面共面(在製程變化內)，使其彼此齊平。隨後將形成閘極觸點以穿透閘極罩幕116以接觸閘電極114的頂表面。
在一些實施例中，蝕刻終止層(etch stop layer，ESL)122形成在第二ILD 124與閘極間隔物92、CESL 102、第一ILD 104及閘極罩幕116(若存在)或閘極介電層112及閘電極114之間。ESL 122可包括介電材料，諸如氮化矽、氧化矽、氧氮化矽等，該介電材料對第二ILD 124的蝕刻具有高蝕刻選擇性。
在第17A圖至第17C圖中，閘極觸點132及源極/汲極觸點134形成為分別接觸閘電極114及磊晶源極/汲極區98。閘極觸點132實體及電耦合至閘電極114。源極/汲極觸點134實體及電耦合至磊晶源極/汲極區98。
作為形成閘極觸點132及源極/汲極觸點134的 實例，用於閘極觸點132的開口經由第二ILD 124、ESL 122及閘極罩幕116形成，且用於源極/汲極觸點134的開口經由第二ILD 124、ESL 122、第一ILD 104及CESL 102形成。可使用可接受的微影及蝕刻技術形成開口。諸如擴散阻障層、黏附層等的襯墊(未單獨說明)及導電材料形成在開口中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行諸如CMP的平坦化製程以自第二ILD 124的表面移除多餘的材料。剩餘的襯墊及導電材料在開口中形成閘極觸點132及源極/汲極觸點134。閘極觸點132及源極/汲極觸點134可在不同的製程中形成，或者可在相同的製程中形成。儘管展示為形成在相同的截面中，但應理解，閘極觸點132及源極/汲極觸點134中的每一者可形成在不同的截面中，此舉可避免觸點短路。
可選地，金屬半導體合金區136形成在磊晶源極/汲極區98與源極/汲極觸點134之間的介面處。金屬半導體合金區136可為由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、由金屬鍺化物(例如，鍺化鈦、鍺化鈷、鎳鍺化物等)形成的鍺化物區、由金屬矽化物及金屬鍺化物形成的矽鍺化物區等。金屬半導體合金區136可以在源極/汲極觸點134的材料之前藉由在源極/汲極觸點134的開口中沈積金屬然後執行熱退火製程來形成。金屬可為能夠與磊晶源極/汲極區98的半導體材料(例如，矽、矽鍺、鍺等)反應以形成低電阻金屬半導體合金的任何金屬， 諸如鎳，鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。可藉由諸如ALD、CVD、PVD等的沈積製程來沈積金屬。在熱退火製程之後，可執行清潔製程，諸如濕式清潔，以自用於源極/汲極觸點134的開口，例如自金屬半導體合金區136的表面移除任何殘留金屬。然後源極/汲極觸點134的材料可形成在金屬半導體合金區136上。
第18圖說明根據實施例的FinFET的剖面圖。第18圖的實施例類似於第17A圖的實施例，不同之處在於，STI區68的頂表面由於絕緣材料62的蝕刻期間的凹陷而具有凹頂表面(針對第7圖描述)。如更清楚地展示，在凸表面的頂點之間量測STI區68A的頂表面與STI區68B的頂表面之間的深度D4的差(亦稱為STI區68的階梯高度)。此外，半導體鰭片54及介電鰭片66由於處理期間的蝕刻損失而具有凸頂表面。此外，介電鰭片66及STI區68由於在半導體鰭片54的圖案化(針對第3圖描述)及絕緣材料62的沈積(針對第4圖描述)期間可能發生的輪廓加工而具有凸底表面。如更清楚地展示，STI區68A的底表面與STI區68B的底表面之間的距離D3在凸表面的頂點之間量測。
第19圖說明根據各種實施例的FinFET的剖面圖。第19圖的實施例類似於第18圖的實施例，不同之處在於，每一鰭片結構52具有三個半導體鰭片54。複數個STI區68A設置在每一鰭片結構52上，其中每一STI區 68A設置在鰭片結構52的兩個半導體鰭片54之間。在一些實施例中，鰭片結構可具有四個或更多個半導體鰭片54，其中每一STI區68A設置在鰭片結構52的兩個半導體鰭片54之間。STI區68A的頂表面與STI區68B的頂表面之間的深度D4的差(亦稱為階梯高度)在2nm至5nm的範圍內，這有利於減少鄰近介電鰭片66的鰭片結構52的最外半導體鰭片54的彎曲。
實施例可實現優勢。如前所述形成具有不同雜質濃度的絕緣材料62有助於形成具有所需階梯高度的STI區68。將STI區68形成為具有期望的階梯高度有助於避免半導體鰭片54彎曲。避免半導體鰭片54彎曲增加後續操作的處理訊窗，諸如替換閘極製程或源極/汲極生長製程。因此可提高裝置的製造良率。
所揭示的FinFET實施例亦可應用於奈米結構裝置，諸如奈米結構(例如，奈米片、奈米線、閘極全環等)場效電晶體(nanostructure field-effect transistor，NSFET)。在NSFET實施例中，鰭片由奈米結構替換，該些奈米結構藉由圖案化通道層及犧牲層的交替層的堆疊而形成。以類似於上述實施例的方式形成虛設閘極結構及源極/汲極區。在移除虛設閘極結構之後，可以部分或完全移除通道區中的犧牲層。替換閘極結構的形成方式與上述實施例類似，替換閘極結構可部分或完全填充移除犧牲層留下的開口，且替換閘極結構可部分或完全圍繞NSFET裝置的通道區中的通道層。可以與上述實施例類似的方式 形成替換閘極結構及源極/汲極區的ILD及觸點。
此外，FinFET/NSFET裝置可藉由上覆互連結構中的金屬化層互連以形成積體電路。上覆互連結構可以在後段(back end of line，BEOL)製程中形成，其中金屬化層連接至閘極觸點132及源極/汲極觸點134。諸如被動裝置、記憶體(例如，磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)、電阻式隨機存取記憶體(resistive random access memory，RRAM)、相變隨機存取記憶體(phase-change random access memory，PCRAM)等)的附加特徵可在BEOL製程期間與互連結構整合。
根據實施例，一種半導體裝置包括：自基板延伸的第一半導體鰭片；位於基板上方的介電鰭片；位於第一半導體鰭片與介電鰭片之間的第一隔離區，該第一隔離區具有第一雜質濃度；自基板延伸的第二半導體鰭片，第一半導體鰭片設置在第二半導體鰭片與介電鰭片之間；及位於第一半導體鰭片與第二半導體鰭片之間的第二隔離區，該第二隔離區具有第二雜質濃度，第二濃度小於第一濃度，第二隔離區的頂表面比第一隔離區的頂表面更靠近基板設置。在實施例中，雜質為氮。在實施例中，第一濃度與第二濃度之間的差在1at%至2at%的範圍內。在實施例中，第一隔離區的頂表面與基板相隔第一距離，第二隔離區的頂表面與基板相隔第二距離，且第一距離與第二距離的差在2nm至5nm的範圍內。在實施例中，第一半導體鰭 片及第二半導體鰭片具有在第一半導體鰭片及第二半導體鰭片的相應頂表面下方5nm深度處量測的第一半導體鰭片與第二半導體鰭片之間的第一節距，第一半導體鰭片及第二半導體鰭片具有在第一半導體鰭片及第二半導體鰭片的相應頂表面下方60nm深度處量測的第一半導體鰭片與第二半導體鰭片之間的第二節距，且第二節距與第二節距之間的差在0nm至2.5nm的範圍內。在實施例中，第一濃度小於1at%。在實施例中，第二濃度在1at%至5at%的範圍內。
根據另一實施例，一種半導體裝置包括：位於基板上方的第一淺溝槽隔離(shallow trench isolation，STI)區，第一STI區具有第一氮濃度；位於基板上方的第二STI區，第二STI區具有第二氮濃度，第二氮濃度大於第一氮濃度；及自基板延伸的第一半導體鰭片，第一半導體鰭片設置在第一STI區與第二STI區之間，第一STI區的頂表面設置在第一半導體鰭片的頂表面下方第一深度處，第二STI區的頂表面設置在第一半導體鰭片的頂表面下方第二深度處，第二深度小於第一深度。在實施例中，第一氮濃度小於1at%。在一實施例中，第二氮濃度比第一氮濃度大，濃度差在1at%至2at%範圍內。在實施例中，第二深度比第一深度小，深度差在2nm至5nm範圍內。在實施例中，該裝置進一步包括自第二STI區延伸的介電鰭片。
根據又一實施例，一種形成半導體裝置的方法包括 以下步驟：形成自基板延伸的第一半導體鰭片及第二半導體鰭片；形成第一絕緣區及第二絕緣區，第一絕緣區位於第一半導體鰭片與第二半導體鰭片之間，第二半導體鰭片位於第一絕緣區與第二絕緣區之間；相對於蝕刻製程藉由降低第二絕緣區的蝕刻速度來改質第二絕緣區，其中在改質第二絕緣區之後，相對於蝕刻製程，第二絕緣區的蝕刻速度小於第一絕緣區的蝕刻速度；在第二絕緣區上形成介電鰭片；及藉由執行蝕刻製程使第一絕緣區及第二絕緣區凹陷，第一絕緣區的頂表面凹陷的深度大於第二絕緣區的頂表面凹陷的深度。在實施例中，對第二絕緣區進行改質之步驟包括以下步驟：提高第二絕緣區中的雜質濃度，其中在對第二絕緣區進行改質後，第二絕緣區中的雜質濃度大於第一絕緣區中的雜質濃度。在實施例中，雜質為氮。在實施例中，形成第一絕緣區及第二絕緣區之步驟包括以下步驟：在第一半導體鰭片及第二半導體鰭片上方沈積第一絕緣材料。在實施例中，對第二絕緣區進行改質之步驟包括以下步驟：在第一絕緣材料上形成第二絕緣材料，第二絕緣材料具有比第一絕緣材料更高的雜質濃度；及對第一絕緣材料及第二絕緣材料進行退火，其中退火使更多的雜質自第二絕緣材料進入第二絕緣區而不進入第一絕緣區。在實施例中，在對第一絕緣材料進行退火之後，第一絕緣材料中的雜質濃度小於1%。在實施例中，第一絕緣區的頂表面比第二絕緣區的頂表面凹陷更大的深度，該深度在2nm至5nm的範圍內。在實施例中，形成第一絕緣區及形 成第二絕緣區包括之步驟包括以下步驟：沈積氧化矽，且蝕刻製程為氧化物移除製程。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替換及變更。
50:基板
54:半導體鰭片
58:通道區
68:STI區
82:虛設介電層
98:磊晶源極/汲極區
104:第一層間介電層
112:閘極介電層
114:閘電極
A-A'、B-B'、C-C':截面

Claims (10)

  1. 一種半導體裝置，包含：一第一半導體鰭片，自一基板延伸；一介電鰭片，位於該基板上方；一第一隔離區，位於該第一半導體鰭片與該介電鰭片之間，該第一隔離區具有一雜質的第一濃度；一第二半導體鰭片，自該基板延伸，該第一半導體鰭片設置在該第二半導體鰭片與該介電鰭片之間；及一第二隔離區，位於該第一半導體鰭片與該第二半導體鰭片之間，該第二隔離區具有該雜質的第二濃度，該第二濃度小於該第一濃度，該第二隔離區的一頂表面設置於比該第一隔離區的一頂表面更靠近該基板。
  2. 如請求項1所述之裝置，其中該雜質為氮。
  3. 如請求項1所述之裝置，其中該第一濃度與該第二濃度之間的一差在1原子百分比至2原子百分比的一範圍內。
  4. 如請求項1所述之裝置，其中該第一隔離區的該頂表面與該基板隔開一第一距離，該第二隔離區的該頂表面及該基板隔開一第二距離，且該第一距離與該第二距離之間的一差在2奈米至5奈米的一範圍內。
  5. 如請求項1所述之裝置，其中該第一半導體鰭片及該第二半導體鰭片具有在該第一半導體鰭片及該第二半導體鰭片的相應頂表面下方5奈米的一深度處量測的該第一半導體鰭片與該第二半導體鰭片之間的一第一節距，該第一半導體鰭片及該第二半導體鰭片具有在該第一半導體鰭片及該第二半導體鰭片的相應頂表面下方60奈米的一深度處量測的該第一半導體鰭片與該第二半導體鰭片之間的一第二節距，且該第二節距與該第一節距之間的一差在0奈米至2.5奈米的一範圍內。
  6. 如請求項1所述之裝置，其中該第一濃度小於1原子百分比。
  7. 如請求項1所述之裝置，其中該第二濃度在1原子百分比至5原子百分比的一範圍內。
  8. 一種半導體裝置，包含：一第一淺溝槽隔離區，位於一基板上方，該第一淺溝槽隔離區具有氮的一第一濃度；一第二淺溝槽隔離區，位於該基板上方，該第二淺溝槽隔離區具有氮的一第二濃度，該第二濃度大於該第一濃度；及一第一半導體鰭片，自該基板延伸，該第一半導體鰭片設置在該第一淺溝槽隔離區與該第二淺溝槽隔離區之間， 該第一淺溝槽隔離區的一頂表面設置在該第一半導體鰭片的一頂表面下方一第一深度處，該第二淺溝槽隔離區的一頂表面設置在該第一半導體鰭片的該頂表面下方一第二深度處，該第二深度小於該第一深度。
  9. 一種形成半導體裝置的方法，包含：形成自一基板延伸的一第一半導體鰭片及一第二半導體鰭片；形成一第一絕緣區及一第二絕緣區，該第一絕緣區位於該第一半導體鰭片與該第二半導體鰭片之間，該第二半導體鰭片位於該第一絕緣區與該第二絕緣區之間；藉由相對於一蝕刻製程降低該第二絕緣區的一蝕刻速度來改質該第二絕緣區，其中在改質該第二絕緣區之後，相對於該蝕刻製程，該第二絕緣區的該蝕刻速度小於該第一絕緣區的一蝕刻速度；在該第二絕緣區上形成一介電鰭片；及藉由執行該蝕刻製程使該第一絕緣區及該第二絕緣區凹陷，該第一絕緣區的一頂表面比該第二絕緣區的一頂表面凹陷更大的一深度。
  10. 如請求項9所述之方法，其中改質該第二絕緣區之步驟包含以下步驟：增加該第二絕緣區的一雜質濃度，其中在改質該第二絕緣區之後，該第二絕緣區的該雜質濃度大於該第一絕緣區 的一雜質濃度。
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