CN115841992A - 形成半导体器件的方法 - Google Patents

形成半导体器件的方法 Download PDF

Info

Publication number
CN115841992A
CN115841992A CN202210864519.9A CN202210864519A CN115841992A CN 115841992 A CN115841992 A CN 115841992A CN 202210864519 A CN202210864519 A CN 202210864519A CN 115841992 A CN115841992 A CN 115841992A
Authority
CN
China
Prior art keywords
layer
work function
function adjusting
type
gate dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210864519.9A
Other languages
English (en)
Inventor
林宗达
许家玮
徐志安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115841992A publication Critical patent/CN115841992A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在实施例中，形成半导体器件的方法包括：在半导体部件的沟道区域上形成栅极介电层；在栅极介电层上沉积功函数调整层，功函数调整层包括第一功函数调整元素；通过原子层沉积在功函数调整层上沉积覆盖层，覆盖层由氧化物或氮化物形成；在覆盖层覆盖功函数调整层时执行退火工艺，退火工艺将第一功函数调整元素从功函数调整层驱动到栅极介电层中；去除覆盖层以暴露功函数调整层；以及在功函数调整层上沉积填充层。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及形成半导体器件的方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本发明的一些实施例提供了一种形成半导体器件的方法，包括：在半导体部件的沟道区域上形成栅极介电层；在栅极介电层上沉积功函数调整层，功函数调整层包括第一功函数调整元素；通过原子层沉积在功函数调整层上沉积覆盖层，覆盖层由氧化物或氮化物形成；在覆盖层覆盖功函数调整层时执行退火工艺，退火工艺将第一功函数调整元素从功函数调整层驱动到栅极介电层中；去除覆盖层以暴露功函数调整层；以及在功函数调整层上沉积填充层。
本发明的另一些实施例提供了一种形成半导体器件的方法，包括：在第一纳米结构和第二纳米结构周围形成栅极介电层；在栅极介电层上沉积p型功函数调整层；在p型功函数调整层上沉积氧化铝层，其中，氧化铝层、p型功函数调整层和栅极介电层共形地内衬第一纳米结构和第二纳米结构之间的开口；对氧化铝层、p型功函数调整层和栅极介电层进行退火；去除氧化铝层以暴露p型功函数调整层；以及在p型功函数调整层上沉积填充层，填充层填充第一纳米结构和第二纳米结构之间的开口的剩余部分。
本发明的又一些实施例提供了一种形成半导体器件的方法，包括：在半导体部件的沟道区域上形成栅极介电层；在栅极介电层上沉积功函数调整层，功函数调整层包括第一功函数调整元素；在功函数调整层上沉积覆盖层，覆盖层包括第二功函数调整元素，第二功函数调整元素不同于第一功函数调整元素；在覆盖层覆盖功函数调整层时，通过执行退火工艺将第一功函数调整元素和第二功函数调整元素驱动到栅极介电层中；去除覆盖层；以及在功函数调整层上沉积填充层。
本发明的再一些实施例提供了晶体管栅极结构及其形成方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的实例。
图2至图22B为根据一些实施例的制造纳米FET的中间阶段的视图。
图23A至图30B为根据一些实施例的制造鳍式场效应晶体管(FinFET)中的中间阶段的视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例，通过在功函数调整层上形成覆盖层来形成栅电极层。随后执行退火工艺。覆盖层在退火工艺期间保护下面的功函数调整层。覆盖层形成为较小厚度，这有助于避免覆盖层的合并或接合，并且覆盖层由具有良好抗氧化性并且在较小厚度时作为良好湿气阻挡件的牺牲材料形成。此外，牺牲材料能够通过具有高度共形性的沉积工艺(诸如原子层沉积(ALD))来形成。沉积具有高度共形性的牺牲材料也有助于避免覆盖层的合并或接合。避免覆盖层的合并或接合有利地允许使用蚀刻工艺更容易地去除覆盖层，从而降低损坏下面的部件的风险。避免对这些部件的损坏可以提高所得纳米FET的制造良率。
在特定上下文中描述了包括纳米FET的管芯的实施例。然而，各个实施例可以应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)来代替纳米FET或与纳米FET组合的管芯。
图1示出了根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的实例。图1是三维视图，其中为了清楚地说明省略了纳米FET的一些部件。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、全环栅场效应晶体管(GAAFET)等。
纳米FET包括位于衬底50(例如，半导体衬底)上的鳍62上方的纳米结构66(例如，纳米片、纳米线等)，其中纳米结构66为作为用于纳米FET的沟道区域的半导体部件。诸如浅沟槽隔离(STI)区域的隔离区域70设置在相邻的鳍62之间，并且纳米结构66设置在相邻的隔离区域70上方并且位于相邻的隔离区域70之间。尽管将隔离区域70描述/示出为与衬底50分隔开，如本文所使用的，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区域的组合。此外，虽然将鳍62的底部部分示出为与衬底50连续的单一材料，鳍62的底部部分和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍62是指在相邻的隔离区域70之上并且从相邻的隔离区域70之间延伸的部分。
栅极电介质122包裹在纳米结构66的顶表面、侧壁和底表面周围。栅电极124位于栅极电介质122上方并且包裹在栅极电介质122周围。外延源极/漏极区域98设置在栅极电介质122和栅电极124的相对侧处。在外延源极/漏极区域98上方形成层间电介质(ILD)104。至外延源极/漏极区域98的接触件(随后描述)将穿过ILD 104形成。可以在各个纳米结构66之间共享外延源极/漏极区域98。例如，诸如可以通过外延生长以通过联合外延源极/漏极区域98，或者通过将外延源极/漏极区域98与相同的源极/漏极接触件耦合来电连接相邻的外延源极/漏极区域98。
图1进一步示出了在随后图中使用的参考截面。截面A-A'沿着栅电极124的纵轴并且在例如垂直于纳米FET的外延源极/漏极区域98之间的电流方向的方向上。截面B-B'沿着纳米结构66的纵轴并且在例如纳米FET的外延源极/漏极区域98之间的电流流动的方向上。截面C-C'平行于截面A-A'并且延伸穿过纳米FET的外延源极/漏极区域98。为清楚起见，随后的图参考了这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在诸如平面FET的平面器件中或在鳍式场效应晶体管(FinFET)中使用的方面。例如，FinFET可以包括衬底上的半导体鳍，其中半导体鳍是作为用于FinFET的沟道区域的半导体部件。类似地，平面FET可以包括衬底，其中衬底的平面部分是作为用于平面FET的沟道区域的半导体部件。
图2至图22B是根据一些实施例的制造纳米FET的中间阶段的视图。图2、图3、图4、图5和图6是显示了与图1类似的三维视图的三维视图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A是沿着与图1中的参考截面A-A'类似的截面示出的截面图，除了显示了两个鳍。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B是沿着与图1中的参考截面B-B'类似的截面示出的截面图。图9C和图9D是沿着与图1中的参考截面C-C'类似的截面示出的截面图，除了显示了两个鳍。
在图2中，提供了用于形成纳米FET的衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未被掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘体层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；它们的组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型纳米FET，并且p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型纳米FET。n型区域50N可以与p型区域50P物理分隔开(未单独示出)，并且可以在n型区域50N和p型区域50P之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任意数量的n型区域50N和p型区域50P。
可以用p型或n型掺杂物轻掺杂衬底50。可以对衬底50的上部部分执行抗穿通(APT)注入以形成APT区域。在APT注入期间，可以在衬底50中注入掺杂物。该掺杂物可以具有与后续将形成在n型区域50N和p型区域50P中的源极/漏极区域的导电类型相反的导电类型。APT区域可以在纳米FET中的源极/漏极区域下方延伸。APT区域可以用于减少从源极/漏极区域至衬底50的泄漏。在一些实施例中，APT区域中的掺杂物浓度可以在1018cm-3至1019cm-3的范围内。
在衬底50上方形成多层堆叠件52。多层堆叠件52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。半导体材料可以都选自衬底50的候选半导体材料。在所示实施例中，多层堆叠件52包括第一半导体层54和第二半导体层56中的每个的三层。应当理解，多层堆叠件52可以包括任意数量的第一半导体层54和第二半导体层56。
在所示实施例中并且如随后将更详细描述的，第一半导体层54将被去除，并且第二半导体层56将被图案化以在n型区域50N和p型区域50P两者中形成用于纳米FET的沟道区域。第一半导体层54为牺牲层(或伪层)，在后续处理中第一半导体层54将被去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是对第二半导体层56的蚀刻具有高蚀刻选择性的材料，诸如硅锗。第二半导体层56的第二半导体材料是适用于n型和p型器件的材料，诸如硅。
在另一实施例(未单独示出)中，将图案化第一半导体层54以在一个区域(例如，p型区域50P)中形成用于纳米FET的沟道区域，并且将图案化第二半导体层56以在另一区域(例如，n型区域50N)中形成用于纳米FET的沟道区域。第一半导体层54的第一半导体材料可以是适用于p型器件的材料，诸如硅锗(例如，SixGe1-x，其中，x可以在0至1的范围内)、纯锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以是适用于n型器件的材料，诸如硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料可以相对于彼此的蚀刻具有高蚀刻选择性，以使得可以在不去除n型区域50N中的第二半导体层56的情况下去除第一半导体层54，并且可以在不去除p型区域50P中的第一半导体层54的情况下，去除第二半导体层56。
多层堆叠件52的每层可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积的工艺来沉积等。每层可以具有较小的厚度，诸如在5nm至30nm范围内的厚度。在一些实施例中，多层堆叠件52的一些层(例如，第二半导体层56)形成为比多层堆叠件52的其他层(例如，第一半导体层54)更薄。
在图3中，在衬底50和多层堆叠件52中图案化沟槽，以形成鳍62、第一纳米结构64和第二纳米结构66。鳍62是在衬底50中图案化的半导体条。第一纳米结构64和第二纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺图案化沟槽，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍62和纳米结构64、66。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍62和纳米结构64、66。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件作为掩模来图案化鳍62和纳米结构64、66。在一些实施例中，掩模(或其他层)可以保留在纳米结构64、66上。
鳍62和纳米结构64、66可以各自具有在8nm至40nm范围内的宽度。在所示实施例中，鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的鳍62和纳米结构64、66比另一区域(例如，p型区域50P)中的鳍62和纳米结构64、66更宽或更窄。
在图4中，在衬底50上方和相邻的鳍62之间形成STI区域70。STI区域70设置在鳍62的至少部分周围，从而使得纳米结构64、66的至少部分从相邻的STI区域70之间突出。在所示实施例中，STI区域70的顶表面与鳍62的顶表面共面(在工艺变化内)。在一些实施例中，STI区域70的顶面在鳍62的顶表面之上或之下。STI区域70将相邻的纳米FET的部件分隔开。
可以通过任何合适的方法来形成STI区域70。例如，可以在衬底50和纳米结构64、66上方以及相邻的鳍62之间形成绝缘材料。绝缘材料可以是诸如氧化硅的氧化物、诸如氮化硅的氮化物等、或它们的组合，可以通过化学气相沉积(CVD)(诸如高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等或它们的组合)工艺来形成绝缘材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，形成绝缘材料从而使得多余的绝缘材料覆盖纳米结构64、66。尽管STI区域70都被示出为单层，但一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍62和纳米结构64、66的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料。
然后对绝缘材料施加去除工艺以去除纳米结构64、66上方的多余的绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。在掩模保留在纳米结构64、66上的实施例中，平坦化工艺可以暴露掩模或去除掩模。在平坦化工艺之后，绝缘材料和掩模(如果存在)或纳米结构64、66的顶表面是共面的(在工艺变化内)。因此，掩模(如果存在)或纳米结构64、66的顶表面通过绝缘材料暴露。在所示实施例中，掩模没有保留在纳米结构64、66上。然后使绝缘材料凹进以形成STI区域70。绝缘材料是凹进的，从而使得纳米结构64、66的至少部分从绝缘材料的相邻部分之间突出。此外，STI区域70的顶表面可以具有如图所示的平整表面、凸鳍表面、凹陷表面(例如碟状)或它们的组合。可以通过适当的蚀刻将STI区域70的顶表面形成为平整的、凸起的和/或凹陷的。可以使用任何可接受的蚀刻工艺使绝缘材料凹进，例如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比鳍62和纳米结构64、66的材料更快的速率选择性地蚀刻STI区域70的绝缘材料)。例如，可以使用稀氢氟酸(dHF)酸来执行氧化物去除。
前面描述的工艺仅仅是可以如何形成鳍62和纳米结构64、66的一个实例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍62和/或纳米结构64、66。例如，可以在衬底50的顶表面上方形成介电层，并且可以蚀刻穿过介电层的沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，从而使得外延结构从介电层突出以形成鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免之前和/或之后的注入，然而可以一起使用原位和注入掺杂。
此外，可以通过掺杂(例如，用p型或n型掺杂物)在纳米结构64、66、鳍62和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与随后将形成在n型区域50N和p型区域50P中的源极/漏极区域的导电类型相反的导电类型。在一些实施例中，p型阱形成在n型区域50N中，并且n型阱形成在p型区域50P中。在一些实施例中，p型阱或n型阱形成在n型区域50N和p型区域50P两者中。
在具有不同阱类型的实施例中，可以使用诸如光刻胶的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍62、纳米结构64、66和STI区域70上方形成光刻胶。图案化光刻胶以暴露p型区域50P。可以通过使用旋涂技术来形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦光刻胶被图案化，就在p型区域50P中执行n型掺杂物注入，并且光刻胶可以作为掩模以基本上防止n型掺杂物被注入到n型区域50N中。n型掺杂物可以是注入至该区域中的磷、砷、锑等，n型掺杂物浓度在1013cm-3至1014cm-3范围内。在注入之后，可以去除光刻胶，诸如通过任何可接受的灰化工艺。
在p型区域50P的注入之后或之前，在p型区域50P中的鳍62、纳米结构64、66和STI区域70上方形成诸如光刻胶的掩模(未单独示出)。图案化光刻胶以暴露n型区域50N。可以通过使用旋涂技术来形成光刻胶并且可以使用可接受的光刻技术来图案化光刻胶。一旦光刻胶被图案化，可以在n型区域50N中执行p型掺杂物注入，并且光刻胶可以作为掩模以基本上防止p型掺杂物被注入到p型区域50P中。p型掺杂物可以是注入至该区域中的硼、氟化硼、铟等，p型掺杂物浓度在1013cm-3至1014cm-3范围内。在注入之后，可以去除光刻胶，诸如通过任何可接受的灰化工艺。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型掺杂物。在外延生长用于鳍62和/或纳米结构64、66的外延结构的一些实施例中，可以在生长期间原位掺杂生长的材料，这可以避免注入，然而可以一起使用原位和注入掺杂。
在图5中，在鳍62和纳米结构64、66上形成伪介电层72。伪介电层72可以由诸如氧化硅、氮化硅、它们的组合等的介电材料形成，可以根据可接受的技术来沉积或热生长伪介电层72。在伪介电层72上方形成伪栅极层74，并且在伪栅极层74上方形成掩模层76。可以在伪介电层72上方沉积伪栅极层74，并且然后诸如通过CMP来平坦化伪栅极层74。伪栅极层74可以由导电或非导电材料形成，诸如非晶硅、多晶态硅(多晶硅)、多晶态硅锗(多晶SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，可以通过诸如物理气相沉积(PVD)、CVD等的沉积工艺来形成伪栅极层74。伪栅极层74可以由对绝缘材料(例如STI区域70和/或伪介电层72)的蚀刻具有高蚀刻选择性的材料形成。可以在伪栅极层74上方沉积掩模层76。掩模层76可以由诸如氮化硅、氮氧化硅等的介电材料形成。在这个实例中，跨越n型区域50N和p型区域50P来形成单个伪栅极层74和单个掩模层76。在所示实施例中，伪介电层72覆盖鳍62、纳米结构64、66和STI区域70，从而使得伪介电层72在STI区域70上方以及在伪栅极层74和STI区域70之间延伸。在另一实施例中，伪介电层72仅覆盖鳍62和纳米结构64、66。
在图6中，使用可接受的光刻和蚀刻技术图案化掩模层76以形成掩模86。然后通过任何可接受的蚀刻技术将掩模86的图案转移到伪栅极层74以形成伪栅极84。可以可选地通过任何可接受的蚀刻技术将掩模86的图案进一步转移到伪介电层72以形成伪电介质82。伪栅极84覆盖纳米结构64、66的将在后续处理中暴露以形成沟道区域的部分。具体地，伪栅极84沿着第二纳米结构66的将被图案化以形成沟道区域68(参见图7A至图7B)的部分延伸。掩模86的图案可以用于物理分隔相邻的伪栅极84。伪栅极84还可以具有基本垂直于(在工艺变化内)鳍62的纵向的纵向。在图案化之后，可以诸如通过任何可接受的蚀刻技术来可选地去除掩模86。
图7A至图22B示出了制造实施例器件中的各个附加步骤。图7A至图22B示出了n型区域50N和p型区域50P中的任何一个中的部件。例如，所示结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果有的话)在每个图所附描述中进行说明。
在图7A至图7B中，在纳米结构64、66上方、在掩模86(如果存在)、伪栅极84和伪电介质82的暴露侧壁上形成栅极间隔件90。可以通过共形地形成一种或多种介电材料以及随后蚀刻介电材料来形成栅极间隔件90。可接受的介电材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成可接受的介电材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(诸如干蚀刻、湿蚀刻等或它们的组合)以图案化介电材料。蚀刻可以是各向异性的。当蚀刻介电材料时，介电材料具有留在伪栅极84的侧壁上的部分(因此形成栅极间隔件90)。如随后将更详细地描述的，当蚀刻介电材料时，介电材料还可以具有留在鳍62和/或纳米结构64、66的侧壁上的部分(因此形成鳍间隔件92，参见图9C至图9D)。在蚀刻之后，鳍间隔件92和/或栅极间隔件90可以具有笔直侧壁(如图所示)或者可以具有弯曲侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N上方形成诸如光刻胶的掩模(未单独示出)，同时暴露p型区域50P，并且可以将适当类型(例如，p型)掺杂物注入到暴露在p型区域50P中的鳍62和/或纳米结构64、66中。然后可以去除掩膜。随后，可以在p型区域50P上方形成诸如光刻胶的掩模(未单独示出)，同时暴露n型区域50N，并且可以将适当类型(例如，n型)的掺杂物注入到暴露在n型区域50N中的鳍62和/或纳米结构64、66中。然后可以去除掩膜。n型掺杂物可以是前述n型掺杂物中的任一种，并且p型掺杂物可以是前述p型掺杂物中的任一种。在注入期间，沟道区域68仍然被伪栅极84覆盖，以使得沟道区域68保持为基本上没有注入的掺杂物以形成LDD区域。LDD区域可以具有在1015cm-3至1019cm-3范围内的掺杂物浓度。可以使用退火来修复注入损伤并激活注入的掺杂物。
应注意，先前的公开内容概括地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或附加的间隔件，可以利用不同顺序的步骤，可以形成和去除附加的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图8A至图8B中，在纳米结构64、66中形成源极/漏极凹槽94。在所示实施例中，源极/漏极凹槽94延伸穿过纳米结构64、66并进入鳍62中。源极/漏极凹槽94也可以延伸到衬底50中。在各个实施例中，源极/漏极凹槽94可以延伸到衬底50的顶表面而不蚀刻衬底50；可以蚀刻鳍62，从而使得源极/漏极凹槽94的底表面设置在STI区域70的顶表面之下等。可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻纳米结构64、66来形成源极/漏极凹槽94。在用于形成源极/漏极凹槽94的蚀刻工艺期间，栅极间隔件90和伪栅极84共同掩蔽鳍62和/或纳米结构64、66的部分。可以使用单个蚀刻工艺来蚀刻纳米结构64、66中的每个，或者可以使用多个蚀刻工艺来蚀刻纳米结构64、66。在源极/漏极凹槽94达到期望深度之后，可以使用定时蚀刻工艺来停止源极/漏极凹槽94的蚀刻。
可选地，在第一纳米结构64的剩余部分的侧壁上形成内部间隔件96，例如，由源极/漏极凹槽94暴露的那些侧壁。如随后将更详细描述的，源极/漏极区域随后将形成在源极/漏极凹槽94中，并且第一纳米结构64随后将被相应的栅极结构替换。内部间隔件96作为随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离部件。此外，内部间隔件96可以用于基本防止由后续蚀刻工艺(诸如用于后续去除第一纳米结构64的蚀刻工艺)对后续形成的源极/漏极区域的损坏。
作为形成内部间隔件96的实例，可以横向扩展源极/漏极凹槽94。具体地，可以使第一纳米结构64的由源极/漏极凹槽94暴露的侧壁部分凹进。尽管将第一纳米结构64的侧壁示出为是笔直的，但是该侧壁可以是凹陷的或凸起的。可以通过任何可接受的蚀刻工艺来使侧壁凹进，诸如对第一纳米结构64的材料有选择性的蚀刻工艺(例如，以比第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料)。蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿蚀刻。在另一实施例中，蚀刻工艺可以是使用诸如氟化氢(HF)气体的氟基气体的干蚀刻。在一些实施例中，可以连续地执行相同的蚀刻工艺以既形成源极/漏极凹槽94又使第一纳米结构64的侧壁凹进。然后可以通过在源极/漏极凹槽94中共形地形成绝缘材料以及后续蚀刻绝缘材料来形成内部间隔件96。绝缘材料可以是氮化硅或氮氧化硅，然而可以利用任何合适的材料，诸如具有小于约3.5的k值的低介电常数(低k)材料。可以通过诸如ALD、CVD等的沉积工艺来形成绝缘材料。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干蚀刻，诸如RIE、NBE等。尽管将内部间隔件96的外侧壁示出为相对于栅极间隔件90的侧壁为平整的，但内部间隔件96的外侧壁可以延伸超过栅极间隔件90的侧壁或从栅极间隔件90的侧壁凹进。换言之，内部间隔件96可以部分地填充、完全填充或过填充侧壁凹槽。而且，虽然将内部间隔件96的侧壁示出为是笔直的，但内部间隔件96的侧壁可以是凹陷的或凸起的。
在图9A至图9B中，在源极/漏极凹槽94中形成外延源极/漏极区域98。外延源极/漏极区域98形成为使得每个伪栅极84(和相应的沟道区域68)设置在对应相邻的外延源极/漏极区域98对之间。在一些实施例中，栅极间隔件90和内部间隔件96用于将外延源极/漏极区域98分别与伪栅极84和第一纳米结构64分隔开适当的横向距离，以使得外延源极/漏极区域98不会与后续形成的所得纳米FET的栅极短路。可以选择外延源极/漏极区域98的材料以在对应沟道区域68中施加应力，从而提高性能。
可以通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域98。然后，在n型区域50N中的源极/漏极凹槽94中外延生长n型区域50N中的外延源极/漏极区域98。外延源极/漏极区域98可以包括适用于n型器件的任何可接受的材料。例如，如果第二纳米结构66是硅，则n型区域50N中的外延源极/漏极区域98可以包括对沟道区域68施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。可以将n型区域50N中的外延源极/漏极区域98称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域98可以具有从鳍62和纳米结构64、66的对应表面升起的表面，并且可以具有小平面。
可以通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域98。然后，在p型区域50P中的源极/漏极凹槽94中外延生长p型区域50P中的外延源极/漏极区域98。外延源极/漏极区域98可以包括适用于p型器件的任何可接受的材料。例如，如果第二纳米结构66是硅，则p型区域50P中的外延源极/漏极区域98可以包括对沟道区域68施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。可以将p型区域50P中的外延源极/漏极区域98称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域98可以具有从鳍62和纳米结构64、66的对应表面升起的表面，并且可以具有小平面。
可以用掺杂物注入外延源极/漏极区域98、纳米结构64、66和/或鳍62以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/漏极区域可以具有在1019cm-3至1021cm-3范围内的掺杂物浓度。用于源极/漏极区域的n型和/或p型掺杂物可以是先前描述的的任何掺杂物。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域98。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超出鳍62和纳米结构64、66的侧壁的小平面。在一些实施例中，这些小平面致使相邻的外延源极/漏极区域98合并，如图9C所示。在一些实施例中，在完成外延工艺之后，相邻的外延源极/漏极区域98保持分隔开，如图9D所示。在所示实施例中，调整用于形成栅极间隔件90的间隔件蚀刻以还在鳍62和/或纳米结构64、66的侧壁上形成鳍间隔件92。鳍间隔件92形成为覆盖鳍62和/或纳米结构64、66的在STI区域70之上延伸的侧壁的部分，从而阻止外延生长。在另一实施例中，调整用于形成栅极间隔件90的间隔件蚀刻以不形成鳍间隔件，以便允许外延源极/漏极区域98延伸到STI区域70的表面。
外延源极/漏极区域98可以包括一个或多个半导体材料层。例如，外延源极/漏极区域98可以各自包括衬垫层98A、主层98B和修饰层(finishing layer)98C(或笼统地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域98。衬垫层98A、主层98B和修饰层98C中的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂物浓度。在一些实施例中，衬垫层98A可以具有比主层98B更低的掺杂物浓度，并且修饰层98C可以具有比衬垫层98A更高的掺杂物浓度以及具有比主层98B更低的掺杂物浓度。在外延源极/漏极区域98包括三个半导体材料层的实施例中，可以在源极/漏极凹槽94中生长衬垫层98A，可以在衬垫层98A上生长主层98B，并且可以在主层98B上生长修饰层98C。
在图10A至图10B中，在外延源极/漏极区域98、栅极间隔件90和掩模86(如果存在)或伪栅极84上方沉积第一ILD 104。第一ILD 104可以由介电材料形成，可以通过任何合适的沉积工艺来形成第一ILD 104，诸如CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件90和掩模86(如果存在)或伪栅极84之间形成接触蚀刻停止层(CESL)102。CESL 102可以由对第一ILD104的蚀刻具有高蚀刻选择性的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅等，可以通过任何合适的沉积工艺来形成CESL102，诸如CVD、ALD等。
在图11A至图11B中，执行去除工艺以使第一ILD 104的顶表面与栅极间隔件90和掩模86(如果存在)或伪栅极84的顶表面齐平。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺还可以去除伪栅极84上的掩模86，以及沿着掩模86的侧壁的栅极间隔件90的部分。在平坦化工艺之后，栅极间隔件90、第一ILD 104、CESL102和掩模86(如果存在)或伪栅极84的顶表面是共面的(在工艺变化内)。因此，掩模86(如果存在)或伪栅极84的顶表面通过第一ILD 104暴露。在所示实施例中，保留掩模86，并且平坦化工艺使第一ILD 104的顶表面与掩模86的顶表面齐平。
在图12A至图12B中，在蚀刻工艺中去除掩模86(如果存在)和伪栅极84，从而形成凹槽106。还去除了位于凹槽106中的伪电介质82的部分。在一些实施例中，通过各向异性干蚀刻来去除伪栅极84。例如，蚀刻工艺可以包括使用反应气体的干蚀刻，该反应气体以比第一ILD 104或栅极间隔件90更快的速率选择性地蚀刻伪栅极84。在去除期间，当蚀刻伪栅极84时，可以将伪电介质82用作蚀刻停止层。然后去除伪电介质82。每个凹槽106暴露沟道区域68的部分和/或置于沟道区域68的部分之上。作为沟道区域68的第二纳米结构66的部分设置在相邻的外延源极/漏极区域98对之间并且与相邻的外延源极/漏极区域98对邻接。
然后去除第一纳米结构64的剩余部分以扩展凹槽106，从而使得在第二纳米结构66之间的区域50I中形成开口108。可以通过以比第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料的任何可接受的蚀刻工艺来去除第一纳米结构64的剩余部分。蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成并且第二纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度并扩展开口108。开口108较小，特别是当以较小技术节点形成纳米FET时。例如，当以3纳米技术节点形成纳米FET时，开口108的宽度可以在
Figure BDA0003758038050000161
至/>
Figure BDA0003758038050000162
的范围内，并且开口108的高度可以在/>
Figure BDA0003758038050000163
至/>
Figure BDA0003758038050000164
的范围内。
在图13A至图13B中，在凹槽106和开口108中形成栅极介电层112。在栅极介电层112上形成栅电极层114。栅极介电层112和栅电极层114是用于替换栅极的层，并且各自包裹在第二纳米结构66的所有(例如，四个)侧面周围。
栅极介电层112设置在鳍62的侧壁和/或顶表面上；设置在第二纳米结构66的顶表面、侧壁和底表面上；以及设置在栅极间隔件90的侧壁上。栅极介电层112还可以形成在第一ILD 104和栅极间隔件90的顶表面上。栅极介电层112可以包括诸如氧化硅或金属氧化物的氧化物、诸如金属硅酸盐的硅酸盐、它们的组合、它们的多层等。栅极介电层112可以包括具有大于约7.0的k值的高介电常数(高k)材料，诸如铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。尽管在图13A至图13B中示出了单层栅极介电层112，但如随后将更详细描述的，栅极介电层112可以包括多个层，诸如界面层和高k介电层。
栅电极层114可以包括一种或多种含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合、它们的多层等。尽管在图13A至图13B中示出了单层栅电极层114，但如随后将更详细描述的，栅电极层114可以包括任意数量的功函数调整层、任意数量的胶层和填充层。
位于n型区域50N和p型区域50P中的栅极介电层112的形成可以同时发生，从而使得每个区域中的栅极介电层112由相同的材料形成，并且位于n型区域50N和p型区域50P中的栅电极层114的形成可以同时发生，从而使得每个区域中的栅电极层114由相同的材料形成。在一些实施例中，可以通过不同的工艺来形成每个区域中的栅极介电层112，从而使得栅极介电层112可以是不同的材料和/或具有不同数量的层，和/或可以通过不同的工艺来形成每个区域中的栅电极层114，从而使得栅电极层114可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各个掩蔽步骤来掩蔽和暴露适当的区域。在下面的描述中，n型区域50N中的栅电极层114和p型区域50P中的栅电极层114的至少部分是单独形成的。
图14A至图18B示出了在p型区域50P中的凹槽106和开口108中形成用于替换栅极的栅极介电层112和栅电极层114的工艺。图14A、图15A、图16A、图17A和图18A示出了图13A中区域50A中的部件。图14B、图15B、图16B、图17B和图18B示出了图13B中区域50B中的部件。栅极介电层112形成在沟道区域68上/周围(参见图14A至图14B)。用于栅电极层114的p型功函数调整层114A形成在栅介电层112上(参见图15A至图15B)。覆盖层116形成在p型功函数调整层114A上(参见图16A至图16B)。有利地，覆盖层116由牺牲材料形成，牺牲材料为下面的p型功函数调整层114A提供良好的保护，并且牺牲材料能够通过具有高度共形性的沉积工艺(诸如原子层沉积)来形成。在覆盖层116覆盖p型功函数调整层114A时执行退火工艺，退火工艺将功函数调整元素从p型功函数调整层114A驱动到栅极介电层112中以调整所得纳米FET的功函数。在退火工艺之后，去除覆盖层116以暴露p型功函数调整层114A(参见图17A至图17B)。然后可以在p型功函数调整层114A上形成用于栅电极层114的剩余层，诸如胶层114C和填充层114D(参见图18A至图18B)。n型区域50N可以至少在p型区域50P中形成栅电极层114的部分的时被掩蔽。
在图14A至图14B中，栅极介电层112共形地形成在第二纳米结构66的沟道区域68上，从而使得它共形地内衬p型区域50P中的凹槽106和开口108。栅极介电层112也可以沉积在第一ILD 104和栅极间隔件90的顶表面上(参见图13B)。栅极介电层112的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。栅极介电层112包裹在第二纳米结构66的所有(例如四个)侧面周围。在一些实施例中，栅极介电层112具有在
Figure BDA0003758038050000171
至/>
Figure BDA0003758038050000172
的范围内的厚度。在所示实施例中，栅极介电层112是多层的，包括界面层112A(或更笼统地，第一栅极介电子层)和上面的高k介电层112B(或更笼统地，第二栅极介电子层)。界面层112A可以由氧化硅形成并且高k介电层112B可以由氧化铪形成。栅极介电层112可以包括任何可接受数量的子层。
在图15A至图15B中，p型功函数调整层114A共形地形成在栅极介电层112上，从而使得它共形地内衬p型区域50P中的凹槽106和开口108。p型功函数调整层114A由p型功函数材料(PWFM)形成，该p型功函数材料(PWFM)对于将纳米FET的功函数调整到要形成的器件的给定应用所期望的量是可接受的，并且可以通过任何可接受的沉积工艺来形成p型功函数调整层114A。在一些实施例中，p型功函数调整层114A由氮化钛、氮化钽、它们的组合等形成，可以通过诸如PVD、ALD、CVD等的沉积工艺来形成p型功函数调整层114A。在一些实施例中，p型功函数调整层114A具有在
Figure BDA0003758038050000185
至/>
Figure BDA0003758038050000186
范围内的厚度。p型功函数调整层114A的PWFM包括功函数调整元素，该功函数调整元素后续将被驱动到栅极介电层112中以调整所得纳米FET的功函数。功函数调整元素可以是金属，并且PWFM可以是该金属的氮化物。在一些实施例中，功函数调整元素是钛，PWFM是氮化钛，并且通过PVD来沉积p型功函数调整层114A。
在图16A至图16B中，覆盖层116共形地形成在p型功函数调整层114A上，从而使得它共形地内衬p型区域50P中的凹槽106和开口108。如随后将更详细描述的，覆盖层116由牺牲材料形成，该牺牲材料能够通过诸如原子层沉积的具有高度共形性的沉积工艺形成，从而允许覆盖层116具有高度的共形性。用于形成覆盖层116的沉积工艺可以是与用于形成p型功函数调整层114A的沉积工艺不同类型的沉积工艺。覆盖层116是在后续的退火工艺期间将用于保护p型功函数调整层114A的牺牲层。然后将去除覆盖层116，以使覆盖层116不保留在所得纳米FET中。如上所述，开口108较小。覆盖层116形成为较小厚度，以使得它在开口108或凹槽106中不会合并或接合(seam)在一起。避免覆盖层116的合并或接合有利地允许通过以少量过蚀刻执行的蚀刻工艺来去除覆盖层116，这降低了损坏下面的部件的风险，从而提高了制造良率。在一些实施例中，覆盖层116具有在
Figure BDA0003758038050000181
至/>
Figure BDA0003758038050000182
范围内的厚度。形成厚度小于/>
Figure BDA0003758038050000183
的覆盖层116可能无法在后续的退火工艺期间为p型功函数调整层114A提供充分的保护，从而导致对p型功函数调整层114A的损坏。形成厚度大于/>
Figure BDA0003758038050000184
的覆盖层116可能会导致不希望的合并或接合。覆盖层116的厚度可以大于p型功函数调整层114A的厚度和栅极介电层112的厚度。
覆盖层116由牺牲材料形成，该牺牲材料具有良好的抗氧化性并且在较小的厚度时作为良好的湿气阻挡件。牺牲材料可以是氧化物、氮化物、它们的组合、它们的多层等。合适的氧化物包括氧化铝、氧化硅等。合适的氮化物包括氮化钛、氮化硅、碳氮化硅等。还可以使用这些材料的组合(例如，氮氧化物)。牺牲材料可以是导电的或非导电的。在一些实施例中，牺牲材料是介电材料。在较小的厚度时，这种牺牲材料具有比诸如非晶硅的其他牺牲材料具有更好的抗氧化性以及作为更好的湿气阻挡件。此外，不同于诸如非晶硅的其他牺牲材料，覆盖层116的牺牲材料能够通过ALD来沉积，与诸如化学气相沉积(CVD)的其他沉积工艺相比，通过ALD沉积的牺牲材料具有更高度的共形性。沉积具有高度共形性的牺牲材料可以有助于避免覆盖层116的合并或接合。更进一步，并且如随后将更详细描述的，牺牲材料还可以包括功函数调整元素，这还允许利用覆盖层116来调整所得纳米FET的功函数。
在一些实施例中，覆盖层116是通过使用原子层沉积(ALD)工艺沉积的氧化铝形成的氧化铝层。通过将衬底50放置在沉积室中并且将多个源前体循环分配到沉积室中，从而将p型功函数调整层114A的表面暴露于源前体来执行ALD工艺。源前体包括第一前体和第二前体，它们是能够反应以沉积覆盖层116的牺牲材料的任何可接受的前体。在一些实施例中，第一前体是含铝前体并且第二前体是含氧前体。用于沉积氧化铝的可接受的含铝前体包括三甲基铝(Al2(CH3)6)等。用于沉积氧化铝的可接受的含氧前体包括水(H2O)等。可以使用其他可接受的前体。通过将第一前体(例如，诸如三甲基铝的含铝前体)分配到沉积室中来执行ALD循环的第一脉冲。将第一前体保持在沉积室中，直到第一前体已经与p型功函数调整层114A表面上的可用反应位点反应。然后将第一前体从沉积室中清除，诸如通过任何可接受的真空工艺和/或通过将惰性气体流入沉积室中。通过将第二前体(例如，诸如水的含氧前体)分配到沉积室中来执行ALD循环的第二脉冲。将第二前体保持在沉积室中，直到第二前体已经与p型功函数调整层114A表面上的可用反应位点反应。然后从沉积室清除第二前体，诸如通过任何可接受的真空工艺和/或通过将惰性气体流入沉积室中。每个ALD循环引起覆盖层116的牺牲材料的原子层(有时称为单层)的沉积。重复ALD循环多次，直到覆盖层116的牺牲材料被沉积到期望的厚度(之前描述的)。也可以利用其他合适的类ALD工艺(ALD-like processe)来沉积覆盖层116的牺牲材料。
可选地，覆盖层116的牺牲材料包括功函数调整元素，该功函数调整元素后续将被驱动到栅极介电层112中以便调整所得纳米FET的功函数。功函数调整元素可以是金属，并且牺牲材料可以是该金属的氧化物或该金属的氮化物。在一些实施例中，功函数调整元素是铝并且牺牲材料是氧化铝。覆盖层116的牺牲材料可以包括与p型功函数调整层114A的PWFM(之前描述的)相同的功函数调整元素，或者可以包括不同的功函数调整元素。在一些实施例中，p型功函数调整层114A的功函数调整元素是钛，并且覆盖层116的功函数调整元素是铝。由此可以通过选择覆盖层116和p型功函数调整层114A的材料来调整所得纳米FET的功函数。
在形成覆盖层116之后，对覆盖层116、p型功函数调整层114A和栅极介电层112进行退火，以将功函数调整元素从覆盖层116和/或p型功函数调整层114A驱动到栅极介电层112中，从而调整所得纳米FET的功函数。退火工艺可以是快速热退火、尖峰退火等。可以在500℃至1000℃范围内的温度下执行退火工艺并且退火工艺可以被执行1毫秒至5分钟范围内的持续时间。退火工艺可以在含工艺气体(诸如含氧工艺气体、含氮工艺气体等)的环境中被执行。在一些实施例中，原位地执行退火工艺与用于形成覆盖层116的牺牲材料的ALD工艺。具体地，可以在用于ALD工艺的沉积室中来执行退火工艺，而不破坏ALD工艺和退火工艺之间的沉积室中的真空。
如上所述，覆盖层116的牺牲材料具有良好的抗氧化性并且作为良好的湿气阻挡件。因为牺牲材料具有良好的抗氧化性，所以它在退火工艺期间阻止(例如，防止或减少)下面的部件的氧化。例如，覆盖层116可以在退火工艺期间阻止鳍62、第二纳米结构66、栅极介电层112和/或p型功函数调整层114A的氧化。此外，因为牺牲材料作为良好的湿气阻挡件，所以在退火工艺期间，它阻止了退火工艺环境中的湿气进入鳍62、第二纳米结构66、栅极介电层112和/或p型功函数调整层114A的界面。因此可以避免这些部件的分层。避免部件的氧化和分层可以降低缺陷的形成，从而提高所得纳米FET的性能。
在图17A至图17B中，去除覆盖层116以暴露p型功函数调整层114A。可以使用任何可接受的蚀刻工艺来去除覆盖层116，诸如对覆盖层116有选择性(例如，以比p功函数调整层114A的材料更快的速率选择性地蚀刻覆盖层116的牺牲材料)的蚀刻工艺。蚀刻工艺可以是各向同性的。在一些实施例中，通过使用四氟化碳(CF4)、三氟化氮(NF3)、三氯化硼(BCl3)等而不生成等离子体的干蚀刻来去除覆盖层116。在一些实施例中，通过使用磷酸(H3PO4)、氢氧化铵(NH4OH)、氯化氢(HCl)、硫酸(H2SO4)、过氧化氢(H2O2)、硝酸(HNO3)等的湿蚀刻来去除覆盖层116。一旦已经去除了覆盖层116，就可以使用定时蚀刻工艺来停止蚀刻。在一些实施例中，蚀刻工艺被执行30秒至300秒范围内的持续时间。如上所述，覆盖层116形成为较小厚度以帮助避免开口108或凹槽106中的覆盖层116的合并或接合。避免覆盖层116的合并或接合有利地允许以较少量的过蚀刻来执行蚀刻工艺，这降低了损坏下面的部件(例如，栅极介电层112和/或p型功函数调整层114A)地风险。避免对这些部件的损坏可以提高所得纳米FET的制造良率。
在图18A至图18B中，栅电极层114的剩余部分形成在p型功函数调整层114A上，从而填充p型区域50P中的凹槽106和开口108的剩余部分。在所示实施例中，胶层114C沉积在p型功函数调整层114A上，并且填充层114D沉积在胶层114C上。在完成形成后，p型区域50P中的栅电极层114包括p型功函数调整层114A、胶层114C和填充层114D。
胶层114C可以共形地形成在p型功函数调整层114A上。胶层114C可以由诸如氮化钛、氮化钽、碳化钛、碳化钽等的导电材料形成，可以通过诸如CVD、ALD、PECVD、PVD等的沉积工艺来形成胶层114C。胶层114C可以可替代地被称为粘附层并且改进p型功函数调整层114A和填充层114D之间的粘附。
填充层114D可以共形地形成在胶层114C上。在一些实施例中，填充层114D可以由诸如钴、钌、铝、钨、它们的组合等的导电材料形成，可以通过诸如CVD、ALD、PECVD、PVD等的沉积工艺来形成填充层114D。填充层114D填充p型区域50P中的凹槽106和开口108的剩余部分。
图19A至图19B示出了用于替换栅极的形成在n型区域50N中的凹槽106和开口108中的栅极介电层112和栅电极层114。图19A示出了图13A中区域50A中的部件。图19B示出了图13B中区域50B中的部件。在一些实施例中，可以同时形成n型区域50N和p型区域50P中的栅极介电层112。此外，可以在p型区域50P中形成栅电极层114之前或之后形成n型区域50N中的栅电极层114的至少部分，并且p型区域50P可以至少在n型区域50N中形成栅电极层114的部分的时被掩蔽。这样，n型区域50N中的栅电极层114可以包括与p型区域50P中的栅电极层114不同的材料。例如，n型区域50N中的栅电极层114可以包括n型功函数调整层114B、胶层114C和填充层114D。n型功函数调整层114B由n型功函数材料(NWFM)形成，该n型功函数材料(NWFM)对于将纳米FET的功函数调整到要形成的器件的给定应用的所期望的量是可接受的，并且可以通过任何可接受的沉积工艺来形成n型功函数调整层114B。在一些实施例中，n型功函数调整层114B由钛铝、碳化钛铝、钽铝、碳化钽、它们的组合等形成，可以通过诸如ALD、CVD、PVD等的沉积工艺来形成n型功函数调整层114B。在一些实施例中，n型功函数调整层114B具有在
Figure BDA0003758038050000221
至/>
Figure BDA0003758038050000222
范围内的厚度。n型功函数调整层114B由与p型功函数调整层114A不同的材料形成。n型区域50N中的胶层114C可以由(或可以不由)与p型区域50P中的胶层114C相同的材料形成，并且可以(或可以不)与p型区域50P中的胶层114C同时形成。n型区域50N中的填充层114D可以由(或可以不由)与p型区域50P中的填充层114D相同的材料形成，并且可以(或可以不)与p型区域50P中的填充层114D同时形成。
在图20A至图20B中，执行去除工艺以去除栅极介电层112和栅电极层114的材料的多余部分，这些多余部分位于第一ILD 104和栅极间隔件90的顶表面上方，从而形成栅极电介质122和栅电极124。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。当平坦化栅极介电层112时，栅极介电层112具有留在凹槽106和开口108中的部分(因此形成栅极介电层122)。当平坦化栅电极层114时，栅电极层114具有留在凹槽106和开口108中的部分(因此形成栅电极124)。栅极间隔件90；CESL 102；第一ILD104；栅极电介质122(例如，界面层112A和高k介电层112B，参见图18A至图19B)；以及栅电极124(例如，p型功函数调整层114A、n型功函数调整层114B、胶层114C和填充层114D，参见图18A至图19B)的顶表面是共面的(在工艺内变化)。栅极电介质122和栅电极124形成所得纳米FET的替换栅极。可以将每个对应栅极电介质122和栅电极124对统称为“栅极结构”。栅极结构各自沿着第二纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。
在图21A至图21B中，第二ILD 134沉积在栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅电极124上方。在一些实施例中，第二ILD 134是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 134由诸如PSG、BSG、BPSG、USG等的介电材料形成，可以通过诸如CVD、PECVD等的任何合适的沉积工艺来形成第二ILD 134。
在一些实施例中，蚀刻停止层(ESL)132形成在第二ILD 134与栅极间隔件90、CESL102、第一ILD 104、栅极电介质122和栅电极124之间。ESL 132可以由对第二ILD 134的蚀刻具有高蚀刻选择性的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅等，可以通过诸如CVD、ALD等的任何合适的沉积工艺来形成ESL 132。
在图22A至图22B中，栅极接触件142和源极/漏极接触件144形成为分别接触栅电极124和外延源极/漏极区域98。栅极接触件142物理和电性地耦合到栅电极124。源极/漏极接触件144物理和电性地耦合到外延源极/漏极区域98。
作为形成栅极接触件142和源极/漏极接触件144的实例，用于栅极接触件142的开口形成为穿过第二ILD 134和ESL 132，并且用于源极/漏极接触件144的开口形成为穿过第二ILD 134、ESL 132、第一ILD 104和CESL 102。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫(未单独示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 134的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管将栅极接触件142和源极/漏极接触件144示出为形成在相同的横截面中，但是应该理解，栅极接触件142和源极/漏极接触件144中的每个可以形成在不同的横截面中，这可以避免接触件的短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件144之间的界面处形成金属半导体合金区域146。金属半导体合金区域146可以是由金属硅化物(例如硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗化区域等。可以在源极/漏极接触件144的材料之前通过在用于源极/漏极接触件144的开口中沉积金属并且然后执行热退火工艺来形成金属半导体合金区域146。金属可以是能够与外延源极/漏极区域98的半导体材料(例如，硅、碳化硅、硅锗、锗等)反应以形成低电阻金属半导体合金的任何金属，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过诸如ALD、CVD、PVD等的沉积工艺来形成金属。在热退火工艺之后，可以执行诸如湿清洁的清洁工艺以从用于源极/漏极接触件144的开口(诸如从金属半导体合金区域146的表面)去除任何残留金属。然后可以在金属半导体合金区域146上形成源极/漏极接触件144的材料。
实施例可以实现优势。覆盖层116在用于将功函数调整元素驱动到栅极介电层112中的退火工艺期间保护下面的p型功函数调整层114A。覆盖层116形成为较小厚度(之前描述的)，这可以有助于避免位于开口108或凹槽106中的覆盖层116的合并或接合。覆盖层116由牺牲材料形成，该牺牲材料比诸如非晶硅的其他牺牲材料具有更好的抗氧化性并且作为更好的湿气阻挡件，特别是在覆盖层116的较小厚度时。此外，与诸如非晶硅的其他牺牲材料不同，覆盖层116的牺牲材料能够通过诸如ALD的具有高度共形性的沉积工艺形成。沉积具有高度共形性的覆盖层116的牺牲材料还可以有助于避免位于开口108或凹槽106中的覆盖层116的合并或接合。避免覆盖层116的合并或接合有利地允许通过以较少过蚀刻量执行的蚀刻工艺来去除覆盖层116，这降低了损坏下面的部件(例如，栅极介电层112和/或p型功函数调整层114A)的风险。避免对这些部件的损坏可以提高所得纳米FET的制造良率。
图23A至图30B是根据一些实施例的制造FinFET中的中间阶段的视图。除了省略了纳米结构64、66之外，可以通过与先前描述的纳米FET类似的工艺来制造FinFET。相反，鳍62是作为用于FinFET的沟道区域68的半导体部件。栅极结构(包括栅极电介质122和栅电极124)形成为沿着鳍62的沟道区域68的顶表面和侧壁延伸。
图23A至图23B显示了与图13A至图13B类似的制造阶段的FinFET。因为省略了纳米结构64、66，所以不存在开口108。相反，用于替换栅极的层形成在鳍62的沟道区域68上。图24A至图28B示出了在p型区域50P中的凹槽106中形成用于替换栅极的栅极介电层112和栅电极层114的工艺。
在图24A至图24B中，栅极介电层112共形地形成在鳍62的沟道区域68上，从而使得它内衬p型区域50P中的凹槽106。可以以与图14A至图14B所描述的类似方式来形成栅极介电层112。
在图25A至图25B中，p型功函数调整层114A共形地形成在栅极介电层112上，从而使得它内衬p型区域50P中的凹槽106。可以以与图15A至图15B所描述的类似方式来形成p型功函数调整层114A。
在图26A至图26B中，覆盖层116共形地形成在p型功函数调整层114A上，从而使得它内衬p型区域50P中的凹槽106。可以以与图16A至图16B所描述的类似方式来形成覆盖层116。在形成覆盖层116之后，执行退火工艺以将功函数调整元素从覆盖层116和/或p型功函数调整层114A驱动到栅极介电层112中。可以以与图16A至图16B所描述的类似方式来执行退火工艺。
在图27A至图27B中，去除覆盖层116以暴露p型功函数调整层114A。可以以与图17A至图17B所描述的类似方式来去除覆盖层116。
在图28A至图28B中，栅电极层114的剩余部分沉积在p型功函数调整层114A上，从而填充p型区域50P中的凹槽106的剩余部分。可以以与图18A至图18B所描述的类似方式来形成栅电极层114的剩余部分。
图29A至图29B示出了用于替换栅极的栅极介电层112和栅电极层114，栅极介电层112和栅电极层114形成在n型区域50N中的凹槽106中。可以以与图19A至图19B所描述的类似方式来形成n型区域50N中的栅极介电层112和栅电极层114。
图30A至图30B显示了与图22A至图22B类似的制造阶段的FinFET。可以执行如上所述的适当步骤以形成图30A至图30B中所示的部件。
在实施例中，一种方法包括：在半导体部件的沟道区域上形成栅极介电层；在栅极介电层上沉积功函数调整层，功函数调整层包括第一功函数调整元素；通过原子层沉积在功函数调整层上沉积覆盖层，覆盖层由氧化物或氮化物形成；在覆盖层覆盖功函数调整层时执行退火工艺，该退火工艺将第一功函数调整元素从功函数调整层驱动到栅极介电层中；去除覆盖层以暴露功函数调整层；以及在功函数调整层上沉积填充层。在该方法的一些实施例中，覆盖层由氧化铝形成。在该方法的一些实施例中，去除覆盖层包括通过使用四氟化碳的干蚀刻来蚀刻覆盖层。在该方法的一些实施例中，去除覆盖层包括通过使用磷酸的湿蚀刻来蚀刻覆盖层。在该方法的一些实施例中，在500℃至1000℃范围内的温度下执行退火工艺并且退火工艺被持续1毫秒至5分钟范围内的持续时间。在该方法的一些实施例中，覆盖层包括第二功函数调整元素，并且退火工艺将第二功函数调整元素从覆盖层驱动到栅极介电层中。在该方法的一些实施例中，第一功函数调整元素是钛并且第二功函数调整元素是铝。
在实施例中，一种方法包括：在第一纳米结构和第二纳米结构周围形成栅极介电层；在栅极介电层上沉积p型功函数调整层；在p型功函数调整层上沉积氧化铝层，其中，氧化铝层、p型功函数调整层和栅极介电层共形地内衬第一纳米结构和第二纳米结构之间的开口；对氧化铝层、p型功函数调整层和栅极介电层进行退火；去除氧化铝层以暴露p型功函数调整层；以及在p型功函数调整层上沉积填充层，填充层填充第一纳米结构和第二纳米结构之间的开口的剩余部分。在该方法的一些实施例中，氧化铝层的厚度大于p型功函数调整层的厚度和栅极介电层的厚度。在该方法的一些实施例中，氧化铝层的厚度在
Figure BDA0003758038050000261
至
Figure BDA0003758038050000262
的范围内。在该方法的一些实施例中，p型功函数调整层的厚度和栅极介电层的厚度各自在/>
Figure BDA0003758038050000263
至/>
Figure BDA0003758038050000264
的范围内。在该方法的一些实施例中，沉积氧化铝层包括：执行原子层沉积循环，包括：将p型功函数调整层暴露于三甲基铝；以及将p型功函数调整层暴露于水；以及重复多次原子层沉积循环。
在实施例中，一种方法包括：在半导体部件的沟道区域上形成栅极介电层；在栅极介电层上沉积功函数调整层，功函数调整层包括第一功函数调整元素；在功函数调整层上沉积覆盖层，覆盖层包括第二功函数调整元素，第二功函数调整元素不同于第一功函数调整元素；在覆盖层覆盖功函数调整层时，通过执行退火工艺将第一功函数调整元素和第二功函数调整元素驱动到栅极介电层中；去除覆盖层；以及在功函数调整层上沉积填充层。在该方法的一些实施例中，功函数调整层由第一功函数调整元素的氮化物形成。在该方法的一些实施例中，第一功函数调整元素是钛。在该方法的一些实施例中，覆盖层由第二功函数调整元素的氧化物形成。在该方法的一些实施例中，第二功函数调整元素调是铝。在该方法的一些实施例中，通过物理气相沉积来沉积功函数调整层并且通过原子层沉积来沉积覆盖层。在该方法的一些实施例中，半导体部件是半导体鳍。在该方法的一些实施例中，半导体部件是纳米线。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在半导体部件的沟道区域上形成栅极介电层；
在所述栅极介电层上沉积功函数调整层，所述功函数调整层包括第一功函数调整元素；
通过原子层沉积在所述功函数调整层上沉积覆盖层，所述覆盖层由氧化物或氮化物形成；
在所述覆盖层覆盖所述功函数调整层时执行退火工艺，所述退火工艺将所述第一功函数调整元素从所述功函数调整层驱动到所述栅极介电层中；
去除所述覆盖层以暴露所述功函数调整层；以及
在所述功函数调整层上沉积填充层。
2.根据权利要求1所述的方法，其中，所述覆盖层由氧化铝形成。
3.根据权利要求2所述的方法，其中，去除所述覆盖层包括通过使用四氟化碳的干蚀刻来蚀刻所述覆盖层。
4.根据权利要求2所述的方法，其中，去除所述覆盖层包括通过使用磷酸的湿蚀刻来蚀刻所述覆盖层。
5.根据权利要求1所述的方法，其中，在500℃至1000℃范围内的温度下执行所述退火工艺并且退火工艺被持续在1毫秒至5分钟范围内的持续时间。
6.根据权利要求1所述的方法，其中，所述覆盖层包括第二功函数调整元素，并且所述退火工艺将所述第二功函数调整元素从所述覆盖层驱动到所述栅极介电层中。
7.根据权利要求6所述的方法，其中，所述第一功函数调整元素是钛，并且所述第二功函数调整元素是铝。
8.一种形成半导体器件的方法，包括：
在第一纳米结构和第二纳米结构周围形成栅极介电层；
在所述栅极介电层上沉积p型功函数调整层；
在所述p型功函数调整层上沉积氧化铝层，其中，所述氧化铝层、所述p型功函数调整层和所述栅极介电层共形地内衬所述第一纳米结构和所述第二纳米结构之间的开口；
对所述氧化铝层、所述p型功函数调整层和所述栅极介电层进行退火；
去除所述氧化铝层以暴露所述p型功函数调整层；以及
在所述p型功函数调整层上沉积填充层，所述填充层填充所述第一纳米结构和所述第二纳米结构之间的所述开口的剩余部分。
9.根据权利要求8所述的方法，其中，所述氧化铝层的厚度大于所述p型功函数调整层的厚度和所述栅极介电层的厚度。
10.一种形成半导体器件的方法，包括：
在半导体部件的沟道区域上形成栅极介电层；
在所述栅极介电层上沉积功函数调整层，所述功函数调整层包括第一功函数调整元素；
在所述功函数调整层上沉积覆盖层，所述覆盖层包括第二功函数调整元素，所述第二功函数调整元素不同于所述第一功函数调整元素；
在所述覆盖层覆盖所述功函数调整层时，通过执行退火工艺将所述第一功函数调整元素和所述第二功函数调整元素驱动到所述栅极介电层中；
去除所述覆盖层；以及
在所述功函数调整层上沉积填充层。
CN202210864519.9A 2021-10-12 2022-07-21 形成半导体器件的方法 Pending CN115841992A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163254790P 2021-10-12 2021-10-12
US63/254,790 2021-10-12
US17/735,526 2022-05-03
US17/735,526 US20230115634A1 (en) 2021-10-12 2022-05-03 Transistor Gate Structures and Methods of Forming the Same

Publications (1)

Publication Number Publication Date
CN115841992A true CN115841992A (zh) 2023-03-24

Family

ID=85575352

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210864519.9A Pending CN115841992A (zh) 2021-10-12 2022-07-21 形成半导体器件的方法

Country Status (5)

Country Link
US (1) US20230115634A1 (zh)
KR (1) KR20230052199A (zh)
CN (1) CN115841992A (zh)
DE (1) DE102022122344A1 (zh)
TW (1) TWI844100B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8309419B2 (en) * 2009-02-04 2012-11-13 Freescale Semiconductor, Inc. CMOS integration with metal gate and doped high-K oxides
US10304936B2 (en) * 2016-05-04 2019-05-28 International Business Machines Corporation Protection of high-K dielectric during reliability anneal on nanosheet structures
US11489056B2 (en) * 2020-02-10 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-threshold gate structure

Also Published As

Publication number Publication date
DE102022122344A1 (de) 2023-04-13
TWI844100B (zh) 2024-06-01
KR20230052199A (ko) 2023-04-19
US20230115634A1 (en) 2023-04-13
TW202316501A (zh) 2023-04-16

Similar Documents

Publication Publication Date Title
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
TW202207368A (zh) 形成半導體裝置的方法
CN113284850A (zh) 半导体器件和形成半导体器件的方法
US20230139258A1 (en) Transistor Gate Structures and Methods of Forming the Same
TWI807431B (zh) 半導體結構及其製造方法
CN115084020A (zh) 晶体管隔离区域及其形成方法
KR20240000440A (ko) 트랜지스터 소스/드레인 접촉부 및 그 형성 방법
CN114823672A (zh) 半导体器件及方法
CN115274657A (zh) 半导体器件及其形成方法
KR20220154598A (ko) 반도체 디바이스 및 제조 방법
CN114975277A (zh) 半导体装置及其制造方法
CN113488387A (zh) 多层掩模层及其形成方法
CN113745223A (zh) 半导体器件及其形成方法
CN114551578A (zh) 半导体装置和其形成方法
CN114566500A (zh) 半导体器件及其制造方法
CN113113408A (zh) 半导体装置
CN113206081A (zh) 晶体管栅极及其形成方法
CN113206089A (zh) 半导体器件和方法
TWI844100B (zh) 半導體裝置的形成方法
TWI824483B (zh) 半導體裝置及其形成方法
US20230377989A1 (en) Source/Drain Regions and Methods of Forming Same
US20220238687A1 (en) Transistor Gate Structures and Methods of Forming the Same
TW202335070A (zh) 半導體裝置及其製造方法
CN116705852A (zh) 晶体管栅极结构及其形成方法
CN115424982A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination