CN113488387A - 多层掩模层及其形成方法 - Google Patents

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陈玟儒
柯忠廷
张雅岚
陈亭纲
黄泰钧
徐志安
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Abstract

本公开涉及多层掩模层及其形成方法。一种方法包括：在衬底之上形成半导体层；蚀刻半导体层的一部分以形成第一凹部和第二凹部；在半导体层之上形成第一掩模层；在第一掩模层上执行第一热处理，该第一热处理使第一掩模层致密化；蚀刻第一掩模层以使所述第一凹口暴露；在第一凹口中形成第一半导体材料；并且去除第一掩模层。

Description

多层掩模层及其形成方法
技术领域
本公开总体涉及多层掩模层及其形成方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了额外应解决的问题。
发明内容
根据本公开的一个方面，提供了一种形成多层掩模层的方法，包括：在衬底之上形成半导体层；蚀刻所述半导体层的一部分以形成第一凹部和第二凹部；在所述半导体层之上形成第一类型掩模层，形成所述第一类型掩模层包括：在所述半导体层之上形成第一掩模层；并且形成第二掩模层，其中，在形成所述第二掩模层之后，所述第二掩模层位于所述第一掩模层的一部分之上；蚀刻所述第一类型掩模层以使所述半导体层暴露；在所述第一凹部中形成第一半导体材料；并且去除所述第一类型掩模层。
根据本公开的另一方面，提供了一种形成多层掩模层的方法，包括：在第一衬底之上形成半导体层；蚀刻所述半导体层以在第一区域中形成第一凹部并在第二区域中形成第二凹部；在所述第一区域和所述第二区域之上沉积第一掩模层的第一部分；在所述第一掩模层的第一部分之上形成第二掩模层；从所述第二区域去除所述第一掩模层和所述第二掩模层；在所述第二凹部中形成第一外延源极/漏极区域；去除所述第一掩模层的剩余部分和所述第二掩模层的剩余部分；在所述第一区域和所述第二区域之上沉积第三掩模层的第一部分；在所述第三掩模层的第一部分之上形成第四掩模层；从所述第一区域去除所述第三掩模层和所述第四掩模层；在所述第一凹部中形成第二外延源极/漏极区域；去除所述第三掩模层的剩余部分和所述第四掩模层的剩余部分；并且在所述半导体层之上形成栅极结构。
根据本公开的又一方面，提供了一种形成多层掩模层的方法，包括：在衬底之上沉积第一掩模层，其中，所述第一掩模层具有第一厚度；在所述第一掩模层之上形成第二掩模层，在形成所述第二掩模层之后，所述第一掩模层具有不同于所述第一厚度的第二厚度，并且其中，所述第二掩模层具有第三厚度；蚀刻所述第一掩模层和所述第二掩模层以使所述衬底的一部分暴露；在所述第二掩模层之上生长第一半导体材料，并且在所述衬底的该部分之上生长第二半导体材料；并且蚀刻以去除所述第一掩模层和所述第二掩模层。
附图说明
在结合附图阅读下面的具体实施方式时，可以通过下面的具体实施方式最佳地理解本公开的各方面。要注意，根据行业的标准惯例，各种特征并非按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管 (纳米结构FET)的示例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图 8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图17D、图18A、图 18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图 20D、图21A、图21B、图21C、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图26C、图27A、图 27B、图27C、图28A、图28B、图28C、图29A、图29B、图30A、图 30B、图31A、图31B、图31C、图31D、图32A、图32B、图33A、图 33B、图33C、图34A、图34B、图34C、图35A、图35B、图35C、图 35D、图35E、图36A、图36B、图36C、图37A、图37B和图37C是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在是限制性的。例如，在下面的描述中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
在本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或工作中除了图中所示的朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
各种实施例提供了用于形成包括纳米结构FET的管芯的方法。所述方法包括形成半导体层的堆叠并且蚀刻这些堆叠以形成外延源极/漏极区域。当在专用于n型晶体管的管芯的区域内形成或处理特征时，专用于p型晶体管的管芯的区域可以被掩蔽。类似地，当在专用于p型晶体管的管芯的区域内形成或处理特征时，专用于n型晶体管的管芯的区域可以被掩蔽。可以以这样的方式形成和处理各种掩模层以改进那些其他工艺的效率，同时也使得各种掩模层在之后更容易去除。然后可以在半导体层的堆叠之上形成栅极结构以形成晶体管结构。另外，可以在晶体管结构的第一侧之上形成正面互连结构，并且可以在晶体管结构的相反侧之上形成背面互连结构。然而，各种实施例可应用于下述管芯：这些管芯包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)以代替纳米结构FET或与纳米结构FET进行组合。
图1示出了根据一些实施例的三维视图中的纳米结构FET(例如，纳米线FET、纳米片FET等)的示例。纳米结构FET在衬底50(例如，半导体衬底)上包括位于鳍66之上的纳米结构55(例如，纳米片、纳米线等)，其中，纳米结构55充当纳米结构FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或它们的组合。浅沟槽隔离(STI)区域68布置在相邻的鳍66之间，鳍66可以从相邻的STI区域68之间突出得高于STI区域68。尽管STI区域68被描述/图示为与衬底50区分开，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底或半导体衬底与隔离区域的组合。另外，尽管鳍66的底部部分被图示为与衬底50成单一连续材料，但鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍66指代在相邻的STI区域68之间延伸的部分。
栅极电介质层100位于鳍66的顶表面之上并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极102位于栅极电介质层100之上。外延源极/漏极区域92布置在鳍66上、位于栅极电介质层100和栅极电极102的相反侧上。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅极电极102的纵轴，并且在例如与纳米结构FET的外延源极/漏极区域92之间的电流流动方向垂直的方向上。截面B-B’垂直于截面A-A’并且平行于纳米结构FET的鳍66的纵轴，并且在例如纳米结构FET的外延源极/漏极区域92之间的电流流动的方向上。截面C-C’平行于截面A-A’，并且延伸穿过纳米结构FET的外延源极/漏极区域。为了清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米结构FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)中或在鳍式场效应晶体管(FinFET) 中使用的各方面。
图2至图37C是根据一些实施例的制造纳米结构FET的中间阶段的截面图。图2至图5、图6A、图21A、图22A、图23A、图24A、图25A、图26A、图27A和图28A示出了图1中所示的参考截面A-A’。图6B、图 7B、图8B、图9B、图10B、图11B、图12B、图13B、图13C、图14B、图15B、图16B、图17B、图17D、图18B、图19B、图20B、图20D、图 21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图 29B、图30B、图31B、图31C、图31D、图32B、图33B、图34B、图 35B、图35D、图35E、图36B和图37B示出了图1中所示的参考截面B- B’。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图15C、图16A、图16C、图17A、图17C、图18A、图18C、图 19A、图19C、图20A、图20C、图21C、图26C、图27C、图28C、图 29A、图30A、图31A、图32A、图33A、图33C、图34A、图34C、图 35A、图35C、图36A、图36C、图37A和图37C示出了图1中所示的参考截面C-C’。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或 n型掺杂剂)或未掺杂的。衬底50可以是晶片，例如，硅晶片。通常， SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层布置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或它们的组合。
衬底50具有区域n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如，NMOS晶体管，如n型纳米结构FET，并且p型区域50P可用于形成p型器件，例如，PMOS晶体管，如p型纳米结构FET。n型区域50N可以与p型区域50P在物理上分隔开(如分隔符20所示)，并且可以在n型区域50N与p型区域50P之间布置任何数量的器件特征 (例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和 p型区域50P。
进一步在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A- 53C(统称为第二半导体层53)的交替层。为了图示的目的，并且如下面更详细地讨论的，在p型区域50P中，第二半导体层53将被去除并且第一半导体层51将被图案化以形成纳米结构FET的沟道区域。此外，在n型区域50N中，第一半导体层51将被去除并且第二半导体层53将被图案化以形成纳米结构FET的沟道区域。然而，在一些实施例中，在n型区域50N 中，第一半导体层51可以被去除并且第二半导体层53可以被图案化以形成纳米结构FET的沟道区域，并且在p型区域50P中，第二半导体层53可以被去除并且第一半导体层51可以被图案化以形成纳米结构FET的沟道区域。在又一些其他实施例中，在n型区域50N和p型区域50P两者中，第一半导体层51可以被去除并且第二半导体层53可以被图案化以形成纳米结构FET的沟道区域。在其他实施例中，在n型区域50N和p型区域 50P两者中，第二半导体层53可以被去除并且第一半导体层51可以被图案化以形成纳米结构FET的沟道区域。
出于说明性目的，多层堆叠64被示出为针对第一半导体层51和第二半导体层53中的每一者包括三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠64的每个层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延 (VPE)、分子束外延(MBE)等之类的工艺来外延生长。在各种实施例中，第一半导体层51可以由适合于p型纳米结构FET的第一半导体材料形成，例如硅锗等，并且第二半导体层53可以由适合于n型纳米结构FET的第二半导体材料形成，例如硅、硅碳等。出于说明性目的，多层堆叠64被示出为具有适合于p型纳米结构FET的最底部半导体层。在一些实施例中，多层堆叠64可以被形成为使得最底层是适合于n型纳米结构FET的半导体层。
第一半导体材料和第二半导体材料可以是具有相对彼此的高蚀刻选择性的材料。这样，在n型区域50N中，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许第二半导体层53被图案化以形成n型纳米结构FET(NSFET)的沟道区域。类似地，在p型区域50P中，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许第一半导体层51被图案化以形成p型NSFET的沟道区域。
现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64和衬底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如，反应性离子蚀刻 (RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步从第一半导体层 51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以被进一步统称为纳米结构55。
可以通过任何合适的方法来对鳍66和纳米结构55进行图案化。例如，可以使用一种或多种光刻工艺来对鳍66和纳米结构55进行图案化，包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻工艺和自对准工艺进行组合，允许图案被创建得具有例如比使用单一直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍66进行图案化。
出于说明性目的，图3将n型区域50N和p型区域50P中的鳍66示出为具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以比p型区域50P中的鳍66的宽度更大或更薄。此外，虽然鳍66和纳米结构55中的每一者被示出为始终具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可以具有渐缩的侧壁，使得鳍66和/或纳米结构55 中的每一者的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且是梯形的。
在图4中，邻近鳍66形成浅沟槽隔离(STI)区域68。可以通过在衬底50、鳍66和纳米结构55之上以及相邻的鳍66之间沉积绝缘材料来形成 STI区域68。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动 CVD(FCVD)等、或它们的组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上文讨论的那些填充材料。
然后对绝缘材料应用去除工艺以去除纳米结构55之上的过量绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等的平坦化工艺。该平坦化工艺使纳米结构55暴露，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐平的。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷为使得n型区域50N和p型区域50P中的鳍66的上部部分从相邻的STI区域68之间突出。此外，STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或它们的组合。STI区域68的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域68可以使用可接受的蚀刻工艺来凹陷，例如，具有针对绝缘材料的材料的选择性的蚀刻工艺(例如，以比针对鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，可以使用采用例如稀释氢氟(dHF)酸的氧化物去除。
上面关于图2至图4所描述的工艺仅是可以如何形成鳍66和纳米结构55的一个示例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上文讨论的交替的半导体材料，例如，第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和/或随后的注入，但原位掺杂和注入掺杂可被一起使用。
另外，仅出于说明性目的，第一半导体层51(以及所得的第一纳米结构52)和第二半导体层53(以及所得的第二纳米结构54)在本文中被示出和讨论为在p型区域50P和n型区域50N中包括相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者在p 型区域50P和n型区域50N中可以是不同的材料，或者可以以不同的顺序形成。
进一步在图4中，可以在鳍66、纳米结构55(在后面的图中未单独标记)和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现针对n型区域50N和p型区域50P的不同注入步骤。例如，在n型区域50N 和p型区域50P中，可以在鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用一种或多种旋涂或沉积技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止n型杂质被注入到n型区域50N中。 n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N 中，在鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模 (未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用一种或多种旋涂或沉积技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p 型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可被一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来进行沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以被沉积在虚设电介质层70之上，并且然后例如通过CMP来平坦化。掩模层74可以被沉积在虚设栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括下列各项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由具有高蚀刻选择性(与蚀刻隔离区域相比)的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。注意，仅出于说明性目的，虚设电介质层70 被示出为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70 可以被沉积以使得虚设电介质层70覆盖STI区域68，从而使虚设电介质层 70在虚设栅极层72和STI区域68之间延伸。
图6A至图20D示出了制造实施例器件中的各种附加步骤。图6A、图 7A、图8A、图9A、图10A、图11A、图12A、图13A、图13C、图14A、图15A、图15C、图16A、图16C、图17A、图17C、图17D、图18A、图18C、图19A、图19C、图20A、和图20C示出了区域50N或区域50P的特征。在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74(参见图5)以形成掩模78。然后可以将掩模78的图案转移至虚设栅极层72和虚设电介质层70以分别形成虚设栅极76和虚设栅极电介质 71。虚设栅极76覆盖鳍66的相应沟道区域。掩模78的图案可用于将每个虚设栅极76与相邻的虚设栅极76在物理上分隔开。虚设栅极76还可以具有与相应鳍66的纵向方向基本上垂直的纵向方向。
在图7A和图7B中，分别在图6A和图6B所示的结构之上形成第一间隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后将被图案化以充当用于形成自对准源极/漏极区域的间隔件。在图7A和图7B 中，第一间隔件层80形成在STI区域68的顶表面上；鳍66、纳米结构55 和掩模78的顶表面和侧壁上；以及虚设栅极76和虚设栅极电介质71的侧壁上。第二间隔件层82被沉积在第一间隔件层80之上。第一间隔件层80 可以使用诸如热氧化之类的技术，由氧化硅、氮化硅、氮氧化硅等形成，或者通过CVD、ALD等来沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如，氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行针对轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上文在图4中讨论的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模，同时使p型区域50P暴露，并且在p型区域50P中可以将适当类型(例如，p型)的杂质注入到暴露的鳍66和纳米结构55中。然后，可以去除掩模。随后，可以在p型区域50P 之上形成诸如光致抗蚀剂之类的掩模，同时暴露n型区域50N，并且在n 型区域50N中可以将适当类型(例如，n型)的杂质注入到暴露的鳍66和纳米结构55中。然后，可以去除掩模。n型杂质可以是任何先前讨论的n 型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可以具有约1×1015原子/cm3至约1×1019原子/cm3的范围内的杂质浓度。可以使用退火来修复注入损坏并激活所注入的杂质。
在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下文将更详细讨论的，第一间隔件81 和第二间隔件83用于使随后形成的源极/漏极区域自对准，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔件层80和第二间隔件层82可以使用合适的蚀刻工艺来蚀刻，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得第一间隔件层80可以在图案化第二间隔件层82时充当蚀刻停止层，并且使得第二间隔件层82可以在图案化第一间隔件层80时充当掩模。例如，第二间隔件层82可以使用各向异性蚀刻工艺来蚀刻，其中，第一间隔件层80充当蚀刻停止层，其中，第二间隔件层82的剩余部分形成第二间隔件83，如图8A所示。此后，第二间隔件83在蚀刻第一间隔件层80的暴露部分时充当掩模，从而形成第一间隔件81，如图8A所示。尽管在图8B中未具体示出，但根据一些实施例，蚀刻工艺(例如，各向异性蚀刻工艺)，或者甚至使用额外的掩蔽和蚀刻工艺，可以另外地从掩模 78的顶部之上去除第一间件隔层80和第二间隔件层82，以及从虚设栅极 76和掩模78的侧面去除第二间隔件层82。
如图8A所示，第一间隔件81和第二间隔件83被布置在鳍66和/或纳米结构55的侧壁上。如图8B所示，第一间隔件81和第二间隔件83的部分可以保持相邻并且在掩模78、虚设栅极76和虚设栅极电介质71之上。在未具体示出的其他实施例中，可以从第一间隔件层80之上去除第二间隔件层82，该第一间隔件层80与掩模78、虚设栅极76和虚设栅极电介质71的顶部相邻并位于掩模78、虚设栅极76和虚设栅极电介质71的顶部之上，并且可以从掩模78的顶部之上去除第一间隔件层80。
注意，上述公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件，可以采用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前图案化第一间隔件81)，可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底 50中形成第一凹部86。随后将在第一凹部86中形成外延源极/漏极区域。第一凹部86可以延伸穿过第一纳米结构52和第二纳米结构54，并延伸到衬底50中。如图9A所示，STI区域68的顶表面可以与第一凹部86的底表面齐平。在各种实施例中，鳍66可以被蚀刻以使得第一凹部86的底表面被布置得低于STI区域68的顶表面。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50来形成第一凹部 86。第一间隔件81、第二间隔件83和掩模78在用于形成第一凹部86的蚀刻工艺期间掩蔽鳍66、纳米结构55和衬底50的一些部分。可以使用单一蚀刻工艺或多种蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。可以使用定时蚀刻工艺来在第一凹部86达到期望深度之后停止对第一凹部86的蚀刻。
在图10A和图10B中，在n型区域50N中蚀刻多层堆叠64中由第一半导体材料形成的层(例如，第一纳米结构52)的侧壁由第一凹部86暴露的部分以形成侧壁凹部88，并且在p型区域50P中蚀刻多层堆叠64中由第二半导体材料形成的层(例如，第二纳米结构54)的侧壁由第一凹部86 暴露的部分以形成侧壁凹部88。尽管在图10B中第一纳米结构52和第二纳米结构54在侧壁凹部88中的侧壁被示为直的，但这些侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺来蚀刻侧壁，例如，湿法蚀刻等。可以使用掩模(未示出)来保护p型区域50P，同时使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52，使得在n型区域50N中，第二纳米结构54和衬底50保持相对未被蚀刻(与第一纳米结构52相比)。类似地，可以使用掩模(未示出)来保护n型区域50N，同时使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54，使得在p型区域 50P中，第一纳米结构52和衬底50保持相对未被蚀刻(与第二纳米结构 54相比)。在其中第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用利用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的干法蚀刻工艺来蚀刻n型区域50N中的第一纳米结构52的侧壁，并且使用利用氟化氢、另一种基于氟的蚀刻剂等的湿法或干法蚀刻工艺来蚀刻p型区域50P中的第二纳米结构54的侧壁。
在图11A-图11B中，在侧壁凹部88中形成第一内部间隔件90。可以通过在图10A和图10B所示的结构之上沉积内部间隔件层(未单独示出) 来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极区域和栅极结构之间的隔离特征。如下面将更详细讨论的，将在第一凹部 86中形成源极/漏极区域，而将用相应的栅极结构来替换n型区域50N中的第一纳米结构52以及p型区域50P中的第二纳米结构54。
可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以采用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。第一内部间隔件90可以用于防止后续蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)对后续形成的源极/漏极区域(例如，下文讨论的外延源极/漏极区域 92)造成损坏。尽管第一内部间隔件90的外侧壁被示出为与n型区域50N 中的第二纳米结构54的侧壁齐平并且与p型区域50P中的第一纳米结构52 的侧壁齐平，但第一内部间隔件90的外侧壁可以分别延伸得超出第二纳米结构54和/或第一纳米结构52的侧壁，或从第二纳米结构54和/或第一纳米结构52的侧壁凹回。
在图12A-图19C中，在第一凹部86中形成外延源极/漏极区域92。具体而言，图12A-图15C示出了在n型区域50N中形成外延源极/漏极区域 92，并且图16A-图19C示出了在p型区域50P中形成外延源极/漏极区域 92。在一些实施例中，外延源极/漏极区域92可以在n型区域50N中的第二纳米结构54上以及p型区域50P中的第一纳米结构52上施加应力，从而改进性能。如图所示，在第一凹部86中形成外延源极/漏极区域92以使得每个虚设栅极76被布置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极 76分隔开适当的横向距离，并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分隔开适当的横向距离，使得外延源极/漏极区域92不会与所得的纳米结构FET的随后形成的栅极短接。
如下面更详细地讨论的，在图12A-图14B中，多层p掩模层200形成在该结构之上并且被图案化以保持在p型区域50P之上。在图15A-图15C 中，外延源极/漏极区域92主要生长在n型区域50N中。在图16A-图18C 中，多层p掩模层200被去除，并且多层n掩模层300形成在该结构之上并且被图案化以保持在n型区域50N之上。在图19A-图19C中，外延源极 /漏极区域92主要生长在p型区域50P中。
参考图12A-图12B，在结构(例如，n型区域50N和p型区域50P) 之上形成第一p掩模层204。第一p掩模层204将在n型区域50N(例如 NMOS区域)的第一凹部86中形成n型外延源极/漏极区域92期间保护p 型区域50P。第一p掩模层204可以通过共形沉积工艺(例如，ALD、CVD、外延生长、层压等)来沉积。第一p掩模层204可以包括诸如金属氧化物之类的材料，包括氧化铝(Al2O3)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化钛(TiOx)、氧化锌、氧化硅、氮氧化硅、氮化硅、碳化硅等。使用金属氧化物作为第一p掩模层204允许薄的第一p掩模层204(和对应的薄的多层p掩模层200，如后续图中所示)，其通过提供完全覆盖有利地保护衬底，即使在诸如第一凹部86之类的特征具有非常小的临界尺寸时也是如此。在沉积之后，第一p掩模层204可以具有基本上平滑的暴露表面并且基本上或完全非晶形。例如，在一些实施例中，第一p掩模层204可以被沉积至在约0.1nm至约10nm之间的厚度T1(参见图13C)，其密度在约1.2g/cm3至约4g/cm3之间并且表面粗糙度在约0.05nm至约5nm之间。
参考图13A-图13C，在第一p掩模层204之上形成第二p掩模层208 以共同地形成多层p掩模层200作为层压结构。第二p掩模层208将在n型区域50N的第一凹部86中形成n型外延源极/漏极区域92期间进一步保护p型区域50P。第二p掩模层208还提供了下述暴露表面(参见图15A-图 15C)：该暴露表面改进了后续步骤中的外延生长期间的选择性，因为在第二p掩模层208的暴露表面上，外延材料不易生长并且以较小的结节状生长。在n型区域50N中形成外延源极/漏极区域92之后，在第二p掩模层208之上外延生长较少还允许更有效地去除第一p掩模层204和第二p 掩模层208(参见图16A-16C)。
可以使用CVD、ALD、层压、外延生长或用于沉积所选材料的任何合适技术在第一p掩模层204之上形成第二p掩模层208。第二p掩模层208 可以包含氮化硅、氧化硅、氮氧化硅等。第二p掩模层208可以被形成至约0.5nm至约10nm之间的厚度T2。
根据特定实施例，可以沉积第二p掩模层208以在第一p掩模层204 之上形成氮化硅。氮化硅(SiNx)可以被形成为使得x在约0.8至约1.6之间。前驱物气体可以包括：硅前驱物，例如硅烷(SiH4)、二氯硅烷 (SiH2Cl2)、SiH2I2、SiCl4等；以及氮前驱物，例如氮(N2)、氨(NH3)；它们的任何组合和等离子体等。例如，硅前驱物可以在约20 sccm(标准立方厘米/分钟)至约1000sccm之间的流速下流动，并且氮前驱物可以在约20sccm至约2SLM(标准升/分钟)之间的流速下流动。可以在约50℃至约650℃之间的温度和约0.5托至约10托之间的压力下执行沉积。
在其他实施例中，可以沉积第二p掩模层208以在第一p掩模层204 之上形成氮氧化硅。氮氧化硅(SiOxNy)可以被形成为使得x在约0.8至约 2之间，并且y在约0.8至约1.6之间。前驱物气体可以包括：硅前驱物，例如硅烷(SiH4)、二氯硅烷(SiH2Cl2)、SiH2I2、SiCl4等；氧前驱物，例如氧(O2)、臭氧(O3)、过氧化氢(H2O2)；以及氮前驱物，例如氮 (N2)、氨(NH3)；它们的任何组合和其等离子体等。例如，硅前驱物可以在约20sccm至约1000sccm之间的流速下流动，氧前驱物可以在约20 sccm至约2SLM之间的流速下流动，并且氮前驱物可以在约20sccm至约 2SLM之间的流速下流动。可以在约50℃至约650℃之间的温度和约0.5 托至约10托之间的压力下执行沉积。
替代地，可以沉积第二p掩模层208以在第一p掩模层204之上形成氧化硅。氧化硅(SiOx)可以被形成为使得x在约0.8至约2之间。前驱物气体可以包括：硅前驱物，例如硅烷(SiH4)、二氯硅烷(SiH2Cl2)、 SiH2I2、SiCl4等；以及氧前驱物，例如氧(O2)、臭氧(O3)、过氧化氢 (H2O2)；它们的任何组合和等离子体等。例如，硅前驱物可以在约20 sccm至约1000sccm之间的流速下流动，并且氧前驱物可以在约20sccm与约2SLM之间的流速下流动。可以在约50℃至约650℃之间的温度和约 0.5托至约10托之间的压力下执行沉积。
注意，可以校正第二p掩模层208的沉积以形成非常薄的氮化硅层 (例如，单层)。例如，使用CVD工艺，该工艺可以在短时间段内和/或在前驱物的低流速下完成。例如，可以在约1秒至约120秒之间发生CVD 工艺。另外，硅前驱物可以在约20sccm至约1000sccm之间的流速下流动，并且氮前驱物可以在约20sccm至约2SLM之间的流速下流动。替代地，使用ALD工艺，该工艺可以用每种前驱物的仅一个脉冲(pulse)来完成。在任一种情况下，第二p掩模层208的形成可以被描述为第一p掩模层的表面处理，例如氮化硅表面处理。
参考图14A-图14B，在形成第二p掩模层208之后，从n型区域50N 去除多层p掩模层200。在n型区域50N中，诸如硬掩模之类的光致抗蚀剂(未具体示出)可以形成在多层p掩模层200之上并且被图案化以使多层p掩模层200暴露。然后可以使用合适的蚀刻工艺(例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等)来蚀刻多层p掩模层200。然后可以通过合适的工艺(例如，各向同性蚀刻工艺或各向异性蚀刻工艺)来去除光致抗蚀剂。在其他实施例中，通过上述工艺中的一种来在n型区域50N中去除多层p掩模层200，而不首先在多层p掩模层200之上形成光致抗蚀剂。
参考图15A-15C，在n型区域50N中的第一凹部86中外延生长外延源极/漏极区域92，并且在多层p掩模层200之上(例如，在第二p掩模层 208之上)可能形成外延材料的结节(nodule)92N。外延源极/漏极区域 92可以包括任何可接受的适用于n型纳米结构FET的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
如上所述，可以在第二p掩模层208之上生长结节92N(例如，少量外延)。然而，第二p掩模层208的暴露表面的化学组合物和/或粗糙度减少了以其他方式形成(例如，直接形成在第一p掩模层204之上)的结节 92N的数量和大小。结节92N的减少的数量和大小允许对外延源极/漏极区域92的形成进行更大的控制，并且改进了在下文更详细讨论的后续步骤中对多层p掩模层200(和结节92N)的去除。如图所示，每个外延源极/漏极区域92形成为一个连续材料，而结节92N形成为不连续的集群或结节。
外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、和/或衬底50可被注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间。用于源极/漏极区域的 n型杂质可以是任何先前讨论的杂质。可以在多层p掩模层200保持保护p 型区域50P的同时注入n型杂质。在一些实施例中，外延源极/漏极区域92 可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小平面横向向外延伸超过纳米结构55 的侧壁。在一些实施例中，这些小平面使得同一NSFET的相邻的外延源极 /漏极区域92合并，如图15A所示。在其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分隔开，如图15C所示。在图15A和图15C所示的实施例中，第一间隔件81可以形成于STI区域68的顶表面，从而阻止外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一些部分，从而进一步阻止外延生长。在一些其他实施例中，用于形成第一间隔件81的间隔件蚀刻可被调整以去除间隔件材料，以允许外延生长的区域延伸到STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C。可以针对外延源极/漏极区域92使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一者可以由不同的半导体材料形成，并且可被掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料层92C。
在图16A-图19C中，可以从p型区域50P去除多层p掩模层200和结节92N，并且p型区域50P(例如，PMOS区域)中的外延源极/漏极区域 92可以以类似于上文结合n型区域50N中的外延源极/漏极区域92所描述的方式形成。
参考图16A-图16C，可以从p型区域50P去除多层p掩模层200和结节92N。例如，可以使用利用蚀刻剂(例如，硫酸(H2SO4)、氟化氢 (HF)、氯化氢(HCl)、氨(NH3+H2O)等、它们的任何组合或任何合适的蚀刻剂)的湿法蚀刻或干法蚀刻来去除多层p掩模层200和结节92N。结节92N的减少的大小和数量(由于第二p掩模层208的暴露表面)改进了通过上述工艺去除多层p掩模层200和结节92N的效率。
然后可以在结构(例如，n型区域50N和p型区域50P)之上形成多层 n掩模层300。多层n掩模层300在p型区域50P(例如，PMOS区域)的第一凹部86中形成p型外延源极/漏极区域92期间保护n型区域50N。多层n掩模层300可以使用上文针对多层p掩模层200讨论的任何相同的方法和材料来形成并且被形成具有上文针对多层p掩模层200讨论的任何相同的说明。
仍然参考图16A-图16C，多层n掩模层300的第一n掩模层304可以使用上文针对第一p掩模层204并结合图12A-图12B所讨论的任何方法和材料来形成并且被形成为具有上文针对第一p掩模层204并结合图12A-图 12B所讨论的任何说明，以实现任何相同或类似的优点。参考图17A-图 17D，第二n掩模层308可以使用上文针对第二p掩模层208并结合图13A-图13C所讨论的任何方法和材料来形成在第一n掩模层304之上并且被形成为具有上文针对第二p掩模层208并结合图13A-图13C所讨论的任何说明，以实现任何相同或类似的优点。参考图18A-图18C，在形成第二n掩模层308之后，可以使用上文结合图14A-图14B针对去除多层p掩模层200所讨论的任何相同方法和材料从p型区域50P去除多层n掩模层300。
参考图19A-图19C，外延源极/漏极区域92在p型区域50P中的第一凹部86中外延生长，并且外延材料的结节92N可以使用上文结合图15A- 图15C针对n型区域50N中的第一凹部86中的外延源极/漏极区域92和多层p掩模层之上的外延材料的结节92N所讨论的任何相同的方法和材料中来形成在多层n掩模层300之上，并且外延材料的结节92N可以被形成为具有上文结合图15A-图15C针对n型区域50N中的第一凹部86中的外延源极/漏极区域92和多层p掩模层之上的外延材料的结节92N所讨论的任何相同的说明。外延源极/漏极区域92可以包括适用于p型纳米结构FET 的任何可接受材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区域92可以包括对第一纳米结构52施加压缩应变的材料，例如硅锗、锗、锗锡等。外延源极/漏极区域92还可以具有从多层堆叠64的相应表面凸起的表面，并且可以具有小平面。
参考图20A-图20D，可以从n型区域50N去除多层n掩模层300和结节92N。例如，可以使用利用蚀刻剂(例如，硫酸(H2SO4)、氟化氢 (HF)、氯化氢(HCl)、氨(NH3+H2O)等、它们的任何组合或任何合适的蚀刻剂)的湿法蚀刻或干法蚀刻来去除多层n掩模层300和结节92N。结节92N的减少的大小和数量(由于第二n掩模层308的暴露表面)改进了通过上述工艺去除多层n掩模层300和结节92N的效率。图20C示出了一个实施例，在该实施例中，例如在结合图15C的n型区域50N中，外延源极/漏极区域92在外延工艺完成之后保持分隔开。
参考图20D，尽管第一内部间隔件90的外侧壁在图10B至图20B中被图示为直的，但第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图20D示出了一个实施例，在该实施例中第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件在n型区域50N 中从第二纳米结构54的侧壁凹回。如结合n型区域50N所示，外延源极/ 漏极区域92可以以与第一内部间隔件层90接触的方式形成，并且可以延伸超过第二纳米结构54的侧壁。还示出了以下实施例，在这些实施例中第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件在p型区域50P中从第一纳米结构52的侧壁凹回。如结合 p型区域50P所示，外延源极/漏极区域92可以以与第一内部间隔件层90 接触的方式形成，并且可以延伸超过第二纳米结构54的侧壁。
在图21A-图21C中，在图6A和图20A-图20D所示的结构之上沉积第一层间电介质(ILD)96(图7A-图20D的工艺不会改变图6A所示的截面)。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)95被布置在第一ILD 96与外延源极/漏极区域92、掩模78 和第一间隔件81之间。CESL 95可以包括具有与上覆的第一ILD 96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图22A-图22B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。该平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81沿着掩模78的侧壁的部分。在该平坦化工艺之后，虚设栅极76、第一间隔件81和第一ILD 96的顶表面在工艺差异内是齐平的。因此，虚设栅极76的顶表面通过第一ILD 96被暴露。在一些实施例中，掩模78可以保留，在这种情况下，该平坦化工艺使第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。
在图23A和图23B中，在一个或多个蚀刻步骤中去除虚设栅极76和掩模78(如果存在的话)，从而形成第二凹部98。虚设电介质层70在第二凹部98中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极76和虚设电介质层70。例如，该蚀刻工艺可以包括使用 (一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比针对第一ILD 96或第一间隔件81更快的速率选择性地蚀刻虚设栅极76。每个第二凹部98暴露和/或上覆于纳米结构55的在随后完成的纳米结构FET中充当沟道区域的部分。纳米结构55的充当沟道区域的部分被布置在外延源极/ 漏极区域92的相邻对之间。在去除期间，虚设电介质层70在虚设栅极76 被蚀刻时可以用作蚀刻停止层。然后可以在去除虚设栅极76之后去除虚设电介质层70。
在图24A和图24B中，n型区域50N中的第一纳米结构52和p型区域 50P中的第二纳米结构54被去除，使第二凹部98延伸。第一纳米结构52 可以通过以下方式被去除：在p型区域50P之上形成掩模(未示出)，并且使用对第一纳米结构52的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等之类的各向同性蚀刻工艺，而与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域68保持相对未被蚀刻。在第一纳米结构52包括例如SiGe 并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等来去除n型区域50N中的第一纳米结构52。
p型区域50P中的第二纳米结构54可以通过以下方式被去除：在n型区域50N之上形成掩模(未示出)，并且使用对第二纳米结构54的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等之类的各向同性蚀刻工艺，而与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域68保持相对未被蚀刻。在第二纳米结构54包括例如SiGe并且第一纳米结构52包括例如Si或SiC的实施例中，可以使用氟化氢、另一种基于氟的蚀刻剂等来去除p型区域50P中的第二纳米结构54。
在图25A和图25B中，形成栅极电介质层100和栅极电极102以用于替换栅极。栅极电介质层100共形地沉积在第二凹部98中。在n型区域 50N中，栅极电介质层100可以形成在衬底50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁和底表面上，并且在p型区域50P中，栅极电介质层100可以形成在衬底50的顶表面和侧壁上以及第一纳米结构52的顶表面、侧壁和底表面上。栅极电介质层100还可以沉积在第一ILD 96、 CESL 95、第一间隔件81和STI区域68的顶表面上。
根据一些实施例，栅极电介质层100包括一个或多个电介质层，例如氧化物、金属氧化物等或它们的组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和氧化硅层之上的金属氧化物层。在一些实施例中，栅极电介质层100包括高k电介质材料，并且在这些实施例中，栅极电介质层100可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐以及它们的组合。栅极电介质层100的结构可以在n型区域50N和p型区域50P中相同或不同。栅极电介质层100 的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅极电极102分别沉积在栅极电介质层100之上，并且填充第二凹部 98的剩余部分。栅极电极102可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，尽管在图25A和图25B中示出了单层栅极电极102，但栅极电极102可以包括任何数量的衬里层、任何数量的功函数调整层和填充材料。构成栅极电极102的任何层组合在n型区域50N中可以沉积在第二纳米结构54中的相邻纳米结构之间以及第二纳米结构54A和衬底50之间，并且在p型区域 50P中可以沉积在第一纳米结构52中的相邻纳米结构之间。
n型区域50N和p型区域50P中的栅极电介质层100的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极102可以通过不同的工艺形成，使得栅极电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在填充第二凹部98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电极102的材料以及栅极电介质层100在第一ILD 96的顶表面之上的多余部分。栅极电极102的材料和栅极电介质层100的剩余部分因此形成所得纳米结构FET的替换栅极结构。栅极电极102和栅极电介质层100 可以统称为“栅极结构”。
在图26A-图26C中，栅极结构(包括栅极电介质层100和对应的上覆栅极电极102)被凹陷，使得在栅极结构正上方和第一间隔件81的相对部分之间形成凹部。将包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模104填充在凹部中，然后进行平坦化工艺以去除在第一 ILD 96之上延伸的电介质材料的多余部分。随后形成的栅极接触件(例如，下面参考图27A-图28C讨论的栅极接触件114)穿透栅极掩模104而接触经凹陷的栅极电极102的顶表面。
如图26A-图26C进一步所示，第二ILD 106被沉积在第一ILD 96之上以及栅极掩模104之上。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、 USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
在图27A-图27C中，第二ILD 106、第一ILD 96、CESL 95和栅极掩模104被蚀刻以形成第三凹部108，该第三凹部108使外延源极/漏极区域 92和/或栅极结构的表面暴露。第三凹部108可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)进行蚀刻来形成。在一些实施例中，第三凹部 108可以使用第一蚀刻工艺而穿过第二ILD 106和第一ILD 96被蚀刻；可以使用第二蚀刻工艺而穿过栅极掩模104被蚀刻；并且然后可以使用第三蚀刻工艺而穿过CESL 95被蚀刻。可以在第二ILD 106之上形成掩模(例如，光致抗蚀剂)并对其进行图案化，以从第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 106的一些部分。在一些实施例中，蚀刻工艺可以过度蚀刻，因此第三凹部108延伸到外延源极/漏极区域92和/或栅极结构中，并且第三凹部108的底部可以齐平于(例如，处于同一水平，或具有与衬底的同一距离)或低于(例如，更靠近衬底)外延源极/漏极区域92和/或栅极结构。尽管图27B将第三凹部108示出为在同一截面中暴露外延源极/漏极区域92和栅极结构，但在各种实施例中，外延源极/漏极区域92和栅极结构可以在不同的截面中被暴露，从而降低使随后形成的接触件短接的风险。在形成第三凹部108之后，在外延源极/漏极区域92之上形成硅化物区域 110。在一些实施例中，硅化物区域110通过以下方式形成：首先在外延源极/漏极区域92的暴露部分之上沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)进行反应以形成硅化物区域或锗化物区域的金属(未示出)，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或它们的合金，然后执行热退火工艺以形成硅化物区域110。然后，例如通过蚀刻工艺来去除所沉积的金属的未反应部分。尽管硅化物区域110被称为硅化物区域，但硅化物区域110也可以是锗化物区域、或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在一个实施例中，硅化物区域110包括TiSi，并且具有约2nm至约10nm之间的范围内的厚度。
接下来，在图28A-图28C中，在第三凹部108中形成接触件112和 114(也可称为接触插塞)。接触件112和114可以各自包括一个或多个层，例如，阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件112 和114各自包括阻挡层和导电材料(未单独示出)，并且电耦合到下面的导电特征(例如，所示实施例中的栅极电极102和/或硅化物区域110)。接触件114电耦合到栅极结构(例如，栅极电极102)，并且可以被称为栅极接触件，并且接触件112电耦合到硅化物区域110并且可以被称为源极/漏极接触件。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料 118可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP 之类的平坦化工艺以从第二ILD 106的表面去除多余的材料。
尽管图28A-图28C示出了延伸到每个外延源极/漏极区域92的接触件 112，但可以从特定外延源极/漏极区域92中省略接触件112。例如，尽管未具体示出，但导电特征(例如，电源轨)可以随后通过一个或多个外延源极/漏极区域92的背面附接。对于这些特定的外延源极/漏极区域92，源极/漏极接触件112可以省略，或者可以是不电连接到任何上覆导电线(也未具体示出)的虚设接触件。
在图29A-图37C中，根据一些实施例，可以使用从图29A-图29B开始的替代方法来形成多层p掩模层200，图29A-图29B示出了在图11A-图 11B中形成的结构。例如，多层p掩模层200可以通过形成第一p掩模层 204并且修改上部部分以形成第二p掩模层208来形成。另外，可以类似地形成多层n掩模层300。在这两种情况下，下面更详细地讨论的方法实现上面结合多层p掩模层200和多层n掩模层300讨论的相同或类似的益处。
在图30A-图30B中，第一p掩模层204可以形成在n型区域50N和p 型区域50P中的结构之上。第一p掩模层204(例如，氧化铝)可以使用上文结合图12A-12B所述的任何方法形成。
如上所述，在形成第一p掩模层204之后，第一p掩模层204可以具有基本上平滑的暴露表面并且是基本上或完全非晶形。此外，第一p掩模层204可以被沉积至约0.1nm至约1000nm之间的厚度T1(参见图31C-图 31D)，其密度在约1.2g/cm3至约4g/cm3之间并且表面粗糙度在约0.05 nm至约5nm之间。
在图31A-图31D中，可以不通过在第一p掩模层204之上沉积另一层来形成，而是通过修改第一p掩模层204的上部部分来形成第二p掩模层 208。在下面更详细讨论的一些实施例中(参见图31A-图31C)，修改可以包括对第一p掩模层204的处理210。在下文更详细讨论的其他实施例中 (参见图31A-图31B和图31D)，修改可以包括对第一p掩模层204的掺杂剂注入220。
具体地参考图31A-图31C，形成第二p掩模层208的处理210可以是离子处理(例如，等离子体处理)或浸透处理。在例如等离子体处理的情况下，等离子体前驱物被转换为等离子体离子并流过第一p掩模层204。在浸透处理的情况下，前驱物气体流过第一p掩模层204。在这两种情况下，等离子体离子或前驱物气体可以与第一p掩模层204的暴露表面起反应。在一些实施例中，等离子体离子或前驱物气体另外可以扩散到第一p 掩模层204中和/或与第一p掩模层204起反应，在如图31C所示的整个第二p掩模层208中产生具有浓度梯度(例如，线性梯度)的杂质212。处理 210可以进一步产生第一p掩模层204的变化。例如，在处理210之后，第一p掩模层204可以具有增大或减小的密度和/或增大或减小的厚度T2。所得第二p掩模层208可以形成在第一p掩模层204中的部分或全部之上，并且可以扩散以将第一p掩模层204的上部部分转换为第二p掩模层208 的一部分。
图31C示出了图31B的区域202的放大视图。注意，所示区域202描绘了多层p掩模层200的一部分，其代表布置在结构之上的多层p掩模层 200的任何或所有其他部分。如上所述，可以执行处理210，使得杂质212 具有穿过第二p掩模层208(例如，第二p掩模层的一部分先前可以是第一 p掩模层204的上部部分)的浓度梯度(例如，线性梯度)。例如，第二p 掩模层208的最顶部区域可以具有更大的杂质212总浓度，而第二p掩模层208的最底部区域或主体区域(例如，与最顶部区域相比，邻近或更接近第一p掩模层204)可以具有更小的杂质212总浓度。在一些情况下，在第一p掩模层204和第二p掩模层208之间可能存在不太可区分的边界。例如，在处理210之后，第一p掩模层204可以具有约0.5nm至约8nm之间的厚度T2，并且第二p掩模层208可以具有约0.5nm至约8nm之间的厚度T3。在各种实施例中，厚度T2和厚度T3之和可以约等于厚度T1、小于厚度T1或大于厚度T1。另外，第二p掩模层208可以具有约1.2g/cm3至约4g/cm3之间的密度以及约0.05nm至约5nm之间的表面粗糙度。
根据一些实施例，形成第二p掩模层208，其中处理210使用氮，由此由氮气形成的离子流过第一p掩模层204。例如，氮离子可以在约20 sccm至约2SLM之间的流速下流动。处理210可以在约50℃至约1200℃之间的温度下以及约0.5托至约100托之间的压力下执行。因此，第二p掩模层208可以在上部部分中具有约1x1015原子/cm3至约1x1022原子/cm3 之间的氮浓度，并且在体部分中具有约1x1010原子/cm3至约1x1017原子 /cm3之间的氮浓度。
替代地，形成第二p掩模层208，其中处理210使用氨，由此由氨形成的离子流过第一p掩模层204。在一些实施例中，氨离子基本上不会扩散到第一p掩模层204中。结果，第二p-掩模层208可以包含键合到第一 p掩模层204的暴露表面的单层-NH2官能团。在许多情况下，第一p掩模层204表面处的键合的这种变化将影响第一p-掩模层204内靠近-NH2官能团的其他键合，这可能导致厚度T2不同于厚度T1。例如，氨离子可以在约 20sccm至约2SLM之间的流速下流动。处理210可以在约50℃至约650℃之间的温度下以及约0.5托至约100托之间的压力下执行。因此，第二p掩模层208可以在上部部分中具有约1x1015原子/cm3至约1x1022原子/cm3之间的氮浓度(来自氨反应和键合)，并且在体部分中具有约1x1010原子 /cm3至约1x1017原子/cm3之间的氮浓度。
在利用使用氨的处理210的不同实施例中，氨离子扩散到第一p掩模层204中。例如，氨离子可以在约20sccm至约2SLM之间的流速下流动。处理210可以在约50℃至约1200℃之间的温度下以及约0.5托至约100托之间的压力下执行。因此，第二p掩模层208可以在上部部分中具有约1x 1015原子/cm3至约1x1022原子/cm3之间的氮浓度(来自氨反应和键合)，并且在体部分中具有约1x1010原子/cm3至约1x1017原子/cm3之间的氮浓度。
在又一些其他实施例中，利用使用硅的处理210形成第二p掩模层208，由此硅前驱物流过第一p掩模层204(例如，浸透处理)。硅前驱物可以包括硅烷(SiH4)、二氯硅烷(SiH2Cl2)、二碘硅烷(SiH2I2)、SiH2I2、 SiCl4等或它们的任何组合。例如，硅前驱物可以在约20sccm至约1000 sccm之间的流速下流动。处理210可以在约50℃至约650℃之间的温度下以及约0.5托至约10托之间的压力下执行。因此，第二p掩模层208可以在上部部分中具有约1×1015原子/cm3至约1×1022原子/cm3之间的硅浓度，并且在体部分中具有约1×1010原子/cm3至约1×1017原子/cm3之间的硅浓度。
代替使用处理210来形成第二p掩模层208，图31A-图31B和图31D 示出了在第一p掩模层204用掺杂剂222进行非原位掺杂的情况下使用掺杂剂注入220来形成第二p掩模层208。掺杂剂222可以被注入以冲击第一 p掩模层204的暴露表面(例如，顶表面)并达到该表面下的指定深度，从而在整个第二p掩模层208中产生基本一致浓度的掺杂剂222，如图31D所示。掺杂剂注入220可以进一步产生第一p掩模层204的变化。例如，在掺杂剂注入220之后，第一p掩模层204可以具有增加或减小的密度和/ 或增加或减小的厚度T2。所得第二p掩模层208形成在第一p掩模层204 中的部分或全部之上，以将第一p掩模层204的上部部分转换为第二p掩模层208的一部分。
在本实施例中，可以执行掺杂剂注入220使得掺杂剂222具有穿过第二p掩模层208(例如，第二p掩模层的一部分先前可以是第一p掩模层 204的上部部分)的基本一致的浓度。即，第二p掩模层208的整体厚度 T2可以包含相同浓度的掺杂剂222(例如，掺杂剂222的元素)。例如，在处理210之后，第一p掩模层204的厚度T2可以在约0.5nm至约8nm 之间，并且第二p掩模层208的厚度T3可以在约0.5nm至约8nm之间。在各种实施例中，厚度T2和厚度T3之和可以约等于厚度T1、小于厚度T1或大于厚度T1。另外，第二p掩模层208可以具有约1.2g/cm3至约4g/cm3之间的密度以及约0.5nm至约5nm之间的表面粗糙度。
根据一些实施例，使用氮化硅掺杂剂的掺杂剂注入220形成第二p掩模层208，由此硅离子和氮离子在高能量下被引导到第一p掩模层204的顶表面中。例如，可以在约1eV至约10eV之间的能量下注入硅离子，并且可以在约1eV至约10eV的能量下注入氮离子。注入220的硅离子和氮离子注入可以以任何顺序或同时地执行。掺杂剂注入220可以在约50℃至约500℃之间的温度下以及约1×10-9托至约1×10-5托之间的压力下执行。第二p掩模层208可以具有约1x1015原子/cm3至约1x1022原子/cm3之间的硅浓度以及约1x1015原子/cm3至约1x1022原子/cm3之间的氮浓度。
替代地，使用硅锗的掺杂剂注入220来形成第二p掩模层208，由此硅离子和锗离子在高能量下被引导到第一p掩模层204的顶表面中。例如，可以在约1eV至约10eV之间的能量下注入硅离子，并且可以在约1eV至约10eV的能量下注入锗离子。硅离子和锗离子注入可以以任何顺序或同时地执行。掺杂剂注入220可以在约50℃至约500℃之间的温度下以及约1×10-9托至约1×10-5托之间的压力下执行。第二p掩模层208可以具有约1 x1017原子/cm3至约1x1022原子/cm3之间的硅浓度以及约1x1017原子/cm3至约1x1022原子/cm3之间的锗浓度。
在其他实施例中，使用锗掺杂剂注入220形成第二p掩模层208，借此仅锗离子在高能量下被引导到第一p掩模层204的顶表面中。例如，可以在约1eV至约10eV之间的能量下注入锗离子。掺杂剂注入220可以在约50℃至约500℃之间的温度下以及约1×10-9托至约1×10-6托之间的压力下执行。第二p掩模层208可以具有约1x1017原子/cm3至约1x1022原子/cm3之间的锗浓度。
在图32A-图32B中，如上文结合图14A-图14B所述，从n型区域50N 去除多层p掩模层200。在图33A-图33C中，如上文结合图15A-图15C所述，在n型区域50N之上形成源极/漏极外延区域92并且在p型区域50P 中的多层p掩模层200之上形成结节92N。在图34A-图34C中，如上文结合图16A-图16C所述，从p型区域50P去除多层p掩模层200和结节92N，并且在n型区域50N和p型区域50P中的结构之上形成第一n掩模层304 (例如，氧化铝)。
在形成第一n掩模层304之后，第一n掩模层304可以具有基本上平滑的暴露表面并且是基本上或完全非晶形。例如，在一些实施例中，第一 n掩模层304可以被沉积至在约0.5nm至约10nm之间厚度T4(参见图 35D-图35E)，其密度在约1.2g/cm3至约4g/cm3之间并且表面粗糙度在约 0.5nm至约5nm之间。
在图35A-图35E中，第二n掩模层308可以通过使用上文针对形成第二p掩模层208(例如，处理210或掺杂剂注入220)并结合图31A-D所讨论的任何相同的方法和材料来修改第一n掩模层304而形成，并且被形成为具有上文结合图31A-31D针对形成第二p掩模层208所讨论的相同的说明。
例如，具体参考图35A-图35D，根据一些实施例，可以使用处理310 (例如，离子处理(例如，等离子体处理)或浸透处理)来在第一n掩模层304上形成第二n掩模层308，如上所述。如上文进一步讨论的，等离子体离子或前驱物气体可以扩散到第一n掩模层304中并与第一n掩模层304 起反应，从而产生如图35D所示的具有浓度梯度的杂质212。
替代地，如图35A-图35C和图35E所示，可以使用掺杂剂注入320在第一n掩模层304上形成第二n掩模层308。如上文进一步讨论的，在高能量下将掺杂剂212引导到第一n掩模层304中，从而产生如图35E所示的基本一致浓度的掺杂剂212。
在图36A-图36C中，如上文结合图18A-图18C所述，从p型区域50P 去除多层n掩模层300。在图37A-图37C中，如上文结合图19A-图19C所述，在p型区域50P之上形成源极/漏极外延区域92，并且在n型区域50N 中的多层n掩模层300之上形成结节92N。此外，如上文所述并结合图 20A-图20D所示，从n型区域50N去除多层n掩模层300和结节92N。可以如上文所述并结合图21A-图28C所示进行半导体器件的附加制造。
注意，上述用于形成多层p掩模层200的任何工艺可用于形成多层n 掩模层300。用于形成多层n掩模层300的工艺可以是与用于形成多层p掩模层200的工艺相同或相似的工艺，或者这些工艺可以不同。此外，普通技术人员将理解，可以在形成多层p掩模层200(和n型区域50N中的外延源极/漏极区域92)之前形成多层n掩模层300(和p型区域50P中的外延源极/漏极区域92)。
如上所述，多层p掩模层200可以利用用于第一p掩模层204(例如， ALD或CVD工艺)和第二p掩模层208(例如，CVD或层压工艺)的不同沉积步骤来形成。替代地，可以通过首先形成第一p掩模层204，然后使用例如处理(例如，等离子体处理或浸透处理)或掺杂剂注入来修改第一p掩模层204的上部部分来形成多层p掩模层200。此外，多层n掩模层 300可以通过这些方法中的任何一种的类似版本来形成，无论是使用用于形成多层p掩模层200的相同方法还是不同方法。
例如，根据一些实施例，多层p掩模层200可以利用用于第一p掩模层204和第二p掩模层208的不同沉积步骤来形成，而多层n掩模层300可以通过对第一n掩模层304进行非原位掺杂来形成。在其他实施例中，多层p掩模层200可以通过对第一p掩模层204进行非原位掺杂来形成，而多层n掩模层300利用用于第一n掩模层304和第二n掩模层308的不同沉积步骤来形成。
实施例可以实现优点。例如，本文公开的实施例改进了形成外延源极/ 漏极区域92的产量和有效性。具体而言，形成包括金属氧化物的第一掩模层(例如，第一p掩模层204和第一n掩模层304)允许较薄的掩模层，其在随着技术进步而变小的临界尺寸上形成完整的保护层。另外，在第一掩模层之上形成第二掩模层(例如，第二p掩模层208和第二n掩模层308) 实现额外的益处，其中第二掩模层按照如上所述的电介质和/或特定半导体材料的沉积或处理来形成。第一，形成第二掩模层将第一掩模层的光滑暴露表面转换为具有特定化学组合物的粗糙暴露表面以实现状态益处。与仅第一p掩模层204和第一n掩模层304的表面相比，所得到的多层p掩模层200和多层n掩模层300的暴露表面在外延源极/漏极区域92的形成期间具有较低的外延生长选择性。第二，较低的外延生长选择性通过最小化可与外延生长一起执行的外延蚀刻步骤的数量和/或持续时间来改进临界尺寸控制。第三，在多层掩模层之上减少的外延生长导致多层掩模层可以更容易地被去除(例如，通过各向同性湿法蚀刻)，而不被布置在掩模层之上的外延材料的大量结节92N或外延材料的大结节92N所阻碍。
在一个实施例中，一种方法包括：在衬底之上形成半导体层；蚀刻所述半导体层的一部分以形成第一凹部和第二凹部；在所述半导体层之上形成第一类型掩模层，形成所述第一类型掩模层包括：在所述半导体层之上形成第一掩模层；以及形成第二掩模层，其中，在形成所述第二掩模层之后，所述第二掩模层位于所述第一掩模层的一部分之上；蚀刻所述第一类型掩模层以使所述半导体层暴露；在所述第一凹部中形成第一半导体材料；以及去除所述第一类型掩模层。在另一实施例中，所述第一掩模层包含氧化铝。在另一实施例中，形成所述第二掩模层包括在所述第一掩模层之上沉积新的材料层。在另一实施例中，形成所述第二掩模层包括利用第一化学品修改所述第一掩模层以将所述第一掩模层的上部部分转换为所述第二掩模层。在另一实施例中，在修改所述第一掩模层之后，所述第一化学品的元素在所述第二掩模层中具有浓度梯度。在另一实施例中，在修改所述第一掩模层之后，所述第一化学品的元素在整个所述第二掩模层的厚度的浓度相同。在另一实施例中，所述方法还包括：在所述半导体层之上形成第二类型掩模层；蚀刻所述第二类型掩模层以使所述半导体层暴露；以及在所述第二凹部中形成第二半导体材料。在另一实施例中，形成所述第一掩模层包括通过原子层沉积来沉积所述第一掩模层。在另一实施例中，形成所述第二掩模层包括在所述第一掩模层上执行掺杂剂注入。
在一个实施例中，一种方法包括：在第一衬底之上形成半导体层；蚀刻所述半导体层以在第一区域中形成第一凹部以及在第二区域中形成第二凹部；在所述第一区域和所述第二区域之上沉积第一掩模层的第一部分；在所述第一掩模层的第一部分之上形成第二掩模层；从所述第二区域去除所述第一掩模层和所述第二掩模层；在所述第二凹部中形成第一外延源极/ 漏极区域；去除所述第一掩模层的剩余部分和所述第二掩模层的剩余部分；在所述第一区域和所述第二区域之上沉积第三掩模层的第一部分；在所述第三掩模层的第一部分之上形成第四掩模层；从所述第一区域去除所述第三掩模层和所述第四掩模层；在所述第一凹部中形成第二外延源极/漏极区域；去除所述第三掩模层的剩余部分和所述第四掩模层的剩余部分；以及在所述半导体层之上形成栅极结构。在一个实施例中，所述方法还包括在所述第一掩模层的第一部分之上形成所述第一掩模层的第二部分，其中，形成所述第二掩模层包括将所述第一掩模层的第二部分转换为所述第二掩模层。在另一实施例中，在将所述第一掩模层的第二部分转换为所述第二掩模层之后，所述第二掩模层包括具有线性浓度梯度的杂质。在另一实施例中，在将所述第一掩模层的第二部分转换为所述第二掩模层之后，所述第二掩模层始终具有相同的浓度。在另一实施例中，所述第一掩模层包含金属氧化物，并且其中，所述第二掩模层包含硅、锗和氮中的一种或多种。
在一个实施例中，一种方法包括：在衬底之上沉积第一掩模层，其中，所述第一掩模层具有第一厚度；在所述第一掩模层之上形成第二掩模层，在形成所述第二掩模层之后，所述第一掩模层具有不同于所述第一厚度的第二厚度，并且其中，所述第二掩模层具有第三厚度；各向异性地蚀刻所述第一掩模层和所述第二掩模层以使所述衬底的一部分暴露；在所述第二掩模层之上生长第一半导体材料，并且在所述衬底的该部分之上生长第二半导体材料；以及各向同性地蚀刻以去除所述第一掩模层和所述第二掩模层。在另一实施例中，所述第一半导体材料包括不连续的结节，并且其中，所述第二半导体材料是连续的。在另一实施例中，所述第二厚度与所述第三厚度之和大于所述第一厚度。在另一实施例中，所述第二厚度与所述第三厚度之和约等于所述第一厚度。在另一实施例中，形成所述第二掩模层包括处理所述第一掩模层的上部部分。在另一实施例中，形成所述第二掩模层包括将官能团附接到所述第一掩模层的暴露的上表面。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种形成多层掩模层的方法，包括：在衬底之上形成半导体层；蚀刻所述半导体层的一部分以形成第一凹部和第二凹部；在所述半导体层之上形成第一类型掩模层，形成所述第一类型掩模层包括：在所述半导体层之上形成第一掩模层；并且形成第二掩模层，其中，在形成所述第二掩模层之后，所述第二掩模层位于所述第一掩模层的一部分之上；蚀刻所述第一类型掩模层以使所述半导体层暴露；在所述第一凹部中形成第一半导体材料；并且去除所述第一类型掩模层。
示例2.根据示例1所述的方法，其中，所述第一掩模层包含氧化铝。
示例3.根据示例1所述的方法，其中，形成所述第二掩模层包括在所述第一掩模层之上沉积新的材料层。
示例4.根据示例1所述的方法，其中，形成所述第二掩模层包括：利用第一化学品修改所述第一掩模层以将所述第一掩模层的上部部分转换为所述第二掩模层。
示例5.根据示例4所述的方法，其中，在修改所述第一掩模层之后，所述第一化学品的元素在所述第二掩模层中具有浓度梯度。
示例6.根据示例4所述的方法，其中，在修改所述第一掩模层之后，所述第一化学品的元素在整个所述第二掩模层的厚度上的浓度相同。
示例7.根据示例1所述的方法，还包括：在所述半导体层之上形成第二类型掩模层；蚀刻所述第二类型掩模层以使所述半导体层暴露；并且在所述第二凹部中形成第二半导体材料。
示例8.根据示例1所述的方法，其中，形成所述第一掩模层包括通过原子层沉积来沉积所述第一掩模层。
示例9.根据示例1所述的方法，其中，形成所述第二掩模层包括在所述第一掩模层上执行掺杂剂注入。
示例10.一种形成多层掩模层的方法，包括：在第一衬底之上形成半导体层；蚀刻所述半导体层以在第一区域中形成第一凹部并在第二区域中形成第二凹部；在所述第一区域和所述第二区域之上沉积第一掩模层的第一部分；在所述第一掩模层的第一部分之上形成第二掩模层；从所述第二区域去除所述第一掩模层和所述第二掩模层；在所述第二凹部中形成第一外延源极/漏极区域；去除所述第一掩模层的剩余部分和所述第二掩模层的剩余部分；在所述第一区域和所述第二区域之上沉积第三掩模层的第一部分；在所述第三掩模层的第一部分之上形成第四掩模层；从所述第一区域去除所述第三掩模层和所述第四掩模层；在所述第一凹部中形成第二外延源极/漏极区域；去除所述第三掩模层的剩余部分和所述第四掩模层的剩余部分；并且在所述半导体层之上形成栅极结构。
示例11.根据示例10所述的方法，还包括：在所述第一掩模层的第一部分之上形成所述第一掩模层的第二部分，其中，形成所述第二掩模层包括将所述第一掩模层的第二部分转换为所述第二掩模层。
示例12.根据示例11所述的方法，其中，在将所述第一掩模层的第二部分转换为所述第二掩模层之后，所述第二掩模层包括的杂质具有线性浓度梯度。
示例13.根据示例11所述的方法，其中，在将所述第一掩模层的第二部分转换为所述第二掩模层之后，所述第二掩模层始终具有相同的浓度。
示例14.根据示例10所述的方法，其中，所述第一掩模层包含金属氧化物，并且其中，所述第二掩模层包含硅、锗和氮中的一种或多种。
示例15.一种形成多层掩模层的方法，包括：在衬底之上沉积第一掩模层，其中，所述第一掩模层具有第一厚度；在所述第一掩模层之上形成第二掩模层，在形成所述第二掩模层之后，所述第一掩模层具有不同于所述第一厚度的第二厚度，并且其中，所述第二掩模层具有第三厚度；蚀刻所述第一掩模层和所述第二掩模层以使所述衬底的一部分暴露；在所述第二掩模层之上生长第一半导体材料，并且在所述衬底的该部分之上生长第二半导体材料；并且蚀刻以去除所述第一掩模层和所述第二掩模层。
示例16.根据示例15所述的方法，其中，所述第一半导体材料包括不连续的结节，并且其中，所述第二半导体材料是连续的。
示例17.根据示例15所述的方法，其中，所述第二厚度与所述第三厚度之和大于所述第一厚度。
示例18.根据示例15所述的方法，其中，所述第二厚度与所述第三厚度之和约等于所述第一厚度。
示例19.根据示例15所述的方法，其中，形成所述第二掩模层包括处理所述第一掩模层的上部部分。
示例20.根据示例15所述的方法，其中，形成所述第二掩模层包括将官能团附接到所述第一掩模层的暴露的上表面。

Claims (10)

1.一种形成多层掩模层的方法，包括：
在衬底之上形成半导体层；
蚀刻所述半导体层的一部分以形成第一凹部和第二凹部；
在所述半导体层之上形成第一类型掩模层，形成所述第一类型掩模层包括：
在所述半导体层之上形成第一掩模层；并且
形成第二掩模层，其中，在形成所述第二掩模层之后，所述第二掩模层位于所述第一掩模层的一部分之上；
蚀刻所述第一类型掩模层以使所述半导体层暴露；
在所述第一凹部中形成第一半导体材料；并且
去除所述第一类型掩模层。
2.根据权利要求1所述的方法，其中，所述第一掩模层包含氧化铝。
3.根据权利要求1所述的方法，其中，形成所述第二掩模层包括在所述第一掩模层之上沉积新的材料层。
4.根据权利要求1所述的方法，其中，形成所述第二掩模层包括：利用第一化学品修改所述第一掩模层以将所述第一掩模层的上部部分转换为所述第二掩模层。
5.根据权利要求4所述的方法，其中，在修改所述第一掩模层之后，所述第一化学品的元素在所述第二掩模层中具有浓度梯度。
6.根据权利要求4所述的方法，其中，在修改所述第一掩模层之后，所述第一化学品的元素在整个所述第二掩模层的厚度上的浓度相同。
7.根据权利要求1所述的方法，还包括：
在所述半导体层之上形成第二类型掩模层；
蚀刻所述第二类型掩模层以使所述半导体层暴露；并且
在所述第二凹部中形成第二半导体材料。
8.根据权利要求1所述的方法，其中，形成所述第一掩模层包括通过原子层沉积来沉积所述第一掩模层。
9.一种形成多层掩模层的方法，包括：
在第一衬底之上形成半导体层；
蚀刻所述半导体层以在第一区域中形成第一凹部并在第二区域中形成第二凹部；
在所述第一区域和所述第二区域之上沉积第一掩模层的第一部分；
在所述第一掩模层的第一部分之上形成第二掩模层；
从所述第二区域去除所述第一掩模层和所述第二掩模层；
在所述第二凹部中形成第一外延源极/漏极区域；
去除所述第一掩模层的剩余部分和所述第二掩模层的剩余部分；
在所述第一区域和所述第二区域之上沉积第三掩模层的第一部分；
在所述第三掩模层的第一部分之上形成第四掩模层；
从所述第一区域去除所述第三掩模层和所述第四掩模层；
在所述第一凹部中形成第二外延源极/漏极区域；
去除所述第三掩模层的剩余部分和所述第四掩模层的剩余部分；并且
在所述半导体层之上形成栅极结构。
10.一种形成多层掩模层的方法，包括：
在衬底之上沉积第一掩模层，其中，所述第一掩模层具有第一厚度；
在所述第一掩模层之上形成第二掩模层，在形成所述第二掩模层之后，所述第一掩模层具有不同于所述第一厚度的第二厚度，并且其中，所述第二掩模层具有第三厚度；
蚀刻所述第一掩模层和所述第二掩模层以使所述衬底的一部分暴露；
在所述第二掩模层之上生长第一半导体材料，并且在所述衬底的该部分之上生长第二半导体材料；并且
蚀刻以去除所述第一掩模层和所述第二掩模层。
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