CN110970294A - 鳍式场效应晶体管器件及其形成方法 - Google Patents

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Abstract

本公开涉及鳍式场效应晶体管器件及其形成方法。一种形成半导体器件的方法，包括：形成突出于衬底上方的第一鳍和第二鳍；在第一鳍和第二鳍的相对侧上形成隔离区域；在第一鳍上方和第二鳍上方形成金属栅极，金属栅极被第一电介质层包围；在第一鳍与第二鳍之间的金属栅极中形成凹槽，其中，凹槽从金属栅极的远离衬底的上表面延伸到金属栅极中，其中，凹槽具有远离衬底的上部和位于上部与衬底之间的下部，其中，上部具有第一宽度，并且下部具有大于第一宽度的第二宽度，第一宽度和第二宽度沿着金属栅极的纵向方向进行测量。

Description

鳍式场效应晶体管器件及其形成方法
技术领域
本发明涉及鳍式场效应晶体管器件及其形成方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断改进，半导体工业经历了快速增长。在大多数情况下，集成密度的这种改进来自最小特征尺寸的重复减少，这允许将更多组件集成到给定区域中。
鳍式场效应晶体管(FinFET)器件正变得普遍用于集成电路中。FinFET器件具有三维结构，其包括从衬底突出的半导体鳍。栅极结构(该栅极结构被配置为控制FinFET器件的导电沟道内的电荷载流子的流动)环绕半导体鳍。例如，在三栅极FinFET器件中，栅极结构环绕半导体鳍的三个侧面，从而在半导体鳍的三个侧面上形成导电沟道。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：形成突出于衬底上方的第一鳍和第二鳍；在所述第一鳍的相对侧上和所述第二鳍的相对侧上形成隔离区域；在所述第一鳍上方和所述第二鳍上方形成金属栅极，所述金属栅极被第一电介质层包围；以及在所述第一鳍与所述第二鳍之间的所述金属栅极中形成凹槽，其中，所述凹槽从所述金属栅极的远离所述衬底的上表面延伸到所述金属栅极中，其中，所述凹槽具有远离所述衬底的上部和位于所述上部与所述衬底之间的下部，其中，所述上部具有第一宽度，并且所述下部具有大于所述第一宽度的第二宽度，所述第一宽度和所述第二宽度沿着所述金属栅极的纵向方向进行测量。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：在虚设栅极结构周围形成第一电介质层，所述虚设栅极结构被设置在第一鳍和第二鳍上方；用金属栅极结构来替换所述虚设栅极结构；在所述金属栅极结构和所述第一电介质层上方形成图案化掩模层，其中，所述图案化掩模层在所述金属栅极结构上方具有开口；执行刻蚀工艺以形成与所述图案化掩模层的开口对准的凹槽，其中，所述刻蚀工艺包括多个刻蚀循环，其中，所述多个刻蚀循环中的每个刻蚀循环包括：在所述凹槽中形成保护层；以及使用刻蚀剂来移除所述金属栅极结构的部分，其中，所述刻蚀剂对所述金属栅极结构的材料具有选择性；以及用第二电介质材料来填充所述凹槽。
根据本公开的又一实施例，提供了一种半导体器件，包括：第一鳍，位于衬底上方；第二鳍，位于所述衬底上方并且与所述第一鳍相邻；第一金属栅极，位于所述第一鳍上方；第二金属栅极，位于所述第二鳍上方，其中，所述第一金属栅极的第一纵向方向与所述第二金属栅极的第二纵向方向沿着相同的线；和电介质结构，被设置在所述第一金属栅极与所述第二金属栅极之间并且与所述第一金属栅极和所述第二金属栅极接触，所述电介质结构具有上部和下部，所述下部被设置在所述上部与所述衬底之间，其中，所述下部沿着所述第一纵向方向延伸超出所述上部的横向范围。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(FinFET)的透视图。
图2-6、7A-7C、8A-8C、9-11、12A、12B、13A、13B、14A、14B、15A-15C和16A-16C示出了根据实施例的处于各个制造阶段的FinFET器件的各种视图(例如，横截面视图、平面视图)。
图17-18示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图。
图19-20示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图。
图21A-21C、22、23、24A、24B、25A和25B示出了根据实施例的处于各个制造阶段的FinFET器件的各种视图(例如，横截面视图、平面视图)。
图26-27示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图。
图28-29示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图。
图30、31A、31B、32A、32B和33示出了根据实施例的处于各个制造阶段的FinFET器件的各种视图(例如，横截面视图、平面视图)。
图34-35示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图。
图36-37示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图。
图38、39A、39B和40示出了根据实施例的处于各个制造阶段的FinFET器件的各种视图(例如，横截面视图、平面视图)。
图41-42示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图
图43-44示出了根据实施例的处于各个制造阶段的FinFET器件的横截面视图。
图45示出了根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在以下描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“上方”、“上部”等)，以易于描述附图中示出的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了附图中示出的朝向之外的不同朝向。器件可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。在本文整个说明书中，除非另有说明，否则不同附图中的相同附图标记表示由使用(一个或多个)相同或类似材料的相同或类似方法形成的相同或类似元件。
本公开的实施例是在形成半导体器件的背景下进行讨论的，并且具体地，是在半导体制造期间在用于形成鳍式场效应晶体管(FinFET)器件的切割金属栅极工艺的背景下进行讨论的。在一些实施例中，在切割金属栅极工艺中，形成在金属栅极中的凹槽具有扩大的下部。扩大的下部允许在切割金属栅极工艺中更好地移除金属栅极的材料，从而避免或减少由切割金属栅极工艺形成的金属栅极之间的电气短路的可能性。
图1以透视图的方式示出了FinFET 30的示例。FinFET 30包括衬底50和在衬底50上方突出的鳍64。衬底50具有形成在其上的隔离区域62，并且鳍64在相邻隔离区域62上方和之间突出。栅极电介质66沿着鳍64的侧壁和鳍64的顶表面上方，并且栅极电极68(也称为栅极)位于栅极电介质66上方。源极/漏极区域80在鳍64中位于栅极电介质66和栅极电极68的相对侧上。图1还示出了在后续附图中使用的参考横截面。横截面B-B沿着FinFET 30的栅极电极68的纵向轴线延伸。横截面A-A垂直于横截面B-B，并且沿着鳍64的纵向轴线，并且处于例如源极/漏极区域80之间的电流的方向上。横截面C-C平行于横截面A-A，并且位于图1中的鳍64的外部，并且可以沿着与图1中的鳍64相邻的另一鳍(图1中未示出)的纵向轴线。横截面D-D平行于横截面B-B，并且穿过源极/漏极区域80。横截面A-A、B-B和C-C也在图9和22的平面视图中示出。为清楚起见，后续附图参考这些参考横截面。
图2-6、7A-7C、8A-8C、9-11、12A、12B、13A、13B、14A、14B、15A-15C和16A-16C示出了根据实施例的处于各个制造阶段的FinFET器件100的各种视图(例如，横截面视图、平面视图)。FinFET器件100类似于图1中的FinFET 30，但是具有多个鳍和多个栅极。在本文整个说明书中，具有相同数字但不同字母(例如，12A和12B)的附图示出了处于相同处理阶段但沿着不同横截面的FinFET器件(例如，100、200、300或400)的横截面视图。
图2-5示出了沿着横截面B-B的FinFET器件100的横截面视图，并且图6、7A、8A示出了沿着横截面A-A的FinFET器件100的横截面视图。图7B和7C示出了沿着横截面D-D的FinFET器件100的各种实施例横截面视图。图8B和8C分别示出了沿着横截面B-B和C-C的图8A的FinFET器件100。图9是FinFET器件100的平面视图。图10、11、12A、13A和14A示出了沿着横截面C-C的FinFET器件100的横截面视图，并且图12B、13B和14B示出了沿着横截面B-B的FinFET器件100的横截面视图。图15A、15B和15C分别示出了沿着横截面A-A、B-B和C-C的FinFET器件100的横截面视图。图16A、16B和16C分别示出了沿着横截面A-A、B-B和C-C的FinFET器件100的横截面视图。
图2示出了衬底50的横截面视图。衬底50可以是半导体衬底(例如，块半导体)、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或不被掺杂。衬底50可以是晶片，例如，硅晶片。通常，SOI衬底包括形成在绝缘体层上的一层半导体材料。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，衬底典型地为硅衬底或玻璃衬底。也可以使用诸如多层衬底或梯度衬底之类的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
接下来参考图3，图2中示出的衬底50使用例如光刻和刻蚀技术进行图案化。例如，在衬底50上方形成掩模层，例如，衬垫氧化物层52和覆盖的衬垫氮化物层56。衬垫氧化物层52可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫氧化物层52可以用作衬底50和覆盖的衬垫氮化物层56之间的粘附层，并且可以用作用于刻蚀衬垫氮化物层56的刻蚀停止层。在一些实施例中，衬垫氮化物层56由氮化硅、氮氧化硅、碳氮化硅等、或其组合来形成，并且可以使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)来形成。
可以使用光刻技术对掩模层进行图案化。通常，光刻技术利用沉积、照射(曝光)、和显影的光致抗蚀剂材料(未示出)来移除一部分光致抗蚀剂材料。剩余的光致抗蚀剂材料保护下面的材料(例如，该示例中的掩模层)不受后续处理步骤(例如，刻蚀)的影响。在该示例中，光致抗蚀剂材料用于对衬垫氧化物层52和衬垫氮化物层56进行图案化以形成图案化掩模58，如图3所示。
随后使用图案化掩模58来对衬底50的暴露部分进行图案化以形成沟槽61，从而在相邻沟槽61之间限定半导体条带60，如图3所示。在一些实施例中，通过使用例如反应离子刻蚀(RIE)、中性束刻蚀(NBE)等或其组合对衬底50中的沟槽进行刻蚀来形成半导体条带60。刻蚀可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行的条带(从顶部看)，并且相对于彼此紧密间隔。在一些实施例中，沟槽61可以是连续的并且围绕半导体条带60。在形成半导体条带60之后，可以通过刻蚀或其他适当的方法来移除图案化掩模58。
图4示出了在相邻半导体条带60之间形成绝缘材料以形成隔离区域62。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以是通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一材料，例如，氧化物)等、或其组合来形成。可以使用其他绝缘材料和/或其他形成工艺。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。平坦化工艺(例如，化学机械抛光(CMP))可以移除任意多余的绝缘材料(以及，如果存在的话，图案化掩模58)，并且形成共面的(未示出)隔离区域62的顶表面和半导体条带60的顶表面。
在一些实施例中，隔离区域62包括在隔离区域62和衬底50/半导体条带60之间的界面处的衬里，例如，衬里氧化物(未示出)。在一些实施例中，形成衬里氧化物以减少衬底50和隔离区域62之间的界面处的晶体缺陷。类似地，衬里氧化物也可以用于减少半导体条带60和隔离区域62之间的界面处的晶体缺陷。衬里氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化而形成的热氧化物，尽管也可以使用其他适当的方法来形成衬里氧化物。
接下来，隔离区域62被凹陷以形成浅沟槽隔离(STI)区域。隔离区域62被凹陷，使得半导体条带60的上部从相邻隔离区域62之间突出，并且形成半导体鳍64(也称为鳍64)。隔离区域62的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，凹陷)、或其组合。隔离区域62的顶表面可以通过适当的刻蚀被形成为平坦的、凸出的和/或凹入的。隔离区域62可以使用可接受的刻蚀工艺来凹陷，例如，对隔离区域62的材料具有选择性的刻蚀工艺。例如，可以执行干法刻蚀或利用稀氢氟酸(dHF)酸的湿法刻蚀来使隔离区域62凹陷。
图2至图4示出了形成鳍64的实施例，但是鳍可以以各种不同的工艺来形成。在一个示例中，可以在衬底的顶表面上方形成电介质层；可以通过电介质层刻蚀沟槽；可以在沟槽中外延生长同质外延结构；并且电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍。在另一示例中，异质外延结构可以被用于鳍。例如，半导体条带可以被凹陷，并且可以在其位置外延生长与半导体条带不同的材料。
在更进一步的示例中，可以在衬底的顶表面上形成电介质层；可以通过电介质层刻蚀沟槽；可以使用与衬底不同的材料在沟槽中外延生长异质外延结构；并且电介质层可以被凹陷，使得异质外延结构从电介质层突出以形成鳍。
在其中外延生长同质外延结构或异质外延结构的一些实施例中，生长的材料可以在生长期间被原位掺杂，这可以避免先前和后续注入，尽管可以一起使用原位和注入掺杂。此外，在NMOS区域中外延生长与PMOS区域中的材料不同的材料可能是有利的。在各种实施例中，鳍可以包括硅锗(SixGe1-x，其中x可以介于0和1之间)、碳化硅、纯或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5示出了在半导体鳍64上方形成虚设栅极结构75。在一些实施例中，虚设栅极结构75包括栅极电介质66和栅极68。虚设栅极结构75可以通过对掩模层、栅极层和栅极电介质层进行图案化来形成，其中，掩模层、栅极层和栅极电介质层包括与掩模70、栅极68和栅极电介质66分别相同的材料。在图5的示例中，为了形成虚设栅极结构75，在半导体鳍64和隔离区域62上形成栅极电介质层。栅极电介质层可以是例如氧化硅、氮化硅、其多层等，并且可以使用适当的形成方法来沉积或热生长。
在栅极电介质层上方形成栅极层，并且在栅极层上方形成掩模层。可以在栅极电介质层上方沉积栅极层，并且然后例如通过CMP进行平坦化。可以在栅极层上方沉积掩模层。栅极层可以由例如多晶硅形成，尽管也可以使用其他材料。掩模层可以由例如氮化硅等形成。
在形成栅极电介质层、栅极层和掩模层之后，可以使用可接受的光刻和刻蚀技术对掩模层进行图案化以形成掩模70。然后可以通过适当的刻蚀技术将掩模70的图案转移到栅极层和栅极电介质层，以形成栅极68和栅极电介质66。栅极68和栅极电介质66覆盖半导体鳍64的相应沟道区域。栅极68还可以具有与相应半导体鳍64的长度方向基本垂直的长度方向(也称为纵向方向)。虽然在图5中示出了一个虚设栅极结构75，但是可以在半导体鳍64上形成一个以上的虚设栅极结构75。例如，图9中的平面视图示出了位于半导体鳍64上方的四个金属栅极97，其中，通过在替换栅极工艺中替换相应虚设栅极结构75来形成每个金属栅极97。替换栅极工艺的细节如下所述。
在一些实施例中，图5的中间的鳍64(也标记为64E)是虚设鳍。在示出的实施例中，虚设鳍64E由与其他鳍64不同的材料(例如，电介质材料，例如，氧化硅或氮化硅)形成。例如，为了形成虚设鳍64，衬底50的一部分(例如，在要形成虚设鳍64E的位置处)在执行图案化工艺以形成鳍之前被用电介质材料(例如，氧化硅或氮化硅)替换。接下来，执行上述图案化工艺，并且在与其他鳍64相同的处理步骤(例如，图案化)中形成虚设鳍64。在形成虚设鳍64E之后，虚设鳍64E可以具有与其他鳍64相同的形状和相同的大小。在一些实施例中，在后续处理中，在虚设鳍64E上不形成源极/漏极区域80，和/或不形成与虚设鳍64E电耦合的接触(例如，源极/漏极接触、或栅极接触)。因此，虚设鳍64E是电隔离的(例如，不与其他导电特征电连接)。本文示出的虚设鳍64E的数量和位置仅仅是示例而非限制性的，虚设鳍64E的其他数量和其他位置也是可能的，并且完全旨在被包括在本公开的范围内。
图6、7A和8A示出了沿着横截面A-A(沿着鳍64的纵向轴线)的FinFET器件100的进一步处理的横截面视图。如图6所示，在鳍64中形成轻掺杂漏极(LDD)区域65。可以通过注入工艺来形成LDD区域65。注入工艺可以在鳍64中注入N型或P型杂质以形成LDD区域65。在一些实施例中，LDD区域65邻接FinFET器件100的沟道区域。LDD区域65的部分可以延伸在栅极68下面并且进入FinFET器件100的沟道区域。图6示出了LDD区域65的非限制性示例。LDD区域65的其他配置、形状和形成方法也是可能的，并且完全旨在被包括在本公开的范围内。例如，可以在形成栅极间隔件87之后形成LDD区域65。
仍然参考图6，在形成LDD区域65之后，在栅极结构上形成栅极间隔件87。在图6的示例中，栅极间隔件87被形成在栅极68的相对侧壁上和栅极电介质66的相对侧壁上。栅极间隔件87可以由氮化物形成，例如，氮化硅、氮氧化硅、碳氮化硅等、或其组合，并且可以使用例如热氧化、CVD或其他合适的沉积工艺来形成。栅极间隔件87还可以在半导体鳍64的上表面和隔离区域62的上表面上方延伸。
如图6中示出的栅极间隔件87的形状和形成方法仅是非限制性示例，并且其他形状和形成方法也是可能的。例如，栅极间隔件87可以包括第一栅极间隔件(未示出)和第二栅极间隔件(未示出)。第一栅极间隔件可以被形成在虚设栅极结构75的相对侧壁上。第二栅极间隔件可以被形成在第一栅极间隔件上，其中第一栅极间隔件被设置在相应栅极结构和相应第二栅极间隔件之间。第一栅极间隔件在横截面视图中可以具有L形。作为另一示例，可以在形成外延源极/漏极区域80(参见图7)之后形成栅极间隔件87。在一些实施例中，在图7中示出的外延源极/漏极区域80的外延工艺之前，在第一栅极间隔件(未示出)上形成虚设栅极间隔件，并且在形成外延源极/漏极区域80之后移除虚设栅极间隔件并且用第二栅极间隔件进行替换。所有这些实施例完全旨在被包括在本公开的范围内。
接下来，如图7A所示，形成源极/漏极区域80。通过刻蚀鳍64以形成凹槽，并且使用适当的方法(例如，金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等、或其组合)在凹槽中外延生长材料，来形成源极/漏极区域80。
如图7A所示，外延源极/漏极区域80可以具有从鳍64的相应表面凸起(例如，在鳍64的非凹陷部分上方凸起)的表面，并且可以具有小平面。相邻鳍64的源极/漏极区域80可以合并以形成连续的外延源极/漏极区域80，如图7B所示。在一些实施例中，相邻鳍64的源极/漏极区域80不会合并在一起，并且保持为单独的源极/漏极区域80，如图7C所示。注意，为了简单起见，在图7B和7C中仅示出了两个半导体条带60。此外，在图7B和7C的示例中，源极/漏极区域80的下表面延伸低于隔离区域62的上表面。在其他实施例中，源极/漏极区域80的下表面延伸高于隔离区域62的上表面。在其中所得FinFET是n型FinFET的一些实施例中，源极/漏极区域80包括碳化硅(SiC)、硅磷(SiP)、磷掺杂硅碳(SiCP)等。在其中所得FinFET是p型FinFET的实施例中，源极/漏极区域80包括SiGe和p型杂质，例如，硼或铟。
可以用掺杂剂注入外延源极/漏极区域80，然后进行退火工艺。注入工艺可以包括形成掩模(例如，光致抗蚀剂)并且对其进行图案化，以覆盖要保护免受注入工艺的FinFET区域。源极/漏极区域80可以具有约1E19cm-3至约1E21cm-3范围内的杂质(例如，掺杂剂)浓度。在一些实施例中，外延源极/漏极区域可以在生长期间进行原位掺杂。
在一些实施例中，在虚设鳍64E中未形成LDD区域65和源极/漏极区域80。例如，形成掩模(例如，图案化光致抗蚀剂)以在LDD区域65的形成工艺和源极/漏极区域80的形成工艺期间屏蔽虚设鳍64E。然后在形成源极/漏极区域80之后可以移除图案化掩模层。
接下来，如图8A所示，在图7A所示的结构上方形成第一层间电介质(ILD)90，并且执行后栅极工艺(有时称为替换栅极工艺)。在后栅极工艺中，栅极68和栅极电介质66(参见图7A)被认为是虚设结构，并且被移除并且用活跃栅极(active gate)和活跃栅极电介质(其可以统称为替换栅极结构或者金属栅极结构)进行替换。
在一些实施例中，第一ILD 90是由电介质材料形成的，例如，氧化硅(SiO)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过任意适当的方法来沉积，例如，CVD、PECVD或FCVD。可以执行平坦化工艺(例如，CMP工艺)来移除掩模70并且对第一ILD 90的顶表面进行平坦化，使得在CMP过程之后(未示出)，第一ILD 90的顶表面与栅极68的顶表面齐平。因此，在一些实施例中，在CMP工艺之后，栅极68的顶表面被暴露。
根据一些实施例，栅极68和栅极68正下方的栅极电介质66在(一个或多个)刻蚀步骤中被移除，使得形成凹槽(未示出)。每个凹槽暴露相应鳍64的沟道区域。每个沟道区域可以被设置在外延源极/漏极区域80的相邻对之间。在移除虚设栅极期间，在栅极68被刻蚀时，栅极电介质66可以用作刻蚀停止层。然后可以在移除栅极68之后移除栅极电介质66。
接下来，在图8A中，通过在每个凹槽中依次形成栅极电介质层96、功函数层91、阻挡层94、和栅极电极98，来在凹槽中形成金属栅极97。如图8A所示，栅极电介质层96被共形地沉积在凹槽中。功函数层91被共形地形成在栅极电介质层96上方，阻挡层94被共形地形成在功函数层91上方，并且栅极电极98填充凹槽。
根据一些实施例，栅极电介质层96包括氧化硅、氮化硅、或其多层。在其他实施例中，栅极电介质层96包括高k电介质材料，并且在这些实施例中，栅极电介质层96可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、和其组合的金属氧化物或硅酸盐。栅极电介质层96的形成方法可以包括MBD、ALD、PECVD等。
接下来，功函数层91被共形地形成在栅极电介质层96上方。功函数层91包括用于功函数层的任意适当的材料。可以被包括在金属栅极97中的示例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适当的p型功函数材料、或其组合。可以被包括在金属栅极97中的示例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当的n型功函数材料、或其组合。功函数值与功函数层的材料组分相关联，因此，选择功函数层的材料来调整其功函数值，使得在要形成的设备中实现目标阈值电压Vt。功函数层91可以通过CVD、PVD、ALD和/或其他适当的工艺来沉积。为了简单起见，在后续附图中未示出功函数层91，应当理解可以形成功函数层91。
接下来，阻挡层94被共形地形成在功函数层91上方。阻挡层94可以包括导电材料(例如，氮化钛)，尽管可以替代地使用其他材料(例如，氮化钽、钛、钽等)。可以使用CVD工艺(例如，PECVD)来形成阻挡层94。然而，可以替代地使用其他替代工艺，例如，溅镀或MOCVD、ALD。
接下来，栅极电极98被形成在阻挡层94上方。栅极电极98可以由含金属材料制成，例如，Cu、Al、W等、其组合或其多层，并且可以通过例如电镀、化学镀、PVD、CVD或其他适当的方法来形成。可以执行平坦化工艺(例如，CMP)来移除栅极电介质层96、功函数层、阻挡层94、和栅极电极98的材料的多余部分，该多余部分位于第一ILD 90的上表面上方。栅极电极98的材料、阻挡层94、功函数层(未示出)、和栅极电介质层96的所得剩余部分因此形成所得FinFET器件100的金属栅极97。在图8A的示例中示出了四个金属栅极97。然而，技术人员容易理解，可以使用多于或少于四个金属栅极97来形成FinFET器件100。
图8B和8C分别示出了沿着横截面B-B和C-C的FinFET器件的横截面视图。注意，在图8C的示例中，横截面C-C穿过虚设鳍64E(也参见图9)，因此，在虚设鳍64E上方没有形成源极/漏极区域80。
现在参考图9，示出了在图8A-8C的处理步骤之后的FinFET器件100的平面视图。为了简单起见，没有示出FinFET器件100的所有特征。例如，栅极间隔件87、隔离区域62和源极/漏极区域80未在图9中示出。
如图9所示，金属栅极97(例如，97A/97B/97C/97D)跨越半导体鳍64(例如，64A/64B/64C/64D/64E)，其中，鳍64A和64B对应于位于虚设鳍64E(参见图8B)的左侧上的鳍64，鳍64C和64D对应于位于虚设鳍64E(参见图8B)的右侧上的鳍64。在后续处理中，执行切割金属栅极工艺以将金属栅极97B切割为两个单独的金属栅极97B_1和97B_2(参见例如图15B)，并且将金属栅极97C切割为两个单独的金属栅极。
在示出的实施例中，移除切割区域55中的金属栅极97B的一部分，从而将金属栅极97B划分为两个单独的金属栅极。具体地，在切割金属栅极工艺之后，半导体鳍64A和64B上方的金属栅极97B的部分形成第一金属栅极，并且半导体鳍64C和64D上方的金属栅极97B的部分形成第二金属栅极。可以独立地控制第一金属栅极和第二金属栅极，例如，通过向第一金属栅极和第二金属栅极施加不同的控制电压。类似地，金属栅极97C被切割为两个单独的栅极。切割区域55由金属栅极97上方和第一ILD 90上方的掩模层中的切割图案(例如，开口，参见图12A和12B中的137)限定，其细节在下文中描述。作为示例，切割区域55可以具有在约100nm和约220nm之间的长度L1，以及在约30nm和约70nm之间的宽度W1，但是其他尺寸也是可能的。
图9示出了切割区域55的非限制性示例，切割区域55位于虚设鳍64E和金属栅极97B和97C上方(例如，位于直接上方)。切割区域55的数量、切割区域55的尺寸、和切割区域55的位置可以改变，以实现不同的切割图案，并且形成具有不同尺寸和图案的金属栅极。例如，可以沿着横截面C-C调整(例如，缩小或放大)切割区域55的尺寸，以在一个步骤中切割金属栅极97A/97B/97C/97D中的一个金属栅极、两个金属栅极、三个金属栅极、或所有金属栅极。作为另一示例，可以沿着横截面B-B(例如，在半导体鳍64A和64B之间)使用第二切割区域，以将金属栅极97B切割为能够彼此独立地控制的三个单独的金属栅极。切割区域55的这些和其他变型完全旨在被包括在本公开的范围内。下面的讨论使用如图9所示的一个切割区域55的示例，应当理解在FinFET器件100的制造中可以使用任意数量的切割区域。
在图10、11、12A、12B、13A、13B、14A、14B、15A-15C和16A-16C中示出了实施例切割金属栅极工艺的细节。图10示出了在图8所示的处理之后沿着横截面C-C的FinFET器件100的横截面视图。注意，在所示示例中的虚设鳍64E中/上没有形成源极/漏极区域80和LDD区域65。
接下来，在图10中，移除第一ILD 90的顶部以形成凹槽82。在一些实施例中，可以在第一ILD 90、栅极间隔件87和金属栅极97上方形成适当的掩模层(未示出)(例如，氮化硅层或光致抗蚀剂)，并且进行图案化以形成开口从而暴露第一ILD 90。接下来，可以执行适当的刻蚀工艺(例如，干法刻蚀工艺或湿法刻蚀工艺)来移除第一ILD 90的顶部以形成凹槽82。在形成凹槽之后，可以使用例如CMP工艺来移除掩模层。在其他实施例中，没有掩模层用于形成凹槽。相反，执行使用对第一ILD 90具有高刻蚀选择性(例如，对第一ILD 90具有高刻蚀速率)的刻蚀剂的刻蚀工艺来形成凹槽82，而基本上不会侵蚀栅极间隔件87和金属栅极97。在示出的示例中，在第一ILD 90中形成凹槽82之后，第一ILD 90的上表面90U包括一个或多个凹形。
接下来，在图11中，形成电介质材料85(也可以称为第一ILD 90的覆盖层(cappinglayer))以填充凹槽82。电介质材料85包括与第一ILD90不同的材料，用于提供刻蚀选择性并且在后续刻蚀工艺中保护第一ILD90，使得防止或减少第一ILD 90的损失。电介质材料85可以包括适当的材料，例如，氮化硅、碳化硅、氮氧化硅、其组合等，并且可以通过任意适当的方法形成，例如，PVD、CVD、ALD。可以执行平坦化工艺(例如，CMP)来从金属栅极97的上表面移除电介质材料85的多余部分。在平坦化工艺之后，暴露金属栅极97的上表面。在一些实施例中，省略了图10和11中所示的用于形成电介质材料85的上述处理步骤。
接下来，在图12A和12B中，在FinFET器件100上方形成硬掩模层123，并且在硬掩模层123中形成开口137。在示出的实施例中，开口137限定图9中的切割区域55。
在示出的实施例中，硬掩模层123包括在FinFET器件100上方依次形成的第一硬掩模层122和第二硬掩模层124。在一些实施例中，第一硬掩模层122是金属硬掩模层，并且第二硬掩模层124是电介质硬掩模层。第一硬掩模层122可以是诸如氮化钛、氧化钛等、或其组合之类的掩模材料，并且可以使用诸如ALD、CVD、PVD等、或其组合之类的工艺来形成。第二硬掩模层124可以是诸如氮化硅、氧化硅、原硅酸四乙酯(TEOS)、SiOxCy等、或其组合之类的掩模材料，并且可以使用诸如CVD、ALD等、或其组合之类的工艺来形成。
为了形成开口137，在硬掩模层123上方形成图案化掩模，例如，图案化光致抗蚀剂。然后使用例如适当的刻蚀技术将图案化掩模的图案转移到第二硬掩模层124和第一硬掩模层122。作为结果，开口137被形成在硬掩模层123中。
如图12A所示，开口137暴露下面的金属栅极97B和97C，例如，切割区域55(参见图9)内的金属栅极97B/97C的部分。如图12A所示，开口137还暴露金属栅极97B/97C周围的栅极间隔件87，以及金属栅极97B/97C周围的电介质材料85的部分。在一些实施例中，用于形成开口137的刻蚀工艺还使金属栅极97B/97C的顶部、由开口137暴露的栅极间隔件87的顶部、以及由开口暴露的电介质材料85的顶部凹陷低于第一硬掩模层122的下表面。如图12B所示，开口137被直接形成在虚设鳍64E上方。
接下来，如图13A和13B所示，通过刻蚀工艺来移除切割区域55(参见图9)内的并且由开口137暴露(例如，位于开口137直接下方)的金属栅极97B/97C的部分，并且在金属栅极97B/97C中形成凹槽141。图13B示出了沿着横截面B-B的FinFET器件100的横截面视图，该横截面B-B沿着金属栅极97B的纵向方向(参见图9)。如图13B所示，凹槽141被形成在虚设鳍64E上方(例如，直接上方)，并且从金属栅极97B的上表面延伸到金属栅极97B中。凹槽141具有拥有宽度D1的上部和拥有宽度D2的下部，其中，D2大于D1。换句话说，凹槽141具有扩大的下部。在一些实施例中，宽度D2比宽度D1大约2nm至约15nm。选择宽度D2和宽度D1以确保在用于形成凹槽141的刻蚀工艺之后从凹槽141中(例如，沿着图13A中的间隔件87的侧壁)彻底清除(例如，移除)金属残留物。如果D2与D1相比太小(例如，D2与D1相比宽2nm以下)，则来自金属栅极97的金属残留物可能无法通过刻蚀工艺被彻底移除，并且可能留在凹槽141中并且可能产生后续形成的金属栅极97B_1和97B_2(参见例如图15B)之间的电气短路。另一方面，如果D2与D1相比太大(例如，D2与D1相比大15nm以上)，则凹槽141可能延伸至相邻鳍64并且损坏相邻鳍64。在一些实施例中，D1在约12nm至约30nm之间，并且D2在约14nm至约45nm之间。注意，在图13A的横截面视图中，凹槽141的上部具有宽度D3，并且凹槽141的下部具有宽度D4，其中，D3等于D4(例如，在制造限制内相等)。换句话说，凹槽141的下部沿着横截面B-B(例如，金属栅极的纵向方向)比凹槽141的上部宽，但是凹槽141的上部沿着横截面C-C(例如，虚设鳍64E的纵向方向)具有与下部相同的宽度。在一些实施例中，用于移除金属栅极97B的部分的刻蚀工艺对金属栅极(例如，97B和97C)的(一个或多个)材料具有选择性，因此，基本上不会侵蚀栅极间隔件87、电介质材料85、和/或第一ILD 90，因此，图13A的横截面视图中凹槽141的宽度D3和D4由栅极间隔件87之间的距离限定。
如图13B所示，用于移除金属栅极97的部分的刻蚀工艺移除了位于开口137下方的栅极电极98的部分、栅极电介质层96的部分、以及阻挡层94的部分。凹槽141的下部到达并且因此暴露虚设鳍64E、栅极电介质层96、和阻挡层94。在图13B的示例中，虚设鳍64E的上部也被刻蚀工艺移除。因此，凹槽141的下表面141L(例如，最下表面)与其他鳍64(非虚设鳍)的上表面64U相比更靠近衬底50，如图13B所示。因为虚设鳍64E可以具有与其他鳍64相同的高度，所以凹槽141的下表面141L与虚设鳍64E的未凹陷部分的上表面64EU相比也更靠近衬底50，如图13A所示。
在一些实施例中，为了形成具有扩大的下部的凹槽141(参见图13B)，执行包括多个刻蚀循环的刻蚀工艺，其中，每个刻蚀循环将凹槽141延伸(例如，加深)至金属栅极97B中更深处。在实现凹槽141的目标深度时，刻蚀工艺停止。在一些实施例中，每个刻蚀循环包括沉积步骤，然后是刻蚀步骤。在沉积步骤中，沿着凹槽141的侧壁和底部形成保护层，保护层有助于控制凹槽141的轮廓，其细节将在下文中讨论。在刻蚀步骤中，执行适当的刻蚀工艺(例如，等离子体刻蚀工艺)来移除金属栅极97B的部分。控制刻蚀工艺的参数，使得凹槽141的上部具有基本笔直的侧壁141US，并且凹槽141的下部与上部相比被扩大。
现在描述刻蚀循环中的沉积步骤和刻蚀步骤的细节。在沉积步骤中，沿着凹槽141的侧壁和底部形成保护层，保护层可以是电介质层(例如，氧化硅层、氮化硅层等)。保护层可以通过CVD、PVD、ALD、其组合等来形成。在示例性实施例中，保护层是氧化硅层，并且通过使用含硅气体(例如，硅烷)和含氧气体(例如，氧气)的CVD沉积工艺来形成。例如，在沉积工艺期间，含硅气体(例如，硅烷)的流速可以在约25标准立方厘米每分钟(sccm)和约150sccm之间，并且含氧气体(例如，氧气)的流速可以在约50sccm和约350sccm之间。载体气体(例如，氦气)可以被用来将气体(例如，硅烷和氧气)运送到沉积室中。沉积工艺的压力可以在约5毫托和约30毫托之间。
在刻蚀步骤中，执行适当的刻蚀工艺(例如，等离子体刻蚀)来将凹槽141延伸至金属栅极97B中更深处。在刻蚀步骤中使用的刻蚀气体对金属栅极97B的(一个或多个)材料具有选择性的，并且基本上不侵蚀栅极间隔件87、电介质材料85和第一ILD 90。在一些实施例中，第一ILD 90包括氧化硅，栅极间隔件87和电介质材料85包括氮化硅，并且等离子体刻蚀使用包括三氯化硼(BCl3)的刻蚀气体。在一些实施例中，执行使用三氯化硼的等离子体刻蚀作为刻蚀步骤，其中，三氯化硼的流速在约50sccm和约400sccm之间。在刻蚀步骤中使用载体气体(例如，氩气和氦气)来携带三氯化硼，其中，氩气的流速可以在约30sccm和约400sccm之间，并且氦气的流速可以在约30sccm和约400sccm之间。等离子体刻蚀工艺的温度可以在约50℃和约120℃之间，并且等离子体刻蚀工艺的压力可以在约2毫托和约25毫托之间。等离子体刻蚀的偏压可以在约0V和约400V之间。在示出的实施例中，刻蚀步骤和沉积步骤在相同腔室中被执行。
在一些实施例中，刻蚀工艺具有约八个刻蚀循环，在刻蚀工艺的开始阶段(例如，前4个刻蚀循环)，凹槽141是浅的，并且易于在凹槽141中形成保护层。例如，在每个刻蚀循环中形成的保护层可以沿着凹槽141的侧壁和底部具有基本均匀的厚度。在刻蚀循环的刻蚀步骤期间，等离子体刻蚀(其是各向异性的(例如，由于施加的偏压)移除凹槽141的底部处的保护层和凹槽141下面的金属栅极的(一个或多个)材料。由于等离子体刻蚀的各向异性，沿着凹槽141的侧壁的保护层以比凹槽141的底部处的保护层更慢的速率被移除。保护层保护(例如，屏蔽)由凹槽141暴露的金属栅极97B的侧壁部分，直到保护层被等离子体刻蚀工艺消耗掉(例如，刻蚀掉)。在一些实施例中，在通过等离子体刻蚀工艺刻蚀保护层时，生成等离子体刻蚀工艺的副产物(例如，聚合物)，并且附着到金属栅极97B的侧壁部分，该聚合物副产物进一步帮助保护金属栅极97B的侧壁部分，并且帮助保持凹槽141的笔直侧壁轮廓。可以控制刻蚀步骤以在凹槽141的侧壁上的保护层被等离子体刻蚀工艺消耗掉(例如，刻蚀掉)时停止。作为结果，在刻蚀工艺的开始阶段，凹槽141朝向衬底50向下延伸，并且具有基本笔直的侧壁。换句话说，在刻蚀工艺的开始阶段处的凹槽141不具有扩大的下部。
随着凹槽141延伸至金属栅极97B中更深处，凹槽141的纵横比增加，并且可能变得难以在凹槽141的下部(例如，下侧壁和底部)处形成保护层。刻蚀工艺进入结束阶段(例如，最后4个刻蚀循环)。由于凹槽141的高纵横比，在刻蚀循环的沉积步骤中形成的保护层现在可能具有不均匀的厚度，其中沿着凹槽141的上侧壁的保护层比沿着凹槽141的下侧壁和底部的保护层厚。话句话说，保护层对靠近凹槽141的底部的金属栅极97B的(一个或多个)材料提供较少的保护。作为结果，在刻蚀循环的刻蚀步骤期间，靠近凹槽141的底部的金属栅极97B的(一个或多个)材料以比靠近凹槽141的上部的金属栅极97B的(一个或多个)材料更快的速率被移除，由此创建凹槽141的扩大的下部。可以控制刻蚀步骤以在沿着凹槽141的上侧壁的保护层被等离子体刻蚀消耗掉时停止。
在一些实施例中，刻蚀步骤中的等离子体刻蚀的偏压在目标范围内(例如，在约0V和约400V之间，例如，在约50V和约100V之间)被调整，以控制形成的凹槽141的轮廓。等离子体刻蚀的偏压被调整到足够高以维持等离子体刻蚀工艺的各向异性，但不能太高以避免将等离子体刻蚀转变为主要是物理刻蚀工艺，其中，被高偏压加速的等离子体将轰击金属栅极97B的(一个或多个)材料，并且使得凹槽141具有从顶部到底部基本笔直的侧壁(例如，不具有扩大的底部)。换句话说，如果偏压太低(例如，小于约50V)，则等离子体刻蚀工艺损失其各向异性，并且如果偏压太高(例如，高于约100V)，则凹槽141将不会具有扩大的下部。所公开的偏压范围允许刻蚀工艺是各向异性的，并且同时保持等离子体刻蚀工艺的化学刻蚀的某些性质，使得三氯化硼反应并且刻蚀掉金属栅极97B的(一个或多个)材料。作为结果，形成具有扩大的下部的凹槽141。在图13B的示例中，凹槽141的上部具有基本上笔直的侧壁141US，并且凹槽141的下部被扩大并且具有弯曲的侧壁，其类似于圆形、椭圆形等的部分。图13B中示出的凹槽141的下部的形状仅是非限制性示例，其他形状也是可能的(参见例如图17和19)，并且完全旨在被包括在本公开的范围内。
在形成凹槽141的刻蚀工艺期间，金属栅极97B的(一个或多个)材料的残留物倾向于附着到栅极间隔件87(参见图13A)的侧壁。随着半导体器件的特征尺寸继续缩小，凹槽141的收缩尺寸(例如，宽度)可能使得刻蚀工艺更难以移除金属栅极97B的(一个或多个)材料，因此，增加了金属栅极97B的(一个或多个)材料的残留物留在栅极间隔件87的侧壁上的可能性。这些残留物可能产生在切割金属栅极工艺之后形成的两个单独的栅极(参见例如图15B中的97B_1和97B_2)之间的电气短路。当前公开的方法通过形成凹槽141的扩大的下部，来允许在切割金属栅极工艺中更好地移除金属栅极97B的(一个或多个)材料，从而减少或防止所形成的单独的金属栅极的电气短路。
接下来，如图14A和14B所示，凹槽141被一个或多个电介质材料143填充。在示出的示例中，一个或多个电介质材料143包括第一电介质层142和第二电介质层144。用于第一电介质层142和第二电介质层144的适当的材料可以包括通过PVD、CVD、ALD或其他适当的沉积方法形成的氮化硅、氮氧化硅、碳化硅等。
在一些实施例中，第一电介质层142和第二电介质层144包括通过不同沉积方法形成的相同材料。例如，第一电介质层142包括通过ALD工艺形成的氮化硅，第二电介质层144包括通过PECVD工艺形成的氮化硅。因为通过ALD工艺形成的材料(例如，氮化硅)可以具有比通过PECVD工艺形成的材料更高的密度，所以通过ALD工艺形成的氮化硅可以具有与通过PECVD工艺形成的氮化硅不同的物理性质(例如，更硬、更慢的刻蚀速率)。另一方面，PECVD工艺可以具有比ALD工艺更高的沉积速率，因此可以比ALD工艺更快地沉积材料。通过在填充凹槽141中使用ALD工艺和PECVD工艺两者，形成更高质量的第一电介质层142以隔离由切割金属栅极工艺形成的金属栅极(例如，图15B中的97B_1和97B_2)，并且快速形成第二电介质层144以填充凹槽141，从而缩短处理时间。
接下来，如图15A-15C所示，执行平坦化工艺(例如，CMP工艺)来移除第一硬掩模层122、第二硬掩模层124、和第一电介质层142/第二电介质层144的被设置在第二硬掩模层124的上表面上方的部分。在一些实施例中，继续进行平坦化工艺，直到第一ILD 90上方的电介质材料85被移除，如图15A-15C所示。注意，图15A的横截面视图是沿着横截面A-A的。
如图15B所示，金属栅极97B现在被划分为两个单独的金属栅极97B_1和97B_2，它们可以用不同的栅极电压来单独控制。一个或多个电介质材料143的剩余部分可以被称为电介质结构143’。例如，在15B的横截面视图中，电介质结构143’的上部的宽度窄于电介质结构143’的下部的宽度。换句话说，电介质结构143’的下部在金属栅极97B_1和97B_2的纵向方向上延伸超出电介质结构143’的上部的横向范围(例如，超出相对侧壁)。此外，在图15C的横截面视图中，电介质结构143’的上部和电介质结构143’的下部具有相同的宽度。在一些实施例中，在15B的横截面视图中，具有笔直侧壁的电介质结构143’的上部具有在约5nm和约35nm之间的高度(沿着与衬底50的上主表面垂直的第一方向进行测量)，并且电介质结构143’的下部(扩大的部分)具有在约5nm和约35nm之间的高度(沿着第一方向进行测量)。
接下来，如图16A-16C所示，触点102(也称为栅极触点)和触点106(也称为源极/漏极触点)分别被形成在金属栅极97和源极/漏极区域80上方，并且电连接到金属栅极97和源极/漏极区域80。为了形成触点102/106，在第一ILD 90上方形成第二ILD 95。在一些实施例中，第二ILD 95是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 95是由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成的，并且可以通过任意适当的方法(例如，CVD和PECVD)来沉积。接下来，穿过第一ILD 90和/或第二ILD 95形成触点开口，以金属栅极97和暴露源极/漏极区域80，然后用(一个或多个)导电材料填充触点开口以形成触点102/106。在一些实施例中，在填充触点开口之前，在源极/漏极区域80上方形成硅化物区域81。以下讨论形成触点102的细节。
在一些实施例中，在源极/漏极区域80上方形成硅化物区域81。硅化物区域81可以通过以下步骤来形成：首先在源极/漏极区域80上方沉积能够与半导体材料(例如，硅、锗)进行反应以形成硅化物或锗化物区域的金属(例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金)，然后进行热退火工艺以形成硅化物区域81。然后，例如通过刻蚀工艺来移除沉积金属的未反应部分。虽然区域81被称为硅化物区域，但是区域81也可以是锗化物区域、或硅锗化物区域(例如，包括硅化物和锗化物的区域)。
接下来，形成阻挡层104，其排列于触点开口的侧壁和底部，并且在第二ILD 95的上表面上方。阻挡层104可以包括氮化钛、氮化钽、钛、钽等，并且可以通过ALD、PVD、CVD或其他适当的沉积方法来形成。接下来，在阻挡层104上方形成种子层109。种子层109可以通过PVD、ALD或CVD来沉积，并且可以由钨、铜或铜合金来形成，尽管也可以替代使用其他适当的方法和材料。一旦已经形成种子层109，就可以在种子层109上形成导电材料110，填充并且过量填充触点开口。导电材料110可以包括钨，但是也可以使用其他适当的材料，例如，铝、铜、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、其合金、其组合等。可以使用任意适当的沉积方法(例如，PVD、CVD、ALD、镀层(例如，电镀)、和回流)来形成导电材料110。
一旦已经填充了触点开口，就可以通过诸如CMP之类的平坦化工艺来移除阻挡层104、种子层109、和导电材料110在触点开口外部的多余部分，尽管可以使用任意适当的移除工艺。因此，触点102/106被形成在触点开口中。作为示例，触点102/106以单个横截面示出，触点102/106可以处于不同的横截面中。此外，在图16B中，作为示例，示出了触点102被连接到两个金属栅极97B_1和97B_2中的每一个。在不脱离本公开的精神的情况下，可以改变连接到每个金属栅极97B_1和97B_2的触点102的数量和位置，这些和其他修改完全旨在被包括在本公开的范围内。
如上面参考图13B所讨论的，凹槽141的扩大的下部可以基于例如刻蚀工艺的刻蚀条件具有不同的形状。图17-20中示出了附加示例。
图17-18示出了根据实施例的处于各个制造阶段的FinFET器件100A的横截面视图。FinFET器件100A类似于FinFET器件100，但是具有不同形状的凹槽141。具体地，图17中的凹槽141具有拥有矩形横截面的上部以及拥有另一矩形横截面的下部。凹槽141的上部具有宽度D1，凹槽141的下部具有宽度D2，其中D2大于D1。在一些实施例中，D2比D1大约2nm至约15nm。注意，图17示出了沿着横截面B-B的凹槽141的横截面视图，在一些实施例中，沿着横截面C-C的凹槽141的相应横截面视图与图13A的横截面视图相同。图18示出了在形成第二ILD 95和触点102/106之后的FinFET器件100A。注意，图18示出了沿着横截面B-B的FinFET器件100A的横截面视图，在一些实施例中，沿着横截面A-A和C-C的FinFET器件100A的相应横截面视图分别与图16A和16C的横截面视图相同。
图19-20示出了根据实施例的处于各个制造阶段的FinFET器件100B的横截面视图。FinFET器件100B类似于FinFET器件100，但是具有不同形状的凹槽141。具体地，图19中的凹槽141具有拥有矩形横截面的上部以及拥有(部分拥有)菱形横截面的下部。凹槽141的上部具有宽度D1，凹槽141的下部具有宽度D2，其中D2大于D1。在一些实施例中，D2比D1大约2nm至约15nm。注意，图19示出了沿着横截面B-B的凹槽141的横截面视图，在一些实施例中，沿着横截面C-C的凹槽141的相应横截面视图与图13A的横截面视图相同。图20示出了在形成第二ILD 95和触点102/106之后的FinFET器件100B。注意，图20示出了沿着横截面B-B的FinFET器件100B的横截面视图，在一些实施例中，沿着横截面A-A和C-C的FinFET器件100B的相应横截面视图分别与图16A和16C的横截面视图相同。
图21A-21C、22、23、24A、24B、25A和25B示出了根据实施例的处于各个制造阶段的FinFET器件200的各种视图(例如，横截面视图、平面视图)。FinFET器件200类似于FinFET器件100，但是没有形成虚设鳍64E。以下讨论FinFET器件200的形成过程。在本文整个讨论中，除非另有说明，否则不同附图中的相同附图标记指的是由使用相同或类似材料的相同或类似方法形成的相同或相似元件，因此可以不重复细节。
图21A-21C示出了在形成金属栅极97(遵循如图2-6、7A-7C和8A-8C所示的相同或类似的处理步骤)之后的但是没有形成虚设鳍64E的FinFET器件200的横截面视图。具体地，参考图21B，FinFET器件200具有突出于衬底50上方而形成的四个鳍64(例如，功能性非虚设鳍)，并且每个鳍64具有形成在金属栅极97(参见图21A)的相对侧上的源极/漏极区域80。注意，图21C的横截面视图沿着图22中所示的横截面C-C，该横截面C-C位于鳍64B与鳍64C之间。
图22示出了在图21A到21C中示出的处理之后的FinFET装置200的平面视图，其类似于图9中的平面视图，但是在切割区域55下方没有虚设鳍64E(参见图9)。
接下来，在图23中，第一ILD 90的上部被电介质材料85替换，并且硬掩模层123(其可以包括第一硬掩模层122和第二硬掩模层124)被形成在FinFET器件200上方。接下来，在硬掩模层123中形成开口137。开口137限定图22中的切割区域55。
接下来，如图24A和24B所示，通过刻蚀工艺来移除切割区域55(参见图22)内的并且由开口137暴露(例如，位于开口137直接下方)的金属栅极97B/97C的部分，并且在金属栅极97B/97C中形成凹槽141。图24B示出了沿着横截面B-B的FinFET器件200的横截面视图，该横截面B-B沿着金属栅极97B的纵向方向(参见图22)。如图24B所示，凹槽141被形成在鳍64之间，并且从金属栅极97B的上表面延伸到金属栅极97B的下表面。凹槽141暴露隔离区域62的至少一部分，并且可以延伸到隔离区域62中。在一些实施例中，图24A和24B中的用于形成凹槽141的刻蚀工艺与图13A和13B中的用于形成凹槽141的刻蚀工艺相同，因此不再重复细节。如技术人员容易理解的，为了将金属栅极97B划分为两个单独的金属栅极，图24A和24B中的刻蚀工艺应当继续进行，直到凹槽141到达隔离区域62。在图24A示出的实施例中，刻蚀工艺可以移除隔离区域62的顶部，使得凹槽141的下表面141L(例如，最下表面)低于隔离区域62的(未凹陷部分的)上表面62U。
凹槽141具有拥有宽度D1的上部和拥有宽度D2的下部，其中，D2大于D1。换句话说，凹槽141具有扩大的下部。在一些实施例中，宽度D2比宽度D1大约2nm至约15nm。注意，在图24A的横截面视图中，凹槽141的上部具有宽度D3，并且凹槽141的下部具有宽度D4，其中，D3等于D4(例如，在制造限制内相等)。换句话说，凹槽141的下部沿着横截面B-B比凹槽141的上部宽，但是凹槽141的上部沿着横截面C-C具有与下部相同的宽度。
图25A和25B示出了在用一个或多个电介质材料(例如，142、144)填充凹槽141之后并且在形成第二ILD 95和触点102/106之后的FinFET器件200的横截面视图。细节类似于上面针对FinFET器件100所讨论的细节，因此不再重复。在一些实施例中，图25A和25B中的沿着横截面A-A的FinFET器件200的相应横截面视图与图16A中的横截面视图相同。
如图24A和24B所示的凹槽141的形状是非限制性示例。图26-29中示出了附加示例。具体地，图26-27示出了根据实施例的处于各个制造阶段的FinFET器件200A的横截面视图。图28-29示出了根据实施例的处于各个制造阶段的FinFET器件200B的横截面视图。FinFET器件200A和200B类似于FinFET器件200，但是凹槽141的下部(参见图26和28)分别具有矩形横截面和(部分)菱形横截面。图27和29示出了在切割金属栅极工艺完成之后的FinFET器件200A和200B。
图30、31A、31B、32A、32B和33示出了根据实施例的处于各个制造阶段的FinFET器件300的各种视图(例如，横截面视图、平面视图)。FinFET器件300的形成过程类似于FinFET器件100的形成过程，但是具有在金属栅极97上方形成的牺牲层99，并且用于形成凹槽141的刻蚀工艺被修改，其细节将在下文中讨论。
图30示出了FinFET器件300的横截面视图，该FinFET器件300可以通过遵循图11中所示的处理步骤来形成。具体地，在图11所示的处理之后，通过例如使用对金属栅极97的(一个或多个)材料具有选择性的刻蚀剂的刻蚀工艺来使金属栅极97(例如，97A/97B/97C/97D)凹陷。在金属栅极97凹陷之后，在栅极间隔件87之间形成凹槽。接下来，牺牲层99被形成在凹陷的金属栅极97上方并且填充凹槽。牺牲层99也可以被形成在栅极间隔件87的上表面上方和电介质材料85的上表面上方。在示例性实施例中，牺牲层99包括使用适当的形成方法(例如，CVD、PECVD、溅镀、其组合等)形成的非晶硅。接下来，可以执行平坦化工艺(例如，CMP)来实现牺牲层99的水平上表面。
接下来，在图31A和31B中，在牺牲层99上方形成硬掩模层123，并且在硬掩模层123中形成开口137。开口137限定切割区域55，该切割区域55与图9中所示的切割区域55相同或类似。开口137位于虚设鳍64E直接上方，如图31B所示。
接下来，如图32A和32B所示，通过刻蚀工艺来移除切割区域55(参见图9)内的并且由开口137暴露的金属栅极97B/97C的部分，并且在金属栅极97B/97C中形成凹槽141。如图32B所示，凹槽141被形成在虚设鳍64E上方(例如，直接上方)，并且延伸到金属栅极97B中以暴露虚设鳍的至少顶部。凹槽141具有拥有宽度D1的上部和拥有宽度D2的下部，其中，D2大于D1。换句话说，凹槽141在图13B的横截面视图中具有扩大的下部。在一些实施例中，宽度D2比宽度D1大约2nm至约15nm。凹槽141的形状和尺寸与上面参考图13A和13B所讨论的形状和尺寸相同或相似，因此不再重复细节。
在一些实施例中，为了形成具有扩大的下部的凹槽141(参见图32B)，执行包括多个刻蚀循环的刻蚀工艺，其中，每个刻蚀循环将凹槽141延伸(例如，加深)至金属栅极97B中更深处。在实现凹槽141的目标深度时，刻蚀工艺停止。在一些实施例中，每个刻蚀循环包括氧化步骤，然后是刻蚀步骤。在氧化步骤中，通过将由凹槽141暴露的牺牲层99(例如，非晶硅)的表面部分转换(例如，氧化)为氧化物，来沿着凹槽141的侧壁和底部形成保护层。例如，可以通过向凹槽141供应含氧等离子体来执行氧化工艺，该含氧等离子体与非晶硅的表面部分反应(例如，氧化)，并且将非晶硅的表面部分转换为氧化硅。因此，在示出的实施例中，经转换的氧化硅用作保护层。氧化工艺还可以氧化由凹槽141暴露的金属栅极97B的表面部分，以形成金属氧化物(例如，氧化铜)。在刻蚀步骤中，执行适当的刻蚀工艺(例如，等离子体刻蚀工艺)来移除开口137下方的金属栅极97B的部分。控制刻蚀工艺的参数，使得凹槽141的上部具有基本上笔直的侧壁141US，并且凹槽141的下部与上部相比被扩大。
现在描述刻蚀循环中的氧化步骤和刻蚀步骤的细节。在氧化步骤中，执行使用包括氧气(例如，O2)的气体的等离子体工艺。氧气的流速可以在约20sccm至约400sccm之间。在等离子体工艺中可以使用载体气体(例如，氦气)。氦气的流速可以在约60sccm和约120sccm之间。等离子体工艺的温度可以在约60℃至约120℃之间，并且等离子体工艺的压力可以在约5毫托至约30毫托之间。
在刻蚀步骤中，执行适当的刻蚀工艺(例如，等离子体刻蚀)来将凹槽141延伸至金属栅极97B中更深处。在刻蚀步骤中使用的刻蚀气体对金属栅极97B的(一个或多个)材料具有选择性的，并且基本上不侵蚀栅极间隔件87、电介质材料85和第一ILD 90。在一些实施例中，等离子体刻蚀使用包括氯(例如，Cl2或SiCl4)的刻蚀气体。载体气体(例如，氩气和/或氦气)可以用于等离子体刻蚀工艺。在一些实施例中，含氯气体(例如，SiCl4)的流速在约3sccm至约100sccm之间，氦气的流速在约30sccm至约200sccm之间。在一些实施例中，刻蚀气体还可以包括氧气(例如，O2)，氧气的流速在约3sccm至约100sccm之间。等离子体刻蚀的温度可以在约45℃和约120℃之间，并且等离子体刻蚀的压力可以在约15毫托和约100毫托之间。等离子体刻蚀的偏压可以在约50V和约1500V之间。
在一些实施例中，通过氧化工艺形成的保护层保护凹槽141的侧壁轮廓(例如，笔直侧壁)。由于沿着由凹槽141暴露的金属栅极97B的侧壁部分形成的保护层较少或没有，凹槽141的底部处的金属栅极97B的材料以更快的速率被刻蚀，从而产生凹槽141的扩大的下部。在一些实施例中，刻蚀步骤中的等离子体刻蚀工艺的偏压在目标范围内(例如，在约50V和约1500V之间)被调整，以控制形成的凹槽141的轮廓。等离子体刻蚀的偏压被调整到足够高以维持等离子体刻蚀工艺的各向异性，但不能太高以避免将等离子体刻蚀转变为主要是物理刻蚀工艺。换句话说，如果偏压太低(例如，小于约50V)，则等离子体刻蚀工艺损失其各向异性，并且如果偏压太高(例如，高于约1500V)，则凹槽141将不会具有扩大的下部。作为调整刻蚀条件的结果，形成具有扩大的下部的凹槽141。
接下来，在图33中，凹槽141被一个或多个电介质材料(例如，142、144)填充，以将金属栅极97B划分为两个单独的金属栅极97B_1和97B_2。接下来，执行平坦化工艺(例如，CMP)来移除硬掩模层(例如，122、124)和牺牲层99。接下来，在金属栅极97B_1和97B_2上方形成第二ILD 95，并且形成触点102以电耦合到金属栅极97B_1和97B_2。细节类似于上面参考图16A-16C所讨论的细节，因此这里不再重复。注意，在一些实施例中，沿着横截面A-A和C-C的FinFET器件300的相应横截面视图分别与图16A和16C中示出的横截面视图相同。
在图32B的示例中，凹槽141的上部具有基本上笔直的侧壁141US，并且凹槽141的下部被扩大并且具有弯曲的侧壁，其类似于圆形、椭圆形等的部分。图32B中示出的凹槽141的下部的形状仅是非限制性示例，其他形状也是可能的，并且完全旨在被包括在本公开的范围内。
作为示例，图34-37示出了根据实施例的在凹槽141被一个或多个电介质材料(例如，142、144)填充之前和之后沿着横截面B-B的FinFET器件300A的横截面视图。此外，图36-37示出了根据实施例的在凹槽141被一个或多个电介质材料(例如，142、144)填充之前和之后FinFET器件300B的横截面视图。FinFET器件300A和300B类似于FinFET器件100，但是凹槽141分别具有矩形横截面和(部分)菱形横截面。
图38、39A、39B和40示出了根据实施例的处于各个制造阶段的FinFET器件400的横截面视图。FinFET器件400类似于FinFET器件300，但是没有形成虚设鳍64E。作为结果，为了将金属栅极97B切割为两个单独的金属栅极，形成凹槽141以延伸穿过金属栅极97B，直到暴露出隔离区域62的部分。细节与上面讨论的细节相同或相似，因此不再重复。
在图39B中，凹槽141的上部具有基本上笔直的侧壁141US，并且凹槽141的下部被扩大并且具有弯曲的侧壁，其类似于圆形、椭圆形等的部分。图39B中示出的凹槽141的下部的形状仅是非限制性示例，其他形状也是可能的，并且完全旨在被包括在本公开的范围内。
作为示例，图41-42示出了根据实施例的在凹槽141被一个或多个电介质材料(例如，142、144)填充之前和之后沿着横截面B-B的FinFET器件400A的横截面视图。此外，图43-44示出了根据实施例的在凹槽141被一个或多个电介质材料(例如，142、144)填充之前和之后FinFET器件400B的横截面视图。FinFET器件400A和400B类似于FinFET器件400，但是凹槽141分别具有矩形横截面和(部分)菱形横截面。
图45示出了根据一些实施例的制造半导体器件的方法的流程图1000。应该理解，图45中示出的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变型、替代和修改。例如，可以添加、移除、替换、重新排列和重复如图45所示的各种步骤。
参考图45，在步骤1010处，形成突出于衬底上方的第一鳍和第二鳍。在步骤1020处，在第一鳍的相对侧上和第二鳍的相对侧上形成隔离区域。在步骤1030处，在第一鳍上方和第二鳍上方形成金属栅极，金属栅极被第一电介质层包围。在步骤1040处，在第一鳍与第二鳍之间的金属栅极中形成凹槽，其中，凹槽从金属栅极的远离衬底的上表面延伸到金属栅极中，其中，凹槽具有远离衬底的上部和位于上部与衬底之间的下部，其中，上部具有第一宽度，并且下部具有大于第一宽度的第二宽度，第一宽度和第二宽度沿着金属栅极的纵向方向进行测量。
实施例可以实现优点。本公开的各种实施例在切割金属栅极工艺期间在金属栅极中形成具有扩大的下部的凹槽。然后用一个或多个电介质材料填充金属栅极中的凹槽，以将金属栅极划分为两个单独的金属栅极。凹槽的扩大的下部允许在切割金属栅极工艺期间更好地移除凹槽的底部处的金属栅极的材料，从而避免或减少由切割金属栅极工艺形成的两个单独的栅极之间的电气短路。
在一个实施例中，一种形成半导体器件的方法，包括：形成突出于衬底上方的第一鳍和第二鳍；在第一鳍的相对侧上和第二鳍的相对侧上形成隔离区域；在第一鳍上方和第二鳍上方形成金属栅极，金属栅极被第一电介质层包围；以及在第一鳍与第二鳍之间的金属栅极中形成凹槽，其中，凹槽从金属栅极的远离衬底的上表面延伸到金属栅极中，其中，凹槽具有远离衬底的上部和位于上部与衬底之间的下部，其中，上部具有第一宽度，并且下部具有大于第一宽度的第二宽度，第一宽度和第二宽度沿着金属栅的纵向方向进行测量。在一个实施例中，形成金属栅极包括：在第一鳍上方和第二鳍上方形成虚设栅极；在虚设栅极周围形成第一电介质层；以及用金属栅极替换虚设栅极。在一个实施例中，方法还包括用电介质材料填充凹槽，其中，在用电介质材料填充凹槽之后，金属栅极被划分为位于第一鳍上方的第一金属栅极和位于第二鳍上方的第二金属栅极。在一个实施例中，凹槽从金属栅极的上表面延伸到金属栅极的相对下表面，其中，凹槽暴露隔离区域的至少一部分。在一个实施例中，方法还包括在第一鳍与第二鳍之间形成第三鳍，其中，凹槽被形成在第三鳍上方，并且被形成为从金属栅极的上表面延伸到第三鳍。在一个实施例中，形成凹槽包括：在金属栅极上方和第一电介质层上方形成图案化掩模层，该图案化掩模层在金属栅极的位于第一鳍与第二鳍之间的一部分上方具有开口；以及使用图案化掩模层作为刻蚀掩模来执行刻蚀工艺以形成凹槽。在一个实施例中，执行刻蚀工艺包括执行多个刻蚀循环，其中，多个刻蚀循环中的每个刻蚀循环包括：沿着金属栅极的由凹槽暴露的侧壁来形成保护层；以及使用刻蚀剂来刻蚀金属栅极。在一个实施例中，形成保护层包括在金属栅极的侧壁上方沉积保护层。在一个实施例中，沉积保护层包括使用包括硅的第一前体和包括氧的第二前体来沉积保护层，其中，刻蚀金属栅极包括使用包括三氯化硼的刻蚀气体来刻蚀金属栅极。在一个实施例中，方法还包括：在金属栅极中形成凹槽之前：使金属栅极的上表面凹陷低于第一电介质层的上表面；以及在金属栅极的经凹陷的上表面上方和第一电介质层的上表面上方形成牺牲层。在一个实施例中，执行刻蚀工艺包括执行多个刻蚀循环，其中，多个刻蚀循环中的每个刻蚀循环包括：将牺牲层的由凹槽暴露的部分转换为保护层；以及使用刻蚀剂来刻蚀金属栅极。在一个实施例中，牺牲层包括非晶硅，并且保护层包括氧化硅，其中，刻蚀金属栅极包括使用包括氯的刻蚀气体来刻蚀金属栅极。
在一个实施例中，一种形成半导体器件的方法，包括：在虚设栅极结构周围形成第一电介质层，该虚设栅极结构被设置在第一鳍和第二鳍上方；用金属栅极结构来替换虚设栅极结构；在金属栅极结构和第一电介质层上方形成图案化掩模层，其中，图案化掩模层在金属栅极结构上方具有开口；执行刻蚀工艺以形成与图案化掩模层的开口对准的凹槽，其中，刻蚀工艺包括多个刻蚀循环，其中，多个刻蚀循环中的每个刻蚀循环包括：在凹槽中形成保护层；使用对金属栅极结构的材料具有选择性的刻蚀剂来移除金属栅极结构的部分；以及用第二电介质材料来填充凹槽。在一个实施例中，凹槽延伸穿过金属栅极结构，并且暴露第一鳍与第二鳍之间的隔离区域的一部分。在一个实施例中，虚设栅极结构还被设置在第一鳍与第二鳍之间的虚设鳍上方，其中，凹槽被形成在虚设鳍上方，并且凹槽的下部暴露虚设鳍的顶部。在一个实施例中，凹槽从金属栅极结构的上表面延伸到金属栅极结构中，其中，沿着金属栅极结构的纵向方向，凹槽的靠近金属栅极的上表面的上部比凹槽的位于金属栅极结构中的下部窄。
在一个实施例中，一种半导体器件，包括：第一鳍，位于衬底上方；第二鳍，位于衬底上方并且与第一鳍相邻；第一金属栅极，位于第一鳍上方；第二金属栅极，位于第二鳍上方，其中，第一金属栅极的第一纵向方向与第二金属栅极的第二纵向方向沿着相同的线；电介质结构，被设置在第一金属栅极与第二金属栅极之间并且与第一金属栅极和第二金属栅极接触，电介质结构具有上部和下部，下部被设置在上部与衬底之间，其中，下部沿着第一纵向方向延伸超出上部的横向范围。在一个实施例中，半导体器件还包括浅沟槽隔离(STI)区域，与第一鳍和第二鳍相邻，其中，电介质结构的下部与STI区域接触。在一个实施例中，半导体器件还包括虚设鳍，位于第一鳍和第二鳍之间，其中，电介质结构的下部与虚设鳍的顶部接触。在一个实施例中，电介质结构的下部和上部具有沿着与第一纵向方向垂直的方向测量的相同的宽度。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应理解，他们可以容易地使用本公开作为基础来设计或修改其他工艺和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且它们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种形成半导体器件的方法，所述方法包括：形成突出于衬底上方的第一鳍和第二鳍；在所述第一鳍的相对侧上和所述第二鳍的相对侧上形成隔离区域；在所述第一鳍上方和所述第二鳍上方形成金属栅极，所述金属栅极被第一电介质层包围；以及在所述第一鳍与所述第二鳍之间的所述金属栅极中形成凹槽，其中，所述凹槽从所述金属栅极的远离所述衬底的上表面延伸到所述金属栅极中，其中，所述凹槽具有远离所述衬底的上部和位于所述上部与所述衬底之间的下部，其中，所述上部具有第一宽度，并且所述下部具有大于所述第一宽度的第二宽度，所述第一宽度和所述第二宽度沿着所述金属栅极的纵向方向进行测量。
示例2.根据示例1所述的方法，其中，形成所述金属栅极包括：在所述第一鳍上方和所述第二鳍上方形成虚设栅极；在所述虚设栅极周围形成所述第一电介质层；以及用所述金属栅极替换所述虚设栅极。
示例3.根据示例1所述的方法，还包括用电介质材料填充所述凹槽，其中，在用所述电介质材料填充所述凹槽之后，所述金属栅极被划分为位于所述第一鳍上方的第一金属栅极和位于所述第二鳍上方的第二金属栅极。
示例4.根据示例1所述的方法，其中，所述凹槽从所述金属栅极的所述上表面延伸到所述金属栅极的相对下表面，其中，所述凹槽暴露所述隔离区域的至少一部分。
示例5.根据示例1所述的方法，其中，所述方法还包括在所述第一鳍与所述第二鳍之间形成第三鳍，其中，所述凹槽被形成在所述第三鳍上方并且被形成为从所述金属栅极的所述上表面延伸到所述第三鳍。
示例6.根据示例1所述的方法，其中，形成所述凹槽包括：在所述金属栅极上方和所述第一电介质层上方形成图案化掩模层，所述图案化掩模层在所述金属栅极的位于所述第一鳍与所述第二鳍之间的一部分上方具有开口；以及使用所述图案化掩模层作为刻蚀掩模来执行刻蚀工艺以形成所述凹槽。
示例7.根据示例6所述的方法，其中，执行所述刻蚀工艺包括执行多个刻蚀循环，其中，所述多个刻蚀循环中的每个刻蚀循环包括：沿着所述金属栅极的由所述凹槽暴露的侧壁来形成保护层；以及使用刻蚀剂来刻蚀所述金属栅极。
示例8.根据示例7所述的方法，其中，形成所述保护层包括在所述金属栅极的所述侧壁上方沉积所述保护层。
示例9.根据示例8所述的方法，其中，沉积所述保护层包括：使用包括硅的第一前体和包括氧的第二前体来沉积所述保护层，其中，刻蚀所述金属栅极包括使用包括三氯化硼的刻蚀气体来刻蚀所述金属栅极。
示例10.根据示例6所述的方法，还包括，在所述金属栅极中形成所述凹槽之前：使所述金属栅极的所述上表面凹陷低于所述第一电介质层的上表面；以及在所述金属栅极的经凹陷的上表面上方和所述第一电介质层的上表面上方形成牺牲层。
示例11.根据示例10所述的方法，其中，执行所述刻蚀工艺包括执行多个刻蚀循环，其中，所述多个刻蚀循环中的每个刻蚀循环包括：将所述牺牲层的由所述凹槽暴露的部分转换为保护层；以及使用刻蚀剂来刻蚀所述金属栅极。
示例12.根据示例11所述的方法，其中，所述牺牲层包括非晶硅，并且所述保护层包括氧化硅，其中，刻蚀所述金属栅极包括：使用包括氯的刻蚀气体来刻蚀所述金属栅极。
示例13.一种形成半导体器件的方法，所述方法包括：在虚设栅极结构周围形成第一电介质层，所述虚设栅极结构被设置在第一鳍和第二鳍上方；用金属栅极结构来替换所述虚设栅极结构；在所述金属栅极结构和所述第一电介质层上方形成图案化掩模层，其中，所述图案化掩模层在所述金属栅极结构上方具有开口；执行刻蚀工艺以形成与所述图案化掩模层的开口对准的凹槽，其中，所述刻蚀工艺包括多个刻蚀循环，其中，所述多个刻蚀循环中的每个刻蚀循环包括：在所述凹槽中形成保护层；以及使用刻蚀剂来移除所述金属栅极结构的部分，其中，所述刻蚀剂对所述金属栅极结构的材料具有选择性；以及用第二电介质材料来填充所述凹槽。
示例14.根据示例13所述的方法，其中，所述凹槽延伸穿过所述金属栅极结构，并且暴露所述第一鳍与所述第二鳍之间的隔离区域的一部分。
示例15.根据示例13所述的方法，其中，所述虚设栅极结构还被设置在所述第一鳍与所述第二鳍之间的虚设鳍上方，其中，所述凹槽被形成在所述虚设鳍上方，并且所述凹槽的下部暴露所述虚设鳍的顶部。
示例16.根据示例13所述的方法，其中，所述凹槽从所述金属栅极结构的上表面延伸到所述金属栅极结构中，其中，沿着所述金属栅极结构的纵向方向，所述凹槽的靠近所述金属栅极结构的上表面的上部比所述凹槽的位于所述金属栅极结构中的下部窄。
示例17.一种半导体器件，包括：第一鳍，位于衬底上方；第二鳍，位于所述衬底上方并且与所述第一鳍相邻；第一金属栅极，位于所述第一鳍上方；第二金属栅极，位于所述第二鳍上方，其中，所述第一金属栅极的第一纵向方向与所述第二金属栅极的第二纵向方向沿着相同的线；和电介质结构，被设置在所述第一金属栅极与所述第二金属栅极之间并且与所述第一金属栅极和所述第二金属栅极接触，所述电介质结构具有上部和下部，所述下部被设置在所述上部与所述衬底之间，其中，所述下部沿着所述第一纵向方向延伸超出所述上部的横向范围。
示例18.根据示例17所述的半导体器件，还包括浅沟槽隔离(STI)区域，其与所述第一鳍和所述第二鳍相邻，其中，所述电介质结构的下部与所述STI区域接触。
示例19.根据示例17所述的半导体器件，还包括虚设鳍，其位于所述第一鳍与所述第二鳍之间，其中，所述电介质结构的下部与所述虚设鳍的顶部接触。
示例20.根据示例17所述的半导体器件，其中，所述电介质结构的下部和上部具有沿着与所述第一纵向方向垂直的方向测量到的相同的宽度。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
形成突出于衬底上方的第一鳍和第二鳍；
在所述第一鳍的相对侧上和所述第二鳍的相对侧上形成隔离区域；
在所述第一鳍上方和所述第二鳍上方形成金属栅极，所述金属栅极被第一电介质层包围；以及
在所述第一鳍与所述第二鳍之间的所述金属栅极中形成凹槽，其中，所述凹槽从所述金属栅极的远离所述衬底的上表面延伸到所述金属栅极中，其中，所述凹槽具有远离所述衬底的上部和位于所述上部与所述衬底之间的下部，其中，所述上部具有第一宽度，并且所述下部具有大于所述第一宽度的第二宽度，所述第一宽度和所述第二宽度沿着所述金属栅极的纵向方向进行测量。
2.根据权利要求1所述的方法，其中，形成所述金属栅极包括：
在所述第一鳍上方和所述第二鳍上方形成虚设栅极；
在所述虚设栅极周围形成所述第一电介质层；以及
用所述金属栅极替换所述虚设栅极。
3.根据权利要求1所述的方法，还包括用电介质材料填充所述凹槽，其中，在用所述电介质材料填充所述凹槽之后，所述金属栅极被划分为位于所述第一鳍上方的第一金属栅极和位于所述第二鳍上方的第二金属栅极。
4.根据权利要求1所述的方法，其中，所述凹槽从所述金属栅极的所述上表面延伸到所述金属栅极的相对下表面，其中，所述凹槽暴露所述隔离区域的至少一部分。
5.根据权利要求1所述的方法，其中，所述方法还包括在所述第一鳍与所述第二鳍之间形成第三鳍，其中，所述凹槽被形成在所述第三鳍上方并且被形成为从所述金属栅极的所述上表面延伸到所述第三鳍。
6.根据权利要求1所述的方法，其中，形成所述凹槽包括：
在所述金属栅极上方和所述第一电介质层上方形成图案化掩模层，所述图案化掩模层在所述金属栅极的位于所述第一鳍与所述第二鳍之间的一部分上方具有开口；以及
使用所述图案化掩模层作为刻蚀掩模来执行刻蚀工艺以形成所述凹槽。
7.根据权利要求6所述的方法，其中，执行所述刻蚀工艺包括执行多个刻蚀循环，其中，所述多个刻蚀循环中的每个刻蚀循环包括：
沿着所述金属栅极的由所述凹槽暴露的侧壁来形成保护层；以及
使用刻蚀剂来刻蚀所述金属栅极。
8.根据权利要求7所述的方法，其中，形成所述保护层包括在所述金属栅极的所述侧壁上方沉积所述保护层。
9.一种形成半导体器件的方法，所述方法包括：
在虚设栅极结构周围形成第一电介质层，所述虚设栅极结构被设置在第一鳍和第二鳍上方；
用金属栅极结构来替换所述虚设栅极结构；
在所述金属栅极结构和所述第一电介质层上方形成图案化掩模层，其中，所述图案化掩模层在所述金属栅极结构上方具有开口；
执行刻蚀工艺以形成与所述图案化掩模层的开口对准的凹槽，其中，所述刻蚀工艺包括多个刻蚀循环，其中，所述多个刻蚀循环中的每个刻蚀循环包括：
在所述凹槽中形成保护层；以及
使用刻蚀剂来移除所述金属栅极结构的部分，其中，所述刻蚀剂对所述金属栅极结构的材料具有选择性；以及
用第二电介质材料来填充所述凹槽。
10.一种半导体器件，包括：
第一鳍，位于衬底上方；
第二鳍，位于所述衬底上方并且与所述第一鳍相邻；
第一金属栅极，位于所述第一鳍上方；
第二金属栅极，位于所述第二鳍上方，其中，所述第一金属栅极的第一纵向方向与所述第二金属栅极的第二纵向方向沿着相同的线；和
电介质结构，被设置在所述第一金属栅极与所述第二金属栅极之间并且与所述第一金属栅极和所述第二金属栅极接触，所述电介质结构具有上部和下部，所述下部被设置在所述上部与所述衬底之间，其中，所述下部沿着所述第一纵向方向延伸超出所述上部的横向范围。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488387A (zh) * 2020-07-16 2021-10-08 台湾积体电路制造股份有限公司 多层掩模层及其形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
CN111863963A (zh) * 2019-04-24 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11145752B2 (en) 2019-09-17 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Residue removal in metal gate cutting process
US11837649B2 (en) * 2020-04-21 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selective removal of gate dielectric from dummy fin
US11616062B2 (en) * 2020-04-30 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
US11380794B2 (en) 2020-05-08 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device having contact plugs with re-entrant profile
DE102020128271A1 (de) * 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy-Finnenprofil-Steuerung zur Vergrößerung von Gateprozessfenster
DE102020131140A1 (de) 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11450662B2 (en) 2020-08-10 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation structure
DE102021116448A1 (de) * 2020-09-23 2022-03-24 Samsung Electronics Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen derselben
US11532628B2 (en) * 2021-02-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20230001918A (ko) 2021-06-29 2023-01-05 삼성전자주식회사 반도체 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056181A1 (en) * 2014-08-19 2016-02-25 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
CN106206688A (zh) * 2015-05-29 2016-12-07 台湾积体电路制造股份有限公司 半导体器件结构的结构和形成方法
CN108122767A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体装置的形成方法
US20180233500A1 (en) * 2017-02-13 2018-08-16 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8685867B1 (en) * 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9257505B2 (en) 2014-05-09 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and formation methods of finFET device
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9768170B2 (en) 2016-02-05 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9627379B1 (en) 2016-03-07 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
TWI699885B (zh) * 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
WO2018057677A1 (en) * 2016-09-26 2018-03-29 Dow Corning Corporation Trichlorodisilane
US10483369B2 (en) * 2017-10-30 2019-11-19 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
JP2019106538A (ja) * 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056181A1 (en) * 2014-08-19 2016-02-25 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
CN106206688A (zh) * 2015-05-29 2016-12-07 台湾积体电路制造股份有限公司 半导体器件结构的结构和形成方法
CN108122767A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体装置的形成方法
US20180233500A1 (en) * 2017-02-13 2018-08-16 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488387A (zh) * 2020-07-16 2021-10-08 台湾积体电路制造股份有限公司 多层掩模层及其形成方法

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