TWI724569B - 半導體裝置及其形成方法 - Google Patents

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TWI724569B
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洪志昌
馮玠寧
賴俊良
林益安
陳嘉仁
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種形成半導體裝置的方法，包括：形成突出於基板上的第一鰭片和第二鰭片；在第一鰭片的兩側上和第二鰭片的兩側上形成隔離區域；在第一鰭片上和第二鰭片上形成金屬閘極，金屬閘極被第一介電層環繞；以及在第一鰭片和第二鰭片之間的金屬閘極中形成凹槽，其中凹槽從金屬閘極遠離基板的上表面延伸到金屬閘極中，其中凹槽具有遠離基板的上部和介於上部與基板之間的下部，其中上部具有第一寬度，下部具有大於第一寬度的第二寬度，第一寬度和第二寬度沿著金屬閘極的縱向方向測量。

Description

半導體裝置及其形成方法
本發明實施例係關於半導體技術，且特別關於一種鰭式場效電晶體及其形成方法。
由於各種電子元件(例如，電晶體、二極體、電阻、電容等)的積體密度不斷地改進，半導體工業經歷了快速的成長。在大多數情況下，積體密度中的這種改進是因為最小部件尺寸重複地減少，這允許將更多元件整合到給定的區域中。
鰭式場效應電晶體(Fin Field-Effect Transistor，FinFET)裝置變得普遍用於積體電路中。FinFET裝置具有三維結構，其包括從基板突出的半導體鰭片。閘極結構被配置以控制FinFET裝置的導電通道內的電荷載子，包繞(wrap around)著半導體鰭片。例如，在三閘極FinFET裝置中，閘極結構包繞半導體鰭片的三個側面，從而在半導體鰭片的三個側面上形成導電通道。
本發明實施例提供了一種形成半導體裝置的方法，包括：形成突出於基板上的第一鰭片和第二鰭片；在第一鰭片的兩側和在第二鰭片的兩側上形成多個隔離區域；在第一鰭片上和在第二鰭片上形成金屬閘極，金屬閘極被第一介電層環繞(surround)；以及在第一鰭片和第二鰭片之間的金屬閘極中形成凹槽，其中凹槽從金屬閘極遠離(distal)基板的上表面延伸到金屬閘極中，其中凹槽具有遠離基板的上部及介於上部和基板之間的下部，其中上部具有第一寬度，且下部具有大於第一寬度的第二寬度，第一寬度和第二寬度沿著金屬閘極的縱向方向(longitudinal direction)測量。
本發明實施例提供了一種形成半導體裝置的方法，包括：形成圍繞虛設閘極結構的第一介電層，虛設閘極結構設置於第一鰭片和第二鰭片上；以金屬閘極結構取代虛設閘極結構；在金屬閘極結構和第一介電層上形成圖案化遮罩層，其中圖案化遮罩層具有位於金屬閘極結構上的開口；執行蝕刻製程以形成凹槽，其對準圖案化遮罩層的開口，其中蝕刻製程包括複數個蝕刻循環，其中每個蝕刻循環都包括：在凹槽中形成保護層；以及使用蝕刻劑去除部分的金屬閘極結構，蝕刻劑具有對金屬閘極結構的材料的選擇性；以及以第二介電材料填充凹槽。
本發明實施例提供了一種半導體裝置，包括：第一鰭片，於基板上；第二鰭片，於基板上且鄰近(adjacent)於第一鰭片；第一金屬閘極，於第一鰭片上；第二金屬閘極，於第二鰭片上，其中第一金屬閘極的第一縱向方向和第二金屬閘極的第二縱向方向沿著同一條線；以及介電結構，設置於第一金屬閘極和第二金屬閘極之間，且接觸第一金屬閘極和第二金屬閘極，介電結構具有上部和下部，下部設置在上部和基板之間，其中下部延伸超出沿著第一縱向方向的上部的橫向範圍(lateral extents)。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
在形成半導體裝置的背景下，並且特別地，在半導體製造期間用於形成鰭式場效應電晶體(Fin Field-Effect Transistor，FinFET)裝置的切割金屬閘極製程的背景下，討論本發明實施例。在一些實施例中，在切割金屬閘極製程中，形成在金屬閘極中的凹槽具有擴大的下部。擴大的下部允許在切割金屬閘極製程中更好去除金屬閘極的材料，因此避免或減少由切割金屬閘極製程形成金屬閘極之間電短路的可能性。
第1圖以透視圖繪示出了FinFET30的示例。FinFET30包括基板50和突出於基板50上的鰭片64。基板50具有形成在其上的隔離區域62，並且鰭片64在鄰近的(neighboring)隔離區域62之上和之間突出。閘極介電質66沿著鰭片64的側壁和頂表面，閘極電極68(也稱為閘極)位於閘極介電質66上。源極/汲極區域80位於閘極介電質66和閘極電極68的兩側上的鰭片64中。第1圖更繪示出了在後面的圖中所使用的參考剖面。剖面B-B沿著FinFET 30的閘極電極68的縱向軸延伸。剖面A-A垂直於剖面B-B並且沿著鰭片64的縱向軸並且在例如源極/汲極區域80之間的電流的方向。剖面C-C平行於剖面A-A並且在第1圖中的鰭片64外，並且可以沿著與第1圖中的鰭片64鄰近的(adjacent)另一個鰭片(第1圖中未顯示)的縱向軸。剖面D-D平行於剖面B-B並且穿過源極/汲極區域80。剖面A-A、B-B和C-C也繪示在第9圖和第22圖的平面圖中。為了清楚起見，後續圖式可以參考這些剖面。
第2-6圖、第7A-7C圖、第8A-8C圖、第9-11圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A-15C圖和第16A-16C圖係根據一實施例繪示出在各個製造階段的FinFET裝置100的各種視圖(例如，剖面圖、平面圖)。FinFET裝置100類似於第1圖中的FinFET30，但具有多個鰭片和多個閘極。在本文的整個說明中，具有相同數字但不同字母(例如，12A和12B)的圖式繪示出在相同製程階段但沿著不同的剖面的FinFET裝置(例如，100、200、300或400)的剖面圖。
第2-5圖繪示出FinFET裝置100沿著剖面B-B的剖面圖，並且第6圖、第7A圖、第8A圖繪示出FinFET裝置100沿著剖面A-A的剖面圖。第7B圖和第7C圖繪示出FinFET裝置100沿著剖面D-D的各種實施例的剖面圖。第8B圖和第8C圖繪示出第8A圖的FinFET裝置100，但是分別沿著剖面B-B和C-C。第9圖是FinFET裝置100的平面圖。第10圖、第11圖、第12A圖、第13A圖和第14A圖繪示出FinFET裝置100沿著剖面C-C的剖面圖，以及第12B圖、第13B圖和第14B圖繪示出FinFET裝置100沿著剖面B-B的剖面圖。第15A圖、第15B圖和第15C圖分別繪示出FinFET裝置100沿著剖面A-A、B-B和C-C的剖面圖。第16A圖、第16B圖和第16C圖分別繪示出FinFET裝置100沿著剖面A-A、B-B和C-C的剖面圖。
第2圖繪示出基板50的剖面圖。基板50可以是半導體基板，例如塊狀(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等，其可以是摻雜的(例如，使用p型或n型摻雜劑)或未摻雜的。基板50可以是晶圓，例如矽晶圓。通常，SOI基板包括在絕緣層上形成的半導體材料層。絕緣體層可以是例如埋入式氧化物(buried oxide，BOX)層、氧化矽層等等。在基板上提供絕緣層，前述基板通常是矽或玻璃基板。也可以使用其他基板，例如多層或組成漸變(gradient)基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，其包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
接下來參考第3圖，使用例如光學微影和蝕刻技術圖案化第2圖中所示的基板50。例如，在基板50上形成的遮罩層，如墊(pad)氧化物層52和上方的墊氮化物層56。墊氧化物層52可以是薄膜，其包括例如使用熱氧化製程所形成的氧化矽。墊氧化物層52可以用作基板50和上方的墊氮化物層56之間的黏著層，並且可以作為用於蝕刻墊氮化物層56的蝕刻停止層。在一些實施例中，墊氮化物層56由氮化矽、氮氧化矽、碳氮化矽等、或其組合形成，並且可以使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)形成。
可以使用光學微影技術圖案化遮罩層。通常，光學微影技術利用沉積、照射(曝光)、和顯影光阻材料(未顯示)，以去除光阻材料的一部分。剩餘的光阻材料保護下方的材料，例如在本示例中的遮罩層，免於受到後續製程步驟，例如蝕刻。在此示例中，光阻材料用於圖案化墊氧化物層52和墊氮化物層56以形成圖案化遮罩58，如第3圖所示。
隨後使用圖案化遮罩58來圖案化基板50的暴露部分以形成溝槽61，從而在相鄰的溝槽61之間定義出半導體條60，如第3圖所示。在一些實施例中，藉由使用例如反應離子蝕刻(reactive ion etch，RIE)，中性粒子束蝕刻(neutral beam etch，NBE)等或其組合，蝕刻在基板50中的溝槽而形成半導體條60。蝕刻可以是非等向性的。在一些實施例中，溝槽61可以是彼此平行的條(strips)(從頂部看)，並且相對於彼此緊密間隔。在一些實施例中，溝槽61可以是連續的並環繞半導體條60。在形成半導體條60之後，可以藉由蝕刻或其他適合的方法去除圖案化遮罩58。
第4圖繪示出在鄰近的半導體條60之間絕緣材料的形成，以形成隔離區域62。絕緣材料可以是例如氧化矽等的氧化物、氮化物、或其組合等等，並且可以是藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如，在遠程電漿系統中基於CVD的材料沉積和後固化，以使其轉化為另一種材料，例如氧化物)或其組合等等形成。可以使用其他的絕緣材料及/或其他形成製程。在所示的實施例中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成了絕緣材料，就可以執行退火製程。如化學機械研磨(chemical mechanical polish，CMP)的平坦化製程可以去除任何多餘的絕緣材料(以及，如果存在的話，圖案化遮罩58)並且形成共平面(未顯示)的隔離區域62的頂表面和半導體條60的頂表面。
在一些實施例中，隔離區域62包括在隔離區域62與基板50/半導體條60之間的界面的襯層(liner)，例如襯層氧化物(未顯示)。在一些實施例中，形成襯層氧化物以減少在基板50和隔離區域62之間的界面的晶體缺陷。類似地，也可用襯層氧化物以減少在半導體條60和隔離區域62之間的界面的晶體缺陷。襯層氧化物(例如，氧化矽)可以是通過基板50的表面層的熱氧化形成的熱氧化物，但是也可以使用其他適合的方法來形成襯層氧化物。
接下來，凹蝕隔離區域62以形成淺溝槽隔離(shallow trench isolation，STI)區域。凹蝕的隔離區域62，使得半導體條60的上部從鄰近的隔離區域62之間突出，並形成半導體鰭片64(也稱為鰭片64)。隔離區域62的頂表面可以具有平坦的表面(如圖所示)、凸(convex)表面、凹(concave)表面(例如碟狀(dishing))或其組合。隔離區域62的頂表面可以藉由適當的蝕刻形成為平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程凹蝕隔離區域62，例如使用對隔離區域62的材料具有選擇性的蝕刻製程。例如，可以使用稀釋的氫氟 (dilute hydrofluoric，dHF)酸進行乾蝕刻或濕蝕刻以凹蝕隔離區域62。
第2圖至第4圖繪示出形成鰭片64的一實施例，但是鰭片可以在各種不同的製程中形成。在一示例中，可以在基板的頂表面上形成介電層；可以通過介電層蝕刻溝槽；同質磊晶結構可以在溝槽中磊晶生長；並且可以使介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭片。在另一個示例中，異質磊晶結構可以用於鰭片。例如，可以凹蝕半導體條，並且可以在其位置磊晶生長不同於半導體條的材料。
在更進一步的示例中，可以在基板的頂表面上形成介電層；可以通過介電層蝕刻溝槽；可以使用不同於基板的材料在溝槽中磊晶生長異質磊晶結構；並且可以使介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭片。
在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，生長的材料可以在生長期間原位(in situ)摻雜，這可以避免先前和隨後的佈植，儘管可以一起使用原位和佈植摻雜。此外，在與P型金屬氧化物半導體(P-type Metal-Oxide-Semiconductor，PMOS)區域中的材料不同的N型金屬氧化物半導體(N-type Metal-Oxide-Semiconductor，NMOS)區域中磊晶生長材料可以是有利的。在各種實施例中，鰭片可以包括矽鍺(Six Ge1-x ，其中x可以在0和1之間) 、碳化矽、純的或基本上純的鍺、III-V化合物半導體、II-VI化合物半導體等等。例如，用於形成III-V族化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等等。
第5圖繪示出在半導體鰭片64上的虛設閘極結構75的形成。在一些實施例中，虛設閘極結構75包括閘極介電質66和閘極68。虛設閘極結構75可以藉由圖案化遮罩層、閘極層和閘極介電層來形成，其中遮罩層、閘極層和閘極介電層分別包括與遮罩70、閘極68和閘極介電質66相同的材料。為了形成虛設閘極結構75，在第5圖的示例中，在半導體鰭片64和隔離區域62上形成閘極介電層。閘極介電層可以是例如氧化矽、氮化矽、其多層膜等等，並可以使用適合的形成方法沉積或熱生長。
在閘極介電層上形成閘極層，並在閘極層上形成遮罩層。可以在閘極介電層上沉積閘極層，然後例如藉由CMP平坦化閘極層。可以在閘極層上沉積遮罩層。閘極層可以由例如多晶矽形成，但是也可以使用其他材料。遮罩層可以由例如氮化矽等等形成。
在形成閘極介電層、閘極層和遮罩層之後，可以使用可接受的光學微影和蝕刻技術圖案化遮罩層，以形成遮罩70。然後可以藉由適合的蝕刻技術將遮罩70的圖案轉移到閘極層和閘極介電質，以分別形成閘極68和閘極介電質66。閘極68和閘極介電質66覆蓋半導體鰭片64的各自的通道區。閘極68也可以具有長度方向(lengthwise direction)(也可以稱為縱向方向(longitudinal direction))，其基本上垂直於半導體鰭片64的各自的長度方向。儘管在第5圖中繪示出一個虛設閘極結構75，但是可以在半導體鰭片64上形成多於一個的虛設閘極結構75。例如，在第9圖中的平面圖繪示出在半導體鰭片64上的四個金屬閘極97，其中每個金屬閘極97藉由在取代閘極製程中取代相應的虛設閘極結構75而形成。取代閘極製程的細節如下文所述。
在一些實施例中，第5圖的中間(也標記為64E)的鰭片64是虛設鰭片。在所示的實施例中，虛設鰭片64E由與其他鰭片64不同的材料(例如，如氧化矽或氮化矽的介電質材料)形成。例如，為了形成虛設鰭片64，在執行圖案化製程以形成鰭片之前，一部分的基板50用如氧化矽或氮化矽的介電材料取代(例如，在要形成虛設鰭片64E的位置處)。接下來，執行上述圖案化製程，並且在與其他鰭片64相同的製程步驟(例如，圖案化)中形成虛設鰭片64。在形成虛設鰭片64E之後，其可以具有與其他鰭片64相同的形狀和相同的形狀。在一些實施例中，在後續製程中，在虛設鰭片64E上不形成源極/汲極區域80及/或不形成接觸件(例如，源極/汲極接觸件或閘極接觸件)與虛設鰭片64E電耦合。因此，虛設鰭片64E是電隔離的(例如，不與其他導電部件電連接)。這裡所示出的虛設鰭片64E的數量和位置僅僅是示例而非限制，虛設鰭片64E也可以是其他數量和其他位置，並且完全包括在本發明實施例的範圍內。
第6圖、第7A圖和第8A圖繪示出進一步處理FinFET裝置100沿著剖面A-A(沿著鰭片64的縱向軸)的剖面圖。如第6圖所示，在鰭片64中形成輕摻雜汲極(lightly doped drain，LDD)區域65。可以藉由佈植製程形成LDD區域65。佈植製程可以在鰭片64中佈植N型或P型雜質以形成LDD區域65。在一些實施例中，LDD區域65鄰接FinFET裝置100的通道區域。部分的LDD區域65可以延伸到閘極68下方並到FinFET裝置100的通道區域中。第6圖中繪示出LDD區域65，其為非用於限制的示例。LDD區域65也可以是其他配置、形狀和形成方法，並且完全包括在本公開的範圍內。例如，可以在形成閘極間隔物87之後形成LDD區域65。
仍然參考第6圖，在形成LDD區65之後，在閘極結構上形成閘極間隔物87。在第6圖的示例中，閘極間隔物87形成在閘極68的兩側的側壁上和閘極介電質66的兩側的側壁上。閘極間隔物87可以由氮化物形成，例如氮化矽、氮氧化矽、碳氮化物、或其組合等等，並且可以使用例如熱氧化、CVD或其他適合的沉積製程形成。閘極間隔物87也可以在半導體鰭片64的上表面和隔離區域62的上表面上延伸。
如第6圖中所示的閘極間隔物87的形狀和形成方法僅是非限制性的示例，並且可以是其他形狀和形成方法。例如，閘極間隔物87可以包括第一閘極間隔物(未顯示)和第二閘極間隔物(未顯示)。第一閘極間隔物可以形成在虛設閘極結構75的兩側的側壁上。第二閘極間隔物可以形成在第一閘極間隔物上，第一閘極間隔物設置在相應的閘極結構和相應的第二閘極間隔物之間。第一閘極間隔物在剖面圖中可以具有L形。作為另一個例子，可以在形成磊晶源極/汲極區域80(參見第7圖)之後形成閘極間隔物87。在一些實施例中，在第7圖中所示的磊晶源極/汲極區域80的磊晶製程之前，在第一閘極間隔物(未顯示)上形成虛設閘極間隔物，以及在形成磊晶源極/汲極區域80之後，去除虛設閘極間隔物並以第二閘極間隔物取代。所有這些實施例完全包括在本發明實施例的範圍內。
接下來，如第7A圖所示，形成源極/汲極區域80。藉由蝕刻鰭片64以形成凹槽，並使用適合的方法在凹槽中磊晶生長材料來形成源極/汲極區域80，例如金屬有機CVD(metal-organic CVD，MOCVD)，分子束磊晶(molecular beam epitaxy，MBE)，液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)等、或其組合。
如第7A圖所示，磊晶源極/汲極區域80可以具有從鰭片64的相應表面凸起(raise)的表面(例如，凸起而高於鰭片64的非凹蝕部分)並且可以具有刻面(facet)。鄰近的鰭片64的源極/汲極區域80可以合併以形成連續的磊晶源極/汲極區域80，如第7B圖所示。在一些實施例中，鄰近的鰭片64的源極/汲極區域80不合併在一起，並且源極/汲極區域80保持分離，如第7C圖所示。應注意的是，為了簡單起見，在第7B圖和第7C圖中僅繪示出兩個半導體條60。另外，在第7B圖和第7C圖的示例中，源極/汲極區域80的下表面延伸至低於隔離區域62的上表面之處。在其他實施例中，源極/汲極區域80的下表面延伸至高於隔離區域62的上表面之處。在所得FinFET是n型FinFET的一些實施例中，源極/汲極區域80包括碳化矽(SiC)、矽磷(SiP)、矽碳磷(SiCP)等等。在所得FinFET是p型FinFET的實施例中，源極/汲極區域80包括SiGe，以及如硼或銦的p型雜質。
可以用摻雜劑佈植磊晶源極/汲極區域80，然後進行退火製程。佈植製程可以包括形成和圖案化例如光阻等的遮罩，以覆蓋要保護且免受佈植製程的FinFET區域。源極/汲極區域80可具有約1E19cm-3 至約1E21cm-3 範圍內的雜質(例如，摻雜劑)濃度。在一些實施例中，磊晶源極/汲極區域可以在生長期間原位摻雜。
在一些實施例中，在虛設鰭片64E中不形成LDD區域65和源極/汲極區域80。例如，形成遮罩層，如圖案化的光阻，以在LDD區域65的形成製程和源極/汲極區域80的形成製程期間屏蔽虛設鰭片64E。然後可以在形成源極/汲極區域80之後去除圖案化遮罩層。
接下來，如第8A圖所示，在第7A圖所示的結構上形成第一層間介電質(interlayer dielectric，ILD)90，並執行閘極後製(gate-last)製程(有時稱為取代閘極製程)。在閘極後製製程中，閘極68和閘極介電質66(參見第7A圖)被認為是虛設結構，並被去除且以主動閘極和主動閘極介電質取代，其可以統稱為取代閘極結構或金屬閘極結構。
在一些實施例中，第一ILD90由介電材料形成，例如氧化矽(SiO)、磷矽玻璃(Phospho-Silicate Glass，PSG)，硼矽玻璃(Boron-Silicon Glass，BSG) 、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG) 、未摻雜的矽玻璃(Undoped Silicate Glass，USG)等等，並且可以藉由任何適合的方法沉積，例如CVD、PECVD或FCVD。可以執行平坦化製程，例如CMP製程，以去除遮罩70並平坦化第一ILD90的頂表面，使得第一ILD90的頂表面在CMP製程後(參見第7A圖)與閘極68的頂表面齊平。因此，在一些實施例中，在CMP製程之後，閘極68的頂表面被暴露。
根據一些實施例，在蝕刻步驟中去除閘極68和閘極68正下方的閘極介電質66，從而形成凹槽(未顯示)。每個凹槽暴露相應鰭片64的通道區域。每個通道區域可以設置在鄰近的磊晶源極/汲極區域80之間。在去除虛設閘極的期間，當蝕刻閘極68時閘極介電質66可以用作蝕刻停止層。然後可以在去除閘極68之後去除閘極介電質66。
接下來，在第8A圖中，藉由在每個凹槽中依次形成閘極介電層96、功函數層91、阻障層94和閘極電極98，在凹槽中形成金屬閘極97。如第8A圖所示，閘極介電層96共形地沉積在凹槽中。功函數層91共形地形成在閘極介電層96上，阻障層94共形地形成在功函數層91上，以及閘極電極98填充凹槽。
根據一些實施例，閘極介電層96包括氧化矽、氮化矽或其多層膜。在其他實施例中，閘極介電層96包括高k(高介電係數)介電材料，並且在這些實施例中，閘極介電層96可具有大於約7.0的k值，並且可包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的矽酸鹽。閘極介電層96的形成方法可以包括分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD等等。
接下來，功函數層91共形地形成在閘極介電層96上。功函數層91包括用於功函數層的任何適合的材料。可包括在金屬閘極97中的示例性p型功函數金屬，其包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他適合的p型功函數材料或其組合。可包括在金屬閘極97中的示例性n型功函數金屬，其包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的n型功函數材料或其組合。功函數值與功函數層的材料成分相關，因此，選擇功函數層的材料來調整(tune)其功函數值，以便在將要形成的裝置中實現目標臨界電壓(threshold voltage)Vt。功函數層91可以藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、ALD及/或其他適合的製程來沉積。為了簡單起見，在後續附圖中未繪示出功函數層91，也應理解可形成功函數層91。
接下來，阻障層94共形地形成在功函數層91上。阻障層94可以包括導電材料(electrically conductive material)，例如氮化鈦，但是也可以替代地利用其他材料，例如氮化鉭、鈦、鉭等等。可以使用CVD製程(例如，PECVD)形成阻障層94。然而，可以替代地使用其他替代製程，例如濺鍍(sputter)或MOCVD、ALD等等。
接下來，在阻障層94上形成閘極電極98。閘極電極98可以由如Cu、Al、W、其組合、或其多層膜等等的含金屬材料製成，並且可以藉由例如電鍍、化學鍍(electroless plating)、PVD、CVD或其他適合的方法形成。可以執行如CMP的平坦化製程以去除閘極介電層96、功函數層91、阻障層94和閘極電極98的材料的多餘部分，其中多餘部分在第一ILD90的頂表面上。所得到的閘極電極98、阻障層94、功函數層(未顯示)和閘極介電層96的材料的剩餘部分因此形成最終的FinFET裝置100的金屬閘極97。在第8A圖的示例中繪示出四個金屬閘極97。然而，所屬領域中具有通常知識者應理解，可以使用多於或少於四個金屬閘極97來形成FinFET裝置100。
第8B圖和第8C圖分別繪示出FinFET裝置沿著剖面B-B和C-C的剖面圖。應注意的是，在第8C圖的示例中，剖面C-C穿過虛設鰭片64E(也參見第9圖)，因此，不在虛設鰭片64E上形成源極/汲極區域80。
現在參考第9圖，繪示出在第8A-8C圖的製程步驟之後的FinFET裝置100的平面圖。為了簡單起見，並未繪示出FinFET裝置100的所有部件。例如，閘極間隔物87、隔離區域62和源極/汲極區域80皆未在第9圖中顯示。
如第9圖所示，金屬閘極97(例如，97A/97B/97C/97D)跨越(straddle)半導體鰭片64(例如，64A/64B/64C/64D/64E)，其中鰭片64A和64B對應於虛設鰭片64E左側上的鰭片64(見第8B圖)，以及鰭片64C和64D對應於虛設鰭片64E右側上的鰭片64(見第8B圖)。在隨後的製程中，執行切割金屬閘極製程以切割金屬閘極97B成兩個分離的金屬閘極97B_1和97B_2(參見例如第15B圖)，並將金屬閘極97C切割成兩個分離的金屬閘極。
在所示的實施例中，去除在切割區域55中一部分的金屬閘極97B，藉以將金屬閘極97B分成兩個分離的金屬閘極。具體地，在切割金屬閘極製程之後，在半導體鰭片64A和64B上部分的金屬閘極97B形成第一金屬閘極，並且在半導體鰭片64C和64D上部分的金屬閘極97B形成第二金屬閘極。可以獨立地控制第一金屬閘極和第二金屬閘極，例如，藉由向第一金屬閘極和第二金屬閘極施加不同的控制電壓。類似地，切割金屬閘極97C成兩個分離的閘極。切割區域55由金屬閘極97上和第一ILD90上的遮罩層中的切割圖案(例如，可參見第12A圖和第12B圖中的開口137)定義，其細節在下文中描述。作為示例，切割區域55可以具有在約100nm和約220nm之間的長度L1，以及在約30nm和約70nm之間的寬度W1，但也可以是其他尺寸。
第9圖繪示出切割區域55的非限制性的示例，切割區域55係在虛設鰭片64E和金屬閘極97B和97C上(例如，正上方)。切割區域55的數量、切割區域55的尺寸和切割區域55的位置可以變化，以實現不同的切割圖案，並以形成具有不同尺寸和圖案的金屬閘極。例如，可以沿著剖面C-C調整(例如，縮小或放大)切割區域55的尺寸，以切割一個金屬閘極、兩個金屬閘極、三個金屬閘極或在一個步驟中切割所有的金屬閘極97A/97B/97C/97D。作為另一個例子，可以沿著剖面B-B使用第二切割區域，例如，在半導體鰭片64A和64B之間，以切割金屬閘極97B成三個分離的金屬閘極，其可以彼此獨立地控制。這些切割區域55和其他變化完全包括在本發明實施例的範圍內。下面的討論使用如第9圖所示的一個切割區域55的示例，應理解在FinFET裝置100的製造中可以使用任何數量的切割區域。
在第10圖、第11圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A-15C圖和第16A-16C圖中繪示出切割金屬閘極製程實施例的細節。第10圖繪示出在第8圖所示的製程之後的FinFET裝置100沿著剖面C-C的剖面圖。應注意的是，在所示的虛設鰭片64E上/中不形成源極/汲極區域80和LDD區域65。
接下來，在第10圖中，去除第一ILD90的頂部以形成凹槽82。在一些實施例中，可以形成適合的遮罩層(未顯示)，例如氮化矽層或光阻，於第一ILD90、閘極間隔物87和金屬閘極97上，並將其圖案化以形成開口以暴露第一ILD90。接下來，可以執行適合的蝕刻製程，例如乾蝕刻製程或濕蝕刻製程，以去除第一ILD90的頂部形成凹槽82。在形成凹槽之後，可以使用例如CMP製程去除遮罩層。在其他實施例中，遮罩層不用於形成凹槽。取而代之的是，使用對第一ILD90有高蝕刻選擇性的蝕刻劑(例如，對第一ILD90具有高蝕刻速率)執行蝕刻製程以形成凹槽82，而基本上不攻擊(attack)閘極間隔物87和金屬閘極97。在所示的示例中，在第一ILD90中形成凹槽82之後，第一ILD90的上表面90U包括一個或多個凹的形狀(concave shape)。
接下來，在第11圖中，形成介電材料85(也可以稱為第一ILD90的覆蓋層)以填充凹槽82。介電材料85包括與第一ILD90不同的材料，以在隨後的蝕刻製程中提供蝕刻選擇性並保護第一ILD90，從而防止或減少第一ILD90的損失。介電材料85可以包括適合的材料，例如氮化矽、碳化矽、氮氧化矽、或其組合等等，並且可以藉由任何適合的方法形成，例如PVD、CVD、ALD。可以執行如CMP的平坦化製程，以從金屬閘極97的上表面去除介電材料85的多餘部分。在平坦化製程之後，暴露金屬閘極97的上表面。在一些實施例中，省略了第10圖和第11圖中所示的形成介電材料85的上述製程步驟。
接下來，在第12A圖和第12B圖中，在FinFET裝置100上形成硬罩幕層123，並且在硬罩幕層123中形成開口137。在所示的實施例中，開口137定義出第9圖中的切割區域55。
在所示實施例中，硬罩幕層123包括在FinFET裝置100上連續形成的第一硬罩幕層122和第二硬罩幕層124。在一些實施例中，第一硬罩幕層122是金屬硬罩幕層且第二硬罩幕層124是介電硬罩幕層。第一硬罩幕層122可以是遮罩材料，如氮化鈦、氧化鈦、或其組合等等，並且可以使用如ALD、CVD、PVD或其組合等等的製程來形成。第二硬罩幕層124可以是遮罩材料，例如氮化矽、氧化矽、四乙氧基矽烷(Tetra Ethyl Ortho Silicate ，TEOS) 、SiOx Cy 、或其組合等等，並且可以使用如CVD、ALD或其組合等等的製程形成。
為了形成開口137，在硬罩幕層123上形成圖案化遮罩，例如圖案化光阻。然後使用例如適合的蝕刻技術，將圖案化遮罩的圖案轉移到第二硬罩幕層124和第一硬罩幕層122。結果，開口137形成在硬罩幕層123中。
如第12A圖所示，開口137暴露下方的金屬閘極97B和97C，例如在切割區域55內一部分的金屬閘極97B/97C(參見第9圖)。如第12A圖所示，開口137也暴露圍繞金屬閘極97B/97C的閘極間隔物87，以及圍繞金屬閘極97B/97C的部分的介電材料85。在一些實施例中，用於形成開口137的蝕刻製程也凹蝕低於第一硬罩幕層122的下表面的金屬閘極97B/97C的頂部、由開口137暴露的閘極間隔物87的頂部以及由開口137暴露的介電材料85的頂部。如第12B圖所示，開口137形成在虛設鰭片64E正上方。
接下來，如第13A圖和第13B圖所示，藉由蝕刻製程去除在切割區域55(參見第9圖)內且由開口137所暴露(例如，正下方)的部分金屬閘極97B/97C，且在金屬閘極97B/97C中形成凹槽141。第13B圖繪示出FinFET裝置100沿著剖面B-B的剖面圖，其沿著金屬閘極97B的縱向方向(參見第9圖)。如第13B圖所示，凹槽141形成在虛設鰭片64E上(例如，正上方)，並且從金屬閘極97B的上表面延伸到金屬閘極97B中。凹槽141具有寬度D1的上部和寬度D2的下部，其中D2大於D1。換句話說，凹槽141具有擴大的下部。在一些實施例中，寬度D2比寬度D1大約2nm至約15nm。選擇寬度D2和寬度D1，以確保在蝕刻製程之後徹底清洗(例如，去除)來自凹槽141的金屬殘餘物(例如，沿著第13A圖中間隔物87的側壁)，以形成凹槽141。相較於D1，如果D2太小(例如，比D1寬2nm以下)，來自金屬閘極97的金屬殘留物可能無法藉由蝕刻製程徹底去除，因此可能留在凹槽141中，並且可能在隨後形成的金屬閘極97B_1和97B_2(參見例如第15B圖)造成電性短路。另一方面，相較於D1，如果D2太大(例如，比D1寬15nm)，凹槽141可能延伸到並損壞鄰近的鰭片64。在一些實施例中，D1在約12nm到約30nm之間，且D2約為14nm到約為45nm之間。應注意的是，在第13A圖的剖面圖中，凹槽141的上部具有寬度D3，且凹槽141的下部具有寬度D4，其中D3等於D4(例如，在製造的限制範圍下為等同)。換句話說，沿著剖面B-B(例如，金屬閘極的縱向方向)，凹槽141的下部比凹槽141的上部寬；但是沿著剖面C-C(例如，虛設鰭片64E的縱向)，凹槽141的下部具有與上部相同的寬度。在一些實施例中，用於去除部分的金屬閘極97B的蝕刻製程具有對金屬閘極的材料(例如，97B和97C)的選擇性，因此，基本上不攻擊閘極間隔物87、介電材料85及/或第一ILD90，因此，在第13A圖的剖面圖中凹槽141的寬度D3和D4由閘極間隔物87之間的距離定義。
如第13B圖所示，用於去除部分的金屬閘極97的蝕刻製程去除了部分的閘極電極98、部分的閘極介電層96以及位於開口137下的部分的阻障層94。凹槽141的下部到達並因此暴露虛設鰭片64E、閘極介電層96和阻障層94。在第13B圖的示例中，虛設鰭片64E的上部也藉由蝕刻製程去除。因此，凹槽141的下表面141L(例如，最下表面)比其他鰭片64(非虛設鰭片)的上表面64U更靠近基板50，如第13B圖所示。由於虛設鰭片64E可以具有與其他鰭片64相同的高度，所以凹槽141的下表面141L也比虛設鰭片64E未凹蝕部分的上表面64EU更靠近基板50，如第13A圖所示。
在一些實施例中，為了形成具有擴大的下部的凹槽141(參見第13B圖)，執行包括多個蝕刻循環的蝕刻製程，其中每個蝕刻循環延伸凹槽141(例如，加深)到金屬閘極97B中更深處。當實現凹槽141的目標深度時，停止蝕刻製程。在一些實施例中，每個蝕刻循環包括沉積步驟，然後是蝕刻步驟。在沉積步驟中，沿著凹槽141的側壁和底部形成保護層，保護層有助於控制凹槽141的輪廓，其細節將在下文中討論。在蝕刻步驟中，執行適合的蝕刻製程，例如電漿蝕刻製程，以去除部分的金屬閘極97B。控制蝕刻製程的參數，使得凹槽141的上部具有基本上筆直的側壁141US，並且相較於凹槽141的上部，凹槽141的下部擴大。
現在描述蝕刻循環中的沉積步驟和蝕刻步驟的細節。在沉積步驟中，沿著凹槽141的側壁和底部形成保護層，其可以是介電層(例如，氧化矽層、氮化矽層等等)。保護層可以是藉由CVD、PVD、ALD、或組合等等形成。在示例性的實施例中，保護層是氧化矽層，並且藉由使用含矽氣體(例如，矽烷)和含氧氣體(例如，氧)的CVD製程形成。例如，在沉積過程期間，含矽氣體(例如，矽烷)的流速可以在約25sccm和約150sccm之間，以及含氧氣體(例如，氧氣)的流速可以在約50sccm和約350sccm之間。可以使用如氦的載氣，以運送氣體(例如，矽烷和氧氣)到沉積腔室中。沉積製程的壓力可以在約5mTorr和約30mTorr之間。
在蝕刻步驟中，執行適合的蝕刻製程，例如電漿蝕刻，以將凹槽141更深地延伸到金屬閘極97B中。在蝕刻步驟中使用的蝕刻氣體對金屬閘極97B的材料是有選擇性的，並且基本上不攻擊閘極間隔物87、介電材料85和第一ILD90。在一些實施例中，第一ILD90包括氧化矽，閘極間隔物87和介電材料85包括氮化矽，並使用包含三氯化硼(BCl3 )的蝕刻氣體的電漿蝕刻。在一些實施例中，使用三氯化硼來執行電漿蝕刻作為蝕刻步驟，其中三氯化硼的流速在約50sccm和約400sccm之間。在蝕刻步驟中使用如氬氣和氦氣的載氣以運送三氯化硼，其中氬氣的流速可以在約30sccm和約400sccm之間，且氦氣的流速可以在約30sccm和約400sccm之間。電漿蝕刻製程的溫度可以在約50℃和約120℃之間，並且電漿蝕刻製程的壓力可以在約2mTorr和約25mTorr之間。電漿蝕刻的偏壓(bias voltage)可以在約0V和約400V之間。在所示實施例中，蝕刻步驟和沉積步驟在同一腔室中執行。
在一些實施例中，蝕刻製程在蝕刻製程的開始階段(例如，前4個蝕刻循環)具有大約8個蝕刻循環，凹槽141是淺的，並且在凹槽141中易於形成保護層。例如，在每個蝕刻循環中沿著凹槽141的側壁和底部形成的保護層可以具有基本上均勻的厚度。在蝕刻循環的蝕刻步驟期間，非等向性的(由於施加的偏壓)電漿蝕刻去除在凹槽141底部的保護層和凹槽141下方的金屬閘極的材料。由於電漿蝕刻的非等向性，沿凹槽141的側壁的保護層，以比在凹槽141底部的保護層更慢的速率去除。保護層保護(例如，屏蔽)由凹槽141暴露的金屬閘極97B的側壁部分，直到保護層藉由電漿蝕刻製程消耗(例如，蝕刻完)。在一些實施例中，當藉由電漿蝕刻製程蝕刻保護層時，產生電漿蝕刻製程的副產物，例如聚合物，並附著到金屬閘極97B的側壁部分，其中聚合物副產物進一步有助於保護金屬閘極97B的側壁部分，並有助於保持凹槽141的筆直的側壁輪廓。可以控制蝕刻步驟以在凹槽141的側壁上的保護層藉由電漿蝕刻製程被消耗(例如，蝕刻完)時停止。結果，在蝕刻製程的開始階段，凹槽141向下且向基板50延伸，而具有基本上筆直的側壁。換句話說，在蝕刻製程的開始階段的凹槽141不具有擴大的下部。
隨著凹槽141更深地延伸到金屬閘極97B中，凹槽141的深寬比增加，並且可能變得難以在凹槽的下部(例如，下側壁和底部)處形成保護層。蝕刻製程進入結束階段(例如，最後4個蝕刻循環)。由於凹槽141的高深寬比，在蝕刻循環的沉積步驟中形成的保護層現在可能具有不均勻的厚度，其中沿著凹槽141的上側壁的保護層比沿著凹槽141的下側壁和底部的保護層厚。換言之，保護層對鄰近於凹槽141底部的金屬閘極97B的材料提供較少的保護。因此，在蝕刻循環的蝕刻步驟期間，靠近凹槽141底部的金屬閘極97B的材料以比靠近凹槽141的上部的金屬閘極97B的材料更快的速率被去除，從而產生凹槽141的擴大的下部。可以控制蝕刻步驟以當沿著凹槽141的上側壁的保護層被電漿蝕刻消耗時停止。
在一些實施例中，調整蝕刻步驟中的電漿蝕刻的偏壓在目標範圍內(例如，在約0V和約400V之間，如在約50V和約100V之間)，以控制形成的凹槽141的輪廓。調整電漿蝕刻的偏壓到足夠高以維持電漿蝕刻製程的非等向性，但也不能太高以避免將電漿蝕刻轉變為以物理蝕刻為主的製程，其中藉由高偏壓加速的電漿，轟擊(bombard)金屬閘極97B的材料並使凹槽141從頂部到底部具有基本上筆直的側壁(例如，不具有擴大的底部)。換句話說，如果偏壓太低(例如，小於約50V)，則電漿蝕刻製程失去其非等向性，並且如果偏壓太高(例如，高於約100V)，則凹槽141不會具有擴大的下部。所揭露的偏壓範圍允許蝕刻製程是非等向性的，並且同時保持用於電漿蝕刻製程的化學蝕刻的某些性質，使得三氯化硼反應並蝕刻掉金屬閘極97B的材料。結果，形成具有擴大的下部的凹槽141。在第13B圖的示例中，凹槽141的上部具有基本上筆直的側壁141US，並且凹槽141的下部被擴大並且具有彎曲的側壁，其類似於部分的圓形、橢圓形等等。第13B圖中所示的凹槽141的下部的形狀僅是非限制性的示例，也可以是其他形狀 (參見例如第17圖和第19圖)並且完全包括在本發明實施例的範圍內。
在形成凹槽141的蝕刻製程期間，金屬閘極97B的材料的殘留物傾向於黏到(stick to)閘極間隔物87的側壁(參見第13A圖)。隨著半導體裝置的部件尺寸繼續縮小，凹槽141縮小的尺寸(例如，寬度)可能使得蝕刻製程更難以去除金屬閘極97B的材料，因此，增加了金屬閘極97B的材料的殘留物留在閘極間隔物87的側壁上的可能性。在切割金屬閘極製程之後，這些殘留物可能造成形成的兩個分離閘極之間電性短路(參見例如第15B圖中的97B_1和97B_2)。藉由形成凹槽141的擴大的下部，當前揭示的方法允許在切割金屬閘極製程中更好地去除金屬閘極97B的材料，從而減少或防止形成的分離的金屬閘極的電性短路。
接下來，如第14A圖和第14B圖所示，由一種或多種介電材料143填充凹槽141。在所示的示例中，一種或多種介電材料143包括第一介電層142和第二介電層144，第二介電層144可以包括或可以不包括與第一介電層142相同的介電材料。用於第一介電層142和第二介電層144的適合材料可以包括由PVD、CVD、ALD或其他適合的沉積方法形成的氮化矽、氮氧化矽、碳化矽等等。
在一些實施例中，第一介電層142和第二介電層144包括藉由不同沉積方法形成的相同材料。例如，第一介電層142包括藉由ALD製程形成的氮化矽，以及第二介電層144包括藉由PECVD製程形成的氮化矽。由於藉由ALD製程形成的材料(例如，氮化矽)可以具有比藉由PECVD製程形成的材料更高的密度，因此，藉由ALD製程形成的氮化矽可以具有與藉由PECVD製程形成的氮化矽不同的物理性質(例如，更硬、更慢的蝕刻速率)。另一方面，PECVD製程可以具有比ALD製程更高的沉積速率，因此可以比ALD製程更快地沉積材料。藉由在填充凹槽141中使用ALD製程和PECVD製程，形成更高品質的第一介電層142，以使由切割金屬閘極製程形成的金屬閘極(例如，第15B圖中的97B_1和97B_2)絕緣，並且快速形成第二介電層144以填充凹槽141，從而縮短製程時間。
接下來，如第15A-15C圖所示，執行平坦化製程，例如CMP製程，以去除第一硬罩幕層122、第二硬罩幕層124和設置在第二硬罩幕層124的上表面上的部分的第一介電層142/第二介電層144。在一些實施例中，繼續平坦化製程，直到第一ILD90上的介電材料85被去除，如第15A-15C圖所示。應注意的是，第15A圖的剖面圖是沿著剖面A-A。
如第15B圖所示，金屬閘極97B現在被分成兩個分離的金屬閘極97B_1和97B_2，其可以用不同的閘極電壓分別控制。一種或多種介電材料143的剩餘部分可以稱為介電結構143'。例如，在第15B圖的剖面圖中，介電結構143'的上部的寬度比介電結構143'的下部的寬度窄。換句話說，在金屬閘極97B_1和97B_2的縱向方向上，介電結構143'的下部延伸超出介電結構143'的上部的橫向範圍(例如，超出兩側的側壁)。另外，在第15C圖的剖面圖中，介電結構143'的上部和介電結構143'的下部具有相同的寬度。在一些實施例中，在第15B圖的剖面圖中，介電結構143'的上部具有筆直的側壁，其具有在約5nm和約35nm之間的高度(沿著垂直於基板50的上主表面的第一方向測量)，並且介電結構143'的下部(擴大的部分)具有在約5nm和約35nm之間的高度(沿第一方向測量)。
接下來，如第16A-16C圖所示，接觸件102(也稱為閘極接觸件)和接觸件106(也稱為源極/汲極接觸件)形成在金屬閘極97和源極/汲極區域80上並且電連接到金屬閘極97和源極/汲極區域80。為了形成接觸件102/106，在第一ILD90上形成第二ILD95。在一些實施例中，第二ILD95是藉由可流動CVD方法形成的可流動膜(flowavle film)。在一些實施例中，第二ILD95由如PSG、BSG、BPSG、USG等等的介電材料形成，並且可以藉由任何適合的方法沉積，例如CVD和PECVD。接下來，穿過第一ILD90及/或第二ILD95形成接觸件開口，以暴露金屬閘極97和源極/汲極區域80，然後用導電材料填充接觸件開口以形成接觸件102/106。在一些實施例中，在填充接觸件開口之前，在源極/汲極區域80上形成矽化物區域81。以下討論形成接觸件102的細節。
在一些實施例中，在源極/汲極區域80上方形成矽化物區域81。矽化物區域81可以藉由首先沉積能夠與半導體材料(例如，矽、鍺)反應的金屬來形成，以在源極/汲極區域80上形成矽化物或鍺化物區域，上述金屬例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬(noble metal)、其他難熔金屬(refractory metal)、稀土金屬或其合金，然後執行熱退火製程以形成矽化物區域81。然後，例如藉由蝕刻製程去除沉積的金屬的未反應的部分。儘管區域81被稱為矽化物區域，但區域81也可以是鍺化物區域或矽鍺化物區域(例如，包括矽化物和鍺化物的區域)。
接下來，形成阻障層104內襯(lining)於接觸件開口的側壁和底部以及於第二ILD95的上表面上。阻障層104可以包括氮化鈦、氮化鉭、鈦、鉭等等，並且可以藉由ALD、PVD、CVD或其他適合的沉積方法形成。接下來，在阻障層104上形成晶種層109。晶種層109可以藉由PVD、ALD或CVD沉積，並且可以由鎢、銅或銅合金形成，但是也可以使用其他適合的方法和材料。一旦形成晶種層109，就可以在晶種層109上(onto)形成導電材料110，填充並過填充接觸件開口。導電材料110可以包括鎢，但是也可以替代地使用其他適合的材料，例如鋁、銅、氮化鎢、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、其合金、或其組合等等。可以使用任何適合的沉積方法，例如PVD、CVD、ALD、電鍍(plating或electroplating)和回流，來形成導電材料110。
一旦填充了接觸件開口，可以藉由如CMP的平坦化製程去除阻障層104、晶種層109和接觸件開口外的導電材料110的多餘部分，但是也可以使用任何適合的去除製程。因此，在接觸開口中形成接觸件102/106。在單一剖面所示的接觸件102/106作為示例，接觸件102/106可以處於不同的剖面中。另外，在第16B圖中，所示的接觸件102連接到兩個金屬閘極97B_1和97B_2作為示例。在不脫離本發明實施例的精神的情況下，可以改變連接到每個金屬閘極97B_1和97B_2的接觸件102的數量和位置，這些和其他修改完全包括在本發明實施例的範圍內。
如上面參考第13B圖所討論的，凹槽141的擴大的下部可以具有不同的形狀，這取決於例如蝕刻製程的蝕刻條件。在第17-20圖中繪示出額外的示例。
第17-18圖係根據一實施例繪示出在各個製造階段的FinFET裝置100A的剖面圖。FinFET裝置100A類似於FinFET裝置100，但具有不同的形狀的凹槽141。具體地，第17圖中的凹槽141具有矩形剖面的上部和另一矩形剖面的下部。凹槽141的上部具有寬度D1，凹槽141的下部具有大於寬度D1的寬度D2。在一些實施例中，寬度D2比寬度D1大約2nm至約15nm。應注意的是，第17圖繪示出凹槽141沿著剖面B-B的剖面圖，在一些實施例中，凹槽141沿著剖面C-C的對應的剖面圖與第13A圖相同。第18圖繪示出在形成第二ILD95和接觸件102/106之後的FinFET裝置100A。應注意的是，第18圖顯示出FinFET裝置100A沿著剖面B-B的剖面圖，在一些實施例中，FinFET裝置100A沿著剖面A-A和C-C的對應的剖面圖分別與第16A圖和第16C圖相同。
第19-20圖係根據一實施例繪示出在各個製造階段的FinFET裝置100B的剖面圖。FinFET裝置100B類似於FinFET裝置100，但具有不同的形狀的凹槽141。具體地，第19圖中的凹槽141具有矩形剖面的上部和(部分的)菱形剖面的下部。凹槽141的上部具有寬度D1，且凹槽141的下部具有大於寬度D1的寬度D2。在一些實施例中，寬度D2比寬度D1大約2nm至約15nm。應注意的是，第19圖繪示出凹槽141沿著剖面B-B的剖面圖，在一些實施例中，凹槽141沿著剖面C-C的對應剖面圖與第13A圖相同。第20圖繪示出在形成第二ILD95和接觸件102/106之後的FinFET裝置100B。應注意的是，第20圖顯示出FinFET裝置100B沿著剖面B-B的剖面圖，在一些實施例中，FinFET裝置100B沿著剖面A-A和C-C的對應剖面圖分別與第16A圖和第16C圖相同。
第21A-21C圖、第22圖、第23圖、第24A圖、第24B圖、第25A圖和第25B圖係根據一實施例繪示出在各個製造階段的FinFET裝置200的各種視圖(例如，剖面圖、平面圖)。FinFET裝置200類似於FinFET裝置100，但沒有形成虛設鰭片64E。下文將討論FinFET裝置200的形成過程。在本文的整個討論中，除非另有說明，否則不同附圖中的相同元件符號為使用相同或類似材料並藉由相同或類似方法形成的相同或類似元件，因此不再重複細節。
第21A-21C圖繪示出在形成金屬閘極97之後的FinFET裝置200的剖面圖，按照如第2-6圖、第7A-7C圖和第8A-8C圖所示的相同或類似的製程步驟，但是沒有形成虛設鰭片64E。具體地，參考第21B圖，FinFET裝置200具有形成突出於基板50上的四個鰭片64(例如，具有功能性、非虛設鰭片)，並且每個鰭片64具有形成在金屬閘極97的兩側上的源極/汲極區域80(參見第21A圖)。應注意的是，第21C圖的剖面圖是沿著第22圖中所示的剖面C-C，其中剖面C-C是位於鰭片64B和鰭片64C之間。
第22圖繪示出在第21A-21C圖中所示的製程之後的FinFET裝置200的平面圖，其類似於第9圖中的平面圖，但在切割區域55下沒有虛設鰭片64E(參見第9圖)。
接下來，在第23圖中，第一ILD90的上部以介電材料85取代，並且在FinFET裝置200上形成可以包括第一硬罩幕層122和第二硬罩幕層124的硬罩幕層123。接下來，在硬罩幕層123中形成開口137。開口137定義出在第22圖中的切割區域55。
接下來，如第24A圖和第24B圖所示，藉由蝕刻製程去除在切割區域55(參見第22圖)內並由開口137暴露(例如，正下方)的部分的金屬閘極97B/97C，且在金屬閘極97B/97C中形成凹槽141。第24B圖繪示出沿著FinFET裝置200剖面B-B的剖面圖，其沿著金屬閘極97B的縱向方向(參見第22圖)。如第24B圖所示，在鰭片64之間形成凹槽141，且凹槽141從金屬閘極97B的上表面延伸到金屬閘極97B的下表面。凹槽141暴露至少一部分的隔離區域62，並且可以延伸到隔離區域62中。在一些實施例中，用於形成在第24A圖和第24B圖中的凹槽141的蝕刻製程，與用於形成在第13A圖和第13B圖中的凹槽141的蝕刻製程蝕刻製程相同，因此不再重複細節。如本發明所屬領域中具有通常知識者容易理解的，為了將金屬閘極97B分成兩個分離的金屬閘極，應該繼續第24A圖和第24B圖中的蝕刻製程，直到凹槽141到達隔離區域62。在第24A圖所示的實施例中，蝕刻該製程可以去除隔離區域62的頂部，使得凹槽141的下表面141L(例如，最下表面)在隔離區域62(的未凹蝕的部分)的上表面62U下。
凹槽141具有寬度D1的上部和寬度D2的下部，其中D2大於D1。換句話說，凹槽141具有擴大的下部。在一些實施例中，寬度D2比寬度D1大約2nm至約15nm。應注意的是，在第24A圖的剖面圖中，凹槽141的上部具有寬度D3，凹槽141的下部具有寬度D4，其中D3等於D4(例如，在製造的限制範圍下為等同)。換句話說，沿著剖面B-B，凹槽141的下部比凹槽141的上部寬，但是沿著剖面C-C，凹槽141的下部具有與上部相同的寬度。
第25A圖和第25B圖繪示出在凹槽141填充一種或多種介電材料(例如，142、144)之後，以及在形成第二ILD95和接觸件102/106之後的FinFET裝置200的剖面圖。類似於上面討論的FinFET裝置100的細節，因此不再重複。在一些實施例中，第25A圖和第25B圖中FinFET裝置200沿著剖面A-A的對應剖面圖與第16A圖中的相同。
如第24A圖和第24B圖所示的凹槽141的形狀是非限制性的示例。在第26-29圖中繪示出額外的示例。具體地，第26-27圖係根據一實施例繪示出在各個製造階段的FinFET裝置200A的剖面圖。第28-29圖係根據一實施例繪示出在各個製造階段的FinFET裝置200B的剖面圖。FinFET裝置200A和200B類似於FinFET裝置200，但凹槽141的下部(參見第26圖和第28圖)分別具有矩形剖面和(部分的)菱形剖面。第27圖和第29圖顯示出在切割金屬閘極製程完成之後的FinFET裝置200A和200B。
第30圖、第31A圖、第31B圖、第32A圖、第32B圖和第33圖係根據一實施例繪示出在各個製造階段的FinFET裝置300的各種視圖(例如，剖面圖、平面圖)。FinFET裝置300的形成製程類似於FinFET裝置100的形成製程，但是具有在金屬閘極97上形成的犧牲層99，並且利用蝕刻製程來形成修飾的(modify)凹槽141，其細節將在下文中討論。
第30圖繪示出FinFET裝置300的剖面圖，其可以藉由按照第11圖中所示的製程步驟形成。具體地，在第11圖所示的製程之後，藉由例如使用對金屬閘極97的材料具有選擇性的蝕刻劑的蝕刻製程來凹蝕金屬閘極97(例如，97A/97B/97C/97D)。在凹蝕金屬閘極97之後，在閘極間隔物87之間形成凹槽。接下來，形成犧牲層99在凹蝕的金屬閘極97上並填充凹槽。犧牲層99也可以形成在閘極間隔物87的上表面上和介電材料85的上表面上。在示例性的實施例中，犧牲層99包括使用適合的形成方法，例如CVD、PECVD，濺鍍、其組合等等，形成的非晶矽。接下來，可以執行如CMP的平坦化製程以實現犧牲層99的水平的(level)上表面。
接下來，在第31A圖和第31B圖中，在犧牲層99上形成硬罩幕層123，並且在硬罩幕層123中形成開口137。開口137定義出切割區域55，其相同於或者類似於第9圖中所示的切割區域55。開口137在虛設鰭片64E正上方，如第31B圖所示。
接下來，如第32A圖和第32B圖所示，藉由蝕刻製程去除在切割區域55(參見第9圖)內且由開口137所暴露(例如，正下方)的部分金屬閘極97B/97C，且在金屬閘極97B/97C中形成凹槽141。如第32B圖所示，凹槽141形成在虛設鰭片64E上(例如，正上方)，並且延伸到金屬閘極97B中以暴露至少虛設鰭片的頂部。凹槽141具有寬度D1的上部和寬度D2的下部，其中D2大於D1。換句話說，凹槽141在第13B圖的剖面圖中具有擴大的下部。在一些實施例中，寬度D2比寬度D1大約2nm至約15nm。凹槽141的形狀和尺寸與上面第13A圖和第13B圖所討論的相同或類似，因此不再重複細節。
在一些實施例中，為了形成具有擴大的下部的凹槽141(參見第32B圖)，執行包括多個蝕刻循環的蝕刻製程，其中每個蝕刻循環延伸凹槽141(例如，加深)到金屬閘極97B中更深處。當實現凹陷141的目標深度時，停止蝕刻製程。在一些實施例中，每個蝕刻循環包括氧化步驟，然後是蝕刻步驟。在氧化步驟中，藉由轉化(例如，氧化)由凹槽141暴露的犧牲層99(例如，非晶矽)的表面部分成氧化物，沿著凹槽141的側壁和底部形成保護層。例如，可以藉由向凹槽141供應(supply)含氧電漿來執行氧化製程，其中含氧電漿與非晶矽的表面部分反應(例如，氧化)，並且轉化非晶矽的表面部分成氧化矽。因此，轉化的氧化矽在所示的實施例中用作保護層。氧化製程也可以氧化由凹槽141暴露的金屬閘極97B的表面部分，以形成金屬氧化物(例如，氧化銅)。在蝕刻步驟中，執行適合的蝕刻製程，例如電漿蝕刻製程，以去除在開口137下的部分的金屬閘極97B。控制蝕刻製程的參數，使得凹槽141的上部具有基本上筆直的側壁141US，並且相較於凹槽141的上部，凹槽141的下部擴大。
現在描述蝕刻循環中的氧化步驟和蝕刻步驟的細節。在氧化步驟中，使用包括氧氣(例如O2 )的氣體執行電漿製程。氧氣的流速可以在約20sccm至約400sccm之間。在電漿製程中可以使用如氦的載氣。氦的流速可以在約60sccm和約120sccm之間。電漿製程的溫度可以在約60℃至約120℃之間，並且電漿製程的壓力可以在約5mTorr至約30mTorr之間。
在蝕刻步驟中，執行適合的蝕刻製程，例如電漿蝕刻，以將凹槽141更深地延伸到金屬閘極97B中。在蝕刻步驟中使用的蝕刻氣體對金屬閘極97B的材料是有選擇性的，並且基本上不攻擊閘極間隔物87、介電材料85和第一ILD90。在一些實施例中，電漿蝕刻使用包括氯的蝕刻氣體(例如，Cl2 或SiCl4 )。如氬及/或氦的載氣可以用於電漿蝕刻製程中。在一些實施例中，含氯氣體(例如，SiCl4 )的流速在約3sccm至約100sccm，氦氣的流速為約30sccm至約200sccm。在一些實施例中，蝕刻氣體也可以包括氧氣(例如，O2 )，其流速在約3sccm至約100sccm之間。電漿蝕刻的溫度可以在約45℃和約120℃之間，並且電漿蝕刻的壓力可以在約15mTorr和約100mTorr之間。電漿蝕刻的偏壓可以在約50V和約1500V之間。
在一些實施例中，藉由氧化製程形成的保護層保護凹槽141的側壁輪廓(例如，筆直的側壁)。由於沿著由凹槽141暴露的金屬閘極97B的側壁部分形成較少或不形成保護層，在凹槽141底部的金屬閘極97B的材料以更快的速率被蝕刻，從而導致凹槽141的下部擴大。在一些實施例中，調整蝕刻步驟中的電漿蝕刻製程的偏壓在目標範圍內(例如，在約50V和約1500V之間)以控制形成的凹槽141的輪廓。調整電漿蝕刻的偏壓到足夠高以維持電漿蝕刻過程的非等向性，但也不能太高以避免將電漿蝕刻轉變成大部分的物理蝕刻製程。換句話說，如果偏壓太低(例如，小於約50V)，則電漿蝕刻製程失去其非等向性，並且如果偏壓太高(例如，高於約1500V)，則凹槽141不會具有擴大的下部。作為調整蝕刻條件的結果，形成具有擴大的下部的凹槽141。
接下來，在第33圖中，凹槽141填充一種或多種介電材料(例如，142、144)，以將金屬閘極97B分成兩個分離的金屬閘極97B_1和97B_2。接下來，執行如CMP的平坦化製程以去除硬罩幕層(例如，122、124)和犧牲層99。接下來，在金屬閘極97B_1和97B_2上形成第二ILD95，並且形成電耦合到金屬閘極97B_1和97B_2的接觸件102。細節類似於上面第16A-16C圖所討論的，因此這裡不再重複。應注意的是，在一些實施例中，FinFET裝置300沿著剖面A-A和C-C的對應剖面圖分別與第16A圖和第16C圖中所示的相同。
在第32B圖的示例中，凹槽141的上部具有基本上筆直的側壁141US，並且凹槽141的下部被擴大且具有類似部分的圓形、橢圓形等的彎曲的側壁。第32B圖中所示凹槽141的下部的形狀僅是非限制性的示例，也可以是其他形狀並且完全包括在本發明實施例的範圍內。
作為示例， 第34-37圖係根據一實施例繪示出在凹槽141填充一種或多種介電材料(例如，142、144)之前和之後的FinFET裝置300A沿著剖面B-B的剖面圖。另外，第36-37圖係根據一實施例繪示出在凹槽141填充一種或多種介電材料(例如，142、144)之前和之後的FinFET裝置300B的剖面圖。FinFET裝置300A和300B類似於FinFET裝置100，但凹槽141分別具有矩形剖面和(部分的)菱形剖面。
第38圖、第39A圖、第39B圖和第40圖係根據一實施例繪示出在各個製造階段的FinFET裝置400的剖面圖。FinFET裝置400類似於FinFET裝置300，但沒有形成虛設鰭片64E。結果，為了將金屬閘極97B切割成兩個分離的金屬閘極，形成凹槽141以延伸穿過金屬閘極97B，直到暴露出部分的隔離區域62。細節與上面討論的相同或類似，因此不再重複。
在第39B圖中，凹槽141的上部具有基本上筆直的側壁141US，並且凹槽141的下部被擴大並且具有彎曲的側壁，其類似於部分的圓形、橢圓形等等。第39B圖中所示的凹槽141的下部的形狀僅是非限制性的示例，也可能是其他形狀並且完全包括在本發明實施例的範圍內。
作為示例，第41-42圖係根據一實施例繪示出在凹槽141填充一種或多種介電材料(例如，142、144)之前和之後的FinFET裝置400A沿著截面B-B的剖面圖。另外，第43-44圖係根據一實施例繪示出在凹槽141填充一種或多種介電材料(例如，142、144)之前和之後的FinFET裝置400B的剖面圖。FinFET裝置400A和400B類似於FinFET裝置400，但凹槽141分別具有矩形剖面和(部分的)菱形剖面。
第45圖係根據一些實施例繪示出製造半導體裝置的方法的流程圖1000。應理解的是，第45圖中所示的實施例方法僅僅是許多可能的實施例方法的示例。所屬領域中具有通常知識者將認識到許多變化、替代和修改。例如，可以添加、去除、替代、重新安排和重複如第45圖所示的各種步驟。
參考第45圖，在步驟1010，形成突出於基板上的第一鰭片和第二鰭片。在步驟1020，在第一鰭片的兩側上和第二鰭片的兩側上形成隔離區域。在步驟1030，在第一鰭片上和第二鰭片上形成金屬閘極，金屬閘極被第一介電層環繞。在步驟1040，在第一鰭片和第二鰭片之間的金屬閘極中形成凹槽，其中凹槽從金屬閘極遠離基板中的上表面延伸到金屬閘極中，其中凹槽具有遠離基板的上部和介於上部與基板之間的下部，其中上部具有第一寬度，下部具有大於第一寬度的第二寬度，第一寬度和第二寬度沿著金屬閘極的縱向方向測量。
本發明實施例可以實現多個優點。各種本發明實施例在切割金屬閘極製程期間在金屬閘極中形成具有擴大的下部的凹槽。然後用一種或多種介電材料填充金屬閘極中的凹槽，以將金屬閘極分成兩個分離的金屬閘極。凹槽的擴大的下部允許在切割金屬閘極製程期間更好地去除在凹槽底部的金屬閘極的材料，從而避免或減少由切割金屬閘極製程形成的兩個分離閘極之間的電性短路。
本發明實施例提供了一種形成半導體裝置的方法，包括：形成突出於基板上的第一鰭片和第二鰭片；在第一鰭片的兩側和在第二鰭片的兩側上形成多個隔離區域；在第一鰭片上和在第二鰭片上形成金屬閘極，金屬閘極被第一介電層環繞；以及在第一鰭片和第二鰭片之間的金屬閘極中形成凹槽，其中凹槽從金屬閘極遠離(distal)基板的上表面延伸到金屬閘極中，其中凹槽具有遠離基板的上部及介於上部和基板之間的下部，其中上部具有第一寬度，且下部具有大於第一寬度的第二寬度，第一寬度和第二寬度沿著金屬閘極的縱向方向(longitudinal direction)測量。
在一實施例中，其中形成金屬閘極的步驟包括：形成虛設閘極於第一鰭片上和於第二鰭片上；形成第一介電層圍繞虛設閘極；以及以金屬閘極取代虛設閘極。
在一實施例中，更包括以介電材料填充凹槽，其中在以介電材料填充凹槽之後，金屬閘極被分成在第一鰭片上的第一金屬閘極和在第二鰭片上的第二金屬閘極。
在一實施例中，其中凹槽從金屬閘極的上表面延伸到金屬閘極的相反側的下表面，其中凹槽至少暴露多個隔離區域的一部分。
在一實施例中，其中方法更包括在第一鰭片和第二鰭片之間形成第三鰭片，其中於第三鰭片上形成凹槽，且凹槽從金屬閘極的上表面延伸到第三鰭片。
在一實施例中，其中形成凹槽的步驟包括：形成圖案化遮罩層於金屬閘極上和於第一介電層上，圖案化遮罩層具有開口，開口在第一鰭片和第二鰭片之間的金屬閘極的一部分上；以及使用圖案化遮罩層作為蝕刻遮罩執行蝕刻製程，以形成凹槽。
在一實施例中，其中執行蝕刻製程的步驟包括執行複數個蝕刻循環，其中每個蝕刻循環都包括：沿著由凹槽暴露的金屬閘極的多個側壁形成保護層；以及使用蝕刻劑蝕刻金屬閘極。
在一實施例中，其中形成保護層的步驟包括：沉積保護層於金屬閘極的多個側壁上。
在一實施例中，其中沉積保護層的步驟包括使用包括矽的第一前驅物和包括氧的第二前驅物沉積保護層，其中蝕刻金屬閘極的步驟包括使用包括三氯化硼的蝕刻氣體蝕刻金屬閘極。
在一實施例中，更包括：在金屬閘極中形成凹槽之前，凹蝕金屬閘極的上表面，使其低於第一介電層的上表面；以及形成犧牲層於金屬閘極的凹蝕的上表面上和於第一介電層的上表面上。
在一實施例中，執行蝕刻製程的步驟包括執行複數個蝕刻循環，其中每個蝕刻循環都包括：將凹槽暴露的部分犧牲層轉化為保護層；以及使用蝕刻劑蝕刻金屬閘極。
在一實施例中，其中犧牲層包括非晶矽且保護層包括氧化矽，其中蝕刻金屬閘極的步驟包括使用包括氯的蝕刻氣體蝕刻金屬閘極。
本發明實施例提供了一種形成半導體裝置的方法，包括：形成圍繞虛設閘極結構的第一介電層，虛設閘極結構設置於第一鰭片和第二鰭片上；以金屬閘極結構取代虛設閘極結構；在金屬閘極結構和第一介電層上形成圖案化遮罩層，其中圖案化遮罩層具有位於金屬閘極結構上的開口；執行蝕刻製程以形成凹槽，其對準圖案化遮罩層的開口，其中蝕刻製程包括複數個蝕刻循環，其中每個蝕刻循環都包括：在凹槽中形成保護層；以及使用蝕刻劑去除部分的金屬閘極結構，蝕刻劑具有對金屬閘極結構的材料的選擇性；以及以第二介電材料填充凹槽。
在一實施例中，其中凹槽延伸穿過金屬閘極結構且暴露在第一鰭片和第二鰭片之間的隔離區域的一部分。
在一實施例中，其中虛設閘極結構更設置於第一鰭片和第二鰭片之間的虛設鰭片上，其中凹槽形成於虛設鰭片上，且凹槽的下部暴露虛設鰭片的頂部。
在一實施例中，其中凹槽從金屬閘極結構的上表面延伸到金屬閘極結構中，其中沿著金屬閘極結構的縱向方向，鄰近於(proximate)金屬閘極的上表面的凹槽的上部，比在金屬閘極結構中的凹槽的下部窄。
本發明實施例提供了一種半導體裝置，包括：第一鰭片，於基板上；第二鰭片，於基板上且鄰近(adjacent)於第一鰭片；第一金屬閘極，於第一鰭片上；第二金屬閘極，於第二鰭片上，其中第一金屬閘極的第一縱向方向和第二金屬閘極的第二縱向方向沿著同一條線；以及介電結構，設置於第一金屬閘極和第二金屬閘極之間，且接觸第一金屬閘極和第二金屬閘極，介電結構具有上部和下部，下部設置在上部和基板之間，其中下部延伸超出沿著第一縱向方向的上部的橫向範圍(lateral extents)。
在一實施例中，更包括多個淺溝槽隔離(shallow trench isolation，STI)區域鄰近於第一鰭片和第二鰭片，其中介電結構的下部接觸多個淺溝槽隔離區域。
在一實施例中，更包括在第一鰭片和第二鰭片之間的虛設鰭片，其中介電結構的下部接觸虛設鰭片的頂部。
在一實施例中，其中介電結構的下部和上部具有沿著垂直第一縱向方向的方向測量的相同寬度。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
30:FinFET 50:基板 52:墊氧化物層 55:切割區域 56:(上方的)墊氮化物層 58:(圖案化的)遮罩 60:半導體條 61:溝槽 62:隔離區域 62U:(隔離區域的)上表面 64,64A,64B,64C,64D:(半導體)鰭片 64E:(半導體)(虛設)鰭片 64U:(非虛設鰭片的)上表面 64EU:(虛設鰭片的未凹蝕部分的)上表面 65:(輕摻雜汲極)LDD區域 66:閘極介電質 68:閘極(電極) 70:遮罩 75:虛設閘極結構 80:源極/汲極區域 81:(矽化物)區域 82:凹槽 85:介電材料 87:(閘極)間隔物 90:第一ILD(層間介電質) 90U:(第一ILD的)上表面 91:功函數層 94:阻障層 95:第二ILD 96:閘極介電層 97:金屬閘極 97A,97B,97C,97D:金屬閘極 97B_1,97B_2:(切割後的)金屬閘極 98:閘極電極 99:犧牲層 100,200,300,400:FinFET:裝置 100A,200A,300A,400A:FinFET:裝置 100B,200B,300B,400B:FinFET:裝置 102,106:接觸件 109:晶種層 110:導電材料 122:第一硬罩幕層 124:第二硬罩幕層 123:硬罩幕層 137:開口 141:凹槽 141L:(凹槽的)下表面 141US:(凹槽的)側壁 142:第一介電層 144:第二介電層 143:介電材料 143’:介電結構 1000:流程圖 1010,1020,1030,1040:步驟 D1,D3:寬度(上部) D2,D4:寬度(下部) L1:長度 W1:寬度
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1圖係根據一些實施例繪示出鰭式場效應電晶體(FinFET)的透視圖。 第2-6圖、第7A-7C圖、第8A-8C圖、第9-11圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A-15C圖和第16A-16C圖係根據一實施例繪示出在各個製造階段的FinFET裝置的各種視圖(例如，剖面圖、平面圖)。 第17-18圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖。 第19-20圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖。 第21A-21C圖、第22圖、第23圖、第24A圖、第24B圖、第25A圖和第25B圖係根據一實施例繪示出在各個製造階段的FinFET裝置的各種視圖(例如，剖面圖、平面圖)。 第26-27圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖。 第28-29圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖。 第30圖、第31A圖、第31B圖、第32A圖、第32B圖和第33圖係根據一實施例繪示出在各個製造階段的FinFET裝置的各種視圖(例如，剖面圖、平面圖)。 第34-35圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖。 第36-37圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖。 第38圖、第39A圖、第39B圖和第40圖係根據一實施例繪示出在各個製造階段的FinFET裝置的各種視圖(例如，剖面圖、平面圖)。 第41-42圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖 第43-44圖係根據一實施例繪示出在各個製造階段的FinFET裝置的剖面圖。 第45圖係根據一些實施例繪示出製造半導體裝置的方法的流程圖。
50:基板
60:半導體條
62:隔離區域
64,64A,64B,64C,64D:鰭片
64E:(半導體)(虛設)鰭片
64U:(非虛設鰭片的)上表面
94:阻障層
96:閘極介電層
97B:金屬閘極
98:閘極電極
100:FinFET裝置
122:第一硬罩幕層
124:第二硬罩幕層
137:開口
141:凹槽
141L:(凹槽的)下表面
141US:(凹槽的)側壁
D1:寬度(上部)
D2:寬度(下部)

Claims (13)

  1. 一種形成半導體裝置的方法，包括：形成突出於一基板上的一第一鰭片和一第二鰭片；在該第一鰭片的兩側和在該第二鰭片的兩側上形成多個隔離區域；在該第一鰭片上和在該第二鰭片上形成一金屬閘極，該金屬閘極被一第一介電層環繞；凹蝕該金屬閘極的該上表面，使其低於該第一介電層的一上表面；形成一犧牲層於該金屬閘極的該凹蝕的上表面上和於該第一介電層的該上表面上；以及在形成該犧牲層後，在該第一鰭片和該第二鰭片之間的該金屬閘極中形成一凹槽，其中該凹槽從該金屬閘極遠離(distal)該基板的一上表面延伸到該金屬閘極中，其中該凹槽具有遠離該基板的一上部及介於該上部和該基板之間的一下部，其中該上部具有一第一寬度，且該下部具有大於該第一寬度的一第二寬度，該第一寬度和該第二寬度沿著該金屬閘極的一縱向方向(longitudinal direction)測量。
  2. 如請求項1之形成半導體裝置的方法，其中形成該金屬閘極的步驟包括：形成一虛設閘極於該第一鰭片上和於該第二鰭片上；形成該第一介電層圍繞該虛設閘極；以及以該金屬閘極取代該虛設閘極。
  3. 如請求項1之形成半導體裝置的方法，更包括以一介電材料填充該凹槽，其中在以該介電材料填充該凹槽之後，該金屬閘極被分成在該第 一鰭片上的一第一金屬閘極和在該第二鰭片上的一第二金屬閘極。
  4. 如請求項1至3中任一項之形成半導體裝置的方法，其中該凹槽從該金屬閘極的該上表面延伸到該金屬閘極的一相反側的下表面，其中該凹槽至少暴露該些隔離區域的一部分。
  5. 如請求項1至3中任一項之形成半導體裝置的方法，其中該方法更包括在該第一鰭片和該第二鰭片之間形成一第三鰭片，其中於該第三鰭片上形成該凹槽，且該凹槽從該金屬閘極的該上表面延伸到該第三鰭片。
  6. 如請求項1至3中任一項之形成半導體裝置的方法，其中形成該凹槽的步驟包括：形成一圖案化遮罩層於該金屬閘極上和於該第一介電層上，該圖案化遮罩層具有一開口，該開口在該第一鰭片和該第二鰭片之間的該金屬閘極的一部分上；以及使用該圖案化遮罩層作為一蝕刻遮罩執行一蝕刻製程，以形成該凹槽。
  7. 如請求項6之形成半導體裝置的方法，其中執行該蝕刻製程的步驟包括執行複數個蝕刻循環，其中每個蝕刻循環都包括：沿著由該凹槽暴露的該金屬閘極的多個側壁形成一保護層；以及使用一蝕刻劑蝕刻該金屬閘極。
  8. 如請求項1之形成半導體裝置的方法，執行該蝕刻製程的步驟包括執行複數個蝕刻循環，其中每個蝕刻循環都包括：將該凹槽暴露的部分該犧牲層轉化為一保護層；以及使用一蝕刻劑蝕刻該金屬閘極。
  9. 一種形成半導體裝置的方法，包括： 形成圍繞一虛設閘極結構的一第一介電層，該虛設閘極結構設置於一第一鰭片和一第二鰭片上；以一金屬閘極結構取代該虛設閘極結構；在該金屬閘極結構和該第一介電層上形成一圖案化遮罩層，其中該圖案化遮罩層具有位於該金屬閘極結構上的一開口；執行一蝕刻製程以形成一凹槽，其對準該圖案化遮罩層的該開口，其中該蝕刻製程包括複數個蝕刻循環，其中每個蝕刻循環都包括：在該凹槽中形成一保護層；以及使用一蝕刻劑去除部分的該金屬閘極結構，該蝕刻劑具有對該金屬閘極結構的材料的選擇性；以及以一第二介電材料填充該凹槽。
  10. 如請求項9之形成半導體裝置的方法，其中該凹槽從該金屬閘極結構的一上表面延伸到該金屬閘極結構中，其中沿著該金屬閘極結構的一縱向方向，鄰近於(proximate)該金屬閘極結構的該上表面的該凹槽的一上部，比在該金屬閘極結構中的該凹槽的一下部窄。
  11. 一種半導體裝置，包括：一第一鰭片，於一基板上；一第二鰭片，於該基板上且鄰近(adjacent)於該第一鰭片；一第一金屬閘極，於該第一鰭片上；一第二金屬閘極，於該第二鰭片上，其中該第一金屬閘極的一第一縱向方向和該第二金屬閘極的一第二縱向方向沿著同一條線；一介電結構，設置於該第一金屬閘極和該第二金屬閘極之間，且接觸該第一 金屬閘極和該第二金屬閘極，該介電結構具有一上部和一下部，該下部設置在該上部和該基板之間，其中該下部延伸超出沿著該第一縱向方向的該上部的橫向範圍(lateral extents)；以及在該第一鰭片和該第二鰭片之間的一虛設鰭片，其中該介電結構的該下部接觸該虛設鰭片的一頂部。
  12. 如請求項11之半導體裝置，更包括多個淺溝槽隔離(shallow trench isolation，STI)區域鄰近於該第一鰭片和該第二鰭片，其中該介電結構的該下部接觸該些淺溝槽隔離區域。
  13. 如請求項11至12中任一項之半導體裝置，其中該介電結構的該下部和該上部具有沿著垂直該第一縱向方向的一方向測量的一相同寬度。
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