TW202305895A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW202305895A
TW202305895A TW111114801A TW111114801A TW202305895A TW 202305895 A TW202305895 A TW 202305895A TW 111114801 A TW111114801 A TW 111114801A TW 111114801 A TW111114801 A TW 111114801A TW 202305895 A TW202305895 A TW 202305895A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric material
forming
recess
gate
Prior art date
Application number
TW111114801A
Other languages
English (en)
Other versions
TWI808729B (zh
Inventor
何彩蓉
李資良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202305895A publication Critical patent/TW202305895A/zh
Application granted granted Critical
Publication of TWI808729B publication Critical patent/TWI808729B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Abstract

半導體裝置的形成方法包含:在從基底突出的鰭上方形成閘極結構；在閘極結構的兩側側壁上的鰭上方形成源極/汲極區；將閘極結構凹陷至閘極間隙壁的上表面之下，以在閘極結構的閘極間隙壁之間形成凹口；沿凹口的側壁和底部在凹口中沉積介電材料的第一層；在沉積第一層之後，進行第一蝕刻製程，以移除介電材料的第一層的一部分；以及在第一蝕刻製程之後，在介電材料的第一層上方的凹口中沉積介電材料的第二層。

Description

半導體裝置的形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置的形成方法。
由於各種電子組件(例如電晶體、二極體、電阻、電容等等)的集成密度的不斷改善的緣故，半導體產業已經歷了快速成長。在大多數情況下，集成密度的這種改善來自於最小部件尺寸的不斷縮小，這使得更多的組件可以集成到給定的區域中。
鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置在積體電路中越來越普遍。鰭式場效電晶體裝置具有三維結構，三維結構包括從基底突出的半導體鰭。閘極結構(被配置以控制鰭式場效電晶體裝置的導電通道中的電荷載子的流動)圍繞半導體鰭。舉例來說，在三閘極鰭式場效電晶體裝置中，閘極結構圍繞半導體鰭的三個面，進而在半導體鰭的三個面上形成導電通道。
在一些實施例中，提供半導體裝置的形成方法，此方法包含在從基底突出的鰭上方形成閘極結構；在閘極結構的兩側側壁上的鰭上方形成源極/汲極區；將閘極結構凹陷至複數個閘極間隙壁的上表面之下，以在閘極結構的複數個閘極間隙壁之間形成凹口；沿凹口的側壁和底部在凹口中沉積介電材料的第一層；在沉積第一層之後，進行第一蝕刻製程，以移除介電材料的第一層的一部分；以及在第一蝕刻製程之後，在介電材料的第一層上方的凹口中沉積介電材料的第二層。
在一些實施例中，提供半導體裝置的形成方法，此方法包含在從基底突出的鰭上方形成閘極結構；沿閘極結構的側壁形成複數個閘極間隙壁；在複數個閘極間隙壁周圍的鰭上方形成層間介電層；將閘極結構凹陷至層間介電層的上表面之下，以在複數個閘極間隙壁之間形成凹口；以介電材料的第一層作為凹口的側壁和底部的襯墊，其中設置於複數個閘極間隙壁的角落的介電材料的第一層的角落部分比沿複數個閘極間隙壁的側壁設置的介電材料的第一層的側壁部分更厚；進行第一蝕刻製程，以移除介電材料的第一層的外部，其中第一蝕刻製程移除角落部分比移除側壁部分更快；以及在進行第一蝕刻製程之後，在介電材料的第一層上方的凹口中沉積介電材料的第二層。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在從基底突出的鰭上方形成閘極結構；沿閘極結構的側壁形成複數個閘極間隙壁；在複數個閘極間隙壁周圍的鰭上方形成層間介電層；將閘極結構凹陷至層間介電層的上表面之下，以在複數個閘極間隙壁之間形成凹口；透過進行一個或複數個沉積蝕刻循環，以介電材料作為凹口的側壁和底部的襯墊，其中進行一個或複數個沉積蝕刻循環的步驟包含:在凹口中沉積介電材料的一層；及蝕刻介電材料的此層；以及在襯墊步驟之後，以介電材料填充凹口的剩下部分。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明實施例。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“在...之上”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。在本文的討論中，除非另有說明，否則不同附圖中相同或相似的附圖標記是指由相同或相似的材料使用相同或相似的形成方法形成的相同或相似的組件。
在形成半導體裝置的內文中討論本發明實施例，且特別來說，是關於形成鰭式場效電晶體(FinFET)裝置的自對準接點。本發明實施例的原理也可應用至其他類型裝置，例如平面裝置。
依據本發明一實施例，將金屬閘極結構凹陷至閘極間隙壁的上表面之下，以形成閘極間隙壁之間的凹口。接著，使用多步驟沉積製程(被稱為沉積蝕刻沉積(deposition-etch-deposition，DED)製程)，以使用介電材料填充凹口。沉積蝕刻沉積製程包含一個或多個沉積蝕刻循環，接著以最後的沉積製程來填充凹口。每個沉積蝕刻循環包含:用以沿凹口的側壁和底部形成介電材料層的沉積製程，以及用以移除沉積的介電材料層的上部的蝕刻製程。沉積蝕刻沉積製程可完全填充凹口，而不在介電材料中形成空氣間隙，這可避免或減少由介電材料中的空氣間隙導致的產品缺陷。
第1圖顯示鰭式場效電晶體30的範例的透視圖。鰭式場效電晶體30包含基底50及從基底50突出的鰭64。隔離區62形成於鰭64的兩側，鰭64突出於隔離區62之上。閘極介電質66沿鰭64的側壁和頂表面上方延伸，且閘極電極68在閘極介電質66上方。磊晶源極/汲極區80(有時被簡稱為源極/汲極區)在鰭64中，且在閘極介電質66和閘極電極68的兩側上。第1圖更顯示後續圖式使用的參考剖面。剖面B-B沿鰭式場效電晶體30的閘極電極68的縱軸延伸，剖面A-A垂直於剖面B-B，並沿鰭64的縱軸且在例如磊晶源極/汲極區80之間的電流方向的方向。剖面C-C平行於剖面B-B，並橫跨磊晶源極/汲極區80。為了清楚起見，後續圖式參考這些參考剖面。
第2、3、4、5、6、7A、7B、7C、8、9、10、11、12、13、14、15、16、17、18、19、20、21圖顯示依據一實施例，鰭式場效電晶體(FinFET)裝置100在各種製造階段的剖面示意圖。鰭式場效電晶體裝置100相似於第1圖的鰭式場效電晶體30，除了鰭式場效電晶體裝置100具有多個鰭和多個閘極結構。第2、3、4、5圖顯示沿剖面B-B的鰭式場效電晶體裝置100的剖面示意圖，而第6、7A、8、9、10、11、12、13、14、15、16、17、18、19、20、21圖顯示沿剖面A-A的鰭式場效電晶體裝置100的剖面示意圖。第7B和7C圖顯示沿剖面C-C的鰭式場效電晶體裝置100的剖面示意圖。
第2圖顯示基底50的剖面示意圖。基底50可為半導體基底，例如塊狀(bulk)半導體、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，基底50可為摻雜(例如摻雜p型或n型摻雜物)或未摻雜。基底50可為晶圓，例如矽晶圓。一般來說，絕緣層上覆半導體基底為形成於絕緣層上的半導體材料層。絕緣層可為例如埋置氧化(buried oxide，BOX)層、氧化矽層或類似物。絕緣層提供於基底上，一般為矽基底或玻璃基底。也可使用其他基底，例如多層或漸變(gradient)基底。在一些實施例中，基底50的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。
請參照第3圖，使用例如光微影和蝕刻技術將第2圖顯示的基底50圖案化。舉例來說，遮罩層(例如墊氧化層52及覆蓋的墊氮化層56)形成於基底50上方。墊氧化層52可為包括氧化矽的薄膜，例如使用熱氧化製程形成。墊氧化層52可作為基底50與上方的墊氮化層56之間的黏著層，且可作為蝕刻墊氮化層56的蝕刻停止層。在一些實施例中，墊氮化層56由氮化矽、氮氧化矽、氮碳化矽、類似物或前述之組合形成，且可使用例如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)形成。
遮罩層可透過使用光微影技術來圖案化。一般來說，光微影技術使用光阻材料(未顯示)，沉積光阻材料，照射(曝光)光阻材料，並將光阻材料顯影，以移除光阻材料的一部分。剩下的光阻材料保護下方材料(例如遮罩層)在此範例中免於受後續加工步驟(例如蝕刻)影響。在此範例中，使用光阻材料來將墊氧化層52及覆蓋的墊氮化層56圖案化，以形成圖案化遮罩58，如第3圖所示。
之後，使用圖案化遮罩58，以將基底50的暴露部分圖案化，以形成溝槽61，進而定義相鄰溝槽61之間的鰭64，如第3圖所示。在一些實施例中，透過使用例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似方法或前述之組合在基底50中蝕刻溝槽來形成鰭64。此蝕刻可為非等向性。在一些實施例中，溝槽61可為彼此平行的條帶(從俯視圖來看)，並彼此緊密排列。在一些實施例中，溝槽61可為連續的，並圍繞鰭64。鰭64也可在之後被稱為半導體鰭。
鰭64可透過任何合適的方法圖案化。舉例來說，鰭64可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸將鰭圖案化。
第4圖顯示在相鄰鰭64之間形成絕緣材料，以形成隔離區62。絕緣材料可為氧化物(例如氧化矽)、氮化物、類似物或前述之組合，且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遠端電漿系統中的基於化學氣相沉積的材料沉積，並後固化使其轉變為另一材料，例如氧化物)、類似方法或前述之組合形成。可使用其他絕緣材料及/或形成製程。在顯示的實施例中，絕緣材料為透過可流動化學氣相沉積製程形成的氧化矽。當形成此材料之後，可進行退火製程。平坦化製程(例如化學機械研磨(chemical mechanical polish，CMP))可移除任何多餘的絕緣材料，並形成共平面的隔離區62的頂表面和鰭64的頂表面(未顯示)。圖案化遮罩58(請參照第3圖)也可透過平坦化製程移除。
在一些實施例中，隔離區62包含襯墊(例如襯墊氧化物)(未顯示)，襯墊在隔離區62與基底50/鰭64之間的界面處。在一些實施例中，形成襯墊氧化物，以減少基底50與隔離區62之間的界面處的晶體缺陷。相似地，襯墊氧化物也可用以減少鰭64與隔離區62之間的界面處的晶體缺陷。襯墊氧化物(例如氧化矽)可為透過將基底50的表面層熱氧化形成的熱氧化物，但是也可使用其他合適的方法來形成襯墊氧化物。
接著，將隔離區62凹陷，以形成淺溝槽隔離(shallow trench isolation，STI)區。將隔離區62凹陷，使得鰭64的上部從相鄰的隔離區62突出。隔離區62的頂表面可具有如圖所示的平坦表面、凸面、凹面(例如凹陷)或前述之組合。隔離區62的頂表面可透過合適的蝕刻形成平坦表面、凸面及/或凹面。隔離區62可透過使用合適的蝕刻製程來凹陷，例如對隔離區62的材料有選擇性的蝕刻製程。舉例來說，可進行乾蝕刻或使用稀釋氫氟酸(dilute hydrofluoric，dHF)的濕蝕刻，以將隔離區62凹陷。
第2、3、4圖顯示形成鰭64的實施例，但是可在各種不同製程中形成鰭。舉例來說，基底50的頂部可透過合適的材料取代，例如適用於將形成的預期類型(例如，n型或p型)半導體裝置的磊晶材料。之後，將有著磊晶材料在頂部的基底50圖案化，以形成包括磊晶材料的鰭64。
作為令一範例，可在基底的頂表面上方形成介電層，可通過介電層蝕刻溝槽，可在溝槽中磊晶成長同質磊晶結構，可將介電層凹陷，使得同質磊晶結構從介電層突出，以形成鰭。
在另一範例中，可在基底的頂表面上方形成介電層，可通過介電層蝕刻溝槽，可使用不同於基底的材料在溝槽中磊晶成長異質磊晶結構，且可將介電層凹陷，使得異質磊晶結構從介電層突出，以形成鰭。
在成長磊晶材料或磊晶結構(例如異質磊晶結構或同質磊晶結構)的實施例中，成長材料或結構可在成長期間原位(in situ)摻雜，其可免除之前或後續的佈植，但是可一起使用原位摻雜和佈植摻雜。再者，在N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)區磊晶成長不同於在P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)區的材料可為有利的。在各種實施例中，鰭64可包括矽鍺(Si xGe 1-x，其中x可在0與1之間)、碳化矽、純鍺或大致純鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似物。舉例來說，可用於形成第III-V族化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似物，但不限於此。
第5圖顯示在鰭64上方形成虛設閘極結構75。在一些實施例中，虛設閘極結構75包含閘極介電質66和閘極電極68。可在虛設閘極結構75上方形成遮罩70。為了形成虛設閘極結構75，在鰭64上形成介電層。介電層可為例如氧化矽、氮化矽、前述之多層或類似物，且可透過沉積或熱成長形成。
閘極層形成於介電層上方，且遮罩層形成於閘極層上方。閘極層可沉積於介電層上方，且接著透過例如化學機械研磨來平坦化。遮罩層可沉積於閘極層上方。閘極層可例如由多晶矽形成，但是也可使用其他材料。遮罩層可例如由氮化矽或類似物形成。
在形成這些層(例如介電層、閘極層和遮罩層)之後，可使用合適的光微影和蝕刻技術將遮罩層圖案化，以形成遮罩70。接著，遮罩70的圖案可透過合適的蝕刻技術轉移至閘極層和介電層，以分別形成閘極電極68和閘極介電質66。閘極電極68和閘極介電質66覆蓋對應的鰭64的通道區。閘極電極68也具有縱向方向大致垂直於鰭64的縱向方向。
在第5圖的範例中，閘極介電質66顯示為形成於鰭64上方(例如鰭64的頂表面和側壁上方)及隔離區62上方。在其他實施例中，閘極介電質66可透過例如將鰭64的材料熱氧化來形成，因此，閘極介電質66可形成於鰭64上方，但是不形成於隔離區62上方。這些及其他變化完全旨在包含在本發明實施例的範圍內。
接著，如第6圖所示，在鰭64中形成輕摻雜汲極(lightly doped drain，LDD)區65。輕摻雜汲極區65可透過佈植製程形成。佈植製程可在鰭64中植入n型或p型雜質，以形成輕摻雜汲極區65。在一些實施例中，輕摻雜汲極區65鄰接鰭式場效電晶體裝置100的通道區。輕摻雜汲極區65的一部分可延伸至閘極電極68下方，並進入鰭式場效電晶體裝置100的通道區。第6圖顯示輕摻雜汲極區65的非限制性的範例。輕摻雜汲極區65的其他配置、形狀及形成方法也為可能的，且完全旨在包含在本發明實施例的範圍內。舉例來說，可在形成閘極間隙壁87之後形成輕摻雜汲極區65。
仍請參照第6圖，在形成輕摻雜汲極區65之後，在閘極結構上形成閘極間隙壁87。在第6圖的範例中，閘極間隙壁87形成於閘極電極68的兩側側壁上以及閘極介電質66的兩側側壁上。閘極間隙壁87可由氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似物或前述之組合形成，且可透過使用例如熱氧化、化學氣相沉積或其他合適的沉積製程形成。
第6圖顯示的閘極間隙壁87的形狀和形成方法僅為非限制性範例，且可能有其他形狀和形成方法。舉例來說，閘極間隙壁87可包含第一閘極間隙壁(未顯示)和第二閘極間隙壁(未顯示)。第一閘極間隙壁可形成於虛設閘極結構75的兩側側壁上。第二閘極間隙壁可形成於第一閘極間隙壁上，而第一閘極間隙壁設置於對應的閘極結構與對應的第二閘極間隙壁之間。第一閘極間隙壁可具有L形剖面。在另一範例中，可在形成磊晶源極/汲極區80(請參照第7A圖)之後形成閘極間隙壁87。在一些實施例中，在第7A圖顯示之磊晶源極/汲極區80的磊晶製程之前，在第一閘極間隙壁(未顯示)上形成虛設閘極間隙壁，且在形成磊晶源極/汲極區80之後，移除虛設閘極間隙壁，並以第二閘極間隙壁取代虛設閘極間隙壁。所有這些實施例完全旨在包含在本發明實施例的範圍內。
接著，如第7A圖所示，形成磊晶源極/汲極區80。透過蝕刻鰭64形成凹口，並使用合適的方法(例如金屬有機化學氣相沉積(metal organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶成長(selective epitaxial growth，SEG)、類似方法或前述之組合)在凹口中磊晶成長材料，以形成磊晶源極/汲極區80。
如第7A圖所示，磊晶源極/汲極區80可具有從鰭64的各自表面突起的表面(例如突起至鰭64的非凹陷部分之上)，且可具有刻面。相鄰鰭64的磊晶源極/汲極區80可合併，以形成連續的磊晶源極/汲極區80，如第7B圖所示。在一些實施例中，相鄰鰭64的磊晶源極/汲極區80不合併再一起，並保持隔開的磊晶源極/汲極區80，如第7C圖所示。在最終的鰭式場效電晶體為n型鰭式場效電晶體的一些例式性實施例中，磊晶源極/汲極區80包括碳化矽(SiC)、磷化矽(SiP)、磷摻雜碳化矽(SiCP)或類似物。在最終的鰭式場效電晶體為p型鰭式場效電晶體的替代例式性實施例中，磊晶源極/汲極區80包括SiGe，且p型雜質例如硼或銦。
可將磊晶源極/汲極區80植入摻雜物，以形成源極/汲極區，接著進行退火。佈植製程可包含形成及圖案化遮罩(例如光阻)，以覆蓋將保護鰭式場效電晶體裝置100免於佈植製程的區域。磊晶源極/汲極區80可具有雜質(例如摻雜物)濃度在約10 19cm -3與約10 21cm -3之間。在一些實施例中，磊晶源極/汲極區可在成長期間原位摻雜。
接著，如第8圖所示，在虛設閘極結構75上方形成第一層間介電質(interlayer dielectric，ILD)90。在一些實施例中，第一層間介電質90由介電材料形成，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)或類似物，且可透過任何合適方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積或可流動化學氣相沉積。可進行平坦化製程(例如化學機械研磨)，以移除遮罩70。在平坦化製程之後，第一層間介電質90的頂表面與閘極電極68的頂表面齊平。
接著，在第9圖中，進行閘極後製製程(有時被稱為取代閘極製程)，以分別用主動閘極(也可被稱為取代閘極或金屬閘極)和主動閘極介電材料來取代閘極電極68和閘極介電質66。因此，在閘極後製製程中，閘極電極68和閘極介電質66可分別被稱為虛設閘極電極和虛設閘極介電質。在一些實施例中，主動閘極為金屬閘極。
請參照第9圖，以取代閘極結構97取代虛設閘極結構75。依據一些實施例，為了形成取代閘極結構97，在蝕刻步驟中移除閘極電極68正下方的閘極電極68和閘極介電質66，使得凹口(未顯示)形成於閘極間隙壁87之間。每個凹口暴露對應鰭64的通道區。在虛設閘極移除期間，閘極介電質66可用作蝕刻閘極電極68時的蝕刻停止層。接著，在移除閘極電極68之後，可移除閘極介電質66。
接著，在凹口中形成取代閘極結構97的閘極介電層94、阻障層96、功函數層98和閘極電極86。閘極介電層94順應性沉積於凹口中，例如沉積於鰭64的頂表面和側壁上及閘極間隙壁87的側壁上以及第一層間介電質90的頂表面上(未顯示)。依據一些實施例，閘極介電層94包括氧化矽、氮化矽或前述之多層。在其他實施例中，閘極介電層94包含高介電常數介電材料，且在這些實施例中，閘極介電層94可具有k值(例如介電常數)大於約7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽和前述之組合。閘極介電層94形成方法可包含分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、電漿輔助化學氣相沉積和類似方法。
接著，在閘極介電層94上方順應性形成阻障層96。阻障層96可包括導電材料，例如氮化鈦，但是可替代地使用其他材料，例如氮化鉭、鈦、鉭或類似物。阻障層96可透過使用化學氣相沉積製程形成，例如電漿輔助化學氣相沉積。然而，可替代地使用其他替代製程，例如濺鍍、金屬有機化學氣相沉積(MOCVD)或原子層沉積。
接著，在一些實施例中，在形成閘極電極86之前，可在阻障層96上方的凹口中形成功函數層98，例如p型功函數層或n型功函數層。可被包含在p型裝置的閘極結構中的例示性的p型功函數金屬包含TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、其他合適的p型功函數材料或前述之組合。可被包含在n型裝置的閘極結構中的例示性的n型功函數金屬包含Ti、Ag、TaAl、 TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或前述之組合。功函數值與功函數層的材料組成相關聯，因此，選擇功函數層的材料，以調整功函數層的功函數值，使得在將形成的裝置中達到目標的臨界電壓Vt。功函數層可透過化學氣相沉積、物理氣相沉積(PVD)及/或其他合適的製程來沉積。
接著，在功函數層98上方順應性形成晶種層(未顯示)。晶種層可包含銅、鈦、鉭、氮化鈦、氮化鉭、類似物或前述之組合，且可透過原子層沉積、濺鍍、物理氣相沉積或類似方法來沉積。在一些實施例中，晶種層為金屬層，此金屬層可為單層或包括由不同材料形成的複數個子層的複合層。舉例來說，晶種層包括鈦層及鈦層上方的銅層。
接著，在晶種層上方沉積閘極電極86，且閘極電極86填充了凹口的剩下部分。閘極電極86可由含金屬材料製成，例如Cu、Al、W、類似物、前述之組合或前述之多層，且可透過例如電鍍、無電電鍍或其他合適的方法形成。在形成閘極電極86之後，可進行平坦化製程(例如化學機械研磨)，以移除閘極介電層94、阻障層96、功函數層98、晶種層和閘極電極86的多餘部分，這些多餘部分在第一層間介電質90的頂表面上方。閘極介電層94、阻障層96、功函數層98、晶種層和閘極電極86的最終剩下部分進而形成最終鰭式場效電晶體裝置100的取代閘極結構97(也被稱為金屬閘極結構)。如第9圖所示，由於平坦化製程的緣故，取代閘極結構97、閘極間隙壁87和第一層間介電質90具有共平面的上表面。
接著，在第10圖中，進行金屬閘極回蝕刻製程，以移除取代閘極結構97的上部，使得取代閘極結構97凹陷至第一層間介電質90的上表面之下。在金屬閘極回蝕刻製程之後，凹口88形成於閘極間隙壁87之間。可進行合適的蝕刻製程(例如乾蝕刻、濕蝕刻或前述之組合)作為金屬閘極回蝕刻製程。用於蝕刻製程的蝕刻劑可為鹵化物(例如CCl 4)、氧化劑(例如O 2)、酸(例如HF)、鹼(例如NH 3)、惰性氣體(例如Ar)、前述之組合或類似物作為範例。
接著，在取代閘極結構97的上表面上形成蓋層89，以保護取代閘極結構97例如免於氧化及/或後續蝕刻製程。蓋層89由導電材料形成(例如金屬)，且在顯示的範例中，蓋層89選擇性形成於取代閘極結構97的上表面上。蓋層89可由例如鎢形成，但是也可使用其他合適的導電材料。可使用合適的形成方法(例如化學氣相沉積、物理氣相沉積、原子層沉積或類似方法)，以形成蓋層89。應注意的是，在本文的討論中，除非另有規定，否則導電材料意指電性導電材料，且導電部件(例如導線)意指電性導電部件。
在後續加工中，進行多步驟沉積製程，以用介電材料93填充凹口88。多步驟沉積製程包括一個或多個沉積蝕刻循環，接著進行最終的沉積步驟，其中每個沉積蝕刻循環包含用於沉積介電材料93的一層的沉積步驟，接著進行蝕刻步驟，以蝕刻沉積的介電材料93。進行最終的沉積步驟，以填充在一個或多個沉積蝕刻循環之後的凹口88的剩下部分。因此，多步驟沉積製程也可被稱為沉積蝕刻沉積(DED)製程。第11-15圖顯示沉積蝕刻沉積製程，以填充凹口88。為了簡潔起見，第11-15圖僅顯示第10圖中的區域92，區域92包含閘極間隙壁87、蓋層89及後續形成的介電材料93。
接著，請參照第11圖，在凹口88中形成介電材料93的第一層93A，以作為凹口88的側壁和底部的襯墊。雖未顯示，但是第一層93A也形成於第一層間介電質90的上表面上方。介電材料93可例如為氮化矽，但是也可使用其他合適的介電材料，例如氮氧化矽、碳化矽、氮碳化矽或類似物。介電材料93的第一層93A可透過例如高密度電漿化學氣相沉積(HDP-CVD)形成。也可使用其他合適的形成方法，例如原子層沉積或電漿輔助化學氣相沉積。
在一實施例中，介電材料93的第一層93A為氮化矽，且透過使用包括矽烷(例如SiH 4)、氮(例如N 2)、氬(例如Ar)和氦(例如He)的製程氣體的高密度電漿化學氣相沉積製程形成。在一些實施例中，在高密度電漿化學氣相沉積製程期間，SiH 4的流量在約1標準立方公分/每分鐘(standard cubic-centimeter per minute，sccm)與約50sccm之間，N 2的流量在約50sccm與約1000sccm之間，Ar的流量在約50sccm與約600sccm之間，而He的流量在約100sccm與約600sccm之間。高密度電漿化學氣相沉積製程的溫度可在約300 ºC與約500 ºC之間，且高密度電漿化學氣相沉積製程的壓力可在約0.1mTorr與約100mTorr之間。用以將製程氣體點燃為電漿的高密度電漿化學氣相沉積製程的射頻(radio frequency，RF)源的功率可在約500W與約8000W之間。
再者，請參照第11圖，在形成介電材料93的第一層93A之後，介電材料93的第一層93A並為均勻層。換句話說，第一層93A在不同位置具有不同厚度。舉例來說，位於閘極間隙壁87的頂部角落處面對凹口88(凹口88暴露)的第一層93A的角落部分93C具有厚度T1，厚度T1大於設置於閘極間隙壁87的側壁上的第一層93A的側壁部分的厚度T2。此外，厚度T1也大於在凹口88的底部處的第一層93A的底部的厚度T3，並大於在閘極間隙壁87的上表面上的第一層93A的頂部的厚度T4。
不受特定理論的限制，據信在特定位置的沉積製程(例如高密度電漿化學氣相沉積)的沉積速率與加工氣體的原子或電漿的到達角相關(例如成正比)。舉例來說，閘極間隙壁87的上表面為平坦的，並具有180º的到達角，而凹口88的角落部分88具有直角，並具有90 º的到達角。應注意的是，在閘極間隙壁87的頂部角落處，閘極間隙壁87的上表面與閘極間隙壁87的側壁形成優角(reflex angle)(例如角度大於180º且小於360º)，且具有到達角270 º。因此，介電材料93的第一層93A的角落部分93C具有比第一層93A的其他部分更大個沉積速率，並在閘極間隙壁87的頂部角落處形成懸垂。如果使用單一步驟沉積製程來以介電材料93填充凹口88，角落部分93C可能比介電材料93的側壁部分更早合併，進而在閘極間隙壁87之間的凹口88中密封空氣間隙(也被稱為縫隙)。換句話說，介電材料93可能不完全填充凹口88，且可在閘極間隙壁87之間密封空氣間隙。介電材料93中的空氣間隙可導致後續加工中的產品缺陷。本發明實施例透過使用沉積蝕刻沉積(DED)製程來填充凹口88，防止了空氣間隙形成，之後將描述細節。
在第11圖的範例中，第一層93A的上表面93U1和第一層93A的上方側壁93S1形成角度α(角度α為優角)，角度α可在例如250º與270º之間。第一層93A的底表面93U2和第一層93A的下方側壁93S2形成角度β，角度β可在例如45º與90º之間。應注意的是，由於在凹口88的不同位置處的不一致的沉積速率的緣故，第一層93A的側壁不具有線性輪廓，反而可具有曲面輪廓。
接著，在第12圖中，進行蝕刻製程110，以移除介電材料93的第一層93A的外部(例如遠離閘極間隙壁87和蓋層89的部分)。為了比較的目的，第12圖以虛線顯示第11圖的第一層93A的表面(例如上表面、側壁及底表面)。
在一些實施例中，蝕刻製程110為乾蝕刻製程，例如電漿蝕刻製程。在一範例實施例中，蝕刻製程110為使用包括三氟化氮(例如NF 3)的蝕刻氣體來進行的電漿蝕刻製程。在電漿蝕刻製程期間，在電漿蝕刻製程期間，NF 3的流量可在約10sccm與約100sccm之間。電漿蝕刻製程的溫度可在約300 ºC與約500 ºC之間。電漿蝕刻製程的壓力可在約0.1mTorr與約100mTorr之間。電漿蝕刻製程的射頻源的功率可在約500W與約8000W之間。在一些實施例中，蝕刻製程110蝕刻及/或濺射掉介電材料93的第一層93A的外部。
在顯示的實施例中，蝕刻製程110對介電材料93的第一層93A具有不一致的蝕刻速率。舉例來說，對於蝕刻氣體的原子或電漿而言，具有大的到達角的第一層93A的位置比具有小的到達角的位置具有更高的蝕刻速率。因此，移除第一層93A的角落部分的蝕刻速率大於移除第一層93A的其他部分的蝕刻速率。在第12圖顯示的範例中，第一層93A的角落部分的厚度減少地比第一層93A的頂部、側壁部分和底部的厚度更多。第12圖中以厚度T1’標註在蝕刻製程110之後的第一層93的角落部分的厚度。在第12圖中，第一層93A的底部的厚度減少最少，因為例如電漿蝕刻製程較難到達凹口88的底部。
如第12圖所示，在蝕刻製程110之後，相較於第11圖，在介電材料93的上表面處的介電材料93的兩側側壁之間測量的凹口88的寬度W1增加。由於介電材料93的角落部分93C的較快移除速率，相較於第11圖，第一層93A的上表面93U1和第一層93A的上方側壁93S1之間的角度α減少。第12圖的角度α可在約210º與約230º之間。在一些實施例中，第一層93A的底表面93U2和第一層93A的下方側壁93S2之間的角度β透過蝕刻製程110增加。第12圖的角度β可在約90º與約135º之間。在一些實施例中，在蝕刻製程110之後，介電材料93的第一層93A的兩側上方側壁93S1形成V形，如第12圖沿上方側壁93S1描繪的V 形相交虛線所示。
第一層93A的沉積製程及用以移除第一層93A的上部的蝕刻製程110可被合稱為多步驟沉積製程的第一沉積蝕刻循環。可進行額外的沉積蝕刻循環，如以下討論。
接著，在第13圖中，在凹口88中及第一層93A上形成介電材料93的第二層93B。為了比較目的，第13圖以虛線顯示第12圖的第一層93A的表面(例如上表面、側壁及底表面)。在介電材料93的第一層93A與第二層93B之間可能有或可能沒有界面。第二層93B可透過使用相同或相似於第一層93A的形成方法來形成，故不贅述細節。由於與上述相似的原因，因此第二層93B的角落部分可以具有比第二層93B的其他部分更大的厚度。如第13圖所示，第二層93B的上表面和第二層93B的上方側壁形成角度θ(角度θ為優角)(例如約270º)，而第二層93B的底表面和第二層93B的下方側壁形成角度γ(例如約90º)。
接著，在第14圖中，進行蝕刻製程120，以移除介電材料93的第二層93B的上部。為了比較目的，第14圖以虛線顯示第13圖的第二層93B的表面(例如上表面、側壁及底表面)。蝕刻製程120可相同或相似於上述的蝕刻製程110，故不贅述細節。如第14圖所示，在蝕刻製程120之後，相較於第13圖，角度θ縮小；相較於第13圖，角度γ變大；相較於第13圖，凹口88的寬度W2增加。
第二層93B的沉積製程及用以移除第二層93B的上部的蝕刻製程120可被合稱為多步驟沉積製程的第二沉積蝕刻循環。取決於例如凹口88的尺寸，如所屬技術領域中具通常知識者容易理解地，可以相同或相似方式進行額外的沉積蝕刻循環。
在進行一個或多個沉積蝕刻循環之後，凹口88的深度可足夠淺及/或凹口88的寬度(例如寬度W2)可足夠寬，使得可進行最終沉積製程，以完全填充/過填充凹口88，而沒有在介電材料93中存在空氣間隙。第15圖顯示多步驟沉積製程的最終沉積步驟，其中進行相同或相似於形成第一層93A的沉積製程，以填充/過填充凹口88。因此，凹口88現在完全填充介電材料93，且在閘極間隙壁87之間的介電材料93中沒有形成空氣間隙。
接著，在第16圖中，進行平坦化製程(例如化學機械研磨)，以從第一層間介電質90的上表面移除介電材料93的多餘部分。在平坦化製程之後，第一層間介電質90、閘極間隙壁87和介電材料93具有共平面的上表面。
第17、18、19圖顯示形成自對準源極/汲極接點107。請參照第17圖，在第一層間介電質90上方形成圖案化遮罩層101。圖案化遮罩層101可形成透過:在第一層間介電質90上方形成光阻層101，在光阻層101上方形成硬遮罩層103，將硬遮罩層103圖案化，並將硬遮罩層103的圖案轉移至光阻層101。圖案化的光阻層101形成圖案化遮罩層。如第17圖所示，圖案化的光阻層101暴露介電材料93的一部分、閘極間隙壁87的一些部分以及第一層間介電質90的一部分。
接著，在第18圖中，使用圖案化的光阻層101作為蝕刻遮罩進行蝕刻製程(例如非等向性蝕刻製程)。蝕刻製程移除第一層間介電質90在開口102下方的部分，並暴露磊晶源極/汲極區80。蝕刻製程也可移除硬遮罩層103。在一些實施例中，蝕刻製程的蝕刻劑對第一層間介電質90的材料有選擇性(例如具有較大的蝕刻速率)，以移除第一層間介電質90的暴露部分，而大致不攻擊鰭式場效電晶體裝置100的其他結構(例如閘極間隙壁87和介電材料93)。在蝕刻製程之後，開口104形成於閘極間隙壁87中，開口104暴露下方的磊晶源極/汲極區80。
接著，為了準備在開口104形成源極/汲極接點，進行清潔製程(例如透過移除先前加工步驟(例如用以形成開口104的蝕刻製程)留下的殘留物)，以清潔開口104。清潔製程可為例如合適的濕蝕刻製程或乾蝕刻製程。
接著，在第19圖中，在開口104中形成導電材料(例如Cu、Al、W、前述之組合或類似物)，以填充開口104。接著，進行平坦化製程(例如化學機械研磨)，以從第一層間介電質90的上表面移除導電材料的多餘部分。在平坦化製程之後，在開口104中的導電材料的剩下部分形成自對準源極/汲極接點107。
在第一層間介電質90上方形成第二層間介電質105。形成開口106延伸通過第二層間介電質105和介電材料103，以暴露取代閘極結構97上的蓋層89。第二層間介電質105可使用相同或相似的形成方法由相同或相似於第一層間介電質90的材料形成，故不贅述細節。開口106可透過使用例如光微影和蝕刻技術形成。
接著，在第21圖中，在開口106中形成閘極接點109，以電性耦接取代閘極結構97。閘極接點109可透過以導電材料(例如Cu、W、Co、類似物或前述之組合)填充開口106形成，並從第二層間介電質105的上表面移除導電材料的多餘部分。
可在第21圖的加工之後，進行額外加工，以完成鰭式場效電晶體裝置100的製造。舉例來說，互連結構(在介電層中包含複數個介電層和導電部件(例如導通孔、導線))形成於第21圖的結構上方，以互連電性組件，以形成功能性電路。不在此討論細節。
現在更詳細地討論本發明實施例的優點。回想用以形成介電材料93的多步驟沉積製程防止空氣間隙形成。沒有本發明實施例的方法的情況下，在取代閘極結構97上方的介電材料93中可形成空氣間隙或縫隙。縫隙可能不利地影響介電材料93的物理性質，例如降低介電材料93的硬度、耐蝕刻性等等。在以介電材料93填充凹口88之後，進行平坦化製程，可能暴露縫隙。在用於開口104的清潔製程期間，清潔製程使用的蝕刻劑可能進入縫隙，且由於介電材料93變弱的物理性質的緣故，可能移除相鄰於縫隙的介電材料93的一部分。因此，在介電材料93的上表面處可能形成凹陷(divot)(例如凹陷區域)，此凹陷可能連接至下方縫隙。在形成自對準源極/汲極接點107期間，自對準源極/汲極接點107的導電材料可填充介電材料93的上表面的觸的凹陷。導電材料也可填充介電材料93中的縫隙。應注意的是，導電材料的這些部分不透過化學機械研磨製程移除，並仍埋置於介電材料93中。在形成閘極接點109的開口106的後續製程中，埋至於介電材料93中的導電材料的部分可能干擾(例如阻擋)蝕刻製程，且可能過早停止對開口106的蝕刻，進而使開口106可能未到達(例如暴露)取代閘極結構97上的蓋層89。因此，後續形成的閘極接點109可能並未電性耦接至下方的取代閘極結構97，進而導致產品缺陷。本發明實施例的方法透過防止在介電材料93中形成縫隙，防止或減少了上述產品缺陷的產生，進而改善裝置可靠性及產品良率。
第22圖顯示依據一些實施例，形成半導體裝置的方法1000的流程圖。應當理解的是，第22圖顯示的實施例方法僅為許多可能的實施例方法的一範例。所屬技術領域中具通常知識者可理解許多變化、替代及修改。舉例來說，可增加、移除、取代、重排列及重複第22圖顯示的各種步驟。
請參照第22圖，在方塊1010，在從基底突出的鰭上方形成閘極結構。在方塊1020，在閘極結構的兩側的鰭上方形成源極/汲極區。在方塊1030，透過將閘極結構凹陷至閘極間隙壁的上表面之下，以在閘極結構的閘極間隙壁之間形成凹口。在方塊1040，沿凹口的側壁和底部在凹口中沉積介電材料的第一層。在方塊1050，在沉積第一層之後，進行第一蝕刻製程，以移除介電材料的第一層的一部分。在方塊1060，在第一蝕刻製程之後，在介電材料的第一層上方的凹口中沉積介電材料的第二層。
在一實施例中，形成半導體裝置的方法包含: 在從基底突出的鰭上方形成閘極結構；在閘極結構的兩側側壁上的鰭上方形成源極/汲極區；將閘極結構凹陷至閘極間隙壁的上表面之下，以在閘極結構的閘極間隙壁之間形成凹口；沿凹口的側壁和底部在凹口中沉積介電材料的第一層；在沉積第一層之後，進行第一蝕刻製程，以移除介電材料的第一層的一部分；以及在第一蝕刻製程之後，在介電材料的第一層上方的凹口中沉積介電材料的第二層。在一實施例中，此方法更包含:在沉積第二層之後，進行第二蝕刻製程，以移除介電材料的第二層的一部分；以及在第二蝕刻製程之後，在介電材料的第二層上方的凹口中沉積介電材料的第三層。在一實施例中，在沉積第一層之後及第一蝕刻製程之前，設置於閘極間隙壁的角落的介電材料的第一層的角落部分具有第一厚度大於介電材料的第一層的其他部分的厚度。在一實施例中，第一蝕刻製程移除介電材料的第一層的角落部分的比移除介電材料的第一層的其他部分更快。在一實施例中，在第一蝕刻製程之後，介電材料的第一層的角落部分的側壁形成V形。在一實施例中，在沉積第一層之後及第一蝕刻製程之前，在介電材料的第一層的上表面處的凹口的兩側側壁之間測量的凹口的寬度具有第一數值，其中在第一蝕刻製程之後，凹口的寬度具有大於第一數值的第二數值。在一實施例中，在沉積第一層之後及第一蝕刻製程之前，在介電材料的第一層的上表面與介電材料的第一層的側壁之間的第一角度具有第一數值，其中在第一蝕刻製程之後，第一角度具有小於第一數值的第二數值。在一實施例中，在沉積第一層之後及第一蝕刻製程之前，在介電材料的第一層的側壁與介電材料的第一層的底表面之間的第二角度具有第三數值，其中在第一蝕刻製程之後，第二角度具有大於第三數值的第四數值。在一實施例中，沉積第一層的步驟包括使用高密度電漿化學氣相沉積(HDP-CVD)來沉積介電材料的第一層。在一實施例中，第一蝕刻製程為電漿蝕刻製程。在一實施例中，此方法更包含:在形成凹口之前，在閘極結構周圍的源極/汲極區上方形成層間介電(ILD)層；在沉積第二層之後，在層間介電層上方形成圖案化遮罩層，其中圖案化遮罩層中的第一開口暴露凹陷的閘極結構上方的介電材料、閘極間隙壁及在源極/汲極區正上方的層間介電層的第一部分；使用圖案化遮罩層作為蝕刻遮罩來進行非等向性蝕刻製程，其中非等向性蝕刻製程移除層間介電層的第一部分，以暴露源極/汲極區的層間介電層中的第二開口；以及以導電材料填充第二開口。在一實施例中，此方法更包含在進行非等向性蝕刻製程之後及填充步驟之前，使用蝕刻劑清潔第二開口。
在一實施例中，形成半導體裝置的方法包含: 在從基底突出的鰭上方形成閘極結構；沿閘極結構的側壁形成閘極間隙壁；在閘極間隙壁周圍的鰭上方形成層間介電(ILD)層；將閘極結構凹陷至層間介電層的上表面之下，以在閘極間隙壁之間形成凹口；以介電材料的第一層作為凹口的側壁和底部的襯墊，其中設置於閘極間隙壁的角落的介電材料的第一層的角落部分比沿閘極間隙壁的側壁設置的介電材料的第一層的側壁部分更厚；進行第一蝕刻製程，以移除介電材料的第一層的外部，其中第一蝕刻製程移除角落部分比移除側壁部分更快；以及在進行第一蝕刻製程之後，在介電材料的第一層上方的凹口中沉積介電材料的第二層。在一實施例中，第一蝕刻製程移除角落部分比移除設置於凹口的底部的介電材料的第一層的底部部分更快。在一實施例中，第一蝕刻製程減少遠離基底的介電材料的第一層的上表面與介電材料的第一層的側壁之間的第一優角。在一實施例中，第一蝕刻製程增加介電材料的第一層的側壁與沿凹口的底部延伸的介電材料的第一層的底表面之間的第二角度。在一實施例中，此方法更包含:在凹陷步驟之後及襯墊步驟之前，在凹陷的閘極結構上形成導電蓋層。
在一實施例中，形成半導體裝置的方法包含: 在從基底突出的鰭上方形成閘極結構；沿閘極結構的側壁形成閘極間隙壁；在閘極間隙壁周圍的鰭上方形成層間介電(ILD)層；將閘極結構凹陷至層間介電層的上表面之下，以在閘極間隙壁之間形成凹口；透過進行一個或複數個沉積蝕刻循環，以介電材料作為凹口的側壁和底部的襯墊，其中進行一個或複數個沉積蝕刻循環的步驟包含:在凹口中沉積介電材料的一層；及蝕刻介電材料的此層；以及在襯墊步驟之後，以介電材料填充凹口的剩下部分。在一實施例中，蝕刻移除介電材料的層的角落部分比移除介電材料的層的側壁部分更快，其中角落部分設置於閘極間隙壁的角落，且側壁部分沿閘極間隙壁的內側側壁設置。在一實施例中，透過進行電漿蝕刻製程蝕刻介電材料的此層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
30:鰭式場效電晶體 50:基底 52:墊氧化層 56:墊氮化層 58:圖案化遮罩 61:溝槽 62:隔離區 64:鰭 65:輕摻雜汲極區 66:閘極介電質 68:閘極電極 70:遮罩 75:虛設閘極結構 80:源極/汲極區 86:閘極電極 87:閘極間隙壁 88:凹口 89:蓋層 90:第一層間介電質 92:區域 93:介電材料 93A:第一層 93B:第二層 93C:角落部分 93S1:上方側壁 93S2:下方側壁 93U1:上表面 93U2:底表面 94:閘極介電層 96:阻障層 97:取代閘極結構 98:功函數層 100:鰭式場效電晶體裝置 101:圖案化遮罩層 102,104,106:開口 103:硬遮罩層 105:第二層間介電質 107:自對準源極/汲極接點 109:閘極接點 110,120:蝕刻製程 T1,T1’,T2,T3,T4:厚度 W1,W2:寬度 α, β, θ, γ:角度 1000:方法 1010,1020,1030,1040,1050,1060:方塊
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據一些實施例之鰭式場效電晶體(FinFET)的透視圖。 第2、3、4、5、6、7A、7B、7C、8、9、10、11、12、13、14、15、16、17、18、19、20、21圖顯示依據一實施例，鰭式場效電晶體裝置在各種製造階段的剖面示意圖。 第22圖顯示依據一些實施例，製造半導體裝置的方法的流程圖。
1000:方法
1010,1020,1030,1040,1050,1060:方塊

Claims (20)

  1. 一種半導體裝置的形成方法，包括: 在從一基底突出的一鰭上方形成一閘極結構； 在該閘極結構的兩側側壁上的該鰭上方形成一源極/汲極區； 將該閘極結構凹陷至複數個閘極間隙壁的上表面之下，以在該閘極結構的該複數個閘極間隙壁之間形成一凹口； 沿該凹口的側壁和底部在該凹口中沉積一介電材料的一第一層； 在沉積該第一層之後，進行一第一蝕刻製程，以移除該介電材料的該第一層的一部分；以及 在該第一蝕刻製程之後，在該介電材料的該第一層上方的該凹口中沉積該介電材料的一第二層。
  2. 如請求項1之半導體裝置的形成方法，更包括: 在沉積該第二層之後，進行一第二蝕刻製程，以移除該介電材料的該第二層的一部分；以及 在該第二蝕刻製程之後，在該介電材料的該第二層上方的該凹口中沉積該介電材料的一第三層。
  3. 如請求項1之半導體裝置的形成方法，其中在沉積該第一層之後及該第一蝕刻製程之前，設置於該複數個閘極間隙壁的角落的該介電材料的該第一層的一角落部分具有一第一厚度大於該介電材料的該第一層的其他部分的厚度。
  4. 如請求項3之半導體裝置的形成方法，其中該第一蝕刻製程移除該介電材料的該第一層的該角落部分的比移除該介電材料的該第一層的其他部分更快。
  5. 如請求項4之半導體裝置的形成方法，其中在該第一蝕刻製程之後，該介電材料的該第一層的該角落部分的側壁形成V形。
  6. 如請求項1之半導體裝置的形成方法，其中在沉積該第一層之後及該第一蝕刻製程之前，在該介電材料的該第一層的上表面處的該凹口的兩側側壁之間測量的該凹口的一寬度具有一第一數值，其中在該第一蝕刻製程之後，該凹口的該寬度具有大於該第一數值的一第二數值。
  7. 如請求項1之半導體裝置的形成方法，其中在沉積該第一層之後及該第一蝕刻製程之前，在該介電材料的該第一層的上表面與該介電材料的該第一層的側壁之間的一第一角度具有一第一數值，其中在該第一蝕刻製程之後，該第一角度具有小於該第一數值的一第二數值。
  8. 如請求項7之半導體裝置的形成方法，其中在沉積該第一層之後及該第一蝕刻製程之前，在該介電材料的該第一層的側壁與該介電材料的該第一層的底表面之間的一第二角度具有一第三數值，其中在該第一蝕刻製程之後，該第二角度具有大於該第三數值的一第四數值。
  9. 如請求項1之半導體裝置的形成方法，其中沉積該第一層的步驟包括使用高密度電漿化學氣相沉積來沉積該介電材料的該第一層。
  10. 如請求項9之半導體裝置的形成方法，其中該第一蝕刻製程為一電漿蝕刻製程。
  11. 如請求項1之半導體裝置的形成方法，更包括: 在形成該凹口之前，在該閘極結構周圍的該源極/汲極區上方形成一層間介電層； 在沉積該第二層之後，在該層間介電層上方形成一圖案化遮罩層，其中該圖案化遮罩層中的一第一開口暴露凹陷的該閘極結構上方的該介電材料、該複數個閘極間隙壁及在該源極/汲極區正上方的該層間介電層的一第一部分； 使用該圖案化遮罩層作為一蝕刻遮罩來進行一非等向性蝕刻製程，其中該非等向性蝕刻製程移除該層間介電層的該第一部分，以暴露該源極/汲極區的該層間介電層中的一第二開口；以及 以一導電材料填充該第二開口。
  12. 如請求項11之半導體裝置的形成方法，更包括: 在進行該非等向性蝕刻製程之後及填充步驟之前，使用一蝕刻劑清潔該第二開口。
  13. 一種半導體裝置的形成方法，包括: 在從一基底突出的一鰭上方形成一閘極結構； 沿該閘極結構的側壁形成複數個閘極間隙壁； 在該複數個閘極間隙壁周圍的該鰭上方形成一層間介電層； 將該閘極結構凹陷至該層間介電層的上表面之下，以在該複數個閘極間隙壁之間形成一凹口； 以一介電材料的一第一層作為該凹口的側壁和底部的襯墊，其中設置於該複數個閘極間隙壁的角落的該介電材料的該第一層的一角落部分比沿該複數個閘極間隙壁的側壁設置的該介電材料的該第一層的一側壁部分更厚； 進行一第一蝕刻製程，以移除該介電材料的該第一層的一外部，其中該第一蝕刻製程移除該角落部分比移除該側壁部分更快；以及 在進行該第一蝕刻製程之後，在該介電材料的該第一層上方的該凹口中沉積該介電材料的一第二層。
  14. 如請求項13之半導體裝置的形成方法，其中該第一蝕刻製程移除該角落部分比移除設置於該凹口的底部的該介電材料的該第一層的一底部部分更快。
  15. 如請求項13之半導體裝置的形成方法，其中該第一蝕刻製程減少遠離該基底的該介電材料的該第一層的上表面與該介電材料的該第一層的側壁之間的一第一優角。
  16. 如請求項15之半導體裝置的形成方法，其中該第一蝕刻製程增加該介電材料的該第一層的側壁與沿該凹口的底部延伸的該介電材料的該第一層的底表面之間的一第二角度。
  17. 如請求項13之半導體裝置的形成方法，更包括: 在凹陷步驟之後及襯墊步驟之前，在凹陷的該閘極結構上形成一導電蓋層。
  18. 一種半導體裝置的形成方法，包括: 在從一基底突出的一鰭上方形成一閘極結構； 沿該閘極結構的側壁形成複數個閘極間隙壁； 在該複數個閘極間隙壁周圍的該鰭上方形成一層間介電層； 將該閘極結構凹陷至該層間介電層的上表面之下，以在該複數個閘極間隙壁之間形成一凹口； 透過進行一個或複數個沉積蝕刻循環，以一介電材料作為該凹口的側壁和底部的襯墊，其中進行該一個或複數個沉積蝕刻循環的步驟包括: 在該凹口中沉積該介電材料的一層；及 蝕刻該介電材料的該層；以及 在襯墊步驟之後，以該介電材料填充該凹口的一剩下部分。
  19. 如請求項18之半導體裝置的形成方法，其中蝕刻移除該介電材料的該層的一角落部分比移除該介電材料的該層的一側壁部分更快，其中該角落部分設置於該複數個閘極間隙壁的角落，且該側壁部分沿該複數個閘極間隙壁的內側側壁設置。
  20. 如請求項19之半導體裝置的形成方法，其中透過進行一電漿蝕刻製程蝕刻該介電材料的該層。
TW111114801A 2021-07-22 2022-04-19 半導體裝置的形成方法 TWI808729B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163224481P 2021-07-22 2021-07-22
US63/224,481 2021-07-22
US17/592,995 2022-02-04
US17/592,995 US20230025645A1 (en) 2021-07-22 2022-02-04 Fin Field-Effect Transistor Device and Method

Publications (2)

Publication Number Publication Date
TW202305895A true TW202305895A (zh) 2023-02-01
TWI808729B TWI808729B (zh) 2023-07-11

Family

ID=84976788

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111114801A TWI808729B (zh) 2021-07-22 2022-04-19 半導體裝置的形成方法

Country Status (2)

Country Link
US (1) US20230025645A1 (zh)
TW (1) TWI808729B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460567B2 (en) * 2014-07-29 2016-10-04 GM Global Technology Operations LLC Establishing secure communication for vehicle diagnostic data
US9508597B1 (en) * 2015-09-18 2016-11-29 Globalfoundries Inc. 3D fin tunneling field effect transistor
US9548366B1 (en) * 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme

Also Published As

Publication number Publication date
US20230025645A1 (en) 2023-01-26
TWI808729B (zh) 2023-07-11

Similar Documents

Publication Publication Date Title
TWI821415B (zh) 半導體裝置及其形成方法
TW202032665A (zh) 半導體裝置及其形成方法
TWI739147B (zh) 半導體裝置及其形成方法
TWI806103B (zh) 形成半導體裝置的方法
US10665513B2 (en) Fin field-effect transistor device and method
US20230275094A1 (en) Fin Field-Effect Transistor Device and Method
CN113889532A (zh) 半导体器件及其形成方法
TW202109635A (zh) 半導體裝置的形成方法
TWI808729B (zh) 半導體裝置的形成方法
TWI736299B (zh) 半導體裝置及其製造方法
KR102386543B1 (ko) 핀 전계효과 트랜지스터 디바이스 및 그 형성 방법
TWI785593B (zh) 半導體裝置及其形成方法
KR102355230B1 (ko) 핀-전계-효과 트랜지스터 디바이스 및 그 형성 방법
TWI825819B (zh) 半導體裝置及其製造方法
KR20220127121A (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
TW202201629A (zh) 半導體元件及形成半導體元件之方法
TW202232603A (zh) 半導體裝置的製造方法
CN112750770A (zh) 鳍式场效应晶体管器件及其形成方法