TWI825819B - 半導體裝置及其製造方法 - Google Patents

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潘國華
廖忠志
康秀瑜
呂宥萱
莊惠淇
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Abstract

根據本揭露，凹蝕位於兩個不同的磊晶源極/汲極部件之間的混合鰭片以防止導電材料進入混合鰭片的內部空氣隙，因此，防止源極/汲極接觸件與閘極電極之間的短路。凹蝕混合鰭片可以藉由在半導體鰭片回蝕期間擴大遮罩來達到，因此，不會增加生產成本。

Description

半導體裝置及其製造方法
本發明是關於半導體裝置，特別是關於一種包含混合鰭片的半導體裝置。
半導體積體電路產業經歷了快速成長。積體電路材料及設計的技術進步生產了多個世代的積體電路，且各個世代具有比先前世代更小且更複雜的電路。積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。此微縮化增加了製造積體電路的複雜程度。
因此，需要改善積體電路的處理及製造。
一種半導體裝置，包括：隔離層，具有頂表面；第一磊晶源極/汲極部件，從隔離層延伸而在頂表面上方，其中第一磊晶源極/汲極部件是用於n型裝置；第二磊晶源極/汲極部件，從隔離層延伸而在頂表面上方，其中第二磊晶源極/汲極部件是用於p型裝置；混合鰭片，設置於第一磊晶源極/汲極部件與第二磊晶源極/汲極部件之間，其中混合鰭片具有嵌入隔離層中的第一端以及在隔離層的頂表面上方延伸的第二端；以及源極/汲極接觸部件，在底表面連接到第一磊晶源極/汲極部件及第二磊晶源極/汲極部件，其中源極/汲極接觸部件的底表面位於混合鰭片的第二端上方。
一種半導體裝置，包括：第一半導體鰭片；第二半導體鰭片；第一磊晶源極/汲極部件，連接到第一半導體鰭片，其中第一磊晶源極/汲極部件是以多個n型摻質摻雜；第二磊晶源極/汲極部件，連接到第二半導體鰭片，其中第二磊晶源極/汲極部件是以多個p型摻質摻雜；混合鰭片，設置於第一半導體鰭片與第二半導體鰭片之間以及第一磊晶源極/汲極部件與第二磊晶源極/汲極部件之間；以及閘極結構，設置於第一半導體鰭片、第二半導體鰭片、及混合鰭片上，其中混合鰭片在閘極結構下方具有第一頂表面，在第一磊晶源極/汲極部件與第二磊晶源極/汲極部件之間具有第二頂表面，且第二頂表面低於第一頂表面。
一種半導體裝置的製造方法，包括：形成第一半導體鰭片、第二半導體鰭片、及第一半導體鰭片與第二半導體鰭片之間的混合鰭片；凹蝕蝕刻第一半導體鰭片及混合鰭片，且第二半導體鰭片被第一遮罩覆蓋；形成連接到第一半導體鰭片的第一磊晶源極/汲極部件，且以多個n型摻質摻雜第一磊晶源極/汲極部件；凹蝕蝕刻第二半導體鰭片，且混合鰭片及第一半導體鰭片被第二遮罩覆蓋；以及形成連接到第二半導體鰭片的第二磊晶源極/汲極部件，且以多個p型摻質摻雜第二磊晶源極/汲極部件。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
以上大致概括了本揭露中描述的實施例的一些面向。雖然本文中描述的一些實施例是以奈米結構FETs（例如，奈米線電晶體、奈米片電晶體、全繞式閘極電晶體等）的脈絡來描述，本揭露的一些面向的實施方式可以用於其他製程中及/或其他裝置中，例如平面FETs、FinFETs、及其他適合的裝置。本發明所屬技術領域中具有通常知識者將容易理解在本揭露的範圍內包含可以進行的其他修飾。此外，雖然方法實施例可能是以特定的順序描述，可以用任何邏輯性的順序進行各種其他的方法實施例，且可以包括相較於本文所述的更少或更多的步驟。在本揭露中，源極/汲極是指源極及/或汲極。源極及汲極可互換使用。
本揭露是關於具有源極/汲極接觸件的半導體裝置，其具有改善的RC延遲以及降低的電阻。特別是，根據本揭露的半導體裝置在p型裝置區與n型裝置區的邊界之間包括高度可變的（height varying）混合鰭片。
第1圖是根據本揭露的實施例之用於製造半導體裝置的方法100的流程圖。第2~8、8A、8B、9、10、10A、11、11A、12、12A、12B、13、13A、14~21、21A、21B、21C、22、23、23A、24、24A、24B、24C、25、25A、26、27、28、28A、28B、28C、28D、28E圖是根據本揭露的實施例，示意性地繪示出製造半導體裝置200的各個階段。特別是，半導體裝置200可以根據第1圖的方法100來製造。第2~8、8A、8B、9、10、10A、11、11A、12、12A、12B、13、13A、14~21、21A、21B、21C、22、23、23A、24、24A、24B、24C、25、25A、26、27、28、28A、28B、28C、28D、28E圖是半導體裝置200的示意透視圖。
在方法100的操作102，在基板202上形成半導體鰭片204，如第2圖所示。第2圖是根據本揭露之半導體裝置200的示意透視圖。基板202可以是塊體（bulk）矽基板。替代地，基板202可以包括：元素半導體，例如晶體結構的矽（Si）或鍺（Ge）；化合物半導體，例如矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）、及/或銻化銦（InSb）；或前述之組合。基板202也可以是絕緣體上矽（silicon-on-insulator，SOI）基板。SOI基板是利用佈植氧分離（separation by implantation of oxygen，SIMOX）、晶圓接合、及/或其他適合的方法所製造。
基板202可以包括各種摻雜配置，取決於電路設計。舉例而言，基板202可以包括一或多個p摻雜區及一或多個n摻雜區。p摻雜區可以以p型摻質摻雜，例如硼或BF 2。n摻雜區可以以n型摻質摻雜，例如磷或砷。上述摻雜區可以直接形成於基板202上、P井（P-well）結構中、N井（N-well）結構中、雙井結構中、及/或使用升起的（raised）結構。基板202可以更包括各種主動區，例如為了N型金屬氧化物半導體電晶體裝置配置的區域以及為了P型金屬氧化物半導體電晶體裝置配置的區域。半導體鰭片204n、204p（統稱為204）可以藉由適合的圖案化及蝕刻製程形成。n型裝置後續由半導體鰭片204n形成，且p型裝置後續由半導體鰭片204p形成。半導體鰭片204n形成於n型裝置區200n上，且半導體鰭片204p形成於p型裝置區200p上。
在一些實施例中，墊層206及遮罩層208被沉積在基板202上，接著被圖案化，且用作遮罩以形成半導體鰭片204。墊層206及遮罩層208可以藉由毯覆沉積（blanket deposition）形成於基板202上。未顯示的圖案化的光敏層可以接著形成於遮罩層208上。墊層206及遮罩層208可以使用一或多個微影製程以圖案化的光敏層來圖案化。在一些實施例中，雙重圖案化或多重圖案化製程可以用於圖案化墊層206及遮罩層208。圖案化的墊層206及遮罩層208接著被用作遮罩以蝕刻基板202以形成半導體鰭片204。在一些實施例中，墊層206可以是包括氧化矽的薄膜，其是利用例如熱氧化製程所形成。墊層206可以用作基板202與遮罩層208之間的黏著層。在一些實施例中，遮罩層208包括氮化矽，例如利用低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）或電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）所形成的氮化矽。
如第2圖所示，半導體鰭片204p、204n從基板202沿x方向延伸。溝槽210（210s, 210l）形成於相鄰的半導體鰭片204p、204n之間。溝槽210是沿x方向形成。如第2圖所示，根據電路設計，溝槽210可以沿y方向具有不同的寬度。在一些實施例中，混合鰭片或介電鰭片將形成於一些溝槽210中。在一些實施例中，混合鰭片可以具有在不同裝置的主動區之間提供電性隔離的作用。在其他的實施例中，混合鰭片具有為後續形成的閘極結構提供支撐的作用，特別是在為寬的溝槽210l之間的犧牲閘極結構提供支撐時。溝槽210l表示後續混合鰭片形成於其中的較寬的溝槽，且溝槽210s表示其中不形成混合鰭片的窄的溝槽。
在方法100的操作104，在半導體鰭片204上沉積隔離層212，如第3圖所示。在一些實施例中，遮罩層208及墊層206可以在隔離層212的沉積期間留在半導體鰭片204上。在一些實施例中，在一些實施例中，可以在目標厚度下順應性地沉積隔離層212，使得窄的溝槽210n被隔離層212填充且溝槽210r留在較寬的溝槽210l中。溝槽210r可以具有要形成於其中的混合鰭片的尺寸。隔離層212可以藉由高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition，HDP-CVD）、化學氣相沉積（CVD）、原子層沉積（atomic layer deposition，ALD）、或其他適合的沉積製程形成。在一些實施例中，隔離層212可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、低介電常數介電質、前述之組合。
在方法100的操作106，在基板202上沉積介電鰭片層214，如第4圖所示。介電鰭片層214填充於溝槽210r中，使得介電鰭片或混合鰭片形成於溝槽210r中。在一些實施例中，藉由適合的沉積製程形成介電鰭片層214以填充溝槽210r。
介電鰭片層214可以包括一個單一層的介電材料或依序沉積在其中的兩層或多層的介電材料。在一些實施例中，介電鰭片層214可以包括相對於隔離層212具有蝕刻選擇性的介電材料。在一些實施例中，介電鰭片層214可以是氮化矽（SiN）、氮氧化物、碳化矽（SiC）、氮氧化矽（SiON）、氧化物、SiO 2、Si 3N 4、SiOCN、及類似物。介電鰭片214可以藉由用於形成這樣的膜層的方法來形成，例如CVD、電漿輔助CVD、濺鍍、或其他適合的方法。
在一些實施例中，介電鰭片層214可以包括高介電常數介電材料，例如金屬氧化物，例如HfO 2、ZrO 2、HfAlO x、HfSiO x、及類似物。介電鰭片層214可以藉由CVD、電漿輔助CVD、濺鍍、及其他適合的方法來形成。在一些實施例中，介電鰭片層214可以由金屬介電材料以外的高介電常數材料所形成。
在一些實施例中，介電鰭片層214包括外介電層及內介電層。可以先沉積外介電層以覆蓋溝槽210r的側壁，且接著在外介電層上沉積內介電層。在一些實施例中，介電層可以是氮化矽（SiN）、氮氧化物、碳化矽（SiC）、氮氧化矽（SiON）、氧化物、SiO 2、Si 3N 4、SiOCN、或金屬氧化層。內介電層可以是低介電常數介電層，例如氧化矽層。
在一些實施例中，介電鰭片層214可以包括形成於其中的空氣隙（air gaps）216。在一些實施例中，可能會形成空氣隙216，因為溝槽210r具有高深寬比。在沉積期間，在溝槽210r被完全填充並形成空氣隙216之前，溝槽210r的開口擠縮關閉（pinched close）。空氣隙216可以是期望的，因為空氣隙216降低了介電鰭片層214的介電值，因此減少RC延遲。在第4圖中，顯示具有橢圓剖面的一個空氣隙216形成於各個溝槽210r內。然而，取決於溝槽210r的尺寸以及用於沉積介電鰭片層214的製程，可以在各種位置存在各種尺寸、形狀的更多空氣隙。在一些實施例中，空氣隙216在介電鰭片層214內沿x方向延伸。
在方法100的操作108，將混合鰭片218p、218pn、及218n（統稱為218）形成為鄰近半導體鰭片204，如第5及6圖所示。在填充溝槽210r之後，可以進行平坦化製程以露出半導體鰭片204及隔離層212，如第5圖所示。接著進行回蝕製程以露出部分的混合鰭片218及半導體鰭片204，如第6圖所示。可以使用適合的非等向性蝕刻製程進行回蝕製程以回蝕隔離層212並露出部分的半導體鰭片204及混合鰭片218。
在操作108之後，半導體鰭片204及混合鰭片218從隔離層212延伸。在一些實施例中，半導體鰭片204及混合鰭片218在回蝕之後在隔離層212的頂表面212t上具有實質上相同的高度。在一些實施例中，半導體鰭片204及混合鰭片218在隔離層212上具有突出鰭片高度H1。舉例而言，突出鰭片高度H1可以由混合鰭片218的頂表面214t與隔離層212的頂表面212t之間的距離定義。突出鰭片高度H1可以根據電路設計而異。在一些實施例中，突出鰭片高度H1在約20nm到約100nm之間的範圍。部分的混合鰭片218嵌入隔離層212中。在一些實施例中，混合鰭片218的嵌入鰭片高度H0嵌入隔離層212中。舉例而言，嵌入鰭片高度H0可以由混合鰭片218的底表面214b與隔離層212的頂表面212t之間的距離定義。混合鰭片218可以具有沿y方向的寬度W1。混合鰭片218的寬度W1可以根據電路設計而異。在一些實施例中，寬度W1在約10nm到20nm之間的範圍。
混合鰭片218為實質上沿x方向延伸的棒狀。混合鰭片218包括一或多個介電鰭片層214。可以在混合鰭片218中形成一或多個空氣隙216。在一些實施例中，空氣隙216位於混合鰭片218的內容積（inner volume）中且沿x方向延伸。
混合鰭片218p位於p型裝置區200p中。混合鰭片218p可以位於兩個半導體鰭片204p之間或鄰近半導體鰭片204p。混合鰭片218n位於n型裝置區200n中。混合鰭片218n可以位於兩個半導體鰭片204n之間或鄰近半導體鰭片204n。混合鰭片218pn位於n型裝置區200n與p型裝置區200p之間的邊界。混合鰭片218pn位於一個半導體鰭片204n與一個半導體鰭片204p之間。
在方法100的操作110，在半導體鰭片204、混合鰭片218、及隔離層212上形成犧牲閘極結構226，如第7及8圖所示。在半導體鰭片204、混合鰭片218、及隔離層212上順應性地沉積犧牲閘極介電層220。犧牲閘極介電層220可以包括氧化矽、氮化矽、前述之組合、或類似物。犧牲閘極介電層220可以根據可接受的技術來沉積或熱成長（thermally grown），上述技術為例如熱CVD、CVD、ALD、及其他適合的方法。
在犧牲閘極介電層220上沉積犧牲閘極電極層222。犧牲閘極電極層222包括矽，例如多晶矽、非晶矽、多晶矽鍺（poly-SiGe）、或類似物。犧牲閘極電極層222可以利用CVD來沉積，包括LPCVD及PECVD、PVD、ALD、或其他適合的製程。在一些實施例中，在犧牲閘極電極層222的沉積之後可以進行平坦化製程。
遮罩層224依序沉積在犧牲閘極電極層222上。在一些實施例中，可以在遮罩層224與犧牲閘極電極層222之間沉積未顯示的墊層。墊層可以包括氮化矽。遮罩層224可以包括氧化矽。對遮罩層224、墊層（如果存在）、犧牲閘極電極層222、及犧牲閘極介電層220進行圖案化操作以利用一或多個蝕刻製程形成犧牲閘極結構226，上述蝕刻製程為例如一或多個電漿蝕刻製程或一或多個濕蝕刻製程。在一些實施例中，遮罩層224可以先利用圖案化製程圖案化。接著將圖案化的遮罩層224用作蝕刻遮罩以圖案化犧牲閘極電極層222。在一些實施例中，犧牲閘極電極層222可以藉由非等向性蝕刻來蝕刻，例如反應性離子蝕刻（reactive ion etching，RIE）製程。非等向性蝕刻沿Z方向具有比沿X及Y方向的蝕刻速率更大的蝕刻速率。在犧牲閘極電極層222的蝕刻期間，半導體鰭片204上的犧牲閘極介電層220可以用作蝕刻停止物（etch stop）以防止蝕刻劑移除半導體鰭片204。
在一些實施例中，在圖案化犧牲閘極電極層222之後，藉由適合的蝕刻製程移除任何露出的剩餘犧牲閘極介電層220。在一些實施例中，可以藉由調整一或多個參數以蝕刻剩餘的犧牲閘極介電層220，例如用於蝕刻犧牲閘極電極層222的蝕刻製程的蝕刻劑、蝕刻溫度、蝕刻液濃度、蝕刻壓力、源功率（source power）、射頻（radio frequency，RF）偏壓、蝕刻劑流速。如第8圖所示，犧牲閘極結構226覆蓋一部分的半導體鰭片204及混合鰭片218。半導體鰭片204的被犧牲閘極結構226覆蓋的部分最終形成電晶體中的通道區。
在方法100的操作112，在犧牲閘極結構226的側壁上形成側壁間隔物228，如第8、8A及8B圖所示。第8A圖是沿第8圖中的A-A線之半導體裝置200的示意截面圖。第8B圖是沿第8圖中的B-B線之半導體裝置200的示意截面圖。
側壁間隔物228形成於各個犧牲閘極結構226的側壁上。在形成犧牲閘極結構226之後，藉由一或多層的絕緣材料的毯覆沉積以形成側壁間隔物228。在絕緣材料的沉積之後，進行非等向性蝕刻以從水平的表面移除部分的絕緣材料。在一些實施例中，也可以從半導體鰭片204的側壁移除絕緣材料。在一些實施例中，部分的側壁間隔物228可以留在半導體鰭片204的側壁上（未顯示）。在一些實施例中，側壁間隔物228的絕緣材料為基於氮化矽的材料，例如SiN、SiON、SiOCN或SiCN及前述之組合。側壁間隔物228可以具有在約4nm及約7nm之間的範圍的厚度。
第8A圖示意性地顯示出犧牲閘極結構226內的截面圖。第8B圖示意性地顯示出混合鰭片218pn內的截面圖。在第8B圖中，顯示兩個額外的犧牲閘極結構226以顯示犧牲閘極結構226的排列。如第8B圖所示，混合鰭片218內的空氣隙216可以沿x方向穿過混合鰭片218。
在方法100的操作114，在半導體裝置200上設置犧牲間隔層230，如第9圖所示。犧牲間隔層230可以是介電層，其用於保護在後續的源極/汲極形成期間不被處理的區域。犧牲間隔層230可以選自對半導體鰭片204及混合鰭片218的材料具有蝕刻選擇性的任何材料。在一些實施例中，犧牲間隔層230包括氮化矽、氧化矽、氮氧化矽或前述之組合。在一些實施例中，犧牲間隔層230是藉由CVD、ALD及/或其他適合的技術所形成。
在方法100的操作116，犧牲間隔層230被圖案化以露出分隔n型裝置區200n及p型裝置區200p的混合鰭片218pn、以及露出一個類型的裝置區，例如n型裝置區200n或p型裝置區200p，如第10及11圖所示。可以在犧牲間隔層230上形成光阻層232。接著光阻層232被圖案化且用作遮罩以移除混合鰭片218pn上以及連接到混合鰭片218pn的一個類型的裝置區上的犧牲間隔層230。
根據本揭露的實施例，位於待處理的裝置區以及將被覆蓋的裝置區之間的混合鰭片在半導體鰭片回蝕製程期間露出且被回蝕。在一些實施例中，待處理的裝置區以及將被覆蓋的裝置區可以是不同類型的裝置區。在其他實施例中，待處理的裝置區以及將被覆蓋的裝置區可以是相同類型的裝置區。如第10A圖所示，光阻層232被圖案化以露出混合鰭片218pn及n型裝置區200n上的犧牲間隔層230。在一些實施例中，光阻層232可以被圖案化以露出不處理的（non-processed）裝置區的一部分。在第10及10A圖中，以圖案化的光阻層232露出一小部分的不處理的裝置區，p型裝置區200p。第10A圖是沿第10圖中的A-A線之半導體裝置200的示意截面圖。在一些實施例中，不處理的裝置區的露出的部分可以沿y方向、或與混合鰭片218的長度垂直的方向具有寬度W2。在一些實施例中，寬度W2可以在約0nm及20nm之間的範圍。在一些實施例中，寬度W1可以在約6nm及20nm之間的範圍。
在圖案化光阻層232之後，圖案化犧牲間隔層230以露出n型裝置區200n、混合鰭片218pn、及一部分的p型裝置區200p，如第11及11A圖所示。第11A圖是沿第11圖中的A-A線之半導體裝置200的示意截面圖。
在方法100的操作118，進行一或多個蝕刻製程以回蝕由犧牲間隔層230露出的半導體鰭片204及混合鰭片218，如第12、12A及12B圖所示。第12A圖是沿第12圖中的A-A線之半導體裝置200的示意截面圖。第12B圖是沿第12圖中的B-B線之半導體裝置200的示意截面圖。
在一些實施例中，半導體鰭片204n被凹蝕蝕刻到期望的高度，用於後續從半導體鰭片204n形成源極/汲極部件。在一些實施例中，可以將半導體鰭片204n凹蝕到隔離層212的頂表面212t以下的高度，如第12A圖所示。
露出的混合鰭片218n、218pn也被凹蝕蝕刻到如原本所形成之半導體鰭片204的頂表面204t以下。在一些實施例中，可以回蝕露出的混合鰭片218n、218pn。作為回蝕蝕刻的結果，混合鰭片218n、218pn分別具有切割頂表面218nt、218pnt、以及垂直切割面218v。垂直切割面218v與側壁間隔物228實質上齊平。切割頂表面218nt、218pnt可以在隔離層212的頂表面212t上方位於突出鰭片高度H2。突出鰭片高度H2可以被選擇為高於混合鰭片218n、218pn暴露於源極/汲極接觸部件的著陸面（landing plane）。在一些實施例中，形成於混合鰭片218n、218pn中的空氣隙216可以變成開放的（open）且在切割頂表面218nt、218pnt及/或垂直切割面218v露出。
上述凹蝕可以藉由任何適合的製程進行，例如乾蝕刻、濕蝕刻、或前述之組合。在一些實施例中，例如氫氧化四甲胺（TMAH）、CF 4、CHF 3、O 2、H 2、CH 4、Ar、CH 3F、HBr、He、或前述之組合的蝕刻劑可以用於凹蝕上述材料。舉例而言，例如CH 4加Ar、CH 3F加O 2加CH 4、或HBr加He的組合可以用於凹蝕上述材料。選擇蝕刻劑，使得不同的材料具有不同的蝕刻速率。舉例而言，半導體鰭片204n的半導體材料可以具有蝕刻劑的第一蝕刻速率，混合鰭片218pn、218n可以具有蝕刻劑的第二蝕刻速率。可以選擇蝕刻劑的成分以達到半導體鰭片204n及混合鰭片218n、218pn的目標高度。
在一些實施例中，側壁間隔物228可以在操作112之後留在半導體鰭片204上。在一些實施例中，部分的側壁間隔物228可以在半導體鰭片204的凹蝕蝕刻之後留在隔離層212上。側壁間隔物228的高度可以用於控制待形成的源極/汲極部件的形狀。
在操作120，從半導體鰭片204n形成磊晶源極/汲極部件234n，如第13及13A圖所示。第13A圖是沿第13圖中的A-A線之半導體裝置200的示意截面圖。
在一些實施例中，可以進行預清潔（pre-clean）製程以移除由於露出的表面的氧化所形成之任何不期望的氧化矽。在一些實施例中，可以使用清潔劑（cleaning agent）的感應耦合電漿進行預清潔製程。在一些實施例中，清潔劑包括Ar、NF 3、及NH 3。預清潔製程可以在約25℃及約74℃之間的溫度範圍下進行約80秒及約400秒之間的時間。替代地，預清潔製程可以使用基於HF的氣體或基於SiCoNi的氣體來進行。
可以藉由任何適合的方法形成磊晶源極/汲極部件234n，例如藉由CVD、CVD磊晶、分子束磊晶（molecular beam epitaxy，MBE）、或任何適合的沉積技術。磊晶源極/汲極部件234n可以包括一或多層的Si、SiP、SiC及SiCP。磊晶源極/汲極部件234n也包括n型摻質，例如磷（P）、砷（As）等。在一些實施例中，磊晶源極/汲極部件234n可以是包括磷摻質的Si層。在一些實施例中，磊晶源極/汲極部件234n包括約1E20原子/cm 3及約5E21原子/cm 3之間的摻質濃度。
磊晶源極/汲極部件234n的形狀及尺寸可以藉由調整製程參數及/或側壁間隔物（如果存在）的高度來控制。在一些實施例中，磊晶源極/汲極部件234n的剖面可以具有較寬的中間部以及較窄的上及下部，例如橢圓形或六角形。在一些實施例中，沿y方向最寬的中間部可以具有距離隔離層212的頂表面212t的中心高度H3。在一些實施例中，中心高度H3可以大於混合鰭片218的突出鰭片高度H2。
在操作122，移除犧牲間隔層230，如第14圖所示。P型裝置區200p中的半導體鰭片204p為了處理而露出。犧牲間隔層230可以藉由任何適合的蝕刻方法移除。
在操作124，藉由毯覆沉積沉積犧牲間隔層236，如第15圖所示。犧牲間隔層236可以是介電層，其用於保護在後續的製程操作期間不被處理的區域。舉例而言，犧牲間隔層236將保護磊晶源極/汲極結構234n。與犧牲間隔層230類似，犧牲間隔層236可以選氮化矽、氧化矽、氮氧化矽或前述之組合。在一些實施例中，犧牲間隔層230是藉由CVD、ALD及/或其他適合的技術所形成。
在方法100的操作126，圖案化犧牲間隔層236以露出p型裝置區200p，如第16及17圖所示。光阻層238形成於犧牲間隔層236上。接著光阻層238被圖案化且用作遮罩以蝕刻部分的p型裝置區200p上的犧牲間隔層236以露出半導體鰭片204p及混合鰭片218p。在圖案化光阻層238之後，藉由適合的蝕刻方法將圖案轉移到犧牲間隔層236。
在一些實施例中，p型裝置區200p與n型裝置區200n之間的混合鰭片218pn維持被犧牲間隔層236覆蓋，如第17圖所示。覆蓋混合鰭片218pn確保磊晶源極/汲極部件234n被犧牲間隔層236保護，特別是當部分的磊晶源極/汲極部件234n在混合鰭片218pn上擴展時。
在方法100的操作128，進行一或多個蝕刻製程以回蝕由犧牲間隔層236露出的部分的半導體鰭片204及混合鰭片218，如第18圖所示。
在一些實施例中，半導體鰭片204p被凹蝕蝕刻到期望的高度，用於後續從半導體鰭片204p形成源極/汲極部件。在一些實施例中，可以將半導體鰭片204p凹蝕到隔離層212的頂表面212t以下的高度。露出的混合鰭片218p也被凹蝕蝕刻到如原本所形成之半導體鰭片204的頂表面204t以下。上述凹蝕可以藉由任何適合的製程進行，例如乾蝕刻、濕蝕刻、或前述之組合。在一些實施例中，可以將露出的混合鰭片218p蝕刻到隔離層212的頂表面212t以上的突出鰭片高度H4。舉例而言，突出鰭片高度H4可以由混合鰭片218p的切割頂表面218pt與隔離層212的頂表面212t之間的距離定義。在一些實施例中，凹蝕蝕刻可以與在操作118使用的蝕刻方法類似。
在方法100的操作130，從半導體鰭片204p形成磊晶源極/汲極部件234p，如第19圖所示。在一些實施例中，可以進行預清潔製程以移除由於露出的表面的氧化所形成之任何不期望的氧化矽。磊晶源極/汲極部件234p可以藉由任何適合的方法形成，例如藉由CVD、CVD磊晶、分子束磊晶（MBE）、或任何適合的沉積技術。磊晶源極/汲極部件234p可以包括具有p型摻質的一或多層的Si、SiGe、Ge，p型摻質為例如硼（B），其用於p型裝置，例如pFET。在一些實施例中，磊晶源極/汲極部件234p可以是SiGeB材料，其中硼是摻質。在一些實施例中，磊晶源極/汲極部件234p是SiGeB層，其具有約5E18原子/cm 3及約1E21原子/cm 3之間的硼濃度。
磊晶源極/汲極部件234p的形狀及尺寸可以藉由調整製程參數及/或側壁間隔物（如果存在）的高度來控制。在一些實施例中，磊晶源極/汲極部件234p的剖面可以具有較寬的中間部以及較窄的上及下部，例如橢圓形或六角形。在一些實施例中，沿y方向最寬的中間部可以具有距離隔離層212的頂表面212t的中心高度H5。在一些實施例中，最寬的中間部產生在靠近半導體鰭片204的中間。中心高度H5為約突出鰭片高度H1的50%。在一些實施例中，中心高度H5可以大於混合鰭片218p的突出鰭片高度H4以及混合鰭片218pn的的突出鰭片高度H2。
在方法100的操作132，犧牲間隔層236被移除，如第20圖所示。混合鰭片218n、218pn、及218n和磊晶源極/汲極部件234n、234p為了後續製程而露出。犧牲間隔層236可以藉由任何適合的蝕刻方法移除。
在方法100的操作134，在半導體基板200上沉積接觸蝕刻停止層（contact etch stop layer，CESL）240，如第21、21A、21B、及21C圖所示。第21A圖是沿第21圖中的A-A線之半導體裝置200的示意截面圖。第21B圖是沿第21圖中的B-B線之半導體裝置200的示意截面圖。第21C圖是沿第21圖中的C-C線之半導體裝置200的示意截面圖。在半導體裝置200的露出的表面上順應性地形成CESL 240。如第21圖所示，CESL 240覆蓋磊晶源極/汲極部件234n、234p、混合鰭片218n、218p、218pn、隔離層212、側壁間隔物228的露出的表面。CESL 240可以包括SiN、SiON、SiCN或任何其他適合的材料，且可以藉由CVD、PVD、或ALD形成。
在一些實施例中，CESL240可以在磊晶源極/汲極部件234n、234p的露出的表面上具有厚度T1。在一些實施例中，CESL 240在磊晶源極/汲極部件234n、234p上的厚度T1可以維持足夠的值以在接觸孔蝕刻製程期間保護磊晶源極/汲極部件234n、234p。在一些實施例中，厚度T1可以在從約1nm到約10nm的範圍。
如第21A及21B圖所示，空氣隙242可以形成於磊晶源極/汲極部件234n、234p與設置於磊晶源極/汲極部件234n、234p旁的混合鰭片218n、218p、218pn之間。空氣隙242在CESL 240的沉積期間當往磊晶源極/汲極部件234n、234p與混合鰭片218n、218p、218pn之間的空間的入口（entrance）被擠斷（pinched off）時形成。取決於磊晶源極/汲極部件234n、234p及鄰近的混合鰭片218n、218p、及218pn的尺寸及形狀，空氣隙242周圍的CESL 240可以比厚度T1薄。替代地，CESL 240可以填充磊晶源極/汲極部件234n、234p與鄰近的混合鰭片218之間的空間且不在其之間形成任何空氣隙。在一些實施例中，可以在磊晶源極/汲極部件234n、234p的形成期間形成空氣隙242，因此在空氣隙242內沒有設置CESL材料。
如第21A及21B圖所示，CESL 240可以沉積在混合鰭片218n、218pn、218p的切割頂表面218nt、218pnt、218pt及垂直切割面218v上。CESL 240可以密封在切割頂表面218nt、218pnt、218pt及垂直切割面218v中露出的空氣隙216。因為混合鰭片218的切割頂表面218nt、218pnt、218pt位於磊晶源極/汲極部件234n、234p的最寬的部分以下的高度，沉積在磊晶源極/汲極部件234n、234p的最寬的部分上的CESL 240也位於混合鰭片218的切割頂表面218nt、218pnt、218pt上方。因此，凹蝕的混合鰭片218可以具有CESL 240的額外膜層以用於保護。換句話說，設置於切割頂表面218nt、218pnt、218pt上方的CESL 240可以具有大於厚度T1的厚度。舉例而言，CESL 240可以在切割頂表面218nt、218pnt、218pt上具有厚度T2。在一些實施例中，厚度T2與厚度T1之間的比例可以在1.5及6.0之間的範圍。如果比例小於2.0，CESL 240能夠在接觸孔形成期間在蝕刻CESL 240時密封下方的混合鰭片218中的空氣隙216。大於4.0的比例可能會增加CR延遲（CR delay）且不具有密封保護的額外好處。
在一些實施例中，取決於磊晶源極/汲極部件234n、234p及混合鰭片218pn之間的空間的尺寸及幾何形狀、以及CESL 240的沉積參數，空氣隙244可以形成於CESL 240區域上方的CESL 240區域內。替代地，空氣隙244可以存在於混合鰭片218上方的CESL 240中。
在方法100的操作136，在CESL 240上形成層間介電（interlayer dielectric，ILD）層246，如第22圖所示。用於ILD層246的材料包括含有Si、O、C、及/或H的化合物，例如氧化矽、SiCOH及SiOC。有機材料，例如聚合物，可以用於ILD層246。在一些實施例中，ILD層246可以藉由流動式CVD（flowable CVD，FCV）形成。ILD層246在移除犧牲閘極結構226期間保護磊晶源極/汲極部件234n、234p。在ILD層246的沉積之後，可以進行平坦化製程以露出用於後續替換閘極製程的犧牲閘極結構226。
在方法100的操作138，犧牲閘極結構226被移除，在側壁間隔物228之間形成閘極空腔226v，如第23圖所示。犧牲閘極介電層220及犧牲閘極電極層222是藉由一或多個適合的製程移除，例如乾蝕刻、濕蝕刻、或前述之組合，以露出半導體鰭片204。在一些實施例中，使用例如氫氧化四甲胺（TMAH）溶液的濕蝕刻劑。第23A圖是沿第23圖中的A-A線之半導體裝置200的示意截面圖。如第23A圖所示，混合鰭片218p、218pn、218n在閘極空腔226v中實質上維持突出鰭片高度H1。
在方法100的操作140，形成替換閘極結構252，如第24、24A、24B、24C圖所示。第24A圖是沿第24圖中的A-A線之半導體裝置200的示意截面圖。第24B圖是沿第24圖中的B-B線之半導體裝置200的示意截面圖。第24C圖是沿第24圖中的C-C線之半導體裝置200的示意截面圖。替換閘極結構252可以包括閘極介電層248及閘極電極層250。
可以在閘極空腔226v中的露出的表面上順應性地沉積閘極介電層248。對於N型裝置及P型裝置，閘極介電層248可以具有不同的成分及尺寸，且使用圖案化遮罩層及不同的沉積配方分別形成。閘極介電層248可以包括一或多層的介電材料，例如氧化矽、氮化矽、或高介電常數介電材料、其他適合的介電材料、及/或前述之組合。高介電常數介電材料的範例包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿－氧化鋁（HfO 2-Al 2O 3）合金、其他適合的高介電常數介電材料、及/或前述之組合。閘極介電層248可以藉由CVD、ALD或任何適合的方法形成。
接著在閘極介電層248上形成閘極電極層250以填充炸及空腔226v。閘極電極層250可以包括一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料、及/或前述之組合。在一些實施例中，閘極電極層250可以藉由CVD、ALD、電鍍、或其他適合的方法形成。在形成閘極電極層250之後，進行例如CMP製程的平坦化製程以移除閘極電極材料的過量沉積並露出ILD層246的頂表面。
在方法100的操作142，在替換閘極結構252中形成介電結構254，如第25及25A圖所示。第25A圖是沿第25圖中的A-A線之半導體裝置200的示意截面圖。介電結構254包括介電材料且用於將閘極電極層250分隔成電性隔離的區段（sections）。在一些實施例中，介電結構254連接到其中一個混合鰭片218，且藉由介電結構254及連接到介電結構254的混合鰭片218將閘極電極層25分隔成電性隔離的區段，如第25A圖所示。替代地，介電結構254可以從隔離層212的頂表面212t延伸到替換閘極結構252的頂部。
進行一或多個蝕刻製程以移除部分的閘極介電層248及閘極電極層250以將替換閘極結構252沿y方向分隔成兩個或多個區段。蝕刻製程可以是使用一或多個蝕刻劑的電漿蝕刻製程，上述蝕刻劑為例如含氯氣體、含溴氣體、及/或含氟氣體。蝕刻製程允許閘極介電層248及閘極電極層250從ILD層246及CESL 240被選擇性蝕刻。閘極介電層248及閘極電極層50被回蝕到低於混合鰭片218的頂表面218t的高度，其中混合鰭片218平行於半導體鰭片204。
介電結構254是藉由透過一或多個沉積製程在替換閘極結構252中填充溝槽且接著進行平坦化製程以露出閘極電極層250所形成。介電結構254可以包括一或多層的介電材料。在一些實施例中，介電結構254可以包括氮化矽、氮氧化矽、碳化矽等，且藉由PVD、CVD、ALD、或其他適合的沉積方法形成。
在方法100的操作144，藉由一或多個圖案化及適合的蝕刻製程，形成用於磊晶源極/汲極部件234n及/或磊晶源極/汲極部件234p的接觸孔255、256，如第26圖所示。在操作144，藉由一或多個圖案化及蝕刻製程以移除部分的ILD層246並露出CESL 240以形成接觸孔255、256，其中CESL 240覆蓋待連接的磊晶源極/汲極部件234n、234p。接觸孔255、256可以用於形成到單一源極/汲極部件連接的接觸部件或到兩個或多個磊晶源極/汲極部件的共同（joint）接觸部件。
在第26圖中，接觸孔256是用於形成用於連接磊晶源極/汲極部件234n及磊晶源極/汲極部件234p的共同接觸部件，其中磊晶源極/汲極部件234n及磊晶源極/汲極部件234p設置於混合鰭片218pn的相對側。在一些實施例中，在操作144之後，磊晶源極/汲極部件234n、234p及混合鰭片218pn上的部分的CESL 240暴露於接觸孔256。
在方法100的操作146，CESL 240被移除且磊晶源極/汲極部件234n、234p被回蝕以創建接觸著陸面，如第27圖所示。
在一些實施例中，可以先利用適合的蝕刻製程移除CESL 240。在一些實施例中，CESL 240是藉由非等向性蝕刻製程蝕刻。如以上所討論，因為混合鰭片218pn已被回蝕到磊晶源極/汲極部件234n、234p的最寬的部分以下的高度，混合鰭片218pn的切割頂表面218pnt上的CESL 240具有比磊晶源極/汲極部件234n、234p的其他部分上的CESL 240更大的厚度。混合鰭片218pn上的較厚的CESL 240確保混合鰭片218pn在磊晶源極/汲極部件234n、234p暴露於接觸孔256之後維持被CESL 240覆蓋。
在從磊晶源極/汲極部件234n、234p移除CESL 240之後，接著移除一部分的磊晶源極/汲極部件234n、234p以在磊晶源極/汲極部件234n、234p中產生接觸面。在一些實施例中，磊晶源極/汲極部件234n、234p可以沿z方向藉由非等向性蝕刻方法蝕刻。各個磊晶源極/汲極部件234n、234p中的接觸面可以包括與x-y平面實質上平行的水平部分234nl、234pl，以及各種非水平的平面，其取決於接觸孔256的位置及形狀、以及磊晶源極/汲極部件234n、234p的形狀。水平部分234nl、234pl可以被稱為著陸面。磊晶源極/汲極部件234n、234p的水平部分234nl、234pl可以在z方向上位於實質上相同的高度。可以選擇水平部分234nl、234pl的高度以獲得改善的接觸面積。在一些實施例中，水平部分234nl、234pl，即著陸面，可以是距離隔離層212的頂表面212t的著陸高度H6。在一些實施例中，著陸面的著陸高度H6高於凹蝕的混合鰭片218pn、218p、218n的突出鰭片高度H4。在一些實施例中，著陸面的著陸高度H6高於磊晶源極/汲極部件234n、234p的最寬的部分的中心高度H5。
在方法100的操作148，在接觸孔255、256中形成源極/汲極接觸部件260、262，如第28、28A、28B、及28C圖所示。第28A圖是沿第28圖中的A-A線之半導體裝置200的示意截面圖。第28B圖是沿第28圖中的B-B線之半導體裝置200的示意截面圖。第28C圖是沿第28圖中的C-C線之半導體裝置200的示意截面圖。
在一些實施例中，在由源極/汲極接觸孔露出的磊晶源極/汲極部件234n、234p的露出表面上選擇性形成矽化物層258。在一些實施例中，矽化物層258形成於接觸面上。在一些實施例中，矽化物層258包括一或多個WSi、CoSi、NiSi、TiSi、MoSi、及TaSi。
接著藉由在接觸孔255、256中填充導電材料以形成源極/汲極接觸部件260、262。在一些實施例中，用於源極/汲極接觸部件的導電材料可以藉由CVD、PVD、鍍覆（plating）、ALD、或其他適合的技術形成。在一些實施例中，用於源極/汲極接觸部件260、262的導電材料包括TiN、TaN、Ta、Ti、Hf、Zr、Ni、W、Co、Cu、Ag、Al、Zn、Ca、Au、Mg、Mo、Cr、或類似物。接著，進行CMP製程以移除ILD層246的頂表面上方的一部分的導電材料層。
如第28A圖所示，與磊晶源極/汲極部件234p、234n連接的源極/汲極接觸部件260可以具有包括至少三個部分260bn、260bp、260bh的底表面260b。部分260bn與磊晶源極/汲極部件234n接觸，部分260bp與磊晶源極/汲極部件234p接觸，且部分260bh位於混合鰭片218pn上方。部分260bh可以與CESL 240的位於部分260bp與混合鰭片218pn之間的區段接觸。在一些實施例中，部分260bh位於部分260bn及260bp以下的高度。
如第28B圖所示，位於p型磊晶源極/汲極部件234p與n型磊晶源極/汲極部件234n之間的混合鰭片218pn具有兩個水平的高度。在一些實施例中，閘極下的混合鰭片218pn具有距離隔離層212的頂表面212t的第一突出鰭片高度H1。閘極結構外側的混合鰭片218pn具有距離隔離層212的頂表面212t的第二突出高度H4。混合鰭片218pn在閘極結構下較高且在閘極結構外側之間較矮，或者第一突出高度比第二突出高度更高。在一些實施例中，切割頂表面218pnt低於半導體鰭片204的中間點（middle point），或低於磊晶源極/汲極部件234的最寬的部分。在一些實施例中，第二突出高度小於50%的第一突出高度。因為混合鰭片218pn的切割頂表面218pnt低於半導體鰭片204的中間部，用於例如源極/汲極接觸部件260的源極/汲極接觸部件的接觸孔不會露出混合鰭片218pn。因此，當以導電材料填充接觸孔時，導電材料將不會填充混合鰭片218pn中的任何空氣隙。
閘極結構下的部分的混合鰭片218及閘極結構外側的部分的混合鰭片218藉由垂直切割面218v連接。混合鰭片218的垂直切割面218v與CESL 240接觸。閘極結構外側的混合鰭片218pn是由切割頂表面218pnt定義。在一些實施例中，切割頂表面218pnt與CESL 240接觸。在一些實施例中，混合鰭片218pn上的部分的CESL 240具有比磊晶源極/汲極部件234n、234p上的CESL 240更大的厚度。在一些實施例中，如第28B圖所示，空氣隙被包括在混合鰭片218pn上方的CESL 240中。
第29、29A、29B、29C是根據本揭露的實施例，示意性地表示半導體裝置200a。除了在CESL 240中不存在空氣隙以外，半導體裝置200a與第28圖的半導體裝置200實質上類似。與半導體裝置200類似，可以使用方法100製造半導體裝置200a。
第30~33、33A、33B圖是根據本揭露的實施例之半導體裝置200b的各個階段。半導體裝置200b可以使用以上討論的方法100來製造。半導體裝置200b與半導體裝置200類似，且具有不同形狀的磊晶源極/汲極部件。第30圖是操作132之後的半導體裝置200b的示意透視圖。如第30圖所示，磊晶源極/汲極部件234p、234n不在混合鰭片218上擴展。第31圖是操作134之後的半導體裝置200b的示意透視圖，其中沉積了CESL 240。因為磊晶源極/汲極部件234p、234n更遠離混合鰭片218pn的切割頂表面218pnt，CESL 240只具有形成於其上的單一厚度T1。
第32圖是操作144之後的半導體裝置200b的示意透視圖，其中ILD層246被移除以形成接觸孔255、256。ILD層246被移除至位於混合鰭片218pn的切割頂表面218pnt上方的高度H7的水平246h。高度H7是足以在操作148期間保護CESL 240的厚度。在一些實施例中，高度H7在約10nm及30nm的範圍中。
第33圖是操作148之後的半導體裝置200b的示意透視圖，其中形成有源極/汲極接觸部件260及262。第33A圖是沿第33圖中的A-A線之半導體裝置200b的示意截面圖。第33B圖是沿第33圖中的B-B線之半導體裝置200b的示意截面圖。
如第33圖所示，源極/汲極接觸部件260的底表面260b的部分260bh位於混合鰭片218pn上方。部分260bh與位於部分260bh與混合鰭片218pn之間的ILD層246接觸。
如第33A圖所示，位於p型磊晶源極/汲極部件234p與n型磊晶源極/汲極部件234n之間的混合鰭片218pn具有兩個水平的高度。在一些實施例中，混合鰭片218pn在閘極結構下較高且在閘極結構外側較矮。混合鰭片218的垂直切割面218v與CESL 240接觸。在一些實施例中，切割頂表面218pnt與CESL 240接觸。在一些實施例中，混合鰭片218pn上的部分的CESL 240具有與磊晶源極/汲極部件234n、234p上的CESL 240實質上相同的厚度。
第34~40、40A、40B圖是根據本揭露的一個實施例，繪示出半導體裝置200c的各個階段。半導體裝置200c可以被製造且在磊晶源極/汲極部件234n、234p的形成期間並未回蝕位於n型裝置區200n與p型裝置區200p之間的混合鰭片218pn的。
第34圖是在操作116期間的半導體裝置200c的示意透視圖，其中光阻層232被圖案化以移除，且露出n型裝置區200n以用於進一步的製程。如第34圖所示，光阻層232被圖案化以露出n型裝置區上的犧牲間隔層230，且混合鰭片218pn不被露出。
第35圖是操作132之後的半導體裝置200c的示意透視圖。混合鰭片218pn維持原本的突出鰭片高度H1。第36圖是操作134之後的半導體裝置200c的示意透視圖，其中CESL 240設置於露出的表面上。混合鰭片218pn被CESL 240覆蓋。
第37圖是操作144之後的半導體裝置200c的示意透視圖，其中ILD層246被移除以形成接觸孔255、256。ILD層246被回蝕到水平246h。混合鰭片218pn連同CESL 240部分延伸到水平246h上方。
第38圖是操作146之後的半導體裝置200c的示意透視圖，其中進行蝕刻製程以移除露出的CESL 240以露出磊晶源極/汲極部件234n、234p。在CESL 240的移除期間，混合鰭片218pn也可以被部分移除到露出空氣隙216的切割頂表面218pnt’。
根據本揭露的實施例，可以在操作146之後且操作148之前進行沉積製程且接著進行回蝕製程以用介電填充材料264填充混合鰭片218pn中的空氣隙216，如第39圖所示。在一些實施例中，介電填充材料264可以是氮化矽（SiN）、氮氧化物、碳化矽（SiC）、氮氧化矽（SiON）、氧化物、SiO 2、Si 3N 4、SiOCN、及類似物。在一些實施例中，介電填充材料264可以包括高介電常數介電材料，例如金屬氧化物，例如HfO 2、ZrO 2、HfAlO x、HfSiO x、及類似物。介電填充材料264可以藉由用於形成這樣的膜層的方法來形成，例如CVD、電漿輔助CVD、濺鍍、或其他適合的方法，以填充或至少部分填充空氣隙216。
在沉積製程之後，進行蝕刻製程以移除空氣隙216外側的過量的介電填充材料264。任何適合的蝕刻方法可以用於移除過量的介電填充材料264。
在一些實施例中，可以對磊晶源極/汲極部件234n、234p進行過蝕刻（over etch）製程以在磊晶源極/汲極部件234n、234p中產生用於在操作148的製程的接觸面。
第40圖是操作148之後的半導體裝置200c，其中形成有源極/汲極接觸部件260及262。第40A圖是沿第40圖的線A-A之半導體裝置200c的截面圖。第40B圖是沿第40圖的線B-B之半導體裝置200bc截面圖。
如第40圖所示，混合鰭片218pn的頂部從底表面260b的底部260bh延伸到源極/汲極接觸部件260中。混合鰭片218pn中的露出空氣隙被介電填充材料264填充。混合鰭片218pn的頂部與源極/汲極接觸部件260直接接觸。因為混合鰭片218的表面上的空氣隙被介電填充材料264填充，介電填充材料264防止導電材料進入混合鰭片218的內部，特別是閘極結構下的內部。
藉由凹蝕兩個不同的磊晶源極/汲極部件之間的部分的混合鰭片，本揭露的實施例防止了導電材料進入混合鰭片的內部空氣隙，因此，防止了源極/汲極接觸件與閘極電極之間的短路。凹蝕混合鰭片可以藉由在鰭片回蝕期間擴大遮罩來達到，因此，不會增加生產成本。
應理解的是，並非所有優點皆必須在本文討論，且所有實施例或範例不需要特定的優點，且其他實施例或範例可以提供不同的優點。
本揭露的一些實施例提供了一種半導體裝置，包括：隔離層，具有頂表面；第一磊晶源極/汲極部件，從隔離層延伸而在頂表面上方，其中第一磊晶源極/汲極部件是用於n型裝置；第二磊晶源極/汲極部件，從隔離層延伸而在頂表面上方，其中第二磊晶源極/汲極部件是用於p型裝置；混合鰭片，設置於第一磊晶源極/汲極部件與第二磊晶源極/汲極部件之間，其中混合鰭片具有嵌入隔離層中的第一端以及在隔離層的頂表面上方延伸的第二端；以及源極/汲極接觸部件，在底表面連接到第一磊晶源極/汲極部件及第二磊晶源極/汲極部件，其中源極/汲極接觸部件的底表面位於混合鰭片的第二端上方。
在一些實施例中，半導體裝置更包括：接觸蝕刻停止層（CESL），設置於源極/汲極接觸部件的底表面與混合鰭片的第二端之間。
在一些實施例中，CESL與混合鰭片的第二端接觸。
在一些實施例中，CESL與源極/汲極接觸部件的底表面接觸。
在一些實施例中，半導體裝置更包括源極/汲極接觸部件的底表面與CESL之間的層間介電（ILD）層。
在一些實施例中，第一磊晶源極/汲極部件具有從隔離層的頂表面延伸的第一高度，混合鰭片的第二端距離隔離層的頂表面具有第二高度，且第二高度小於第一高度的50%。
在一些實施例中，半導體裝置更包括被設置為鄰近第一磊晶源極/汲極部件及第二磊晶源極/汲極部件的閘極結構，其中混合鰭片在閘極結構下延伸，且位於閘極結構下的混合鰭片的一部分的頂表面高於混合鰭片的第二端的頂表面。
本揭露的一些實施例提供了一種半導體裝置，包括：第一半導體鰭片；第二半導體鰭片；第一磊晶源極/汲極部件，連接到第一半導體鰭片，其中第一磊晶源極/汲極部件是以多個n型摻質摻雜；第二磊晶源極/汲極部件，連接到第二半導體鰭片，其中第二磊晶源極/汲極部件是以多個p型摻質摻雜；混合鰭片，設置於第一半導體鰭片與第二半導體鰭片之間以及第一磊晶源極/汲極部件與第二磊晶源極/汲極部件之間；以及閘極結構，設置於第一半導體鰭片、第二半導體鰭片、及混合鰭片上，其中混合鰭片在閘極結構下方具有第一頂表面，在第一磊晶源極/汲極部件與第二磊晶源極/汲極部件之間具有第二頂表面，且第二頂表面低於第一頂表面。
在一些實施例中，第一頂表面距離隔離層的頂表面位於第一高度，第二頂表面距離隔離層的頂表面位於第二高度，且第二高度小於第一高度的50%。
在一些實施例中，半導體裝置更包括CESL，CESL設置於第一磊晶源極/汲極部件及第二磊晶源極/汲極部件上、以及第一磊晶源極/汲極部件與第二磊晶源極/汲極部件之間的混合鰭片上。
在一些實施例中，半導體裝置更包括設置於第一磊晶源極/汲極部件及第二磊晶源極/汲極部件上的源極/汲極接觸部件，其中CESL的一部分設置於源極/汲極接觸部件與混合鰭片之間。
在一些實施例中，半導體裝置更包括ILD層，其中ILD層的一部分設置於CESL及源極/汲極接觸部件上方。
在一些實施例中，混合鰭片包括：介電鰭片層，具有一或多個空氣隙；以及介電填充層，設置於一或多個空氣隙中。
本揭露的一些實施例提供了一種半導體裝置的製造方法，包括：形成第一半導體鰭片、第二半導體鰭片、及第一半導體鰭片與第二半導體鰭片之間的混合鰭片；凹蝕蝕刻第一半導體鰭片及混合鰭片，且第二半導體鰭片被第一遮罩覆蓋；形成連接到第一半導體鰭片的第一磊晶源極/汲極部件，且以多個n型摻質摻雜第一磊晶源極/汲極部件；凹蝕蝕刻第二半導體鰭片，且混合鰭片及第一半導體鰭片被第二遮罩覆蓋；以及形成連接到第二半導體鰭片的第二磊晶源極/汲極部件，且以多個p型摻質摻雜第二磊晶源極/汲極部件。
在一些實施例中，半導體裝置的製造方法更包括：在第一磊晶源極/汲極部件及第二磊晶源極/汲極部件及混合鰭片上沉積CESL；以及在CESL上沉積ILD層。
在一些實施例中，半導體裝置的製造方法更包括：在第一磊晶源極/汲極部件及第二磊晶源極/汲極部件上在ILD層中形成接觸孔。
在一些實施例中，半導體裝置的製造方法更包括：從第一磊晶源極/汲極部件及第二磊晶源極/汲極部件蝕刻CESL。
在一些實施例中，形成第一半導體鰭片、第二半導體鰭片、及混合鰭片包括將第一半導體鰭片、第二半導體鰭片、及混合鰭片形成到距離隔離層的頂表面的第一突出高度。
在一些實施例中，半導體裝置的製造方法更包括：在第一半導體鰭片、第二半導體鰭片、及混合鰭片上形成閘極結構。
在一些實施例中，凹蝕蝕刻第一半導體鰭片及混合鰭片包括將混合鰭片凹蝕到距離隔離層的頂表面的第二突出高度，其中第二突出高度小於第一突出高度的50%。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100:方法 102,104,106,108,110,112,114,116,118,120,124,126,128,130,132,134,136,138, 140,142,144,146,148:操作 200,200a,200b,200c:半導體裝置 200n:n型裝置區 200p:p型裝置區 202:基板 204n,204p:半導體鰭片 206:墊層 208,224:遮罩層 210l,210n,210r,210s:溝槽 212:隔離層 204t,212t,214t:頂表面 214:介電鰭片層 216,242,244:空氣隙 218n,218p,218pn:混合鰭片 218nt,218pt,218pnt,218pnt’:切割頂表面 218v:垂直切割面 220:犧牲閘極介電層 222:犧牲閘極電極層 226:犧牲閘極結構 226v:空腔 228:側壁間隔物 230:犧牲間隔層 232,238:光阻層 234n,234p:源極/汲極磊晶部件 234nl,234pl:著陸面 236:犧牲間隔層 240:接觸蝕刻停止層（CESL） 246:層間介電層（ILD層） 246h:水平 248:閘極介電層 250:閘極電極層 252:替換閘極結構 254:介電結構 255,256:接觸孔 258:矽化物層 260,262:源極/汲極接觸部件 260b:底表面 260bh:部分（底部） 260bn,260bp:部分 264:介電填充材料 A-A,B-B,C-C,D-D,E-E:線 H0:嵌入鰭片高度 H1,H2,H4:突出鰭片高度 H3,H5:中心高度 H6:著陸高度 H7:高度 T1,T2:厚度 W1,W2:寬度 X,Y,Z:方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本揭露的實施例之用於製造半導體裝置的方法的流程圖。 第2~8、8A、8B、9、10、10A、11、11A、12、12A、12B、13、13A、14~21、21A、21B、21C、22、23、23A、24、24A、24B、24C、25、25A、26、27、28、28A、28B、28C、28D、28E圖是根據本揭露的實施例，示意性地繪示出製造半導體裝置的各個階段。 第29、29A、29B、29C圖是根據本揭露的實施例，繪示出半導體裝置的各種視圖。 第30~33、33A、33B圖是根據本揭露的實施例，繪示出半導體裝置的各個階段。 第34~40、40A、40B圖是根據本揭露的實施例，繪示出半導體裝置的各個階段。
200:半導體裝置
204p:半導體鰭片
212:隔離層
212t:頂表面
214:介電鰭片層
216:空氣隙
218n,218p,218pn:混合鰭片
218nt,218pt,218pnt:切割頂表面
228:側壁間隔物
234n,234p:源極/汲極磊晶部件
240:接觸蝕刻停止層(CESL)
248:閘極介電層
250:閘極電極層
252:替換閘極結構
258:矽化物層
260,262:源極/汲極接觸部件
A-A,B-B,C-C,D-D,E-E:線
X,Y,Z:方向

Claims (13)

  1. 一種半導體裝置，包括：一隔離層，具有一頂表面；一第一磊晶源極/汲極部件，從該隔離層延伸而在該頂表面上方，其中該第一磊晶源極/汲極部件是用於n型裝置；一第二磊晶源極/汲極部件，從該隔離層延伸而在該頂表面上方，其中該第二磊晶源極/汲極部件是用於p型裝置；一混合鰭片，設置於該第一磊晶源極/汲極部件與該第二磊晶源極/汲極部件之間，其中該混合鰭片具有嵌入該隔離層中的一第一端以及在該隔離層的該頂表面上方延伸的一第二端；一源極/汲極接觸部件，在一底表面連接到該第一磊晶源極/汲極部件及該第二磊晶源極/汲極部件，其中該源極/汲極接觸部件的該底表面位於該混合鰭片的該第二端上方；一接觸蝕刻停止層(contact etch stop layer，CESL)，設置於該源極/汲極接觸部件的該底表面與該混合鰭片的該第二端之間；以及一層間介電(interlayer dielectric，ILD)層，位於該源極/汲極接觸部件的該底表面與該CESL之間。
  2. 如請求項1之半導體裝置，其中該CESL與該混合鰭片的該第二端接觸。
  3. 如請求項1之半導體裝置，其中該CESL與該源極/汲極接觸部件的該底表面接觸。
  4. 如請求項1~3中任一項之半導體裝置，其中該第一磊晶源極/ 汲極部件具有從該隔離層的該頂表面延伸的一第一高度，該混合鰭片的該第二端距離該隔離層的該頂表面具有一第二高度，且該第二高度小於該第一高度的50%。
  5. 如請求項1~3中任一項之半導體裝置，更包括被設置為鄰近該第一磊晶源極/汲極部件及該第二磊晶源極/汲極部件的一閘極結構，其中該混合鰭片在該閘極結構下延伸，且位於該閘極結構下的該混合鰭片的一部分的一頂表面高於該混合鰭片的該第二端的一頂表面。
  6. 一種半導體裝置，包括：一第一半導體鰭片；一第二半導體鰭片；一第一磊晶源極/汲極部件，連接到該第一半導體鰭片，其中該第一磊晶源極/汲極部件是以多個n型摻質摻雜；一第二磊晶源極/汲極部件，連接到該第二半導體鰭片，其中該第二磊晶源極/汲極部件是以多個p型摻質摻雜；一混合鰭片，設置於該第一半導體鰭片與該第二半導體鰭片之間以及該第一磊晶源極/汲極部件與該第二磊晶源極/汲極部件之間；以及一閘極結構，設置於該第一半導體鰭片、該第二半導體鰭片、及該混合鰭片上，其中該混合鰭片在該閘極結構下方具有一第一頂表面，在該第一磊晶源極/汲極部件與該第二磊晶源極/汲極部件之間具有一第二頂表面，且該第二頂表面低於該第一頂表面，其中該第一半導體鰭片及該第二半導體鰭片的較寬的多個中間部位於該混合鰭片的該第二頂表面上方。
  7. 如請求項6之半導體裝置，更包括一CESL，該CESL設置於該第一磊晶源極/汲極部件及該第二磊晶源極/汲極部件上、以及該第一磊晶源極/汲極部件與該第二磊晶源極/汲極部件之間的該混合鰭片上。
  8. 如請求項7之半導體裝置，更包括設置於該第一磊晶源極/汲極部件及該第二磊晶源極/汲極部件上的一源極/汲極接觸部件，其中該CESL的一部分設置於該源極/汲極接觸部件與該混合鰭片之間。
  9. 如請求項6之半導體裝置，其中該混合鰭片包括：一介電鰭片層，具有一或多個空氣隙(air gaps)；以及一介電填充層，設置於該一或多個空氣隙中。
  10. 一種半導體裝置的製造方法，包括：形成一第一半導體鰭片、一第二半導體鰭片、及該第一半導體鰭片與該第二半導體鰭片之間的一混合鰭片；凹蝕蝕刻該第一半導體鰭片及該混合鰭片，且該第二半導體鰭片被一第一遮罩覆蓋；形成連接到該第一半導體鰭片的一第一磊晶源極/汲極部件，且以多個n型摻質摻雜該第一磊晶源極/汲極部件；凹蝕蝕刻該第二半導體鰭片，且該混合鰭片及該第一半導體鰭片被一第二遮罩覆蓋；以及形成連接到該第二半導體鰭片的一第二磊晶源極/汲極部件，且以多個p型摻質摻雜該第二磊晶源極/汲極部件。
  11. 如請求項10之半導體裝置的製造方法，更包括：在該第一磊晶源極/汲極部件及該第二磊晶源極/汲極部件及該混合鰭片上沉 積一CESL；以及在該CESL上沉積一ILD層。
  12. 如請求項11之半導體裝置的製造方法，更包括：在該第一磊晶源極/汲極部件及該第二磊晶源極/汲極部件上在該ILD層中形成一接觸孔。
  13. 如請求項12之半導體裝置的製造方法，更包括：從該第一磊晶源極/汲極部件及該第二磊晶源極/汲極部件蝕刻該CESL。
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