CN112750770A - 鳍式场效应晶体管器件及其形成方法 - Google Patents

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dummy
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林士尧
高魁佑
林志翰
张铭庆
陈昭成
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Abstract

本公开涉及鳍式场效应晶体管器件及其形成方法。一种形成半导体器件的方法，包括：形成在衬底上方突出的鳍；在鳍的相反侧形成隔离区域；在鳍上方形成虚设栅极；减小虚设栅极的靠近隔离区域的下部的厚度，其中，在减小该厚度之后，虚设栅极的下部的相反侧壁之间的距离随着虚设栅极向隔离区域延伸而减小；在减小该厚度之后，至少沿着虚设栅极的下部的相反侧壁形成栅极填充材料；沿着虚设栅极的侧壁并沿着栅极填充材料的侧壁形成栅极间隔件；以及用金属栅极替换虚设栅极。

Description

鳍式场效应晶体管器件及其形成方法
技术领域
本公开总体涉及鳍式场效应晶体管器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的 集成密度的不断提高，半导体工业经历了快速的增长。大部分情况下，集 成密度的提高来自最小特征尺寸的不断减小，这使得更多的组件可以集成 到给定区域中。
鳍式场效应晶体管(FinFET)器件正变得普遍用于集成电路。FinFET 器件具有三维结构，包括从衬底突出的半导体鳍。被配置为控制FinFET 器件的导电沟道内的电荷载流子流的栅极结构环绕半导体鳍。例如，在三 栅极FinFET器件中，栅极结构环绕半导体鳍的三个侧，从而在半导体鳍 的三个侧形成导电沟道。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述 方法包括：形成在衬底上方突出的鳍；在所述鳍的相反侧形成隔离区域； 在所述鳍上方形成虚设栅极；减小所述虚设栅极的靠近所述隔离区域的下 部的厚度，其中，在减小所述厚度之后，所述虚设栅极的下部的相反侧壁 之间的距离随着所述虚设栅极向所述隔离区域延伸而减小；在减小所述厚 度之后，至少沿着所述虚设栅极的下部的相反侧壁形成栅极填充材料；沿 着所述虚设栅极的侧壁并沿着所述栅极填充材料的侧壁形成栅极间隔件； 以及用金属栅极替换所述虚设栅极。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述 方法包括：在鳍上方形成虚设栅极，其中，所述鳍在衬底上方突出并且介 于隔离区域之间；减薄所述虚设栅极的靠近所述隔离区域的下部，其中， 在所述减薄之后，所述虚设栅极的下部的厚度随着所述虚设栅极向所述隔 离区域延伸而减小；在所述虚设栅极的下部上形成栅极填充材料；在所述 虚设栅极的相反侧和所述栅极填充材料的相反侧上形成栅极间隔件；在形成所述栅极间隔件之后，去除所述虚设栅极并且至少去除所述栅极填充材 料的一部分，以在所述栅极间隔件之间形成开口；以及在所述开口中形成 金属栅极。
根据本公开的又一实施例，提供了一种半导体器件，包括：鳍，在衬 底上方突出；隔离区域，位于所述鳍的相反侧；栅极结构，位于所述鳍上 方；栅极间隔件，沿着所述栅极结构的侧壁；以及栅极填充材料，位于所 述栅极结构和所述栅极间隔件之间，其中，所述栅极填充材料的面向所述 栅极结构的侧壁之间的距离随着所述栅极填充材料向所述隔离区域延伸而 减小。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式 中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不 是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被 任意增大或减小。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)器件的透 视图。
图2-图4、图5A、图5B、图6、图7A-图7D、图8A、图8B、图9A、 图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图 13B、图14A、图14B和图15A-图15C示出了根据实施例的各个制造阶段 的FinFET器件100的截面图。
图16A、图16B、图17A、图17B、图18A、图18B、图19A和图 19B示出了实施例中的各个制造阶段的FinFET器件100A的截面图。
图20A、图20B、图21A和图21B示出了实施例中的各个制造阶段的 FinFET器件100B的截面图。
图22A、图22B和图23A-图23C示出了实施例中的各个制造阶段的 FinFET器件100C的各个视图。
图24A、图24B和图24C示出了一些实施例中的FinFET器件的栅极 电极的各种实施例截面图。
图25-图30示出了实施例中的各个制造阶段的FinFET器件200的一 部分的截面图。
图31示出了实施例中的FinFET器件200A的一部分的截面图。
图32示出了实施例中的FinFET器件200B的一部分的截面图。
图33示出了根据一些实施例的形成半导体器件的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施 例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些 仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上 方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特 征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特 征，使得第一特征和第二特征可以不直接接触的实施例。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、 “低于”、“上方”、“上部”等)，以易于描述图中所示的一个要素或 特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些 空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同 朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本 文中所用的空间相关描述符同样可能被相应地解释。
在形成FinFET器件的上下文中，尤其是在形成FinFET器件的替换栅 极(例如，金属栅极)的上下文中，讨论了本公开的实施例。
在一些实施例中，在设置在隔离区域之间的鳍上方形成虚设栅极。然 后减薄虚设栅极的下部，使得虚设栅极的下部的厚度随着虚设栅极的下部 向隔离区域延伸而减小。接下来，至少在虚设栅极的下部上形成栅极填充 材料，并且沿着虚设栅极电极的侧壁并沿着栅极填充材料的侧壁形成间隔 件。在形成栅极间隔件之后，去除栅极填充材料的至少一些部分以及虚设 栅极电极，以在栅极间隔件之间形成开口，并且在该开口中形成金属栅极结构。
图1以透视图示出了FinFET 30的示例。FinFET 30包括衬底50和在 衬底50上方突出的鳍64。在鳍64的相反侧形成隔离区域62，并且鳍64 突出高于隔离区域62。栅极电介质66沿着鳍64的侧壁并且在鳍64的顶 表面上方，并且栅极电极68在栅极电介质66上方。源极/漏极区域80在 鳍64中，并且在栅极电介质66和栅极电极68的相反侧。图1进一步示出了在后面的附图中使用的横截面参考。横截面B-B沿着FinFET 30的栅极 电极68的纵轴延伸。横截面A-A垂直于横截面B-B，并且沿着鳍64的纵 轴并在例如源极/漏极区域80之间的电流流动的方向上。横截面C-C平行 于横截面B-B，并且横跨源极/漏极区域80。横截面D-D平行于横截面A- A，并且在鳍64之外(例如，在两个相邻的鳍之间)。为了清楚起见，后 续附图参考这些参考横截面。
图2-图4、图5A、图5B、图6、图7A-图7D、图8A、图8B、图9A、 图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图 13B、图14A、图14B、图15A、图15B和图15C示出了根据实施例的各 个制造阶段的FinFET器件100的各个截面图。FinFET器件100类似于图 1中的FinFET 30，但是具有多个鳍和多个栅极结构。在本文的整个讨论中， 具有相同数字但不同字母的附图(例如，图5A和图5B)是指在同一工艺 阶段的FinFET器件的不同视图。图2-图4和图5A示出了FinFET器件 100的沿横截面B-B的截面图。图5B、图6和图7A示出了FinFET器件 100的沿横截面D-D的截面图。图7B、图7C和图7D分别示出了沿横截 面B-B、A-A和C-C的截面图。图8A、图9A、图10A、图11A、图12A、 图13A、图14A和图15A示出了FinFET器件100的沿横截面D-D的截面 图，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B和图 15B示出了FinFET器件100的沿横截面A-A的截面图。图15C是图15A 的一部分的放大图。
图2示出了衬底50的截面图。衬底50可以是半导体衬底，例如，体 半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，以p 型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通 常，SOI衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可以是例 如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为 硅衬底或玻璃衬底。还可以使用其他衬底，例如，多层衬底或梯度衬底。 在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体， 包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体， 包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或 其组合。
参考图3，使用例如光刻和蚀刻技术来对图2所示的衬底50进行图案 化。例如，在衬底50上方形成掩模层，例如，衬垫氧化物层52和覆盖衬 垫氮化物层56。衬垫氧化物层52可以是包括例如使用热氧化工艺形成的 氧化硅的薄膜。衬垫氧化物层52可以用作衬底50与覆盖衬垫氮化物层56 之间的粘附层。在一些实施例中，例如，衬垫氮化物层56由氮化硅、氮 氧化硅、碳氮化硅等、或其组合形成，并且可以使用低压化学气相沉积 (LPCVD)或等离子体增强化学气相沉积(PECVD)来形成。
可以使用光刻技术对掩模层图案化。通常，光刻技术利用光致抗蚀剂 材料(未示出)，该光致抗蚀剂材料被沉积、照射(曝光)、以及显影以 去除光致抗蚀剂材料的一部分。剩余的光致抗蚀剂材料保护下面的材料 (例如，在该示例中为掩模层)免受后续工艺步骤(例如，蚀刻)的影响。 在该示例中，光致抗蚀剂材料被用于图案化衬垫氧化物层52和衬垫氮化 物层56，以形成经图案化的掩模58，如图3所示。
经图案化的掩模58随后被用于图案化衬底50的暴露部分，以形成沟 槽61，从而在相邻的沟槽61之间限定半导体鳍64(例如，64A和64B)， 如图3所示。在一些实施例中，通过使用例如反应性离子蚀刻(RIE)、 中性束蚀刻(NBE)等、或其组合在衬底50中蚀刻沟槽，来形成半导体 鳍64。蚀刻工艺可以是各向异性的。在一些实施例中，沟槽61可以是彼 此平行并且相对于彼此紧密间隔的条带(从顶部看)。在一些实施例中， 沟槽61可以是连续的并且围绕半导体鳍64。半导体鳍64在下文中也可以 被称为鳍64。作为非限制性示例，在图3中示出了两个鳍64。其他数量 的鳍也是可能的，并且完全旨在包括在本公开的范围内。
可以通过任何合适的方法来对鳍64进行图案化。例如，可以使用一 个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来对鳍64进行 图案化。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺， 允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图 案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对 牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。 然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴来对鳍进行图案 化。
图4示出了在相邻的半导体鳍64之间形成绝缘材料，以形成隔离区 域62。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合， 并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD (FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化， 以使其转化为另一种材料，例如，氧化物)等、或其组合来形成。可以使 用其他绝缘材料和/或其他形成工艺。在所示的实施例中，绝缘材料是通过 FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。诸 如化学机械抛光(CMP)之类的平坦化工艺可以去除任何多余的绝缘材料， 并形成齐平的隔离区域62的顶表面和半导体鳍64的顶表面(未示出)。 经图案化的掩模58(参见图3)也可以通过平坦化工艺去除。
在一些实施例中，在隔离区域62和衬底50/半导体鳍64之间的界面 处，隔离区域62包括衬里，例如，衬里氧化物(未示出)。在一些实施 例中，形成衬里氧化物以减少衬底50和隔离区域62之间的界面处的晶体 缺陷。类似地，衬里氧化物还可以用于减少半导体鳍64和隔离区域62之 间的界面处的晶体缺陷。衬里氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化而形成的热氧化物，但是还可以使用其他合适的方法来 形成衬里氧化物。
接下来，隔离区域62被凹陷，以形成浅沟槽隔离(STI)区域62。隔 离区域62被凹陷，以使得半导体鳍64的上部从相邻的STI区域62之间突 出。STI区域62的顶表面可以具有平坦表面(如图所示)、凸表面、凹表 面(例如，凹陷)、或其组合。STI区域62的顶表面可以通过适当的蚀刻 而形成为平坦的、凸的、和/或凹的。可以使用可接受的蚀刻工艺来凹陷隔离区域62，例如，对隔离区域62的材料具有选择性的蚀刻工艺。例如， 可以执行干法蚀刻或使用稀氢氟酸(dHF)的湿法蚀刻来凹陷隔离区域62。
图2至图4示出了形成鳍64的实施例，但可以以各种不同的工艺形成 鳍。例如，衬底50的顶部可以由合适的材料替换，例如，适合于要形成 的预期类型(例如，N型或P型)的半导体器件的外延材料。然后，对在 顶部具有外延材料的衬底50进行图案化，以形成包括外延材料的半导体 鳍64。
作为另一示例，可以在衬底的顶表面上方形成电介质层；可以蚀刻穿 过电介质层的沟槽；可以在沟槽中外延生长同质外延结构；以及可以凹陷 电介质层以使得同质外延结构从电介质层突出，以形成鳍。
在又一示例中，可以在衬底的顶表面上方形成电介质层；可以蚀刻穿 过电介质层的沟槽；可以使用与衬底不同的材料在沟槽中外延生长异质外 延结构；以及可以凹陷电介质层以使得异质外延结构从电介质层突出，以 形成鳍。
在其中生长(一种或多种)外延材料或外延结构(例如，异质外延结 构或同质外延结构)的实施例中，所生长的(一种或多种)材料或结构可 以在生长期间被原位掺杂，这可以避免之前和之后的注入，但原位掺杂和 注入掺杂可以一起使用。更进一步，在NMOS区域中外延生长与PMOS 区域中的材料不同的材料可能是有利的。在各个实施例中，鳍64可以包括硅锗(SixGe1-x，其中，x可以在0和1之间)、碳化硅、纯的或基本上 纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形 成III-V族化合物半导体的可用材料包括但不限于：InAs、AlAs、GaAs、 InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5A和图5B示出了在半导体鳍64上方形成虚设栅极结构75。在一 些实施例中，虚设栅极结构75包括栅极电介质66(也可以称为虚设栅极 电介质)和栅极电极68(也可以称为虚设栅极电极或虚设栅极)。可以在 虚设栅极结构75上方形成掩模70。为了形成虚设栅极结构75，在半导体 鳍64上形成电介质层。电介质层可以是例如氧化硅、氮化硅、其多个层等，并且可以被沉积或热生长。
在电介质层上方形成栅极层，并且在栅极层上方形成掩模层。栅极层 可以被沉积在电介质层上方，并然后例如通过CMP被平坦化。掩模层可 以被沉积在栅极层上方。栅极层可以由例如多晶硅形成，但还可以使用其 他材料。掩模层可以由例如氮化硅等形成。
在形成这些层(例如，电介质层、栅极层和掩模层)之后，可以使用 可接受的光刻和蚀刻技术对掩模层进行图案化，以形成掩模70。然后，可 以通过可接受的蚀刻技术将掩模70的图案转移到栅极层和电介质层，以 分别形成栅极电极68和栅极电介质66。栅极电极68和栅极电介质66覆 盖半导体鳍64的相应的沟道区域。栅极电极68的长度方向还可以基本上 垂直于相应的半导体鳍64的长度方向。
在图5A的示例中，栅极电介质66被示出为形成(例如，通过鳍64 的材料的热氧化)在鳍64上方(例如，在鳍64的顶表面和侧壁上方)， 但不形成在STI区域62上方。在其他实施例中，栅极电介质66可以形成 (例如，沉积)在鳍64上方和STI区域62上方。例如，栅极电介质66可 以从鳍64A连续地延伸至鳍64B。这些和其他变体完全旨在包括在本公开 的范围内。图5B示出了沿横截面D-D的相应截面图。作为非限制性示例， 在图5B中示出了两个虚设栅极结构75。其他数量的虚设栅极结构也是可 能的，并且完全旨在包括在本公开的范围内。
图6和图7A示出了用于减少虚设栅极结构75的靠近隔离区域62的 下部的厚度的减薄工艺。在图6中，在掩模70上方和栅极电极68的上部 上方形成保护层71，而栅极电极68的下部被保护层71暴露。保护层71 由与栅极电极68的材料不同的材料形成，使得在随后的蚀刻工艺中，保 护层71防止或减少对其下面的层(例如，栅极电极68的上部)的蚀刻。 保护层71可以是通过诸如PECVD或原子层沉积(ALD)之类的合适的沉 积工艺形成的电介质层，例如，氧化硅层或氮化硅层，但是其他合适的材 料(例如，碳基涂层)也可以用作保护层71。在理解可以使用任何合适的 材料来形成保护层71的情况下，以下讨论可以将保护层71称为电介质层 71。
图6进一步以虚线示出了鳍64，因为鳍64不在图6的横截面中。在 图6的示例中，在栅极电极68的上部上方形成电介质层71，该上部被设 置在鳍64的上表面64U上方，而栅极电极68的下部(被设置在上表面 64U下方)被电介质层71暴露(例如，未被电介质层71覆盖)。因此， 电介质层71的沉积工艺可以称为深度选择性沉积工艺。这种深度选择性 沉积工艺可以是相邻的鳍64之间空间较小的结果。随着半导体制造工艺 的不断发展，特征尺寸不断缩小。两个相邻的鳍64之间的距离可变得很 小，使得沉积工艺的沉积速率在这样的小空间中变低。结果，在形成电介 质层71时，栅极电极68的上部的侧壁(在鳍64上方)被所沉积的电介质 层71覆盖。相反，沿着栅极电极68的下部的侧壁形成很少电介质层71或 没有形成电介质层71。
图6中的电介质层71的位置仅是非限制性示例。例如，电介质层71 可以延伸到低于鳍64的上表面64U，并且可以在鳍64的上表面64U与隔 离区域62的上表面之间的位置处停止。在一些实施例中，栅极电极68的 下部的侧壁也被电介质层71覆盖，但是栅极电极68的下部上的电介质层 71的厚度小于栅极电极68的上部上的电介质层71的厚度。例如，电介质 层71的厚度可以随着栅极电极68向隔离区域62延伸而持续减小。结果， 在随后的蚀刻工艺中，栅极电极68的下部比栅极电极68的上部被消耗 (例如，蚀刻)更多。
接下来，在图7A中，执行蚀刻工艺以减小栅极电极68的下部68L (例如，鳍64的上表面64U下方的部分)的厚度T。在一些实施例中， 该蚀刻工艺使用对栅极电极68的材料(例如，多晶硅)具有选择性的蚀 刻剂。可以使用诸如各向异性蚀刻工艺(例如，等离子体蚀刻工艺)之类 的合适的蚀刻工艺来去除栅极电极68的下部。在其中使用等离子体蚀刻 的实施例中，等离子体蚀刻工艺的横向蚀刻速率被调整，例如，通过调整 等离子体蚀刻工艺的偏置功率，以控制栅极电极68的侧壁轮廓。在其他 实施例中，执行湿法蚀刻工艺以去除栅极电极68的下部。
如图7A所示，在蚀刻工艺之后，栅极电极68的下部68L的外部部分 被去除，因此下部68L中的栅极电极68的厚度T减小。如图7A所示，下 部68L的侧壁相对于衬底50的上表面50U是倾斜(例如，斜)的，使得 下部68L的相反侧壁之间的距离随着栅极电极68的下部68L向隔离区域 62延伸而减小。换句话说，在图7A的截面图中，栅极电极68随着栅极电 极向隔离区域62延伸而逐渐变细。在图7A的示例中，栅极电极68的上 部68U的相反侧壁(例如，鳍64的上表面64U上方的部分)是直的(例 如，垂直于衬底50的上表面50U)，使得上部中的栅极电极68的厚度T 保持不变(例如，具有基本上均匀的厚度)。
在一些实施例中，通过对栅极电极68的下部进行减薄的蚀刻工艺去 除(例如，完全去除)电介质层71。在其他实施例中，在执行减薄栅极电 极68的下部的蚀刻工艺之后，通过另一合适的蚀刻工艺去除电介质层71， 例如，使用对电介质层71的材料具有选择性的蚀刻剂。
图7B和图7C分别示出了在减薄栅极电极68的下部之后，FinFET器 件100的沿横截面B-B和A-A的截面图。图7D示出了FinFET器件100 的沿横截面C-C的截面图。注意，虚设栅极结构75不在横截面C-C中， 因此在图7D中未示出。
图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、 图13A、图13B、图14A、图14B和图15A-15C示出了根据实施例的 Finfin器件100的附加工艺步骤。为了简单起见，在这些图中未示出所有 特征。例如，在这些图中未示出衬底50。为了促进与后续附图的比较，分 别在图8A和图8B中示出了图7A和图7C中的FinFET器件100的(简化) 截面图。
接下来，在图9A和图9B中，在图8A和图8B的FinFET器件100上 方形成栅极填充材料73。栅极填充材料73填充栅极电极68的下部68L之 间的空间。还可以沿着虚设栅极结构75的侧壁形成栅极填充材料73。可 以使用合适的沉积工艺(例如，CVD、PECVD、ALD、或等离子增强 ALD(PEALD))以自底向上的方式形成栅极填充材料73。在一些实施 例中，栅极填充材料73在后续工艺中被去除，因此栅极填充材料73也可 以称为虚设栅极填充材料。在所示的实施例中，栅极填充材料73由合适 的材料形成，该材料提供对栅极电极68的材料的蚀刻选择性(例如，具 有与栅极电极68的材料不同的蚀刻速率)，使得栅极电极68和栅极填充材料73在后续工艺中在两种不同的蚀刻工艺中被去除。在下面讨论了细 节。栅极填充材料73的示例材料包括硅锗(SiGe)、氮化硅(SiN)、氮 氧化硅(SiON)、碳氮氧化硅(SiOCN)、碳化硅(SiC)、碳氧化硅 (SiOC)、或氧化硅(SiO)等。
接下来，在图10A和图10B中，执行各向异性蚀刻工艺，例如，等离 子蚀刻工艺，以去除栅极填充材料73的部分(例如，设置在栅极电极68 的边界或侧壁之外的部分)。在其中使用等离子体蚀刻工艺来去除栅极填 充材料73的部分的实施例中，调节(例如，调整)等离子体蚀刻工艺的 偏置电压，以调整等离子体蚀刻工艺的横向蚀刻速率。在图10A和图10B的示例中，栅极填充材料73的部分(例如，沿着虚设栅极结构75的侧壁 设置的部分以及设置在虚设栅极结构75之间的部分)被去除，并且栅极 填充材料73的剩余部分被设置在虚设栅极结构75的横向范围内(例如， 由侧壁限定的边界内)。例如，栅极填充材料73设置在栅极电极68的下 部68L周围，例如，在栅极电极68的下部68L的倾斜侧壁与隔离区域62 之间的空间中。在图10A中，栅极填充材料73的剩余部分的外侧壁与栅 极电极68的相应侧壁对齐。在其他实施例中，在各向异性蚀刻工艺之后， 栅极填充材料73的剩余部分沿着(例如，覆盖)虚设栅极结构75的整个 侧壁延伸(参见例如16A)。注意，在图10B的截面图中，在各向异性蚀 刻工艺之后，没有栅极填充材料73保留在栅极电介质66上方。
接下来，在图11A和图11B中，沿着虚设栅极结构(例如，68和70) 的侧壁以及沿着栅极填充材料73的侧壁形成栅极间隔件87。在一些实施 例中，栅极间隔件87由氮化物形成，例如，氮化硅、氮氧化硅、碳氮化 硅等、或其组合，并且可以使用例如热氧化、CVD、或其他合适的沉积工 艺来形成。在所示实施例中，栅极间隔件87由与栅极填充材料73和栅极电极68的材料不同的材料形成。
在实施例中，通过首先在FinFET器件100上方共形地沉积栅极间隔 件层来形成栅极间隔件87。接下来，执行各向异性刻蚀工艺，例如，干法 刻蚀工艺，以去除栅极间隔件层的设置在FinFET器件100的上表面(例 如，掩模70的上表面)上的第一部分，而保持栅极间隔件层的沿着虚设 栅极结构75的侧壁以及沿着栅极填充材料73的侧壁设置的第二部分。在 各向异性蚀刻工艺之后剩余的栅极间隔件层的第二部分形成栅极间隔件87。 各向异性蚀刻工艺还去除了栅极间隔件层的水平部分。
如图11A和图11B所示的栅极间隔件87的形状和形成方法仅是非限 制性示例，并且其他形状和形成方法是可能的。这些和其他变体完全旨在 包括在本公开的范围内。
接下来，在虚设栅极结构75的相反侧的鳍64中/上方形成源极/漏极 区域80。通过在鳍64中形成凹槽，然后使用适当的方法(例如，金属有 机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外 延(VPE)、选择性外延生长(SEG)等、或其组合)在凹槽中外延生长材料，来形成源极/漏极区域80。通过该工艺去除设置在栅极间隔件87的 边界(例如，侧壁)之外的栅极电介质66，以形成源极/漏极区域80的凹 槽。如图11B所示，外延源极/漏极区域80可以具有从鳍64的各个表面凸 出(例如，在鳍64的非凹陷部分上方凸出)的表面，并且可以具有小平 面。相邻的鳍64的源极/漏极区域80可以合并，以形成连续的外延源极/ 漏极区域80。在一些实施例中，相邻的鳍64的源极/漏极区域80不合并 在一起，并且保持分离的源极/漏极区域80。在一些实施例中，所得的 FinFET是n型FinFET，并且源极/漏极区域80包括碳化硅(SiC)、磷硅 (SiP)、磷掺杂硅碳(SiCP)等。在一些实施例中，所得的FinFET是p 型FinFET，并且源极/漏极区域80包括SiGe和p型杂质，例如，硼或铟。
外延源极/漏极区域80可以被注入掺杂剂以形成源极/漏极区域80，随 后进行退火工艺。注入工艺可以包括形成并图案化诸如光致抗蚀剂之类的 掩模，以覆盖FinFET器件100的将被保护免受注入工艺影响的区域。源 极/漏极区域80可以具有从约1E19 cm-3至约1E21 cm-3的范围内的杂质 (例如，掺杂剂)浓度。可以将诸如硼或铟之类的P型杂质注入到P型晶 体管的源极/漏极区域80中。可以将诸如磷或砷化物之类的N型杂质注入 到N型晶体管的源极/漏极区域80中。在一些实施例中，可以在生长期间 原位掺杂外延源极/漏极区域。
接下来，在图12A和图12B中，在图11A和图11B所示的结构上方 形成接触蚀刻停止层(CESL)89。CESL 89在随后的蚀刻工艺中用作蚀刻 停止层，并且可以包括合适的材料，例如，氧化硅、氮化硅、氮氧化硅、 其组合等，并且可以通过合适的形成方法形成，例如，CVD、PVD、其组 合等。
接下来，在CESL 89上方和虚设栅极结构75上方形成第一层间电介 质(ILD)90。在一些实施例中，第一ILD 90由电介质材料形成，例如， 氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸 盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等，并且可以通过任何合 适的方法进行沉积，例如，CVD、PECVD或FCVD。可以执行诸如CMP 工艺之类的平坦化工艺，以去除掩模70并去除CESL 89的设置在栅极电 极68上方的部分。在一些实施例中，在平坦化工艺之后，第一ILD 90的 顶表面与栅极电极68的顶表面齐平。
接下来，在图13A、图13B、图14A、图14B、图15A和图15B中， 执行实施例后栅极(gate-last)工艺(有时称为替换栅极工艺)，以用有源 栅极(也可以称为替换栅极或金属栅极)和(一种或多种)有源栅极电介 质材料来替换虚设栅极电极68、栅极填充材料73和虚设栅极电介质66。 在一些实施例中，在替换栅极工艺之后形成的栅极结构被称为金属栅极结 构或替换栅极结构，并且没有有源栅极电介质的金属栅极结构的元件可以 被称为金属栅极。
参考图13A和图13B，通过第一蚀刻工艺去除虚设栅极电极68，例如， 使用对栅极电极68的材料具有选择性(例如，具有较高蚀刻速率)的蚀 刻剂。可以执行诸如湿法蚀刻工艺或干法蚀刻工艺之类的合适的蚀刻工艺 作为第一蚀刻工艺。在第一蚀刻工艺之后，在相应的栅极间隔件87之间 形成凹槽88。在图13A中(沿着横截面D-D的截面图)，栅极填充材料73保留在凹槽88的底部，并且栅极间隔件87的上部内侧壁(例如，面向 栅极填充材料73的侧壁的上部)被暴露。在图13B中(沿着横截面A-A 的截面图)，未留下栅极填充材料73，并且虚设栅极电介质66被凹槽88 暴露。
接下来，在图14A和图14B中，例如，使用对栅极填充材料73具有 选择性的蚀刻剂，在第一蚀刻工艺完成之后执行第二蚀刻工艺，以去除栅 极填充材料73。可以执行诸如湿法蚀刻工艺(例如，使用蚀刻化学品)或 干法蚀刻工艺之类的合适的蚀刻工艺作为第二蚀刻工艺。在实施例中，执 行等离子体蚀刻工艺作为第二蚀刻工艺，其中，等离子体工艺使用包括主 蚀刻气体和稀释气体(也称为载气)的气体源。主蚀刻气体可以包括Cl2、 HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、其组合等，并 且载气包括惰性气体，例如，Ar、He、Ne、其组合等。此外，气体源可选 地可以包括钝化气体，包括N2、O2、CO2、SO2、CO、SiCl4、其组合等。在一些实施例中，钝化气体用于调节第二蚀刻工艺的蚀刻选择性，以便在 第二蚀刻工艺期间有利地减少或避免对例如栅极间隔件87和第一ILD 90 的损坏。
在一些实施例中，等离子体蚀刻工艺(作为第二蚀刻工艺来执行)的 功率在约10W与约3000W之间，并且等离子体蚀刻工艺的偏置功率在约 10W与约3000W之间。在一些实施例中，调节偏置功率以调整等离子体 蚀刻工艺的横向蚀刻速率。等离子体蚀刻工艺的压力在约1mTorr和约 800mTorr之间。主蚀刻气体、稀释气体和钝化气体中的每一个的流速在约10标准立方厘米每分钟(sccm)和约5000sccm之间。在图14A和图 14B的示例中，在等离子体蚀刻工艺之后，从凹槽88中去除栅极填充材料 73，并且等离子体蚀刻工艺还去除栅极电介质66的位于凹槽88下方(例 如，正下方)的部分。如图14B所示，栅极电介质66的剩余部分设置在 栅极间隔件87正下方。在一些实施例中，第二蚀刻工艺还去除隔离区域 62的上部(例如，由于过度蚀刻)，并且作为结果，隔离区域62具有在 凹槽88下方的凹形上表面62U2。凹形上表面62U2对应于在第一蚀刻工 艺(参见图13A)之后，未被栅极填充材料73覆盖的隔离区域62的上表 面的区域。在图14A的示例中，在第一蚀刻工艺之后，隔离区域62在由 栅极填充材料73覆盖的区域中也具有基本上平坦的上表面62U1，并且作 为结果，在第二蚀刻工艺期间对那些区域(例如，62U1)进行了很少蚀刻 或没有蚀刻。
接下来，在图15A和图15B中，在每个凹槽88中形成金属栅极结构 97(也称为替换栅极结构)。在一些实施例中，金属栅极结构97具有多 层结构(在图15A和图15B中未示出，但在图15C中示出)。图15C示 出了图15A中的区域77的放大图。
如图15C所示，金属栅极结构97包括栅极电介质层94、阻挡层96、 功函数层98和栅极电极99。根据一些实施例，为形成替换栅极结构97， 栅极电介质层94被共形地沉积在凹槽88中，例如，在鳍64的顶表面和侧 壁上并在栅极间隔件87的侧壁上，以及在第一ILD 90的顶表面上(未示 出)。在一些实施例中，栅极电介质层94包括氧化硅、氮化硅、或其多 个层。在其他实施例中，栅极电介质层94包括高k电介质材料，并且在 这些实施例中，栅极电介质层94可以具有大于约7.0的k值，并且可以包 括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及其组合的金属氧化物或硅酸盐。 栅极电介质层94的形成方法可以包括分子束沉积(MBD)、原子层沉积 (ALD)、PECVD等。
接下来，在栅极电介质层94上方共形地形成阻挡层96。阻挡层96可 以包括诸如氮化钛之类的导电材料，但可以替代地使用诸如氮化钽、钛、 钽等之类的其他材料。阻挡层96可以使用诸如PECVD之类的CVD工艺 来形成。然而，可以替代地使用其他替代工艺，例如，溅射、金属有机化 学气相沉积(MOCVD)、或ALD。
接下来，在阻挡层96上方的凹槽中形成功函数层98，例如，P型功 函数层或N型功函数层。可以包括在P型器件的栅极结构中的示例性P型 功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、 NiSi2、WN、其他合适的P型功函数材料、或其组合。可以包括在N型器 件的栅极结构中的示例性N型功函数金属包括Ti、Ag、TaAl、TaAlC、 TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函数材料、或 其组合。功函数值与功函数层的材料组成相关联，因此，选择功函数层的 材料以调节其功函数值，从而在将形成的器件中实现目标阈值电压Vt。(一个或多个)功函数层可以通过CVD、物理气相沉积(PVD)、和/或 其他合适的工艺来沉积。
接下来，在功函数层98上方共形地形成种子层(未示出)。种子层 可以包括铜、钛、钽、氮化钛、氮化钽等、或其组合，并且可以通过ALD、 溅射、PVD等来沉积。在一些实施例中，种子层是金属层，其可以是单层， 或包括由不同材料形成的多个子层的复合层。例如，种子层包括钛层和在 钛层上方的铜层。
接下来，在种子层上沉积栅极电极99，并填充凹槽88的剩余部分。 栅极电极99可以由含金属材料制成，例如，Cu、Al、W等、其组合、或 其多个层，并且可以通过例如电镀、化学镀、或其他合适的方法形成。在 形成栅极电极99之后，可以执行诸如CMP之类的平坦化工艺，以去除栅 极电介质层94、阻挡层96、功函数层98、种子层和栅极电极99的多余部 分，这些多余部分在第一ILD 90的顶表面上方。因此，栅极电介质层94、 阻挡层96、功函数层98、种子层和栅极电极99的所得的剩余部分形成所 得的FinFET器件100的替换栅极结构97。现在，由于隔离区域62的凹形 上表面62U2(参见图14A)，金属栅极结构97的底表面是弯曲的，例如， 具有向下突出到绝缘区域62中的突起，如图15A所示。在一些实施例中， 突起的宽度W1在约0埃与约3000埃之间(例如，0埃≤W1≤3000 埃)，并且突起的深度D1在约0埃与约200埃之间(例如，0埃≤D1≤ 200埃)。图15B示出了金属栅极结构97的设置在鳍64正上方的部分。
本领域技术人员将容易地理解，可以在图15A和图15B的工艺步骤之 后执行附加工艺，例如，用于形成栅极接触插塞、源极/漏极接触插塞和互 连结构的工艺，以完成FinFET器件100的制造。这里不讨论这些细节。
图16A、图16B、图17A、图17B、图18A、图18B、图19A和图 19B示出了实施例中的各个制造阶段的FinFET器件100A的截面图。图 16A和图16B中的FinFET器件100A类似于图10A和图10B中的FinFET 器件100，但具有沿着栅极电极68的侧壁的栅极填充材料73。换句话说，图16A和图16B的工艺在图9A和图9B的工艺步骤之后。具体地，与图 10A和图10B相比，第二蚀刻工艺(例如，各向异性蚀刻工艺)的横向蚀 刻速率被调整(例如，降低)，使得虚设栅极结构75(例如，68和70) 的侧壁被图16A和图16B中的栅极填充材料73的剩余部分覆盖(例如， 完全覆盖)。换句话说，栅极填充材料73的剩余部分从虚设栅极结构75 的远离隔离区域62的上表面连续地延伸到隔离区域62。在另一实施例中， 图16A和图16B所示的栅极填充材料73的形状和位置可以在自底向上沉 积工艺之后直接形成，以形成栅极填充材料73，并且不执行附加的蚀刻工 艺来调整栅极填充材料73的形状以形成图16A和图16B所示的结构。
接下来，在图17A和图17B中，使用与图11A、图11B、图12A和图 12B中所示相同或相似的工艺步骤来形成栅极间隔件87、源极/漏极区域 80、CESL 89和第一ILD 90。接下来，可以执行诸如CMP之类的平坦化 工艺，以去除掩模70，并在栅极电极68、栅极间隔件87、CESL89和第 一ILD 90之间实现共面的上表面。
接下来，执行第一蚀刻工艺以去除虚设栅极电极68，类似于图13A 和图13B。在第一蚀刻工艺之后，形成凹槽88。注意，与图13A相比，栅 极填充材料73的部分被保留，覆盖栅极间隔件87的整个内侧壁(例如， 面向栅极填充材料73的侧壁)。换句话说，在图17A的截面图中，栅极 填充材料73从栅极间隔件87的上表面连续地延伸至隔离区域62的上表面， 并且在图17B的截面图中，栅极填充材料73从栅极间隔件87的上表面连 续地延伸至栅极电介质66的上表面。
接下来，在图18A和图18B中，执行第二蚀刻工艺以去除栅极填充材 料73的部分。在一些实施例中，第二蚀刻工艺是与图14A和图14B相同 或相似的等离子体蚀刻工艺。可以调整等离子体蚀刻工艺的偏置功率，以 实现目标水平的各向异性(例如，目标水平的横向蚀刻速率)。如图18A 和图18B所示，在第二蚀刻工艺之后，栅极填充材料73的剩余部分覆盖栅极间隔件87的整个内侧壁。图18A中的栅极填充材料73的剩余部分可 以用作另一栅极间隔件。在图18A和18B的示例中，栅极填充材料73的 剩余部分的内侧壁73S是直的(例如，垂直于衬底的上表面)，使得栅极 填充材料73的厚度是基本上均匀的。
注意，在图18A中，隔离区域62的上表面的中心区域(在图17A中 被暴露)由于例如第二蚀刻工艺期间的过度蚀刻而具有弯曲的(例如，凹 入的)上表面62U2。隔离区域的上表面62U1(在图17A中，在栅极填充 材料73之下(例如，被其覆盖))是基本上平坦的，因为它被保护免受 第二蚀刻工艺的影响。
接下来，在图19A和图19B中，使用与图15A和图15B中相同或相 似的工艺，形成金属栅极结构97以填充凹槽88。这里不再重复这些细节。
图20A、图20B、图21A和图21B示出了实施例中的各个制造阶段的 FinFET器件100B的截面图。图20A和图20B中的FinFET器件100B类 似于图14A和图14B中的FinFET器件100，但第二蚀刻工艺的工艺条件 被调整，使得在第二蚀刻工艺之后，栅极填充材料73的下部73L被留下。 在图20A中，隔离区域62的上表面的区域(该区域被凹槽88暴露)由于 例如第二蚀刻工艺期间的过度蚀刻而具有弯曲的(例如，凹入的)上表面 62U2。隔离区域的上表面62U(在栅极填充材料73的下部73L之下(例 如，被其覆盖))是基本上平坦的，因为它被保护免受第二蚀刻工艺的影 响。
接下来，在图21A和图21B中，使用与图15A和图15B相同或相似 的工艺，在凹槽88中形成金属栅极结构97。在图21A中，栅极填充材料 73的下部73L的宽度W2在约0埃与约500埃之间(例如，0埃≤W2≤ 500埃)。下部73L的高度D2(与金属栅极结构97的下部97L的高度相 同)在约0埃与约1000埃之间(例如，0埃≤D2≤1000埃)。注意， 在图21A所示的实施例中，金属栅极结构97的上部具有直的侧壁，并且 金属栅极结构97的下部具有倾斜或弯曲的侧壁。在图21A中，金属栅极 结构97的底表面是弯曲的，并且延伸到隔离区域62中。
图22A、图22B、图23A和图23B示出了实施例中的各个制造阶段的 FinFET器件100C的截面图。图23C示出了图23A中的区域79的放大图。 图22A和图22B中的FinFET器件100C类似于图18A和图18B中的 FinFET器件100A，但第二蚀刻工艺的工艺条件被调整，使得在第二蚀刻 工艺之后，栅极填充材料73的下部73L比栅极填充材料73的上部73U更 厚。
参考图22A，剩余的栅极填充材料73的下部73L比剩余的栅极填充 材料73的上部73U更厚。剩余的栅极填充材料73的下部73L的内侧壁 (例如，面向凹槽88)向凹槽88的中心轴线88C倾斜或弯曲。上部73U 的内侧壁可以是直的(例如，垂直于衬底的上表面)，或者可以随着栅极 填充材料73向隔离区域62延伸而向凹槽88的中心轴线88C倾斜。图 22A进一步示出了隔离区域62的弯曲(例如，凹入的)上表面62U2和平 坦上表面62U1。
在一些实施例中，在第二蚀刻工艺之后，栅极填充材料73包括位于 鳍正上方的第一部分(例如，参见图22B中的73)，其中，第一部分的厚 度随着第一部分从栅极间隔件87的上表面向鳍64的上表面延伸而保持相 同。栅极填充材料73还包括位于鳍64的第一侧的第二部分(例如，参见 图22A中的73/73L)，其中，第二部分接触隔离区域62，并且第二部分 的厚度随着第二部分向隔离区域62延伸而增加。
接下来，在图23A和图23B中，在凹槽88中形成金属栅极结构97。 图23C示出了图23A中的区域79的放大图。如图23C所示，金属栅结构 97的底表面是弯曲的，并且延伸到隔离区域62中。金属栅结构97的上侧 壁97S1可以是直的，并且金属栅结构97的下侧壁97S2可以向金属栅极 结构97的中心轴线97C倾斜。图23C中的下侧壁97S2与水平线HL之间 的角度θD可小于约90度。在实施例中，在隔离区域62与其中上侧壁 97S1与下侧壁97S2邻接的位置之间测量的金属栅极结构97的下部的高度 D3在约0埃与约1000埃之间(例如，0埃≤D3≤1000埃)。在实施例 中，在栅极填充材料73与隔离区域62之间的界面处测量的栅极填充材料 73的下部的厚度W3在约0埃与约500埃之间(例如，0埃≤W3≤500 埃)。
图24A-图24C示出了金属栅极结构97的底部的沿着横截面D-D的各 个实施例截面图。通过调整第二蚀刻工艺(例如，通过控制偏置电压以控 制横向蚀刻速率，和/或通过调整第二蚀刻工艺的选择性)，可以实现栅极 填充材料73的剩余部分的不同的形状和/或尺寸(参见例如图13A、18A、 20A和22A)，以控制金属栅极结构97的底部的形状/尺寸。例如，在图24A中，金属栅极结构97的底部逐渐变细，并具有弯曲的底表面。在图 24B中，金属栅极结构97具有倾斜的侧壁，并且金属栅极结构97的底表 面97B在中间具有轻微的拱形(例如，向上弯曲)。在图24C中，金属栅 极结构97的底部具有倾斜的侧壁和平坦的底表面97B。金属栅极结构97 的底表面97B与相应侧壁97S之间的角度(在图24A、24B和24C中分别 表示为θg1、θg2和θg3)大于约90度。在没有当前公开的方法的情况下， 金属栅极结构97的底表面97B与相应侧壁97S之间的角度可能小于90度， 并且不能实现大于90度的角度。当前公开允许形成大于90度的角度，这 可以有利地增加金属栅结构97的体积并减小金属栅结构97的电阻。
图25-图30示出了实施例中的各个制造阶段的FinFET器件200的截 面图。所示的FinFET器件200可以是例如FinFET器件100A的一部分沿 着图16A示出(也在图8A中示出)的横截面E-E的截面图。注意，横截 面E-E跨栅极电极68的下部68L(例如，逐渐变细的下部)。
参考图25，FinFET器件200处于与图8A和图8B相同或相似的工艺 步骤。由于横截面E-E的位置(例如，靠近栅极电极68的逐渐变细的部 分的端部)，栅极电极68被示为细条带。注意，为简单起见，在图25-图 30中仅示出了栅极电极68的在鳍64之间的部分。图25还示出了栅极电 极68的拐角区域68C，其远离栅极电极68的纵向轴线68A延伸，因此图 25中的栅极电极68的横截面具有凸形。拐角区域68C的形状是由用于减 薄栅极电极68的下部的蚀刻工艺引起的(参见例如7A)，因为蚀刻工艺 在拐角区域(例如，68C)中可能具有较慢蚀刻速率。
接下来，在图26中，形成栅极填充材料73。由于相似的原因(例如， 拐角区域处的较慢蚀刻速率)，栅极填充材料73也可具有与拐角区域68C 相似的拐角区域73C。因此，图26可以对应于例如图16A和图16B的工 艺步骤。
接下来，在图27中，沿着栅极填充材料73的侧壁形成栅极间隔件87， 并且在鳍64上方形成源极/漏极区域80。由于用于形成栅极间隔件87的 共形沉积工艺和/或蚀刻工艺，栅极间隔件87具有相似的拐角区域。
接下来，在图28中，通过第一蚀刻工艺去除栅极电极68，并形成凹 槽88。因此，图28可以对应于图17A和图17B的工艺步骤。
接下来，在图29中，执行第二蚀刻工艺，以去除栅极填充材料73的 部分，并且栅极填充材料73的剩余部分沿着栅极间隔件87的内侧壁设置。 注意，由于栅极填充材料73在拐角区域处的较慢蚀刻速率，在第二蚀刻 工艺之后，栅极填充材料73在拐角区域处的内侧壁73S向凹槽88的相应 的中心轴线88A弯曲。因此，每个凹槽88现在具有凸形横截面。图29可以对应于图18A和图18B的工艺步骤。
接下来，在图30中，形成金属栅极结构97，以填充凹槽88。注意， 由于凹槽88具有凸形，所以金属栅极结构97也具有凸形。结果，金属栅 极结构97的拐角区域中的两个相邻的侧之间的角度θA大于约90度并小于 约180度。由于金属栅极结构97的凸形，金属栅极结构97的拐角区域朝 向金属栅极结构97的中心轴线97A向内弯曲，从而远离源极/漏极区域80。 这有利地增加了金属栅极结构97与源极/漏极区域80之间的距离，并减小 了所形成的FinFET器件的泄露电流(例如，金属栅极结构97与源极/漏极 区域80之间的泄露电流)。相反，在没有当前公开的形成方法的情况下， 金属栅极结构97可能具有凹形横截面，并且拐角区域朝向源极/漏极区域 80向外延伸，其可能具有增大的泄露电流。
图31示出了实施例中的FinFET器件200A的截面图。FinFET器件 200A类似于图30中的FinFET器件200，但栅极填充材料73仅在拐角区 域中，这可能是由于蚀刻工艺的较高横向蚀刻速率。
图32示出了实施例中的FinFET器件200B的截面图。FinFET器件 200B类似于图30中的FinFET器件200，但栅极填充材料73被完全去除。 注意，由于过度蚀刻而完全去除了栅极填充材料73，栅极间隔件87的拐 角区域向内弯曲，这再次使得金属栅极结构97的横截面具有凸形。
图33示出了根据一些实施例的形成半导体器件的方法1000的流程图。 应理解，图33所示的实施例方法仅是许多可能的实施例方法的示例。本 领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移 除、替换、重新布置和重复如图33所示的各个步骤。
参考图33，在步骤1010处，形成在衬底上方突出的鳍。在步骤1020 处，在鳍的相反侧形成隔离区域。在步骤1030处，在鳍上方形成虚设栅 极。在步骤1040处，减小虚设栅极的靠近隔离区域的下部的厚度，其中， 在减小该厚度之后，虚设栅极的下部的相反侧壁之间的距离随着虚设栅极 向隔离区域延伸而减小。在步骤1050处，在减小该厚度之后，至少沿着 虚设栅极的下部的相反侧壁形成栅极填充材料。在步骤1060处，沿着虚 设栅极的侧壁并沿着栅极填充材料的侧壁形成栅极间隔件。在步骤1070 处，用金属栅极替换虚设栅极。
实施例可以实现优点。例如，随着半导体制造工艺的不断发展，特征 尺寸不断缩小。随着鳍之间的距离变得越来越小，越来越难以在鳍之间沉 积材料。在鳍之间所沉积的材料中，尤其是靠近鳍的底部，可能形成空隙 或真空区。在形成栅极电极68的工艺中，如果栅极电极层中具有空隙， 则在图案化之后，栅极电极68可能具有空隙，尤其是在栅极电极68的底 部。在随后的工艺中，沿着栅极电极68的侧壁形成栅极间隔件87。如果 在栅极电极68的侧壁处存在空隙，则栅极间隔件87的材料(例如，氮化 硅)将填充这些空隙。在随后的替换栅极工艺中，栅极电极68被去除并 被替为栅极材料。然而，填充空隙的栅极间隔件87的材料(例如，氮化 硅)将不会与栅极电极68一起被蚀刻掉，并且将保留在最终的金属栅极结构97中。这可能导致金属栅极结构97的缺陷或高电阻。相反，当前公 开的方法减小了栅极电极68的下部的厚度，并在下部周围形成栅极填充 材料73，作为结果，栅极电极68的侧壁处的任何空隙被填充有虚设栅极 填充材料73，该虚设栅极填充材料73然后在随后的替换栅极工艺中被去 除并被替换位栅极材料(例如，填充金属)。因此，避免或减少了栅极电极68的侧壁处的空隙的问题，例如，金属栅极结构97的缺陷或增加的栅 极电阻。此外，如图25-图30所示，所公开的实施例方法增加了金属栅极 结构97与源极/漏极区域80之间的距离，从而减小了所形成的FinFET器 件的泄漏电流。
在一个实施例中，一种形成半导体器件的方法包括：形成在衬底上方 突出的鳍；在鳍的相反侧形成隔离区域；在鳍上方形成虚设栅极；减小虚 设栅极的靠近隔离区域的下部的厚度，其中，在减小该厚度之后，虚设栅 极的下部的相反侧壁之间的距离随着虚设栅极向隔离区域延伸而减小；在 减小该厚度之后，至少沿着虚设栅极的下部的相反侧壁形成栅极填充材料； 沿着虚设栅极的侧壁并沿着栅极填充材料的侧壁形成栅极间隔件；以及用金属栅极替换虚设栅极。在一个实施例中，减小虚设栅极的下部的厚度包 括：在虚设栅极的上部上方形成保护层，其中，虚设栅极的下部被保护层 暴露；以及执行蚀刻工艺，其中，该蚀刻工艺对保护层的第一蚀刻速率与 该蚀刻工艺对虚设栅极的第二蚀刻速率相比更慢。在一个实施例中，蚀刻 工艺是等离子体蚀刻工艺，其中，执行蚀刻工艺包括调节等离子体蚀刻工 艺的偏置电压，来控制等离子体蚀刻工艺的横向蚀刻速率。在一个实施例 中，形成栅极填充材料包括：在隔离区域上并沿着虚设栅极的侧壁沉积栅 极填充材料；以及执行各向异性蚀刻工艺，以去除所沉积的栅极填充材料 的部分。在一个实施例中，在各向异性蚀刻工艺之后，栅极填充材料的剩 余部分的侧壁与虚设栅极的上部的相应侧壁对齐。在一个实施例中，在各 向异性蚀刻工艺之后，栅极填充材料的剩余部分沿着虚设栅极的侧壁从虚 设栅极的远离隔离区域的上表面连续地延伸到隔离区域。在一个实施例中， 替换虚设栅极和栅极填充材料包括：执行第一蚀刻工艺，以去除虚设栅极； 执行与第一蚀刻工艺不同的第二蚀刻工艺，以至少去除栅极填充材料的部 分，从而在栅极间隔件之间形成开口；以及在开口中形成金属栅极。在一 个实施例中，在第二蚀刻工艺之后，栅极填充材料的剩余部分沿着栅极间 隔件从栅极间隔件的远离隔离区域的上表面连续地延伸到隔离区域。在一 个实施例中，在栅极填充材料的剩余部分的面向金属栅极的下侧壁之间测 量的距离随着栅极填充材料的剩余部分向隔离区域延伸而减小。在一个实 施例中，在第二蚀刻工艺之后，栅极填充材料的剩余部分覆盖栅极间隔件 的下侧壁，而暴露栅极间隔件的上侧壁。在一个实施例中，金属栅极的上 部接触栅极间隔件，并且金属栅极的下部接触栅极填充材料的剩余部分。
在一个实施例中，一种形成半导体器件的方法包括：在鳍上方形成虚 设栅极，其中，鳍在衬底上方突出并且介于隔离区域之间；减薄虚设栅极 的靠近隔离区域的下部，其中，在该减薄之后，虚设栅极的下部的厚度随 着虚设栅极向隔离区域延伸而减小；在虚设栅极的下部上形成栅极填充材 料；在虚设栅极的相反侧和栅极填充材料的相反侧上形成栅极间隔件；在 形成栅极间隔件之后，去除虚设栅极并且至少去除栅极填充材料的一部分， 以在栅极间隔件之间形成开口；以及在开口中形成金属栅极。在一个实施 例中，在该减薄之后，虚设栅极的上部的厚度随着虚设栅极向隔离区域延 伸而保持相同，其中，虚设栅极的上部设置在鳍的上表面上方。在一个实 施例中，栅极填充材料被形成在虚设栅极的下部上，使得虚设栅极的侧壁 与栅极填充材料的相应侧壁对齐。在一个实施例中，形成栅极填充材料包 括：形成栅极填充材料以沿着虚设栅极的侧壁从虚设栅极的远离衬底的上表面连续地延伸到隔离区域。在一个实施例中，在至少去除栅极填充材料 的一部分之后，栅极填充材料的剩余部分覆盖栅极间隔件的下侧壁，并暴 露栅极间隔件的上侧壁。在一个实施例中，栅极填充材料的剩余部分的厚 度随着栅极填充材料的剩余部分向隔离区域延伸而增加。
在一个实施例中，一种半导体器件包括：鳍，在衬底上方突出；隔离 区域，位于鳍的相反侧；栅极结构，位于鳍上方；栅极间隔件，沿着栅极 结构的侧壁；以及栅极填充材料，位于栅极结构和栅极间隔件之间，其中， 栅极填充材料的面向栅极结构的侧壁之间的距离随着栅极填充材料向隔离 区域延伸而减小。在一个实施例中，栅极填充材料被设置在隔离区域上并 与隔离区域接触，其中，栅极填充材料覆盖栅极间隔件的下侧壁并暴露栅 极间隔件的上侧壁。在一个实施例中，栅极填充材料沿着栅极间隔件的侧 壁从栅极间隔件的上表面连续地延伸到隔离区域，其中，栅极填充材料包 括：第一部分，位于鳍的上表面上方，其中，第一部分的厚度随着该第一 部分从栅极间隔件的上表面向鳍的上表面延伸而保持相同；以及第二部分， 位于鳍的上表面下方，其中，第二部分的厚度随着第二部分向隔离区域延 伸而增加。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或 实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到， 这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公 开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，所述方法包括：形成在衬底上 方突出的鳍；在所述鳍的相反侧形成隔离区域；在所述鳍上方形成虚设栅 极；减小所述虚设栅极的靠近所述隔离区域的下部的厚度，其中，在减小 所述厚度之后，所述虚设栅极的下部的相反侧壁之间的距离随着所述虚设 栅极向所述隔离区域延伸而减小；在减小所述厚度之后，至少沿着所述虚 设栅极的下部的相反侧壁形成栅极填充材料；沿着所述虚设栅极的侧壁并 沿着所述栅极填充材料的侧壁形成栅极间隔件；以及用金属栅极替换所述 虚设栅极。
示例2是示例1所述的方法，其中，减小所述虚设栅极的下部的厚度 包括：在所述虚设栅极的上部上方形成保护层，其中，所述虚设栅极的下 部被所述保护层暴露；以及执行蚀刻工艺，其中，所述蚀刻工艺对所述保 护层的第一蚀刻速率与所述蚀刻工艺对所述虚设栅极的第二蚀刻速率相比 更慢。
示例3是示例2所述的方法，其中，所述蚀刻工艺是等离子体蚀刻工 艺，其中，执行所述蚀刻工艺包括：调节所述等离子体蚀刻工艺的偏置电 压，来控制所述等离子体蚀刻工艺的横向蚀刻速率。
示例4是示例1所述的方法，其中，形成所述栅极填充材料包括：在 所述隔离区域上并沿着所述虚设栅极的侧壁沉积所述栅极填充材料；以及 执行各向异性蚀刻工艺，以去除所沉积的栅极填充材料的部分。
示例5是示例4所述的方法，其中，在所述各向异性蚀刻工艺之后， 所述栅极填充材料的剩余部分的侧壁与所述虚设栅极的上部的相应侧壁对 齐。
示例6是示例4所述的方法，其中，在所述各向异性蚀刻工艺之后， 所述栅极填充材料的剩余部分沿着所述虚设栅极的侧壁从所述虚设栅极的 远离所述隔离区域的上表面连续地延伸到所述隔离区域。
示例7是示例1所述的方法，其中，替换所述虚设栅极和所述栅极填 充材料包括：执行第一蚀刻工艺，以去除所述虚设栅极；执行与所述第一 蚀刻工艺不同的第二蚀刻工艺，以至少去除所述栅极填充材料的部分，从 而在所述栅极间隔件之间形成开口；以及在所述开口中形成所述金属栅极。
示例8是示例7所述的方法，其中，在所述第二蚀刻工艺之后，所述 栅极填充材料的剩余部分沿着所述栅极间隔件从所述栅极间隔件的远离所 述隔离区域的上表面连续地延伸到所述隔离区域。
示例9是示例8所述的方法，其中，在所述栅极填充材料的剩余部分 的面向所述金属栅极的下侧壁之间测量的距离随着所述栅极填充材料的剩 余部分向所述隔离区域延伸而减小。
示例10是示例7所述的方法，其中，在所述第二蚀刻工艺之后，所 述栅极填充材料的剩余部分覆盖所述栅极间隔件的下侧壁，而暴露所述栅 极间隔件的上侧壁。
示例11是示例10所述的方法，其中，所述金属栅极的上部接触所述 栅极间隔件，并且所述金属栅极的下部接触所述栅极填充材料的剩余部分。
示例12是一种形成半导体器件的方法，所述方法包括：在鳍上方形 成虚设栅极，其中，所述鳍在衬底上方突出并且介于隔离区域之间；减薄 所述虚设栅极的靠近所述隔离区域的下部，其中，在所述减薄之后，所述 虚设栅极的下部的厚度随着所述虚设栅极向所述隔离区域延伸而减小；在 所述虚设栅极的下部上形成栅极填充材料；在所述虚设栅极的相反侧和所 述栅极填充材料的相反侧上形成栅极间隔件；在形成所述栅极间隔件之后，去除所述虚设栅极并且至少去除所述栅极填充材料的一部分，以在所述栅 极间隔件之间形成开口；以及在所述开口中形成金属栅极。
示例13是示例12所述的方法，其中，在所述减薄之后，所述虚设栅 极的上部的厚度随着所述虚设栅极向所述隔离区域延伸而保持相同，其中， 所述虚设栅极的上部设置在所述鳍的上表面上方。
示例14是示例12所述的方法，其中，所述栅极填充材料被形成在所 述虚设栅极的下部上，使得所述虚设栅极的侧壁与所述栅极填充材料的相 应侧壁对齐。
示例15是示例12所述的方法，其中，形成所述栅极填充材料包括： 形成所述栅极填充材料以沿着所述虚设栅极的侧壁从所述虚设栅极的远离 所述衬底的上表面连续地延伸到所述隔离区域。
示例16是示例12所述的方法，其中，在至少去除所述栅极填充材料 的一部分之后，所述栅极填充材料的剩余部分覆盖所述栅极间隔件的下侧 壁，并暴露所述栅极间隔件的上侧壁。
示例17是示例16所述的方法，其中，所述栅极填充材料的剩余部分 的厚度随着所述栅极填充材料的剩余部分向所述隔离区域延伸而增加。
示例18是一种半导体器件，包括：鳍，在衬底上方突出；隔离区域， 位于所述鳍的相反侧；栅极结构，位于所述鳍上方；栅极间隔件，沿着所 述栅极结构的侧壁；以及栅极填充材料，位于所述栅极结构和所述栅极间 隔件之间，其中，所述栅极填充材料的面向所述栅极结构的侧壁之间的距 离随着所述栅极填充材料向所述隔离区域延伸而减小。
示例19是示例18所述的半导体器件，其中，所述栅极填充材料被设 置在所述隔离区域上并与所述隔离区域接触，其中，所述栅极填充材料覆 盖所述栅极间隔件的下侧壁并暴露所述栅极间隔件的上侧壁。
示例20是示例18所述的半导体器件，其中，所述栅极填充材料沿着 所述栅极间隔件的侧壁从所述栅极间隔件的上表面连续地延伸到所述隔离 区域，其中，所述栅极填充材料包括：第一部分，位于所述鳍的上表面上 方，其中，所述第一部分的厚度随着所述第一部分从所述栅极间隔件的上 表面向所述鳍的上表面延伸而保持相同；以及第二部分，位于所述鳍的所 述上表面下方，其中，所述第二部分的厚度随着所述第二部分向所述隔离 区域延伸而增加。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
形成在衬底上方突出的鳍；
在所述鳍的相反侧形成隔离区域；
在所述鳍上方形成虚设栅极；
减小所述虚设栅极的靠近所述隔离区域的下部的厚度，其中，在减小所述厚度之后，所述虚设栅极的下部的相反侧壁之间的距离随着所述虚设栅极向所述隔离区域延伸而减小；
在减小所述厚度之后，至少沿着所述虚设栅极的下部的相反侧壁形成栅极填充材料；
沿着所述虚设栅极的侧壁并沿着所述栅极填充材料的侧壁形成栅极间隔件；以及
用金属栅极替换所述虚设栅极。
2.根据权利要求1所述的方法，其中，减小所述虚设栅极的下部的厚度包括：
在所述虚设栅极的上部上方形成保护层，其中，所述虚设栅极的下部被所述保护层暴露；以及
执行蚀刻工艺，其中，所述蚀刻工艺对所述保护层的第一蚀刻速率与所述蚀刻工艺对所述虚设栅极的第二蚀刻速率相比更慢。
3.根据权利要求2所述的方法，其中，所述蚀刻工艺是等离子体蚀刻工艺，其中，执行所述蚀刻工艺包括：调节所述等离子体蚀刻工艺的偏置电压，来控制所述等离子体蚀刻工艺的横向蚀刻速率。
4.根据权利要求1所述的方法，其中，形成所述栅极填充材料包括：
在所述隔离区域上并沿着所述虚设栅极的侧壁沉积所述栅极填充材料；以及
执行各向异性蚀刻工艺，以去除所沉积的栅极填充材料的部分。
5.根据权利要求4所述的方法，其中，在所述各向异性蚀刻工艺之后，所述栅极填充材料的剩余部分的侧壁与所述虚设栅极的上部的相应侧壁对齐。
6.根据权利要求4所述的方法，其中，在所述各向异性蚀刻工艺之后，所述栅极填充材料的剩余部分沿着所述虚设栅极的侧壁从所述虚设栅极的远离所述隔离区域的上表面连续地延伸到所述隔离区域。
7.根据权利要求1所述的方法，其中，替换所述虚设栅极和所述栅极填充材料包括：
执行第一蚀刻工艺，以去除所述虚设栅极；
执行与所述第一蚀刻工艺不同的第二蚀刻工艺，以至少去除所述栅极填充材料的部分，从而在所述栅极间隔件之间形成开口；以及
在所述开口中形成所述金属栅极。
8.根据权利要求7所述的方法，其中，在所述第二蚀刻工艺之后，所述栅极填充材料的剩余部分沿着所述栅极间隔件从所述栅极间隔件的远离所述隔离区域的上表面连续地延伸到所述隔离区域。
9.一种形成半导体器件的方法，所述方法包括：
在鳍上方形成虚设栅极，其中，所述鳍在衬底上方突出并且介于隔离区域之间；
减薄所述虚设栅极的靠近所述隔离区域的下部，其中，在所述减薄之后，所述虚设栅极的下部的厚度随着所述虚设栅极向所述隔离区域延伸而减小；
在所述虚设栅极的下部上形成栅极填充材料；
在所述虚设栅极的相反侧和所述栅极填充材料的相反侧上形成栅极间隔件；
在形成所述栅极间隔件之后，去除所述虚设栅极并且至少去除所述栅极填充材料的一部分，以在所述栅极间隔件之间形成开口；以及
在所述开口中形成金属栅极。
10.一种半导体器件，包括：
鳍，在衬底上方突出；
隔离区域，位于所述鳍的相反侧；
栅极结构，位于所述鳍上方；
栅极间隔件，沿着所述栅极结构的侧壁；以及
栅极填充材料，位于所述栅极结构和所述栅极间隔件之间，其中，所述栅极填充材料的面向所述栅极结构的侧壁之间的距离随着所述栅极填充材料向所述隔离区域延伸而减小。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9991285B2 (en) 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
TWI641135B (zh) * 2014-12-12 2018-11-11 聯華電子股份有限公司 具有磊晶結構之鰭狀場效電晶體
US10840105B2 (en) 2015-06-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with insulating structure and method for manufacturing the same
US10269651B2 (en) * 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10096712B2 (en) * 2015-10-20 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming and monitoring quality of the same
US10121675B2 (en) 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
KR102310079B1 (ko) * 2017-03-03 2021-10-08 삼성전자주식회사 반도체 소자
US10535654B2 (en) 2017-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate with slanted sidewalls
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier

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