CN115084018A - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN115084018A
CN115084018A CN202210083483.0A CN202210083483A CN115084018A CN 115084018 A CN115084018 A CN 115084018A CN 202210083483 A CN202210083483 A CN 202210083483A CN 115084018 A CN115084018 A CN 115084018A
Authority
CN
China
Prior art keywords
gate structure
dielectric layer
layer
forming
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210083483.0A
Other languages
English (en)
Inventor
蔡明桓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/320,971 external-priority patent/US12125886B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115084018A publication Critical patent/CN115084018A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明的实施例提供了一种形成半导体器件的方法，包括：在突出于衬底上方的鳍上方形成金属栅极结构，其中金属栅极结构被层间介电(ILD)层包围，其中栅极间隔件沿金属栅极结构的相对侧壁延伸；使金属栅极结构和栅极间隔件凹进至ILD层的远离衬底的上表面的下方；在凹进之后，在金属栅极结构上方和栅极间隔件上方形成第一材料；在第一材料上方形成第二材料，其中第二材料的上表面与ILD层的上表面齐平；去除ILD层的与金属栅极结构相邻的第一部分，以形成暴露位于金属栅极结构的第一侧处的源极/漏极区的开口。

Description

半导体器件的形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件的形成方法。
背景技术
由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体行业经历了快速发展。在大多数情况下，集成度的这种改进来自最小特征尺寸的反复减小，这允许将更多组件集成到给定区域。
鳍式场效应晶体管(FinFET)器件在集成电路中越来越普遍。FinFET器件具有包括从衬底突出的半导体鳍的三维结构。被配置为控制FinFET器件的导电沟道内的电荷载流子流动的栅极结构环绕半导体鳍。例如，在三栅极FinFET器件中，栅极结构环绕半导体鳍的三个侧面，从而在半导体鳍的三个侧面上形成导电沟道。
发明内容
根据本发明的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在突出于衬底之上的鳍上方形成金属栅极结构，其中，所述金属栅极结构被层间介电(ILD)层围绕，其中，栅极间隔件沿所述金属栅极结构的相对侧壁延伸；使所述金属栅极结构和所述栅极间隔件凹进至所述ILD层的远离所述衬底的上表面的下方；在所述凹进之后，在所述金属栅极结构上方和所述栅极间隔件上方形成第一材料；在所述第一材料上方形成第二材料，其中，所述第二材料的上表面与所述ILD层的所述上表面齐平；以及去除所述ILD层的与所述金属栅极结构相邻的第一部分以形成暴露所述金属栅极结构的第一侧处的源极/漏极区的开口。
根据本发明的另一个方面，提供了一种形成半导体器件的方法，所述方法包括：使栅极结构凹进至围绕所述栅极结构的介电层的上表面的下方；在使所述栅极结构凹进之后，使位于所述栅极结构的侧壁上的栅极间隔件凹进至所述介电层的上表面的下方，其中，使所述栅极间隔件凹进暴露接触蚀刻停止层(CESL)的设置在所述介电层和所述栅极间隔件之间的侧壁；在凹进的所述栅结构上方、凹进的所述栅极间隔件上方以及所述CESL的侧壁之间形成第一材料，其中，所述第一材料的上表面从所述介电层的所述上表面凹进；在所述第一材料上方形成不同于所述第一材料的第二材料，其中，所述第二材料的上表面与所述介电层的所述上表面齐平；通过蚀刻所述介电层的部分，在所述介电层中邻近所述栅极结构形成开口，其中，所述开口暴露邻近所述栅极结构的源极/漏极区；以及用第一导电材料填充所述开口以形成源极/漏极接触件。
根据本发明的又一个方面，提供了一种形成半导体器件的方法，所述方法包括：在突出于衬底上方的鳍上方形成栅极结构，其中，所述栅极结构被介电层围绕；使所述栅极结构和所述栅极结构的栅极间隔件凹进至所述介电层的上表面的下方，其中，在所述凹进之后，接触蚀刻停止层(CESL)的设置在所述介电层与所述栅极间隔件之间的侧壁被暴露；在所述凹进之后，通过在所述栅极结构和所述栅极间隔件上形成第一材料来部分填充所述CESL的所述侧壁之间的凹槽；在形成所述第一材料后，使所述CESL凹进至所述介电层的所述上表面的下方；在使所述CESL凹进之后，通过在所述第一材料和所述CESL上形成不同所述于第一材料的第二材料来填充所述凹槽；以及在形成所述第二材料之后，蚀刻所述介电层以在所述介电层中邻近所述栅极结构处形成开口，其中，所述开口暴露与所述栅极结构相邻的源极/漏极区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(FinFET)的立体图。
图2-图16、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22、图23A、图23B和图24-图27示出了根据实施例的FinFET器件在各个制造阶段的各个视图。
图28示出了根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在形成半导体器件的背景下讨论本公开的实施例，特别是在形成用于鳍式场效应晶体管(FinFET)器件的自对准接触件的背景下。所公开的实施例的原理也可以应用于其他类型的器件，例如平面器件。
根据本公开的实施例，在金属栅极结构上方形成包括两个不同非导电材料层的双层盔部(helmet)，其中金属栅极结构被层间介电(ILD)层包围。在后续在靠近金属栅极结构的ILD层中形成源极/漏极接触件孔的蚀刻工艺中，双层盔部在ILD层材料和双层盔部材料之间提供了优异的蚀刻选择性，从而避免了“塌肩(shoulder loss)”问题，该问题是指金属栅极结构的肩部(例如顶角)附近的其他结构(例如栅极间隔件)的材料被蚀刻工艺蚀刻掉的问题。由于“塌肩”问题可能导致金属栅结构与相邻源漏区之间的电短路，因此本公开实施例防止或减少了“塌肩”问题引起的产品缺陷。
图1示出了FinFET 30的实例的立体图。FinFET 30包括衬底50和突出在衬底50之上的鳍64。隔离区62形成在鳍64的相对两侧上，同时鳍64突出在隔离区62之上。栅极介电质66沿着鳍64的侧壁和顶面，以及栅电极68在栅极介电质66上方。源极/漏极区80在鳍64中并且在栅极介电质66和栅极68的相对两侧上。图1进一步示出了在后面的图中使用的参考横截面。截面B-B沿着FinFET 30的栅电极68的纵轴延伸。截面A-A垂直于截面B-B并且沿着鳍64的纵轴以及在例如电流在源极/漏极区80之间流动的方向上。横截面C-C平行于横截面B-B并且跨过源极/漏极区80。为了清楚起见，随后的图参考这些参考横截面。
图2-图16、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22、图23A、图23B和图24-图27示出了根据实施例的处于各个制造阶段的FinFET器件100的各个视图(例如，横截面视图、顶视图)。FinFET器件100类似于图1中的FinFET 30，除了多个鳍和多个栅极结构。图2-5示出了沿截面B-B的FinFET器件100的截面图，并且图6-图16、图17A、图18A、图19A、图20A、图21A、图22、图23A和图24-图27示出了FinFET器件100沿截面A-A的的截面图。图17B、图18B、图19B、图20B和图21B示出了FinFET器件100沿截面C-C的截面图。图23B示出了FinFET器件100的顶视图。贯穿本文的讨论，具有相同数字但不同字母(例如，17A和17B)的图示出了FinFET器件100在同一工艺阶段的不同视图(例如，沿着不同的横截面)。
图2示出了衬底50的截面图。衬底50可以是被掺杂(例如，具有p型或n型掺杂剂)或未掺杂的半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋氧(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或玻璃衬底的衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
参考图3，图2中所示的衬底50使用例如光刻和蚀刻技术图案化。例如，在衬底50上方形成诸如衬垫氧层52和上覆的衬垫氮层56的掩模层。衬垫氧层52可以是包括例如使用热氧化工艺的氧化硅的薄膜。衬垫氧层52可以作为衬底50和上覆的衬垫氮层56之间的粘合层并且可以用作蚀刻衬垫氮层56的蚀刻停止层。在一些实施例中，衬垫氮层56由氮化硅、氮氧化硅、碳氮化硅等或它们的组合形成，并且可以使用例如低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成。
可以使用光刻技术对掩模层进行图案化。通常，光刻技术利用沉积、照射(曝光)和显影的光刻胶材料(未示出)以去除光刻胶材料的部分。剩余的光刻胶材料保护下面的材料，例如本实例中的掩模层，使其免受后续处理步骤(例如蚀刻)的影响。在该实例中，光刻胶材料用于图案化衬垫氧层52和衬垫氮层56以形成图案化掩模58，如图3所示。
图案化的掩模58随后用于图案化衬底50的暴露部分以形成沟槽61，从而在相邻沟槽61之间限定半导体鳍64，如图3所示。在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合在衬底50中蚀刻沟槽形成半导体鳍64。蚀刻可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行并且彼此紧密间隔的条部(自顶向下看)。在一些实施例中，沟槽61可以是连续的并且围绕半导体鳍64。在下文中，半导体鳍64也可以被称为鳍64。
鳍64可以通过任何合适的方法图案化。例如，鳍64可以使用一种或多种光刻工艺被图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单次直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺来图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或芯轴来图案化鳍。
图4示出了在相邻半导体鳍64之间形成绝缘材料以形成隔离区62。绝缘材料可以是氧化物，例如氧化硅、氮化物等，或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中基于CVD的材料沉积并且进行后固化以使其转化为另一种材料，例如氧化物)等或它们的组合形成。可以使用其他绝缘材料和/或其他形成工艺。在图示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料且形成共面的隔离区62的顶面和半导体鳍64的顶面(未示出)。图案化的掩模58(见图3)也可以通过平面化工艺去除。
在一些实施例中，隔离区62包括在隔离区62和衬底50/半导体鳍64之间的界面处的衬垫，例如衬垫氧化物(未示出)。在一些实施例中，形成衬垫氧化物以减少衬底50和隔离区62之间的界面处的晶体缺陷。类似地，也可以使用衬垫氧化物来减少半导体鳍64和隔离区62之间的界面处的晶体缺陷。衬垫氧化物(例如氧化硅)可以是通过衬底50的表面层的热氧化而形成的热氧化物，但是也可以使用其他合适的方法来形成衬垫氧化物。
接下来，使隔离区62凹进以形成浅沟槽隔离(STI)区62。隔离区62凹进使得半导体鳍64的上部从相邻STI区62之间突出。STI区域62可具有平坦表面(如图所示)、凸面、凹面(例如碟形(dishing))或它们的组合。STI区域62的顶面可以通过适当的蚀刻形成为平坦的、凸出的和/或凹进的。可以使用可接受的蚀刻工艺使隔离区62凹进，例如对隔离区62的材料有选择性的蚀刻工艺。例如，可以执行干蚀刻或使用稀氢氟酸(dHF)酸的湿蚀刻来使隔离区62凹进。
图2至图4示出了形成鳍64的实施例，但是可以在各种不同的工艺中形成鳍。例如，衬底50的顶部可以由合适的材料代替，例如适于要形成的预期类型(例如，n型或p型)的半导体器件的外延材料。此后，在顶部具有外延材料的衬底50被图案化以形成包括外延材料的半导体鳍64。
作为另一个实例，可以在衬底的顶表面上形成介电层；沟槽可以蚀穿介电层；同质外延结构可以在沟槽中外延生长；并且介电层可以凹进，使得同质外延结构从介电层突出以形成鳍。
在又一实例中，可以在衬底的顶表面上方形成介电层；沟槽可以蚀穿介电层；异质外延结构可以使用不同于衬底的材料在沟槽中外延生长；并且介电层可以凹进，使得异质外延结构从介电层突出以形成鳍。
在生长外延材料或外延结构(例如异质外延结构或同质外延结构)的实施例中，生长的材料或结构可以在生长期间原位掺杂，这可以避免之前和之后的注入，但是原位掺杂和注入掺杂可以一起使用。更进一步，在与PMOS区域中的材料不同的NMOS区域中外延生长材料可能是有利的。在各种实施例中，鳍64可以包括硅锗(SixGe1-x，其中x可以在0和1之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，可用于形成III-V族化合物半导体的材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5示出了在半导体鳍64上方形成伪栅极结构75。在一些实施例中，伪栅极结构75包括栅极介电质66和栅电极68。掩模70可以形成在伪栅极结构75上方。为了形成伪栅极结构75，在半导体鳍64上形成介电层。介电层可以是例如氧化硅、氮化硅、它们的多层等，并且可以沉积或热生长。
在介电层上方形成栅极层，并且在栅极层上方形成掩模层。栅极层可以沉积在介电层上方，然后例如通过CMP被平坦化。掩模层可以沉积在栅极层上方。栅极层可以由例如多晶硅形成，但是也可以使用其他材料。掩模层可以由例如氮化硅等形成。
在形成各层(例如，介电层、栅极层和掩模层)之后，可以使用可接受的光刻和蚀刻技术对掩模层进行图案化以形成掩模70。然后可以通过可接受的蚀刻技术将掩模70的图案转印到栅极层和介电层，以分别形成栅电极68和栅极介电层66。栅电极68和栅极介电质66覆盖半导体鳍64的相应沟道区。栅电极68还可以具有基本上垂直于相应半导体鳍64的长度方向的长度方向。
在图5的实例中，栅极介电质66被示为形成在鳍64上方(例如，鳍64的顶面和侧壁上方)和STI区域62上方。在其他实施例中，栅极介电质66可以通过例如鳍64的材料的热氧化形成，并且因此可以在鳍64上方而不是在STI区62上方形成。这些和其他变型完全意在包括在本发明的范围内。
接下来，如图6所示，在鳍64中形成轻掺杂漏极(LDD)区65。LDD区65可以通过注入工艺形成。注入工艺可以在鳍64中注入n型或p型杂质以形成LDD区65。在一些实施例中，LDD区65邻接FinFET器件100的沟道区。LDD区65的部分可以延伸在栅电极68下方并且进入FinFET器件100的沟道区。图6示出了LDD区65的非限制性实例。LDD区65的其他配置、形状和形成方法也是可能的，并且完全旨在包括在本公开的范围内。例如，可以在形成栅极间隔件87之后形成LDD区65。
仍参考图6，在形成LDD区65之后，在栅极结构上形成栅极间隔件87。在图6的实例中，栅极间隔件87形成在栅电极68的相对侧壁上和栅极介电质66的相对侧壁上。栅极间隔件87可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅形成等或它们的组合，并且可以使用例如热氧化、CVD或其他合适的沉积工艺形成。
图6中所示的栅极间隔件87的形状和形成方法仅仅是非限制性实例，并且其他形状和形成方法也是可能的。例如，栅极间隔件87可以包括第一栅极间隔件(未示出)和第二栅极间隔件(未示出)。第一道栅极间隔件可以形成在伪栅极结构75的相对侧壁上。第二栅极间隔件可以形成在第一栅极间隔件上，第一栅极间隔件设置在相应的栅极结构和相应的第二栅极间隔件之间。在截面图中，第一栅极间隔件可以具有L形。作为另一实例，可以在形成外延源极/漏极区80(见图7)之后形成栅极间隔件87。在一些实施例中，在图7所示的外延源极/漏极区80的外延工艺之前，在第一栅极间隔件(未示出)上形成伪栅极间隔件，并且在形成外延源漏区80之后，去除伪栅极间隔件并且替换为第二栅极间隔件。所有这些实施例完全旨在包括在本公开的范围内。
接下来，如图7所示，形成源极/漏极区80。通过蚀刻鳍64形成凹槽，并且使用合适的方法，例如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合，在凹槽中外延生长材料，形成源极/漏极区80。
如图7所示，外延源极/漏极区80可以具有从鳍64的相应表面凸起的表面(例如，凸起在鳍64的非凹进部分之上)并且可以具有小平面。相邻鳍64的源极/漏极区80可以合并以形成连续的外延源极/漏极区80。在一些实施例中，相邻鳍64的源极/漏极区80不合并在一起且保持分离的源极/漏极区80在得到的FinFET是n型FinFET的一些实例性实施例中，源极/漏极区80包括碳化硅(SiC)、磷化硅(SiP)、掺磷的碳化硅(SiCP)等。在得到的FinFET是p型FinFET的替代实例性实施例中，源极/漏极区80包括SiGe和诸如硼或铟的p型杂质。
外延源极/漏极区80可以注入掺杂剂以形成源极/漏极区80，然后进行退火工艺。注入工艺可以包括形成和图案化掩模(例如光刻胶)以覆盖FinFET的要免受注入工艺影响的区域。源极/漏极区80可以具有在约1E 19cm-3至约1E 21cm-3范围内的杂质(例如，掺杂剂)浓度。在一些实施例中，外延源极/漏极区可以在生长期间原位掺杂。
接下来，如图8所示，在图7所示的结构上形成接触蚀刻停止层(CESL)89。CESL 89在随后的蚀刻工艺中用作蚀刻停止层，并且可以包括合适的材料，例如氧化硅、氮化硅、氮氧化硅、它们的组合等，并且可以通过合适的形成方法例如CVD、PVD、它们的组合等形成。
接下来，在CESL 89上方和伪栅极结构75上方形成第一层间电介质(ILD)90。在一些实施例中，第一ILD 90由诸如氧化硅、磷硅玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、PECVD或FCVD。可以执行诸如CMP的平坦化工艺以去除掩模70并且去除CESL89的设置在栅电极68上方的部分。在平坦化工艺之后，第一ILD 90的顶面与栅电极68的顶面齐平。
接下来，在图9中，执行后栅极工艺(有时称为替换栅极工艺)以用有源栅极(也可称为替换栅极或金属栅极)和有源栅极介电材料分别替换栅电极68和栅极介电质66。因此，在后栅极工艺中，栅电极68和栅极介电质66可以分别称为伪栅电极和伪栅极介电质。在一些实施例中，有源栅极是金属栅极。
参考图9，伪栅极结构75被替换栅极结构97替换。根据一些实施例，为了形成替换栅极结构97，栅电极68和栅电极68正下方的栅极介电质66在一个或多个蚀刻步骤中去除，从而在栅极间隔件87之间形成凹槽(未示出)。每个凹槽暴露相应鳍64的沟道区。在伪栅极去除期间，在蚀刻栅电极68时，可以使用栅极介电质66作为蚀刻停止层。在去除栅电极68之后，然后可以去除栅极介电质66。
接下来，在用于替代栅极结构97的凹槽中形成栅极介电层94、阻挡层96、功函层98和栅电极86。例如在鳍64的顶面和侧壁上以及在栅极间隔件87的侧壁上，以及在第一ILD90(未示出)的顶面上，在凹槽中共形沉积栅极介电层94。根据一些实施例，栅极介电层94包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层94包括高k介电材料，并且在这些实施例中，栅极介电层94可以具有大于约7.0的k值(例如，介电常数)，并且可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐及其组合。栅极介电层94的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
接下来，在栅极介电层94上方共形地形成阻挡层96。阻挡层96可以包括导电材料，例如氮化钛，但是其他材料，例如氮化钽、钛、钽等也可以替换使用。可以使用诸如PECVD的CVD工艺来形成阻挡层96。然而，可以替代地使用其他替代工艺，例如溅射、金属有机化学汽相沉积(MOCVD)或ALD。
接下来，在一些实施例中，在形成栅电极86之前，可以在阻挡层96上方的凹槽中形成功函层98，例如p型功函层或n型功函层。可以包含在p型器件的栅极结构中的实例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料或它们的组合。可包含在n型器件的栅极结构中的实例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料，或它们的组合。功函数值与功函层的材料成分相关联，因此，功函层的材料被选择来调整其功函数值，从而在要形成的器件中实现目标阈值电压Vt。功函层可以通过CVD、物理汽相沉积(PVD)和/或其他合适的工艺沉积。
接下来，在功函层98上方共形地形成晶种层(未示出)。晶种层可以包括铜、钛、钽、氮化钛、氮化钽等或者它们的组合，并且可以是通过ALD、溅射、PVD等沉积。在一些实施例中，晶种层为可为单层或包括由不同材料形成的多个子层的复合层的金属层。例如，晶种层包括钛层和钛层上方的铜层。
接下来，栅电极86沉积在晶种层上方，并且填充凹槽的剩余部分。栅电极86可由含金属材料例如Cu、Al、W等、其组合或其多层制成，并且可通过例如电镀、化学镀或其他合适的方法形成。在形成栅电极86之后，可以执行平坦化工艺，例如CMP，以去除栅极介电层94、阻挡层96、功函层98、晶种层和栅电极86的多余部分，这些多余的部分在第一ILD 90的顶表面上方。栅极介电层94、阻挡层96、功函层98、晶种层和栅电极86的剩余部分由此形成FinFET器件100的替代栅极结构97(也称为金属栅极结构)。如图9所示，由于平坦化工艺，金属栅极结构97、栅极间隔件87、CESL 89、第一ILD 90具有共面的上表面。
接下来，在图10中，进行金属栅极回蚀工艺以去除金属栅极结构97的上部，使得金属栅极结构97凹进到第一ILD 90的上表面下方。凹槽88是在金属栅极回蚀工艺之后形成在栅极间隔件87之间。可以执行合适的蚀刻工艺(例如干蚀刻、湿蚀刻或它们的组合)，作为金属栅极回蚀刻工艺。作为实例，用于蚀刻工艺的蚀刻剂可以是卤化物(例如，CCl4)、氧化剂(例如，O2)、酸(例如，HF)、碱(base)(例如，NH3)、惰性气体(例如，Ar)、它们的组合等。
接下来，在图11中，栅极间隔件87凹进至第一ILD 90的上表面下方。在一些实施例中，执行各向异性蚀刻工艺，例如干蚀刻工艺，以去除栅极间隔件87的上部。在一些实施例中，各向异性蚀刻工艺使用对栅极间隔件87的材料具有选择性(例如，具有更高蚀刻速率)的蚀刻剂进行，使得栅极间隔件87凹进(例如，去除上部)而基本上不侵蚀第一ILD 90、CESL89和金属栅极结构97。在去除栅极间隔件87的上部之后，扩大图10中的凹槽88以形成凹槽88'，并且暴露CESL 89的上侧壁89S。在图11的实例中，在栅极间隔件87凹进之后，栅极间隔件87的上表面与金属栅极结构97的上表面齐平，但是在其他实施例中，栅极间隔件87的上表面可以略高于或低于金属栅极结构97的上表面。
接下来，在图12中，再次回蚀金属栅极结构97，使得金属栅极结构97的上表面凹进到栅极间隔件87的上表面下方。图12中的金属栅极结构97的回蚀可以采用与上述图10相同或相似的金属栅极回蚀工艺，在此不再赘述。
接下来，在金属栅极结构97的上表面上形成覆盖层91以保护金属栅极结构97，例如，免受氧化和/或后续蚀刻工艺。在所示实例中，覆盖层91由导电材料(例如，金属)形成，并且选择性地形成在金属栅极结构97的上表面上。覆盖层91可由例如钨形成，但也可使用其他合适的导电材料。可以使用诸如CVD、PVD、ALD等合适的形成方法来形成覆盖层91。注意，在本文的讨论中，除非另有说明，否则导体材料是指导电材料，并且导体部件(例如，导电线)是指导电部件。在图12的实例中，覆盖层91的上表面低于(例如，更靠近衬底50)栅极间隔件87的上表面，因此，图11中的凹槽88'被扩大并且在图12中表示为凹槽88”。
接下来，在图13中，在凹槽88”中形成第一材料93以填充凹槽88”，并且接下来可以执行诸如CMP的平坦化工艺以从第一ILD 90的上表面去除第一材料93的多余部分。在实施例中，第一材料93是硅(例如，Si)。在另一个实施例中，第一材料93是诸如碳化硅(例如，SiC)的介电材料。可以使用诸如CVD、PECVD等的任何合适的形成方法来形成第一材料93。
接下来，在图14中，第一材料93凹进在第一ILD 90的上表面下方。例如，可以使用对第一材料93具有选择性的蚀刻剂进行诸如干蚀刻或湿蚀刻的蚀刻工艺以去除第一材料93的上部，使得第一材料93的上表面凹进到第一ILD 90的上表面之下。在第一材料93凹进之后，CESL 89的上侧壁被暴露，凹槽95形成在CESL 89的相应的相对侧壁之间。
接下来，在图15中，CESL 89凹进至第一ILD 90的上表面下方。例如，可以执行蚀刻工艺，例如使用对CESL 89具有选择性的蚀刻剂的干蚀刻或湿蚀刻，以去除CESL 89的上部，使得CESL 89的上表面凹进在第一ILD 90的上表面之下。在图15的实例中，在CESL 89凹进之后，CESL 89的上表面与第一材料93的上表面齐平。在一些实施例中，CESL 89的上表面略高于或低于第一材料93的上表面。
接下来，在第一材料93的上表面和CESL 89的上表面上形成第二材料99以填充凹槽95，然后可以执行平坦化工艺，例如CMP，以从第一ILD 90的上表面去除第二材料99的多余部分。在一些实施例中，第二材料99不同于第一材料93以提供蚀刻选择性。设置在每个金属栅极结构97上方的第一材料93和第二材料99统称为双层盔部92，双层盔部92保护下面的结构(例如金属栅极结构97、栅极间隔件87和CESL 89的位于双层盔部92下方的部分)免受随后的蚀刻工艺。详情在下文讨论。
在一些实施例中，后续蚀刻工艺(见图17A)的第二材料99的蚀刻速率小于后续蚀刻工艺的第一材料93的蚀刻速率，使得双层盔部92可以更好地抵抗(例如，承受)随后的蚀刻过程。换言之，可以选择第二材料99以比第一材料93更能抵抗随后的蚀刻工艺(参见图17A)。在一些实施例中，第二材料99是介电材料，例如金属氧化物(例如，ZrO2、Al2O3等)或金属氮化物(例如，AlN)。可以使用诸如CVD、PECVD等的任何合适的形成方法来形成第二材料99。
接下来，在图16中，在第一ILD 90上方形成介电层101，并且在介电层101上方形成图案化掩模层103，例如图案化光刻胶。介电层101可以包括与第一ILD 90相同或者类似的材料，可以采用与第一ILD 90相同或相似的形成方法，在此不再赘述。在图16的实例中，图案化掩模层103中的开口102在(例如，直接在)源极/漏极区80的一些和双层盔部92(的至少部分)的一些上方，使得在后续处理中，在第一ILD 90中形成开口104(见图17A)，并在源极/漏极区80上方的开口104中形成自对准源极/漏极接触件109(见图21A)。尽管图16中开口102的数量和位置仅仅是非限制性实例，本领域技术人员将容易理解可以形成任何数量的开口102，并且开口102的位置可以在任何合适的位置。
接下来，在图17A中，执行蚀刻工艺以去除第一ILD 90的和介电层101的位于图案化掩模层103的开口102下方的部分。蚀刻工艺可以是各向异性蚀刻工艺，例如反应离子蚀刻(RIE)、原子层蚀刻(ALE)等。蚀刻工艺可以使用对第一ILD 90和介电层101的材料具有选择性(例如，具有更高蚀刻速率)的蚀刻剂。在实例性的实施例中，第一ILD 90和介电层101由氧化硅形成，栅极间隔件87和CESL 89由氮化硅形成，第一材料93由硅形成，第二材料99由二氧化锆(例如ZrO2)形成，并且蚀刻工艺使用蚀刻气体(也可称为工艺气体)，蚀刻气体包括碳氟化合物(例如，CxFy，其中x介于2与5之间，且y介于5与8之间，例如C2F6或C4F8)。例如，蚀刻气体可以是碳氟化合物(例如，CxFy)、氧气(例如，O2)和载气的混合物。作为另一个实例，蚀刻气体可以是碳氟化合物(例如，CxFy)、一氧化碳(例如，CO)和载气的混合物。作为又一实例，蚀刻气体可以是碳氟化合物(例如，CxFy)、二氧化碳(例如，CO2)和载气的混合物。载气可以是He、Ne、Ar、Kr、Xe等。需注意，除了上述实例中列出的材料之外，包括碳氟化合物的蚀刻气体可以用于其他材料的选择，例如第一材料93和第二材料99。如图17A所示，在蚀刻工艺之后，开口104形成在第一ILD 90中，例如在CESL 89的相对侧壁之间和源极/漏极区80上方。
图17B示出了图17A的FinFET器件100，但是沿着截面C-C。需注意，在图17A和17B中形成开口104之后，CESL 89仍然保留在源极/漏极区80上。另外，如图17A所示，第一ILD 90的一些残留部分90R可能在开口104的底部，例如，在开口104的底角处。由于蚀刻工艺(例如，RIE或ALE)的等离子体难以到达开口104的底部，第一ILD 90的残留部分90R可能遗留在开口104的底部。
随着先进半导体制造中的特征尺寸不断缩小，形成自对准接触件(例如，自对准源极/漏极接触件)可能是有利的。这是因为要形成非自对准接触件，必须在下面的导电部件上方直接形成小通孔的孔，然后用导电材料填充。然而，在制造过程中，光掩模和下面的晶圆之间的轻微错位可能会导致小通孔的孔错过下面的导电部件。自对准接触件具有更大的开口(例如104)，从而放宽了对光掩模对准的严格要求并且改善工艺窗口。当前公开的双层盔部92确保了开口104正确形成而没有下文讨论的“塌肩”问题。
为了理解本公开的优点，考虑其中双层盔部92被由例如单层氮化硅形成的单层盔部代替的参考设计。在形成开口104的蚀刻工艺中，如果使用单层盔部，靠近金属栅极结构97的肩部(例如，顶角)的图17A的拐角区域117中的材料(例如，SiN)可以被蚀刻掉。这被称为“塌肩”问题。尽管由于单层盔部的材料(例如氮化硅)与第一ILD 90的材料(例如氧化硅)不同，提供了一些蚀刻选择性，但在制造过程中已经观察到，随着半导体工艺临界尺寸(CD)的减小，拐角区117中的材料之间的蚀刻选择性趋于降低，并且拐角区117中的材料趋于比平坦区(例如，角区之间的区域)中的材料更快地蚀刻掉，从而导致“塌肩”问题。如果出现“塌肩”，当开口104填充有导电材料以形成自对准源极/漏极接触件时，导电材料可能会填充拐角区117，从而导致源极/漏极区80和金属栅极结构97之间的电短路。
双层盔部92提供显著改善的蚀刻选择性以抵抗用于形成开口104的蚀刻工艺，从而防止或减少“塌肩”问题的发生。为了说明改进的蚀刻选择性，考虑上面的实例，其中，第一ILD 90和介电层101由氧化硅形成，栅极间隔件87和CESL 89由氮化硅形成，第一材料93由硅形成，第二材料99由二氧化锆(例如ZrO2)形成，并且蚀刻工艺使用包括碳氟化合物的工艺气体。第一ILD 90的材料(例如氧化硅)与栅极间隔件87/CESL 89的材料(例如氮化硅)之间的蚀刻选择性(例如蚀刻速率的比率)在大约3和6之间。第一ILD 90的材料(例如，氧化硅)与第一材料93(例如，Si)之间的蚀刻选择性介于约6和9之间。第一ILD 90的材料(例如，氧化硅)之间的蚀刻选择性)与第二材料99(例如ZrO2)在大约9和15之间。具有更高蚀刻选择性和双层结构等特征的双层盔部92能够经受蚀刻工艺并且为底层部件提供保护，从而减少或防止“塌肩”问题的发生。
接下来，如图18A和图18B所示，执行蚀刻工艺以去除第一ILD 90的残留部分90R。蚀刻工艺可以是各向同性蚀刻工艺并且可以使用对第一ILD 90的材料有选择性的蚀刻剂。在一些实施例中，使用包括例如HF、NF3、它们的组合等的蚀刻气体执行各向同性干蚀刻工艺以去除残留部分90R。例如Ar、N2、它们的组合等的载气可用于将蚀刻气体运送到蚀刻工艺的工艺室中。干蚀刻工艺的压力可以在大约几毫托到几托之间，例如在2毫托和5托之间。干蚀刻工艺可以包括几个蚀刻周期。在完成干蚀刻工艺之后，可执行热处理以去除干蚀刻工艺的副产物。去除第一ILD 90的残留部分90R的蚀刻工艺也可以被称为去足部(de-footing)工艺。通过去除残留部分90R，去足部工艺增加了开口104的体积，进而增加了形成在开口104中的自对准源极/漏极接触件的体积，因此有利地降低了自对准源极/漏极接触件的电阻。
在一些实施例中，在去足部工艺之后，执行湿式清洁工艺以清洁开口104。可以使用过氧化硫混合物(SPM)或去离子(DI)水和O3的混合物执行湿式清洁工艺。接着，使用例如HCl、H2O2、H2O、它们的组合等执行蚀刻工艺，以去除湿法清洁工艺的副产物。
接下来，在图19A和图19B中，在图18A和图18B的结构上共形地形成阻挡层105。阻挡层105可以包括钛、氮化钛、氮化钽等，并且可以使用合适的形成方法(例如ALD、CVD等)形成。如图19A中所示，形成阻挡层105以衬垫开口104的侧壁和底部。接下来，执行各向异性蚀刻工艺以去除阻挡层105的水平部分，例如第二材料层99的上表面上方的部分和图案化掩模层103的上表面上方的部分。在一些实施例中，各向异性蚀刻工艺还去除源极/漏极区80上的CESL 89。在其他实施例中，在去除CESL 89的各向异性蚀刻工艺之后执行附加蚀刻工艺以暴露源极/漏极区80。
接下来，在图20A和图20B中，在源极/漏极区80上方形成硅化物区108。可以在形成硅化物区108之前执行预清洁工艺以清洁开口104。硅化物区108的形成可以通过：首先在源极/漏极区80上方沉积能够与半导体材料(例如，硅、锗)反应以形成硅化物或锗化物区的金属层107，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金，然后执行热退火工艺以形成硅化物区108。在一些实施例中，沉积的金属层107的未反应部分被去除(例如，通过热退火工艺之后的蚀刻工艺)，因此，在随后的附图中未示出金属层107。尽管区域108被称为硅化物区域，但是区域108也可以是锗化物区域或锗化硅区域(例如，包括硅化物和锗化物的区域)。
接下来，在图21A和图21B中，形成导电材料，例如钨、钴、铜等，以填充开口104。接下来，执行平坦化工艺，例如CMP，以从第一ILD 90的上表面上方去除导电材料的多余部分。在所示实施例中，平坦化工艺还去除介电层101和图案化掩模层103。开口104中导电材料的剩余部分形成自对准源极/漏极接触件109。为简单起见，自对准源极/漏极接触件109也可称为源极/漏极接触件109。
接下来，在图22中，执行蚀刻工艺以使源极/漏极接触件109和阻挡层105凹进在第一ILD 90的上表面下方。接下来，在通过凹进源极/漏极接触件109和阻挡层105而形成的凹槽中形成介电层111。介电层111可以包括例如氮化硅、氧化硅或碳氮氧化硅(SiOCN)，并且可以通过CVD、PVD、ALD等形成。可以执行诸如CMP的平坦化工艺以从第一ILD 90的上表面去除介电层111的多余部分。
接下来，在图23A中，在第一ILD 90上方形成第二ILD113。第二ILD 113可以由与第一ILD 90相同或相似的材料通过相同或相似的形成方法形成，因此细节不再重复。接着，在金属栅极结构97上方形成开口114。开口114延伸穿过第二ILD113、第二材料99和第一材料93以暴露覆盖层91。图23A和23B中的开口114的数量和开口114的位置仅用于说明目的而非限制。
在一些实施例中，为了形成开口114，顺序执行两个蚀刻工艺(例如，各向异性蚀刻工艺，诸如等离子体蚀刻工艺)。例如，可以使用对第二材料99具有选择性(例如，具有更高蚀刻速率)的第一工艺气体来执行第一蚀刻工艺。换言之，执行第一蚀刻工艺以去除第二材料99。在第一蚀刻工艺完成后，可以使用对第一材料93具有选择性的第二工艺气体进行第二蚀刻工艺。换言之，进行第二蚀刻工艺以去除第一材料93。在一些实施例中，第一种工艺气体是BCl3、Cl2和载气的混合物，其中，载气可以是例如He、Ne、Ar、Kr或Xe。在一些实施例中，第二工艺气体是HBr、Cl2和载气的混合物，其中载气可以是例如He、Ne、Ar、Kr或Xe。对于第一蚀刻工艺和第二蚀刻工艺，双层盔部92的材料(例如ZrO2或Si)与周围材料(例如SiN)之间大于6的蚀刻选择性在靠近金属栅极结构97的肩部(例如，顶角)的拐角区域处实现。
图23A示出了开口114与金属栅极结构97未对准(例如，偏离中心)的实例，使得开口114也暴露下方的栅极间隔件87及CESL 89。在图23A的实例中，由于形成开口114的蚀刻工艺，开口114下方的CESL 89的上表面89UB显示为低于(例如，更靠近衬底50)由第二材料99覆盖的上表面89UA，开口114下方的介电层111的部分被去除，使得介电层111在左上角具有阶梯形状。应当理解，上表面89UA和89UB之间的垂直偏移，以及介电层111左上角处的阶梯形状在图23A中被放大了，因为通过蚀刻工艺实现的优异蚀刻选择性只去除了非常少量的暴露的CESL 89L和暴露的介电层111。换言之，由于获得了优异的蚀刻选择性，蚀刻工艺去除了位于开口114下方的双层盔部92的部分，而基本上不会侵蚀其他暴露的结构。结果，避免或减少了类似的“塌肩”问题，其中，栅极间隔件87、CESL 89和阻挡层105的接近金属栅极结构97的上部拐角的部分被蚀刻工艺蚀刻掉。因此，由双层盔部92实现的优异蚀刻选择性允许以自对准方式形成开口114，这允许开口114的宽度X(例如，沿鳍64的纵轴测量)大于开口114的宽度Y(参见图23B，例如，沿着垂直于鳍64的纵轴且平行于衬底50的主要上表面的方向测量)。下面参考图23B讨论更多细节。
图23B示出了FinFET器件100的部分的顶视图。为简单起见，图23B中并未示出FinFET器件100的所有部件。此外，图23B示出了图23A中未示出的附加开口114。如图23B所示，开口114的宽度X大于开口114的宽度Y。宽度X的增加的尺寸允许开口114的更大体积，这进而允许随后形成的通孔115(见图25)的更大的体积。
接下来，在图24中，形成开口116以暴露源极/漏极接触件109。开口116延伸穿过第二ILD 113和第二ILD 113下方的介电层111。在图24的实例中，完全去除开口116下方的介电层111。图24中的开口116的数量和开口116的位置仅用于说明目的而非限制。
在一些实施例中，为了形成开口116，使用包括碳氢氟化物(例如，CxHyFz，例如CH2F2或CH3F)和氢气(例如，H2)的工艺气体执行蚀刻工艺(例如，各向异性蚀刻工艺，例如等离子体蚀刻工艺)。在一些实施例中，为了形成开口116，执行包括多个蚀刻周期的蚀刻工艺，其中，在每个蚀刻周期中，在脉冲等离子体条件下，执行使用包括CxHyFz和H2的工艺气体的第一等离子体工艺(例如，蚀刻工艺)，然后使用H2等离子体执行第二等离子体工艺(例如，后处理工艺)。实现了接近源极/漏极接触件109的肩部(例如，顶角)的拐角区域处的介电层111的材料(例如SiN)与双层盔部92的材料(例如，ZrO2和Si)之间的大于6的高蚀刻选择性。实现的优异蚀刻选择性允许以自对准方式形成开口116。
接下来，在图25中，形成导电材料115以填充开口114和116。导电材料115可以是例如钌、钨等，并且可以通过PVD、CVD、ALD等形成。在形成导电材料115之后，执行平坦化工艺，例如CMP，以去除导电材料115的多余部分。在平坦化工艺之后，第一ILD 90，第二材料99、介电层111和导电材料115具有共面的上表面。导电材料115在开口114和116中的剩余部分形成通孔115。在图25的实例中，金属栅极结构97上方的通孔115接触(例如，物理接触)覆盖层91，并且通过覆盖层91电连接至金属栅极结构97。源极/漏极接触件109上方的通孔115接触(例如，物理接触)源极/漏极接触件109。
接下来，在图26中，双层盔部92被去除以在第一ILD 90中形成凹槽118。在一些实施例中，为了去除双层盔部92，使用对双层盔部92的材料(例如ZrO2、Si)具有选择性的蚀刻气体来执行蚀刻工艺。例如，通过使用包括HBr、Cl2、CH4、BCl3、Ar或它们的组合的蚀刻气体来实现大于10的蚀刻选择性。例如，蚀刻气体可以是HBr、BCl3和Ar的混合物，HBr、Cl2、BCl3和Ar的混合物，或者Cl2、BCl3、CH4和Ar的混合物。蚀刻工艺选择性地去除双层盔部92，而基本上不会侵蚀周围结构的材料(例如，Ru、W、SiN或SiO)。
接下来，在图27中，形成低k介电材料119(例如，具有小于约3.9或更小的介电常数)以填充图26中的凹槽118。可以执行平坦化工艺，例如CMP，以去除低k介电材料119在凹槽118外部的多余部分。换言之，双层盔部92被替换为低k介电材料119，低k介电材料119的k值小于双层盔部92的材料的k值，或小于双层盔部92的材料的平均k值。低k介电材料119可以是例如碳掺杂氧化物、多孔碳掺杂二氧化硅等，并且可以通过CVD、ALD等形成。低k介电材料119可有利地减少所形成器件的RC延迟。
可以在图27的工艺之后进行附加工艺，以完成FinFET器件100的制造。例如，在图27的结构上方形成互连结构，该结构包括多个介电层和介电层中的导电部件(例如，通孔、导电线)，以互连各电部件以形成功能电路。此处不讨论细节。
实施例可以实现优势。例如，本公开在栅极结构上方使用双层盔部以减少或防止形成自对准源极/漏极接触件时的“塌肩”问题，从而防止栅极结构与源极/漏极区之间的电短路。由于双层盔部提供的优异的蚀刻选择性，栅极结构上方和自对准源极/漏极接触件上方的通孔也可以以自对准方式形成。通过用低k介电材料代替双层盔部，所形成器件的RC延迟减少。
图28示出了根据一些实施例的制造半导体器件的方法的流程图。应当理解，图28所示的实施例方法只是多种可能的实施例方法的实例。本领域的普通技术人员将认识到许多变型、替代和修改。例如，可以添加、去除、替换、重新布置和重复如图28中所示的各种步骤。
参考图28，在框1010处，在突出于衬底上方的鳍上方形成金属栅极结构，其中，金属栅极结构被层间介电(ILD)层围绕，其中，栅极间隔件沿金属栅结构的相对侧壁延伸。在框1020处，使金属栅极结构和栅极间隔件凹进至ILD层的远离衬底的上表面的下方。在框1030处，在凹进之后，在金属栅极结构上方和栅极间隔件上方形成第一材料。在框1040，在第一材料上方形成第二材料，其中，第二材料的上表面与ILD层的上表面齐平。在框1050处，去除ILD层的与金属栅极结构相邻的第一部分以形成暴露位于金属栅极结构的第一侧处的源极/漏极区的开口。
在实施例中，一种形成半导体器件的方法包括：在突出于衬底上方的鳍上方形成金属栅极结构，其中金属栅极结构被层间介电(ILD)层包围，其中栅极间隔件沿着金属栅极结构的相对侧壁延伸；使金属栅极结构和栅极间隔件凹进至ILD层的远离衬底的上表面；在凹进之后，在金属栅极结构上方和栅极间隔件上方形成第一材料；在第一材料上方形成第二材料，其中第二材料的上表面与ILD层的上表面齐平；去除ILD层的与金属栅极结构相邻的第一部分，以形成暴露位于金属栅极结构的第一侧处的源/漏区的开口。在一个实施例中，去除ILD层的第一部分包括进行蚀刻工艺，其中第一材料具有对于蚀刻工艺的第一蚀刻速率，其中第二材料具有对于蚀刻工艺的第二蚀刻速率，第二蚀刻速率小于第一蚀刻速率。在一个实施例中，第一材料包括硅，而第二材料包括金属氧化物。在一个实施例中，第一材料为硅或碳化硅，第二材料为氧化锆或氧化铝。在一个实施例中，去除ILD层的第一部分包括使用包含碳氟化合物的蚀刻气体执行蚀刻工艺。在一个实施例中，使金属栅极结构和栅极间隔件凹进包括：使用第一蚀刻工艺回蚀金属栅极结构；在回蚀金属栅极结构之后，使用第二蚀刻工艺使栅极间隔件凹进；在使栅极间隔件凹进后，再次使用第三蚀刻工艺回蚀金属栅极结构，其中在第三蚀刻工艺之后，金属栅极结构的远离衬底的上表面比栅极间隔件的远离衬底的上表面更靠近衬底。在一个实施例中，该方法还包括在第三蚀刻工艺之后且在形成第一材料之前，在金属栅极结构的上表面上形成覆盖层。在一个实施例中，使金属栅极结构和栅极间隔件凹进在ILD层中形成凹槽，其中凹槽暴露设置在栅极间隔件和ILD层之间的接触蚀刻停止层(CESL)，其中形成第一材料包括：用第一材料填充凹槽；填充凹槽后进行平坦化工艺；在平坦化工艺之后，去除凹槽中的第一材料的上部以暴露CESL。在一个实施例中，形成第二材料包括：在去除第一材料的上部之后，使CESL的上表面凹进至ILD层的上表面之下；在第一材料的上表面上方、在栅极间隔件的上表面上方以及在CESL的上表面上方形成第二材料。在一个实施例中，该方法包括在去除ILD层的第一部分之后，用第一导电材料填充开口以在源极/漏极区上方形成源极/漏极接触件并且源极/漏极接触件电连接到源极/漏极区。在一个实施例中，该方法还包括，在填充开口之后：用介电材料替换源极/漏极接触件的上部；在金属栅极结构上方形成第一开口，其中第一开口延伸穿过第一材料与第二材料；通过至少去除介电材料的部分在源极/漏极接触件上方形成第二开口，其中第二开口暴露源极/漏极接触件；以第二导电材料填充第一开口与第二开口。在一个实施例中，该方法还包括：在填充第一开口和第二开口之后，用低k介电材料替换第一材料和第二材料的剩余部分。
在一个实施例中，一种形成半导体器件的方法包括：使栅极结构凹进至围绕所述栅极结构的介电层的上表面的下方；在使所述栅极结构凹进之后，使位于所述栅极结构的侧壁上的栅极间隔件凹进至所述介电层的上表面的下方，其中，使所述栅极间隔件凹进暴露接触蚀刻停止层(CESL)的设置在所述介电层和所述栅极间隔件之间的侧壁；在凹进的所述栅结构上方、凹进的所述栅极间隔件上方以及所述CESL的侧壁之间形成第一材料，其中，所述第一材料的上表面从所述介电层的所述上表面凹进；在所述第一材料上方形成不同于所述第一材料的第二材料，其中，所述第二材料的上表面与所述介电层的所述上表面齐平；通过蚀刻所述介电层的部分，在所述介电层中邻近所述栅极结构形成开口，其中，所述开口暴露邻近所述栅极结构的源极/漏极区；以及用第一导电材料填充所述开口以形成源极/漏极接触件。在一个实施例中，该方法还包括，在形成第一材料之后和形成第二材料之前：使所述CESL凹进至所述介电层的所述上表面的下方，其中，所述第二材料形成在所述CESL的上表面的上方和所述第一材料的所述上表面上方。在一个实施例中，形成开口包括：在所述第二材料上方与所述介电层上方形成图案化的掩模层，其中，所述图案化的掩模层的开口直接位于所述源极/漏极区和所述第二材料的至少部分的上方；以及将所述图案化的掩模层作为蚀刻掩模来进行蚀刻工艺，其中，蚀刻工艺使用对所述介电层具有选择性的蚀刻剂。在一个实施例中，该方法还包括，在填充开口之后：在凹进的所述栅极结构上方的所述介电层中形成凹槽，其中，形成所述凹槽包括：使用对所述第二材料具有选择性的第一蚀刻剂来进行第一蚀刻工艺；和使用对所述第一材料具有选择性的第二蚀刻剂来进行第二蚀刻工艺；以及用第二导电材料填充所述凹槽以在所述栅极结构上方形成通孔并且所述通孔电连接至所述栅极结构。在一个实施例中，该方法还包括在填充凹槽之后：去除第一材料和第二材料；使用低k介电材料填充去除的第一材料和去除的第二材料留下的空隙。
在一个实施例中，一种形成半导体器件的方法包括：在突出于衬底上方的鳍上方形成栅极结构，其中，所述栅极结构被介电层围绕；使所述栅极结构和所述栅极结构的栅极间隔件凹进至所述介电层的上表面的下方，其中，在所述凹进之后，接触蚀刻停止层(CESL)的设置在所述介电层与所述栅极间隔件之间的侧壁被暴露；在所述凹进之后，通过在所述栅极结构和所述栅极间隔件上形成第一材料来部分填充所述CESL的所述侧壁之间的凹槽；在形成所述第一材料后，使所述CESL凹进至所述介电层的所述上表面的下方；在使所述CESL凹进之后，通过在所述第一材料和所述CESL上形成不同所述于第一材料的第二材料来填充所述凹槽；以及在形成所述第二材料之后，蚀刻所述介电层以在所述介电层中邻近所述栅极结构处形成开口，其中，所述开口暴露与所述栅极结构相邻的源极/漏极区。在一个实施例中，该方法还包括用导电材料填充开口以形成源极/漏极接触件。在一个实施例中，第一材料是硅，而第二材料是金属的氧化物。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在突出于衬底之上的鳍上方形成金属栅极结构，其中，所述金属栅极结构被层间介电层围绕，其中，栅极间隔件沿所述金属栅极结构的相对侧壁延伸；
使所述金属栅极结构和所述栅极间隔件凹进至所述层间介电层的远离所述衬底的上表面的下方；
在所述凹进之后，在所述金属栅极结构上方和所述栅极间隔件上方形成第一材料；
在所述第一材料上方形成第二材料，其中，所述第二材料的上表面与所述层间介电层的所述上表面齐平；以及
去除所述层间介电层的与所述金属栅极结构相邻的第一部分以形成暴露所述金属栅极结构的第一侧处的源极/漏极区的开口。
2.根据权利要求1所述的方法，其中，去除所述层间介电层的所述第一部分包括执行蚀刻工艺，其中，所述第一材料对于所述蚀刻工艺具有第一蚀刻速率，其中，所述第二材料对于所述蚀刻工艺具有第二蚀刻速率，所述第二蚀刻速率小于所述第一蚀刻速率。
3.根据权利要求2所述的方法，其中，所述第一材料包括硅，并且所述第二材料包括金属氧化物。
4.根据权利要求3所述的方法，其中，所述第一材料为硅或碳化硅，所述第二材料为氧化锆或氧化铝。
5.一种形成半导体器件的方法，所述方法包括：
使栅极结构凹进至围绕所述栅极结构的介电层的上表面的下方；
在使所述栅极结构凹进之后，使位于所述栅极结构的侧壁上的栅极间隔件凹进至所述介电层的上表面的下方，其中，使所述栅极间隔件凹进暴露接触蚀刻停止层的设置在所述介电层和所述栅极间隔件之间的侧壁；
在凹进的所述栅结构上方、凹进的所述栅极间隔件上方以及所述接触蚀刻停止层的侧壁之间形成第一材料，其中，所述第一材料的上表面从所述介电层的所述上表面凹进；
在所述第一材料上方形成不同于所述第一材料的第二材料，其中，所述第二材料的上表面与所述介电层的所述上表面齐平；
通过蚀刻所述介电层的部分，在所述介电层中邻近所述栅极结构形成开口，其中，所述开口暴露邻近所述栅极结构的源极/漏极区；以及
用第一导电材料填充所述开口以形成源极/漏极接触件。
6.根据权利要求5所述的方法，还包括在形成所述第一材料之后和形成所述第二材料之前：
使所述接触蚀刻停止层凹进至所述介电层的所述上表面的下方，其中，所述第二材料形成在所述接触蚀刻停止层的上表面的上方和所述第一材料的所述上表面上方。
7.根据权利要求5所述的方法，其中，形成所述开口包括：
在所述第二材料上方与所述介电层上方形成图案化的掩模层，其中，所述图案化的掩模层的开口直接位于所述源极/漏极区和所述第二材料的至少部分的上方；以及
将所述图案化的掩模层作为蚀刻掩模来进行蚀刻工艺，其中，所述蚀刻工艺使用对所述介电层具有选择性的蚀刻剂。
8.一种形成半导体器件的方法，所述方法包括：
在突出于衬底上方的鳍上方形成栅极结构，其中，所述栅极结构被介电层围绕；
使所述栅极结构和所述栅极结构的栅极间隔件凹进至所述介电层的上表面的下方，其中，在所述凹进之后，接触蚀刻停止层的设置在所述介电层与所述栅极间隔件之间的侧壁被暴露；
在所述凹进之后，通过在所述栅极结构和所述栅极间隔件上形成第一材料来部分填充所述接触蚀刻停止层的所述侧壁之间的凹槽；
在形成所述第一材料后，使所述接触蚀刻停止层凹进至所述介电层的所述上表面的下方；
在使所述接触蚀刻停止层凹进之后，通过在所述第一材料和所述接触蚀刻停止层上形成不同所述于第一材料的第二材料来填充所述凹槽；以及
在形成所述第二材料之后，蚀刻所述介电层以在所述介电层中邻近所述栅极结构处形成开口，其中，所述开口暴露与所述栅极结构相邻的源极/漏极区。
9.根据权利要求8所述的方法，还包括：用导电材料填充所述开口以形成源极/漏极接触件。
10.根据权利要求8所述的方法，其中，所述第一材料是硅，并且所述第二材料是金属的氧化物。
CN202210083483.0A 2021-03-10 2022-01-25 半导体器件的形成方法 Pending CN115084018A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163159001P 2021-03-10 2021-03-10
US63/159,001 2021-03-10
US17/320,971 US12125886B2 (en) 2021-05-14 Fin field-effect transistor device and method
US17/320,971 2021-05-14

Publications (1)

Publication Number Publication Date
CN115084018A true CN115084018A (zh) 2022-09-20

Family

ID=83005685

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210083483.0A Pending CN115084018A (zh) 2021-03-10 2022-01-25 半导体器件的形成方法

Country Status (4)

Country Link
KR (1) KR20220127119A (zh)
CN (1) CN115084018A (zh)
DE (1) DE102021113053B4 (zh)
TW (1) TWI806103B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928048B2 (en) 2013-01-17 2015-01-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US8906754B2 (en) 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US9070711B2 (en) 2013-08-02 2015-06-30 Globalfoundries Inc. Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices
US9780193B2 (en) 2015-10-27 2017-10-03 United Microelectronics Corporation Device with reinforced metal gate spacer and method of fabricating
US20190378722A1 (en) 2018-06-07 2019-12-12 Globalfoundries Inc. Semiconductor device with improved gate-source/drain metallization isolation
US10714342B2 (en) 2018-07-31 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US10868184B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same

Also Published As

Publication number Publication date
DE102021113053B4 (de) 2024-10-10
US20220293742A1 (en) 2022-09-15
TW202236392A (zh) 2022-09-16
KR20220127119A (ko) 2022-09-19
TWI806103B (zh) 2023-06-21
DE102021113053A1 (de) 2022-09-15

Similar Documents

Publication Publication Date Title
US11495501B2 (en) Fin field-effect transistor devices and methods of forming the same
US11948973B2 (en) Gate-all-around field-effect transistor device
US11201084B2 (en) Fin field-effect transistor device and method of forming the same
US20230275094A1 (en) Fin Field-Effect Transistor Device and Method
US12087639B2 (en) Fin field-effect transistor devices and methods of forming the same
US20240145597A1 (en) Fin Field-Effect Transistor Device Having Contact Plugs with Re-Entrant Profile
US20240258428A1 (en) Fin field-effect transistor device and method of forming the same
US10665513B2 (en) Fin field-effect transistor device and method
CN113889532A (zh) 半导体器件及其形成方法
US11901441B2 (en) Fin field-effect transistor and method of forming the same
US12125886B2 (en) Fin field-effect transistor device and method
US20220293742A1 (en) Fin field-effect transistor device and method
TWI832140B (zh) 半導體元件的形成方法
US20220415715A1 (en) Fin Field-Effect Transistor Device and Method of Forming
US20240363431A1 (en) Fin field-effect transistor devices and methods of forming the same
US20230050249A1 (en) Metal Contact Isolation and Methods of Forming the Same
CN112582403A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination