DE102021113053A1 - Fin-feldeffekttransistorvorrichtung und verfahren - Google Patents

Fin-feldeffekttransistorvorrichtung und verfahren Download PDF

Info

Publication number
DE102021113053A1
DE102021113053A1 DE102021113053.0A DE102021113053A DE102021113053A1 DE 102021113053 A1 DE102021113053 A1 DE 102021113053A1 DE 102021113053 A DE102021113053 A DE 102021113053A DE 102021113053 A1 DE102021113053 A1 DE 102021113053A1
Authority
DE
Germany
Prior art keywords
gate structure
forming
layer
over
top surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021113053.0A
Other languages
English (en)
Inventor
Ming-Huan Tsa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021113053A1 publication Critical patent/DE102021113053A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Verfahren zum Ausbilden einer Halbleitervorrichtung umfasst: Ausbilden einer Metallgatestruktur über einer Finne, die über einem Substrat hervorsteht, wobei die Metallgatestruktur durch eine dielektrische Zwischenschicht (ILD-Schicht) umgeben ist, wobei sich Gatespacer entlang entgegengesetzter Seitenwände der Metallgatestruktur erstrecken; Aussparen der Metallgatestruktur und der Gatespacer unter eine obere Fläche der ILD-Schicht, die fern vom Substrat ist; nach dem Aussparen, Ausbilden eines ersten Materials über der Metallgatestruktur und über den Gatespacern; Ausbilden eines zweiten Materials über dem ersten Material, wobei sich eine obere Fläche des zweiten Materials auf gleicher Höhe befindet wie die obere Fläche der ILD-Schicht; und Entfernen eines ersten Abschnitts der ILD-Schicht, der zur Metallgatestruktur benachbart ist, um eine Öffnung auszubilden, die ein Source-/Draingebiet auf einer ersten Seite der Metallgatestruktur freilegt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/159,001 , die am 10. März 2021 mit dem Titel „Scheme for MD SAC & Vc Dual SAC“ eingereicht wurde und die hier durch Referenz in ihrer Gänze aufgenommen ist.
  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen der Integrationsdichte verschiedener elektronischer Bauelemente (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Zum größten Teil stammt diese Verbesserung der Integrationsdichte von wiederholten Verringerungen der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten in einen bestimmten Bereich integriert werden.
  • Fin-Feldeffekttransistorvorrichtungen (FinFET-Vorrichtungen) werden allgemein in integrierten Schaltungen verwendet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine von einem Substrat hervorstehende Halbleiterfinne aufweist. Eine Gatestruktur, die zum Steuern des Flusses von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung ausgelegt ist, umgibt die Halbleiterfinne. Zum Beispiel umgibt in einer Tri-Gate-FinFET-Vorrichtung die Gatestruktur drei Seiten der Halbleiterfinne, wodurch leitfähige Kanäle auf drei Seiten der Halbleiterfinne gebildet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 ist eine perspektivische Ansicht eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 2 bis 16, 17A, 17B, 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 22, 23A, 23B und 24 bis 27 zeigen verschiedene Ansichten einer FinFET-Vorrichtung bei verschiedenen Stufen der Herstellung gemäß einer Ausführungsform.
    • 28 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Elemente ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ausführungsformen der vorliegenden Offenbarung werden im Kontext des Ausbildens einer Halbleitervorrichtung und insbesondere im Kontext des Ausbildens selbstjustierender Kontakte für eine Fin-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) besprochen. Das Prinzip der offenbarten Ausführungsformen kann auch auf andere Arten von Vorrichtungen, wie z.B. planare Vorrichtungen, angewendet werden.
  • Gemäß einer Ausführungsformen der vorliegenden Offenbarung wird ein zweilagiger Helm, der zwei verschiedene Schichten aus nicht leitfähigen Materialien aufweist, über einer Metallgatestruktur ausgebildet, wobei die Metallgatestruktur durch eine dielektrische Zwischenschicht (ILD-Schicht) umgeben ist. In einem anschließenden Ätzprozess zum Ausbilden eines Source-/Drainkontaktlochs in der ILD-Schicht in der Nähe der Metallgatestruktur stellt der zweilagige Helm eine ausgezeichnete Ätzselektivität zwischen dem Material der ILD-Schicht und den Materialien der zweilagigen Helme bereit, wodurch das „Schulterverlust“-Problem vermieden wird, das sich auf das Problem bezieht, dass Materialien anderer Strukturen (z.B. Gatespacer) in der Nähe der Schultern (z.B. oberer Ecken) der Metallgatestruktur durch den Ätzprozess weggeätzt werden. Da das „Schulterverlust“-Problem einen elektrischen Kurzschluss zwischen der Metallgatestruktur und dem benachbarten Source-/Draingebiet verursachen kann, verhindert oder reduziert die offenbarte Ausführungsform Produktdefekte, die durch das „Schulterverlust“-Problem verursacht werden.
  • 1 zeigt ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 weist ein Substrat 50 und eine Finne 64 auf, die über dem Substrat 50 hervorsteht. Isolationsgebiete 62 werden auf gegenüberliegenden Seiten der Finne 64 ausgebildet, wobei die Finne 64 über den Isolationsgebieten 62 hervorsteht. Ein Gatedielektrikum 66 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 64, und eine Gateelektrode 68 befindet sich über dem Gatedielektrikum 66. Source-/Draingebiete 80 befinden sich in der Finne 64 und auf entgegengesetzten Seiten des Gatedielektrikums 66 und der Gateelektrode 68. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gateelektrode 68 des FinFET 30. Der Querschnitt A-A ist senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 64 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Draingebieten 80. Der Querschnitt C-C ist zum Querschnitt B-B parallel und verläuft quer durch das Source-/Draingebiet 80. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • 2 bis 16, 17A, 17B, 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 22, 23A, 23B und 24 bis 27 zeigen verschiedene Ansichten (z.B. eine Querschnittsansicht, eine Draufsicht) einer FinFET-Vorrichtung 100 bei verschiedenen Stufen der Herstellung gemäß einer Ausführungsform. Die FinFET-Vorrichtung 100 ist dem FinFET 30 in 1 ähnlich, mit der Ausnahme mehrerer Finnen und mehrerer Gatestrukturen. 2 bis 5 zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B, und 6 bis 16 17A, 18A, 19A, 20A, 21A, 22, 23A und 24 bis 27 zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A. 17B, 18B, 19B, 20B und 21B zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts C-C. 23B zeigt eine Draufsicht auf die FinFET-Vorrichtung 100. In der gesamten vorliegenden Diskussion zeigen Figuren mit demselben Bezugszeichen aber verschiedenen Buchstaben (z.B. 17A und 17B) verschiedene Ansichten (z.B. entlang verschiedener Querschnitte) der FinFET-Vorrichtung 100 bei derselben Herstellungsstufe.
  • 2 zeigt eine Querschnittsansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Siliziumsubstrat oder einem Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon aufweisen.
  • Unter Bezugnahme auf 3 wird das in 2 gezeigte Substrat 50 zum Beispiel unter Verwendung fotolithografischer und Ätztechniken strukturiert. Zum Beispiel wird eine Maskenschicht, wie z.B. eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 ausgebildet. Die Pad-Oxidschicht 52 kann ein Dünnfilm sein, der Siliziumoxid aufweist, welches zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 wirken und kann als eine Ätzstoppschicht für ein Ätzen der Pad-Nitridschicht 56 wirken. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbonitrid, dergleichen, oder einer Kombination davon ausgebildet, und kann zum Beispiel unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) ausgebildet werden.
  • Die Maskenschicht kann unter Verwendung fotolithografischer Techniken strukturiert werden. Im Allgemeinen verwenden fotolithografische Techniken ein Fotolackmaterial (nicht dargestellt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie z.B. die Maskenschicht in diesem Beispiel, vor nachfolgenden Verarbeitungsschritten, wie z.B. einem Ätzen. In diesem Beispiel wird das Fotolackmaterial verwendet, um die Pad-Oxidschicht 52 und die Pad-Nitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 auszubilden, wie in 3 dargestellt.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freigelegte Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 auszubilden, wodurch Halbleiterfinnen 64 zwischen benachbarten Gräben 61 definiert werden, wie in 3 dargestellt. In einigen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben im Substrat 50 zum Beispiel unter Verwendung eines reaktiven Ionenätzens (RIE), Neutralstrahlätzens (NBE), dergleichen oder einer Kombination davon ausgebildet. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 Streifen (wenn von oben betrachtet) sein, die zueinander parallel und in Bezug aufeinander eng beabstandet sind. In einigen Ausführungsformen können die Gräben 61 durchgehend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können nachstehend auch als Finnen 64 bezeichnet werden.
  • Die Finnen 64 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnen 64 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • 4 zeigt das Ausbilden eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64, um Isolationsgebiete 62 auszubilden. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem und einem anschließenden Härten, um es in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien und/oder andere Ausbildungsprozesse können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das mithilfe eines FCVD-Prozesses ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wurde. Ein Planarisierungsprozess, wie z.B. ein chemischmechanisches Polieren (CMP), kann jegliches überschüssiges Isolationsmaterial entfernen und obere Flächen der Isolationsgebiete 62 und obere Flächen der Halbleiterfinnen 64, die komplanar sind (nicht dargestellt), ausbilden. Die strukturierte Maske 58 (siehe 3) kann auch durch den Planarisierungsprozesses entfernt werden.
  • In einigen Ausführungsformen weisen die Isolationsgebiete 62 einen Liner, z.B. ein Liner-Oxid (nicht dargestellt), an der Grenzfläche zwischen dem Isolationsgebiet 62 und dem Substrat 50/den Halbleiterfinnen 64 auf. In einigen Ausführungsformen wird das Liner-Oxid ausgebildet, um die Kristalldefekte an der Grenzfläche zwischen dem Substrat 50 und dem Isolationsgebiet 62 zu reduzieren. Gleichermaßen kann das Liner-Oxid auch verwendet werden, um Kristalldefekte an der Grenzfläche zwischen den Halbleiterfinnen 64 und dem Isolationsgebiet 62 zu reduzieren. Das Liner-Oxid (z.B. Siliziumoxid) kann ein thermisches Oxid sein, das mithilfe einer thermischen Oxidation einer Oberflächenschicht des Substrats 50 ausgebildet wird, obwohl ein anderes geeignetes Verfahren ebenfalls zum Ausbilden des Liner-Oxids verwendet werden kann.
  • Als Nächstes werden die Isolationsgebiete 62 ausgespart, um STI-Gebiete (flache Grabenisolation) 62 auszubilden. Die Isolationsgebiete 62 werden ausgespart, so dass die oberen Abschnitte der Halbleiterfinnen 64 aus dem Raum zwischen benachbarten STI-Gebieten 62 hervorstehen. Die oberen Flächen der STI-Gebiete 62 können eine flache Fläche (wie dargestellt), eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Gebiete 62 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Die Isolationsgebiete 62 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material der Isolationsgebiete 62 selektiv ist, ausgespart werden. Zum Beispiel kann ein Trockenätzen oder ein Nassätzen, das verdünnte Flusssäure (dHF) verwendet, durchgeführt werden, um die Isolationsgebiete 62 auszusparen.
  • 2 bis 4 zeigen eine Ausführungsform zum Ausbilden von Finnen 64, aber Finnen können in vielen verschiedenen Prozessen ausgebildet werden. Zum Beispiel kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material, wie z.B. ein epitaktisches Material, ersetzt werden, das für einen vorgesehenen Typ (z.B. n-Typ oder p-Typ) von auszubildenden Halbleitervorrichtungen geeignet ist. Danach wird das Substrat 50 mit dem epitaktischen Material auf der Oberseite, strukturiert, um Halbleiterfinnen 64 auszubilden, die das epitaktische Material aufweisen.
  • Als ein anderes Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Homoepitaxiestrukturen können in den Gräben epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Homoepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden.
  • In einem noch anderen Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Heteroepitaxiestrukturen können in den Gräben unter Verwendung eines von dem Substrat verschiedenen Materials epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Heteroepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden.
  • In Ausführungsformen, in denen epitaktisches Material(ien) oder epitaktische Strukturen (z.B. die heteroepitaktische Strukturen oder die homoepitaktische Strukturen) aufgewachsen werden, kann (können) das aufgewachsene Material (die aufgewachsenen Materialien) oder Strukturen während des Aufwachsens in-situ dotiert werden, was vorherige und anschließende Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können. Noch weiter kann es vorteilhaft sein, ein Material in einem NMOS-Gebiet aufzuwachsen, das vom Material in einem PMOS-Gebiet verschieden ist. In verschiedenen Ausführungsformen können die Finnen 64 Siliziumgermanium (SixGei-x, wobei x zwischen 0 und 1 betragen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI Verbindungshalbleiter oder dergleichen aufweisen. Zum Beispiel weisen die verfügbaren Materialien zum Ausbilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen auf, sind aber nicht darauf beschränkt.
  • 5 zeigt das Ausbilden einer Dummy Gatestruktur 75 über den Halbleiterfinnen 64. Die Dummy-Gatestruktur 75 weist in einigen Ausführungsformen ein Gatedielektrikum 66 und eine Gateelektrode 68 auf. Eine Maske 70 kann über der Dummy-Gatestruktur 75 ausgebildet werden. Um die Dummy-Gatestruktur 75 auszubilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 ausgebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann abgeschieden oder thermisch aufgewachsen werden.
  • Eine Gateschicht wird über der dielektrischen Schicht ausgebildet und eine Maskenschicht wird über der Gateschicht ausgebildet. Die Gateschicht kann über der dielektrischen Schicht abgeschieden und dann, z.B. mithilfe eines CMP, planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann zum Beispiel aus Polysilizium ausgebildet werden, obwohl andere Materialien ebenfalls verwendet werden können. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen ausgebildet werden.
  • Nachdem die Schichten (z.B. die dielektrische Schicht, die Gateschicht und die Maskenschicht) ausgebildet wurden, kann die Maskenschicht unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um eine Maske 70 auszubilden. Die Struktur der Maske 70 kann dann auf die Gateschicht und die dielektrische Schicht mithilfe einer geeigneten Ätztechnik übertragen werden, um jeweils eine Gateelektrode 68 bzw. ein Gatedielektrikum 66 auszubilden. Die Gateelektrode 68 und das Gatedielektrikum 66 decken jeweilige Kanalgebiete der Halbleiterfinnen 64 ab. Die Gateelektrode 68 kann auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger Halbleiterfinnen 64 im Wesentlichen senkrecht ist.
  • Das Gatedielektrikum 66 ist derart dargestellt, dass es über den Finnen 64 (z.B. über oberen Flächen und Seitenwänden der Finnen 64) und über den STI-Gebieten 62 im Beispiel von 5 ausgebildet wird. In anderen Ausführungsformen kann das Gatedielektrikum 66 z.B. durch thermische Oxidation eines Materials der Finnen 64 ausgebildet werden, und kann daher über den Finnen 64, aber nicht über den STI-Gebieten 62 ausgebildet werden. Diese und andere Abwandlungen sollen im Umfang der vorliegenden Offenbarung vollständig aufgenommen sein.
  • Als Nächstes werden, wie in 6 dargestellt, schwach dotierte Draingebiete (LDD) 65 in den Finnen 64 ausgebildet. Die LDD-Gebiete 65 können mithilfe eines Implantationsprozesses ausgebildet werden. Der Implantationsprozess kann n- oder p-Verunreinigungen in die Finnen 64 implantieren, um die LDD-Gebiete 65 auszubilden. In einigen Ausführungsformen liegen die LDD-Gebiete 65 an dem Kanalgebiet der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Gebiete 65 können sich unter die Gateelektrode 68 und in das Kanalgebiet der FinFET-Vorrichtung 100 erstrecken. 6 zeigt ein nicht beschränkendes Beispiel der LDD-Gebiete 65. Andere Ausgestaltungen, Formen und Verfahren zum Ausbilden der LDD-Gebiete 65 sind ebenfalls möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein. Zum Beispiel können die LDD-Gebiete 65 ausgebildet werden, nachdem Gatespacer 87 ausgebildet wurden.
  • Unter weiterer Bezugnahme auf 6 werden, nachdem die LDD-Gebiete 65 ausgebildet wurden, Gatespacer 87 auf der Gatestruktur ausgebildet. Im Beispiel von 6 werden die Gatespacer 87 auf entgegengesetzten Seitenwänden der Gateelektrode 68 und entgegengesetzten Seitenwänden des Gatedielektrikums 66 ausgebildet. Die Gatespacer 87 können aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon ausgebildet werden und können z.B. unter Verwendung einer thermischen Oxidation, einer CVD, oder eines anderen geeigneten Abscheidungsprozesses ausgebildet werden.
  • Die Formen und Verfahren zum Ausbilden der Gatespacer 87, wie in 6 dargestellt, sind lediglich nicht beschränkende Beispiele, und andere Formen und Verfahren zum Ausbilden sind möglich. Zum Beispiel können die Gatespacer 87 erste Gatespacer (nicht dargestellt) und zweite Gatespacer (nicht dargestellt) aufweisen. Die ersten Gatespacer können auf den gegenüberliegenden Seitenwänden der Dummy-Gatestruktur 75 ausgebildet werden. Die zweiten Gatespacer können auf den ersten Gatespacern ausgebildet werden, wobei die ersten Gatespacer zwischen einer entsprechenden Gatestruktur und den jeweiligen zweiten Gatespacern angeordnet sind. Die ersten Gatespacer können eine L-Form in einer Querschnittsansicht aufweisen. Als ein anderes Beispiel können die Gatespacer 87 ausgebildet werden, nachdem die epitaktischen Source-/Draingebiete 80 (siehe 7) ausgebildet wurden. In einigen Ausführungsformen werden Dummy-Gatespacer auf den ersten Gatespacern (nicht dargestellt) vor dem epitaktischen Prozess der in 7 dargestellten epitaktischen Source-/Draingebiete 80 ausgebildet und die Dummy-Gatespacer werden entfernt und durch die zweiten Gatespacer ersetzt, nachdem die epitaktischen Source-/Draingebiete 80 ausgebildet wurden. Alle derartigen Ausführungsformen sollen im Umfang der vorliegenden Offenbarung vollständig aufgenommen sein.
  • Als Nächstes werden, wie in 7 dargestellt, Source-/Draingebiete 80 ausgebildet. Die Source-/Draingebiete 80 werden ausgebildet, indem die Finnen 64 geätzt werden, um Aussparungen auszubilden, und ein Material in der Aussparung unter Verwendung geeigneter Verfahren, wie z.B. einer metallorganischen CVD (MOCVD), einer Molekularstrahlepitaxie (MBE), einer Flüssigphasenepitaxie (LPE), einer Gasphasenepitaxie (VPE), eines selektiven epitaktischen Wachstums, dergleichen oder einer Kombination davon, epitaktisch aufgewachsen wird.
  • Wie in 7 dargestellt, können die epitaktischen Source-/Draingebiete 80 Flächen aufweisen, die von jeweiligen Flächen der Finnen 64 erhöht sind (z.B. über die nicht ausgesparten Abschnitte der Finnen 64 erhöht), und sie können Rautenflächen aufweisen. Die Source-/Draingebiete 80 der benachbarten Finnen 64 können sich verbinden, um ein durchgehendes epitaktisches Source-/Draingebiet 80 zu bilden. In einigen Ausführungsformen verbinden sich die Source-/Draingebiete 80 benachbarter Finnen 64 nicht miteinander und verbleiben getrennte Source-/Draingebiete 80. In einigen Ausführungsbeispielen, in denen der resultierende FinFET ein n-FinFET ist, weisen die Source-/Draingebiete 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), mit Phosphor dotierten Siliziumkohlenstoff (SiCP) oder dergleichen auf. In alternativen Ausführungsbeispielen, in denen der resultierende FinFET ein p-FinFET ist, weisen die Source-/Draingebiete 80 SiGe und eine p-Verunreinigung, wie z.B. Bor oder Indium, auf.
  • In die epitaktischen Source-/Draingebiete 80 können Dotierstoffe implantiert werden, um Source-/Draingebiete 80 auszubilden, worauf ein Temperprozess folgt. Der Implantationsprozess kann ein Ausbilden und Strukturieren von Masken, wie z.B. eines Fotolacks, umfassen, um die Gebiete des FinFET, die vor dem Implantationsprozess geschützt werden sollen, abzudecken. Die Source-/Draingebiete 80 können eine Verunreinigungskonzentration (z.B. eines Dotierstoffs) in einem Bereich von ungefähr 1E19 cm-3 bis ungefähr 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete während des Wachstums in-situ dotiert werden.
  • Als Nächstes wird, wie in 8 dargestellt, eine Kontaktätzstoppschicht (CESL) 89 über der in 7 gezeigten Struktur ausgebildet. Die CESL 89 wirkt als eine Ätzstoppschicht in einem anschließenden Ätzprozess, und kann ein geeignetes Material, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Kombinationen davon oder dergleichen aufweisen, und kann mithilfe eines geeigneten Ausbildungsverfahrens, wie z.B. einer CVD, einer PVD, Kombinationen davon oder dergleichen ausgebildet werden.
  • Als Nächstes wird ein erstes Zwischenschichtdielektrikum (ILD) 90 über der CESL 89 und über den Dummy-Gatestrukturen 75 ausgebildet. In einigen Ausführungsformen wird das erste ILD 90 aus einem dielektrischen Material, wie z.B. Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, ausgebildet und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, PECVD oder einer FCVD abgeschieden werden. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um die Maske 70 zu entfernen und Abschnitte der CESL 89, die über der Gateelektrode 68 angeordnet sind, zu entfernen. Nach dem Planarisierungsprozess befindet sich die obere Fläche des ersten ILD 90 auf gleicher Höhe wie die obere Fläche der Gateelektrode 68.
  • Als Nächstes wird in 9 ein Gate-Zuletzt-Prozess (der zuweilen als ein Austauschgateprozess bezeichnet wird) durchgeführt, um die Gateelektrode 68 und das Gatedielektrikum 66 jeweils durch ein aktives Gate (das auch als ein Ersatzgate oder ein Metallgate bezeichnet werden kann) bzw. ein aktives Gatedielektrikumsmaterial(lien) zu ersetzen. Daher können die Gateelektrode 68 und das Gatedielektrikum in einem Gate-Zuletzt-Prozess jeweils als Dummy-Gateelektrode bzw. Dummy-Gatedielektrikum bezeichnet werden. Das aktive Gate ist in einigen Ausführungsformen ein Metallgate.
  • Unter Bezugnahme auf 9 werden Dummy-Gatestrukturen 75 durch Ersatzgatestrukturen 97 ersetzt. Um die Ersatzgatestrukturen 97 auszubilden werden gemäß einigen Ausführungsformen die Gateelektrode 68 und das Gatedielektrikum 66 direkt unter der Gateelektrode 68 in einem Ätzschritt(en) entfernt, so dass Aussparungen (nicht dargestellt) zwischen den Gatespacern 87 ausgebildet werden. Jede Aussparung legt das Kanalgebiet einer jeweiligen Finne 64 frei. Während des Entfernens des Dummy-Gates kann das Gatedielektrikum 66 als eine Ätzstoppschicht verwendet werden, wenn die Gateelektrode 68 geätzt wird. Das Gatedielektrikum 66 kann dann nach dem Entfernen der Gateelektrode 68 entfernt werden.
  • Als Nächstes werden eine Gatedielektrikumsschicht 94, eine Barriereschicht 96, eine Austrittsarbeitsschicht 98 und eine Gateelektrode 86 in den Aussparungen für die Ersatzgate-Struktur 97 ausgebildet. Die Gatedielektrikumsschicht 94 wird konform in den Aussparungen, wie z.B. auf den oberen Flächen und den Seitenwänden der Finnen 64 und auf Seitenwänden der Gatespacer 87, und auf einer oberen Fläche des ersten ILD 90 (nicht dargestellt), abgeschieden. Gemäß einigen Ausführungsformen weist die Gatedielektrikumsschicht 94 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. In anderen Ausführungsformen weist die Gatedielektrikumsschicht 94 ein High-k-Dielektrikumsmaterial auf und in diesen Ausführungsformen können die Gatedielektrikumsschichten 94 einen k-Wert (z.B. Dielektrizitätskonstante) aufweisen, der größer als ungefähr 7,0 ist, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, und Kombinationen davon aufweisen. Die Verfahren zum Ausbilden einer Gatedielektrikumsschicht 94 können eine Molekularstrahlabscheidung (MBD), eine Atomlagenabscheidung (ALD), eine PECVD und dergleichen umfassen.
  • Als Nächstes wird die Barriereschicht 96 über der Gatedielektrikumsschicht 94 konform ausgebildet. Die Barriereschicht 96 kann ein elektrisch leitfähiges Material, wie z.B. Titannitrid, aufweisen, obwohl andere Materialien, wie z.B. Tantalnitrid, Titan, Tantal oder dergleichen alternativ verwendet werden können. Die Barriereschicht 96 kann unter Verwendung eines CVD-Prozesses, wie z.B. einer PECDV, ausgebildet werden. Jedoch können andere alternative Prozesse, wie z.B. Sputtern, eine metallorganische chemische Gasphasenabscheidung (MOCVD) oder eine ALD alternativ verwendet werden.
  • Als Nächstes kann in einigen Ausführungsformen die Austrittsarbeitsschicht 98, wie z.B. eine p-Austrittsarbeitsschicht oder eine n-Austrittsarbeitsschicht, in den Aussparungen über den Barriereschichten 96 und vor dem Ausbilden der Gateelektrode 86 ausgebildet werden. Zu Beispielen für p-Austrittsarbeitsmetalle, die in den Gatestrukturen für p-Vorrichtungen aufgenommen werden können, gehören TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2 NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Zu Beispielen für n-Typ-Austrittsarbeitsmetalle, die in den Gatestrukturen für n-Vorrichtungen aufgenommen werden können, gehören Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird das Material der Austrittsarbeitsschicht gewählt, um ihren Austrittsarbeitswert anzupassen, so dass eine Sollschwellenspannung Vt in der Vorrichtung, die ausgebildet werden soll, erzielt wird. Die Austrittsarbeitsschicht(en) kann (können) mithilfe einer CVD, einer physikalischen Gasphasenabscheidung (PVD) und/oder eines anderen geeigneten Prozesses abgeschieden werden.
  • Als Nächstes wird eine Keimschicht (nicht dargestellt) über der Austrittsarbeitsschicht 98 konform ausgebildet. Die Keimschicht kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, dergleichen oder eine Kombination davon aufweisen, und kann mithilfe einer ALD, eines Sputterns, einer PVD oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten aufweist, sein kann. Zum Beispiel weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf.
  • Als Nächstes wird die Gateelektrode 86 über der Keimschicht abgeschieden und füllt die verbleibenden Abschnitte der Aussparungen. Die Gateelektrode 86 kann aus einem metallhaltigen Material, wie z.B. Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten davon hergestellt werden und kann z.B. mithilfe eines Elektroplattierens, eines stromlosen Plattierens oder eines anderen geeigneten Verfahrens ausgebildet werden. Nach dem Ausbilden der Gateelektrode 86 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschicht 94, der Barriereschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gateelektrode 86 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ersten ILD 90 befinden. Die resultierenden verbleibenden Abschnitte der Gatedielektrikumsschicht 94, der Barriereschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gateelektrode 86 bilden daher die Ersatzgatestruktur 97 (die auch als die Metallgatestruktur bezeichnet wird) der resultierenden FinFET-Vorrichtung 100. Aufgrund des Planarisierungsprozesses, weisen, wie in 9 dargestellt, die Metallgatestruktur 97, die Gatespacer 87, die CESL 89 und das erste ILD 90 eine komplanare obere Fläche auf.
  • Als Nächstes wird in 10 ein Metallgate-Rückätzprozess durchgeführt, um obere Abschnitte der Metallgatestrukturen 97 zu entfernen, so dass die Metallgatestrukturen 97 unter die obere Fläche des ersten ILD 90 ausgespart werden. Aussparungen 88 werden zwischen den Gatespacern 87 nach dem Metallgate-Rückätzprozess ausgebildet. Ein geeigneter Ätzprozess, wie z.B. ein Trockenätzen, ein Nassätzen oder Kombinationen davon, kann als der Metallgate-Rückätzprozess durchgeführt werden. Ein Ätzmittel für den Ätzprozess kann zum Beispiel ein Halogenid (z.B. CCl4), ein Oxidationsmittel (z.B. O2), eine Säure (z.B. HF), eine Base (z.B. NH3), ein Inertgas (z.B. Ar), Kombinationen davon oder dergleichen sein.
  • Als Nächstes werden in 11 die Gatespacer 87 unter die obere Fläche des ersten ILD 90 ausgespart. In einigen Ausführungsformen wird ein anisotroper Ätzprozess, wie z.B. ein Trockenätzprozess, durchgeführt, um obere Abschnitte des Gatespacers 87 zu entfernen. In einigen Ausführungsformen wird der anisotrope Ätzprozess unter Verwendung eines Ätzmittels durchgeführt, das gegenüber dem Material der Gatespacer 87 selektiv ist (z.B. eine höhere Ätzrate dafür aufweist), so dass die Gatespacer 87 ausgespart werden (z.B. obere Abschnitte entfernt werden), ohne dass das erste ILD 90, die CESL 89 und die Metallgatestrukturen 97 wesentlich angegriffen werden. Nachdem die oberen Abschnitte der Gatespacer 87 entfernt wurden, werden die Aussparungen 88 in 10 verlängert, um Aussparungen 88' auszubilden, und obere Flächen 89S der CESL 89 werden freigelegt. Im Beispiel von 11 befinden sich, nachdem die Gatespacer 87 ausgespart wurden, die oberen Flächen der Gatespacer 87 auf gleicher Höhe wie die oberen Flächen der Metallgatestrukturen 97, obwohl in anderen Ausführungsformen die oberen Flächen der Gatespacer 87 ein wenig höher oder ein wenig niedriger sein können als die oberen Flächen der Metallgatestrukturen 97.
  • Als Nächstes werden in 12 die Metallgatestrukturen 97 zurückgeätzt, so dass die oberen Flächen der Metallgatestrukturen 97 unter die oberen Flächen der Gatespacer 87 ausgespart werden. Das Rückätzen der Metallgatestrukturen 97 in 12 kann unter Verwendung desselben oder eines ähnlichen Metallgate-Rückätzprozesses durchgeführt werden, der vorstehend unter Bezugnahme auf 10 beschrieben wurde, weswegen Einzelheiten nicht wiederholt werden.
  • Als Nächstes wird eine Abdeckschicht 91 auf der oberen Fläche der Metallgatestrukturen 97 ausgebildet, um die Metallgatestrukturen 97, z.B. vor Oxidation und/oder anschließenden Ätzprozessen, zu schützen. Die Abdeckschicht 91 wird aus einem leitfähigen Material (z.B. Metall) ausgebildet, und wird im dargestellten Beispiel selektiv auf der oberen Fläche der Metallgatestrukturen 97 ausgebildet. Die Abdeckschicht 91 kann z.B. aus Wolfram ausgebildet werden, obwohl ein anderes geeignetes leitfähiges Material ebenfalls verwendet werden kann. Ein geeignetes Ausbildungsverfahren, wie z.B. eine CVD, eine PVD, eine ALD oder dergleichen, kann verwendet werden, um die Abdeckschicht 91 auszubilden. Es ist zu beachten, dass sich in der vorliegenden Diskussion, sofern nicht anders spezifiziert, ein leitfähiges Material auf ein elektrisch leitfähiges Material bezieht, und sich ein leitfähiges Merkmal (z.B. eine leitfähige Leitung) auf ein elektrisch leitfähiges Merkmal bezieht. Im Beispiel von 12 ist die obere Fläche der Abdeckschicht 91 niedriger (z.B. näher dem Substrat 50) als die obere Fläche der Gatespacer 87, und daher sind die Aussparungen 88' in 11 verlängert und sind als Aussparungen 88'' in 12 gekennzeichnet.
  • Als Nächstes wird in 13 ein erstes Material 93 in den Aussparungen 88" ausgebildet, um die Aussparungen 88" zu füllen, und ein Planarisierungsprozess, wie z.B. ein CMP, kann als Nächstes durchgeführt werden, um überschüssige Abschnitte des ersten Materials 93 von der oberen Fläche des ersten IDL 90 zu entfernen. In einer Ausführungsform ist das erste Material 93 Silizium (z.B. Si). In einer anderen Ausführungsform ist das erste Material 93 ein dielektrisches Material, wie z.B. Siliziumkarbid (z.B. SiC). Das erste Material 93 kann unter Verwendung eines beliebigen geeigneten Ausbildungsverfahrens, wie z.B. einer CVD, einer PECVD oder dergleichen, ausgebildet werden.
  • Als Nächstes wird in 14 das erste Material 93 unter die obere Fläche des ersten ILD 90 ausgespart. Zum Beispiel kann ein Ätzprozess, wie z.B. ein Trockenätzen oder ein Nassätzen, das ein Ätzmittel verwendet, das gegenüber dem ersten Material 93 selektiv ist, durchgeführt werden, um obere Abschnitte des ersten Materials 93 zu entfernen, so dass die obere Fläche des ersten Materials 93 unter die obere Fläche des ersten ILD 90 ausgespart ist. Nach dem Aussparen des ersten Materials 93 sind obere Seitenwände der CESL 89 freigelegt, und Aussparungen 95 werden zwischen jeweiligen gegenüberliegenden Seitenwänden der CESL 89 ausgebildet.
  • Als Nächstes wird in 15 die CESL 89 unter die obere Fläche des ersten ILD 90 ausgespart. Zum Beispiel kann ein Ätzprozess, wie z.B. ein Trockenätzen oder ein Nassätzen, das ein Ätzmittel verwendet, das gegenüber der CESL 89 selektiv ist, durchgeführt werden, um obere Abschnitte der CESL 89 zu entfernen, so dass die obere Fläche der CESL 89 unter die obere Fläche des ersten ILD 90 ausgespart ist. Im Beispiel von 15 befindet sich nach dem Aussparen der CESL 89 die obere Fläche der CESL 89 auf gleicher Höhe mit der oberen Fläche des ersten Materials 93. In einigen Ausführungsformen ist die obere Fläche der CESL 89 ein wenig höher oder niedriger als die obere Fläche des ersten Materials 93.
  • Als Nächstes wird ein zweites Material 99 auf der oberen Fläche des ersten Materials 93 und auf der oberen Fläche der CESL 89 derart ausgebildet, dass es die Aussparungen 95 füllt, und ein Planarisierungsprozess, wie z.B. ein CMP, kann als Nächstes durchgeführt werden, um überschüssige Abschnitte des zweiten Materials 99 von der oberen Fläche des ersten IDL 90 zu entfernen. In einigen Ausführungsformen ist das zweite Material 99 vom ersten Material 93 verschieden, um eine Ätzselektivität bereitzustellen. Das erste Material 93 und das zweite Material 99, die über jeder Metallgatestruktur 97 angeordnet sind, werden gemeinsam als ein zweilagiger Helm 92 bezeichnet, der die darunterliegenden Strukturen, wie z.B. die Metallgatestruktur 97, die Gatespacer 87, und Abschnitte der CESL 89 unter dem zweilagigen Helm 92 vor anschließenden Ätzprozessen schützt. Einzelheiten werden nachstehend besprochen.
  • In einigen Ausführungsformen ist die Ätzrate des zweiten Materials 99 für einen anschließenden Ätzprozess (siehe 17A) kleiner als die Ätzrate des ersten Materials 93 für den anschließenden Ätzprozess, so dass der zweilagige Helm 92 besser dem anschließenden Ätzprozess widersteht (z.B. beständiger ist). Mit anderen Worten kann das zweite Material 99 derart gewählt werden, dass es gegenüber dem anschließenden Ätzprozess (siehe 17A) beständiger ist als das erste Material 93. In einigen Ausführungsformen ist das zweite Material 99 ein dielektrisches Material, wie z.B. ein Metalloxid (z.B. ZrO2, Al2O3 oder dergleichen) oder ein Metallnitrid (z.B. AlN). Das zweite Material 99 kann unter Verwendung eines beliebigen geeigneten Ausbildungsverfahrens, wie z.B. einer CVD, einer PECVD oder dergleichen, ausgebildet werden.
  • Als Nächstes wird in 16 eine dielektrische Schicht 101 über dem ersten ILD 90 ausgebildet, und eine strukturierte Maskenschicht 103, wie z.B. ein strukturierter Fotolack, wird über der dielektrischen Schicht 101 ausgebildet. Die dielektrische Schicht 101 kann ein gleiches oder ähnliches Material wie das erste ILD 90 aufweisen und kann mithilfe eines gleichen oder ähnlichen Ausbildungsverfahrens wie das erste ILD 90 ausgebildet werden, weswegen Einzelheiten nicht wiederholt werden. Im Beispiel von 16 befindet sich eine Öffnung 102 in der strukturierten Maskenschicht 103 über (z.B. direkt über) einigen der Source-/Draingebiete 80 und (zumindest Abschnitten von) einigen der zweilagigen Helme 92, so dass in einer anschließenden Verarbeitung Öffnungen 104 (siehe 17A) im ersten ILD 90 ausgebildet werden, und selbstjustierende Source-/Drainkontakte 109 (siehe 21A) in den Öffnungen 104 über den Source-/Draingebieten 80 ausgebildet werden. Die Anzahl und die Positionen der Öffnungen 102 in 16 sind lediglich nicht beschränkende Beispiel, ein Fachmann wird leicht erkennen, dass beliebige Anzahlen der Öffnungen 102 ausgebildet werden können, und die Positionen der Öffnungen 102 an beliebigen geeigneten Positionen liegen können.
  • Als Nächstes wird in 17A ein Ätzprozess durchgeführt, um Abschnitte des ersten ILD 90 und Abschnitte der dielektrischen Schicht 101, die unter der Öffnung 102 der strukturierten Maskenschicht 103 liegen, zu entfernen. Der Ätzprozess kann ein anisotroper Ätzprozess sein, wie z.B. ein reaktives Ionenätzen, ein Atomlagenätzen (ALE) oder dergleichen. Der Ätzprozess kann ein Ätzmittel verwenden, das gegenüber dem Material(ien) des ersten ILD 90 und der dielektrischen Schicht 102 selektiv ist (z.B. eine höhere Ätzrate für sie aufweist). In einem Ausführungsbeispiel werden das erste ILD 90 und die dielektrische Schicht 101 aus Siliziumoxid ausgebildet, die Gatespacer 87 und die CESL 89 werden aus Siliziumnitrid ausgebildet, das erste Material 93 wird aus Silizium ausgebildet, das zweite Material 99 wird aus Zirkoniumdioxid (z.B. Zr02) ausgebildet, und der Ätzprozess verwendet ein Ätzgas (das auch als ein Prozessgas bezeichnet werden kann), das Fluorkohlenstoff (z.B. CxFy, wobei x zwischen 2 und 5 beträgt, und y zwischen 5 und 8 beträgt, wie z.B. C2F6 oder C4F8) aufweist. Zum Beispiel kann das Ätzgas eine Mischung aus Fluorkohlenstoff (z.B. CxFy), Sauerstoff (z.B. O2) und einem Trägergas sein. Als ein anderes Beispiel kann das Ätzgas eine Mischung aus Fluorkohlenstoff (z.B. CxFy), Kohlenmonoxid (z.B. CO) und einem Trägergas sein. Als noch ein andres Beispiel kann das Ätzgas eine Mischung aus Fluorkohlenstoff (z.B. CxFy), Kohlendioxid (z.B. CO2) und einem Trägergas sein. Das Trägergas kann He, Ne, Ar, Kr, X oder dergleichen sein. Es ist zu beachten, dass das Ätzgas, das Fluorkohlenstoff aufweist, neben den im vorstehenden Beispiel aufgelisteten Materialien für andere Wahlen der Materialien, z.B. für das erste Material 93 und das weite Material 99, verwendet werden kann. Wie in 17A dargestellt, sind nach dem Ätzprozess Öffnungen 104 im ersten ILD 90 ausgebildet, wie z.B. zwischen gegenüberliegenden Seitenwänden der CESL 89 und über den Source-/Draingebieten 80.
  • 17B zeigt die FinFET-Vorrichtung 100 von 17A, aber entlang des Querschnitts C-C. Es ist zu beachten, dass die CESL 89 weiterhin auf den Source-/Draingebieten 80 verbleibt, nachdem die Öffnungen 104 in 17A und 17B ausgebildet wurden. Außerdem können, wie in 17A dargestellt, einige Restabschnitte 90R des ersten ILD 90 an der Unterseite der Öffnungen 104, z.B. an den unteren Ecken der Öffnungen 104, vorhanden sein. Die Restabschnitte 90R des ersten ILD 90 können an den Unterseiten der Öffnungen 104 verbleiben, weil es für das Plasma des Ätzprozesses (z.B. RIE oder ALE) schwierig ist, an die Unterseite der Öffnungen 104 zu gelangen.
  • Mit der zunehmend kleiner werdenden Merkmalgröße in fortschrittlicher Halbleiterherstellung kann es vorteilhaft sein, selbstjustierende Kontakte (z.B. selbstjustierende Source-/Drainkontakte) auszubilden. Dies liegt daran, dass ein kleines Durchkontaktierungsloch direkt über dem darunterliegenden leitfähigen Merkmal ausgebildet und dann mit einem leitfähigen Material gefüllt werden muss, um einen nicht selbstjustierenden Kontakt auszubilden. Jedoch kann während der Herstellung eine leichte Fehlanpassung zwischen der Fotomaske und dem darunterliegenden Wafer dazu führen, dass das kleine Durchkontaktierungsloch das darunterliegende leitfähige Merkmal verfehlt. Die selbstjustierenden Kontakte weisen größere Öffnungen (z.B. 104) auf, weswegen sie die strikten Anforderungen für Fotomaskenausrichtung lockern und das Prozessfenster verbessern. Die vorliegende Offenbarung stellt mit dem zweilagigen Helm 92 sicher, dass die Öffnungen 105 richtig, ohne das nachstehende besprochene „Schulterverlust“-Problem ausgebildet werden.
  • Um den Vorteil der vorliegenden Offenbarung zu erkennen, kann ein Referenzdesign erwogen werden, in dem der zweilagige Helm 92 durch einen einlagigen Helm ersetzt wird, der aus einer einzelnen Schicht z.B. aus Siliziumnitrid, ausgebildet wird. Im Ätzprozess zum Ausbilden der Öffnungen 104 können Materialien (z.B. SiN) in den Eckgebieten 117 von 17A in der Nähe der Schultern (z.B. oberer Ecken) der Metallgatestrukturen 97 weggeätzt werden, wenn der einlagige Helm verwendet wird. Dies wird als das „Schulterverlust“-Problem bezeichnet. Obwohl das Material des einlagigen Helms (z.B. Siliziumnitrid) vom Material (z.B. Siliziumoxid) des ersten ILD 90 verschieden ist, wodurch eine gewisse Ätzselektivität bereitgestellt wird, wurde während der Herstellung beobachtet, dass die Ätzselektivität zwischen Materialien in den Eckgebieten 117 mit Abnahme der kritischen Abmessung (CD) des Halbleiterprozesses tendenziell abnimmt, und die Materialien in den Eckgebieten 117 tendenziell schneller weggeätzt werden als Materialien in flachen gebieten (z.B. Gebieten zwischen den Eckgebieten), wodurch das „Schulterverlust“-Problem verursacht wird. Wenn ein „Schulterverlust“ auftritt, kann beim Füllen der Öffnungen 104 mit einem leitfähigen Material zum Ausbilden selbstjustierender Source-/Drainkontakte das leitfähige Material die Eckgebiete 117 füllen, wodurch ein elektrischer Kurzschluss zwischen den Source-/Draingebieten 80 und den Metallgatestrukturen 97 verursacht wird.
  • Der zweilagige Helm 92 stellt eine wesentlich verbesserte Ätzselektivität bereit, um dem Ätzprozess zum Ausbilden der Öffnungen 104 zu widerstehen, wodurch das Auftreten des „Schulterverlust“-Problems vermieden oder reduziert wird. Um die verbesserte Ätzselektivität zu veranschaulichen, kann das vorstehende Beispiel erwogen werden, in dem das erste ILD 90 und die dielektrische Schicht 101 aus Siliziumoxid ausgebildet werden, die Gatespacer 87 und die CESL 89 aus Siliziumnitrid ausgebildet werden, das erste Material 93 aus Silizium ausgebildet wird, das zweite Material 99 aus Zirkoniumdioxid (z.B. ZrO2) ausgebildet wird, und der Ätzprozess ein Prozessgas verwendet, das Fluorkohlenstoff aufweist. Die Ätzselektivität (z.B. das Verhältnis der Ätzraten) zwischen dem Material des ersten ILD 90 (z.B. Siliziumoxid) und dem Material (z.B. Siliziumnitrid) der Gatespacer 97/der CESL 89 beträgt zwischen ungefähr 3 und 6. Die Ätzselektivität zwischen dem Material des ersten ILD 90 (z.B. Siliziumoxid) und dem ersten Material 93 (z.B. Si) liegt zwischen ungefähr 6 und 9. Die Ätzselektivität zwischen dem Material des ersten ILD 90 (z.B. Siliziumoxid) und dem zweiten Material 99 (z.B. ZrO2) beträgt zwischen ungefähr 9 und 15. Der zweilagige Helm 92 mit einer höheren Ätzselektivität und der zweilagigen Struktur ist neben anderen Merkmalen in der Lage, dem Ätzprozess zu widerstehen und stellt einen Schutz für die darunterliegenden Merkmale bereit, wodurch das Auftreten des „Schulterverlust“-Problems reduziert oder vermieden wird.
  • Als Nächstes wird, wie in 18A und 18B dargestellt, ein Ätzprozess durchgeführt, um die Restabschnitte 90R des ersten ILD 90 zu entfernen. Der Ätzprozess kann ein isotroper Ätzprozess sein und kann ein Ätzmittel verwenden, das dem Material des ersten ILD 90 gegenüber selektiv ist. In einigen Ausführungsformen wird ein isotroper Trockenätzprozess zum Entfernen der Restabschnitte 90R durchgeführt, der ein Ätzgas verwendet, das HF, NF3, Kombinationen davon oder dergleichen aufweist. Ein Trägergas, wie z.B. Ar, N2, Kombinationen davon oder dergleichen, kann verwendet werden, um das Ätzgas in die Prozesskammer des Ätzprozesses zu tragen. Ein Druck des Trockenätzprozesses kann zwischen ungefähr einigen mTorr und einigen Torr, wie z.B. zwischen 2 mTorr und 5 Torr, liegen. Der Trockenätzprozess kann einige Ätzzyklen umfassen. Nachdem der Trockenätzprozess abgeschlossen wurde, kann eine Wärmeverarbeitung durchgeführt werden, um Nebenprodukt(e) des Trockenätzprozesses zu entfernen. Der Ätzprozess zum Entfernen des Restabschnitte 90R des ersten ILD 90 kann auch als ein De-Footing-Prozess bezeichnet werden. Durch Entfernen der Restabschnitte 90R erhöht der De-Footing-Prozess das Volumen der Öffnungen 104, was wiederum das Volumen des selbstjustierenden Source-/Drainkontakts, der in den Öffnungen 104 ausgebildet wird, erhöht, und daher vorteilhafterweise den elektrischen Widerstand des selbstjustierenden Source-/Drainkontakts reduziert.
  • In einigen Ausführungsformen wird nach dem De-Footing-Prozess ein Nassreinigungsprozess durchgeführt, um die Öffnungen 104 zu reinigen. Der Nassreinigungsprozess kann unter Verwendung einer Schwefelperoxidmischung (SPM) oder einer Mischung aus entionisiertem (DI) Wasser und O3 durchgeführt werden. Als Nächstes wird ein Ätzprozess durchgeführt, der z.B. HCl, H2O2, H2O, Kombinationen davon oder dergleichen verwendet, um Nebenprodukt(e) des Nassreinigungsprozesses zu entfernen.
  • Als Nächstes wird in 19A und 19B eine Barriereschicht 105 über der Struktur von 18A und 18B konform ausgebildet. Die Barriereschicht 105 kann Titan, Titannitrid, Tantalnitrid oder dergleichen aufweisen und kann unter Verwendung eines geeigneten Ausbildungsverfahrens, wie z.B. einer ALD, einer CVD oder dergleichen, ausgebildet werden. Wie in 19A dargestellt, wird eine Barriereschicht 105 ausgebildet, um Seitenwände und Unterseiten der Öffnungen 104 auszukleiden. Als Nächstes wird ein anisotroper Ätzprozess durchgeführt, um horizontale Abschnitte der Barriereschicht 105, wie z.B. Abschnitte über der oberen Fläche des zweiten Materials 99 und Abschnitte über der oberen Fläche der strukturierten Maskenschicht 103, zu entfernen. In einigen Ausführungsformen entfernt der anisotrope Ätzprozess auch die CESL 89 auf dem Source-/Draingebiet 80. In anderen Ausführungsformen wird ein zusätzlicher Ätzprozess nach dem anisotropen Ätzprozess durchgeführt, um die CESL 89 zu entfernen, um die Source-/Draingebiete 80 freizulegen.
  • Als Nächstes werden in 20A und 20B Silizidgebiete 108 über den Source-/Draingebieten 80 ausgebildet. Ein Vorreinigungsprozess kann durchgeführt werden, um die Öffnungen 104 zu reinigen, bevor die Silizidgebiete 108 ausgebildet werden. Die Silizidgebiete 108 können ausgebildet werden, indem zuerst eine Metallschicht 107, die in der Lage ist, mit Halbleitermaterialien (z.B. Silizium, Germanium) zu reagieren, um Silizid- oder GermanidGebiete zu bilden, wie z.B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder ihre Legierungen, über den Source-Drain-Gebieten 80 abgeschieden wird, und anschließend ein thermischer Temperprozess durchgeführt wird, um die Silizidgebiete 108 zu bilden. In einigen Ausführungsformen werden die nicht umgesetzten Abschnitte der abgeschiedenen Metallschicht 107 entfernt (z.B. mithilfe eines Ätzprozesses nach dem thermischen Temperprozess) und daher ist die Metallschicht 107 in nachfolgenden Figuren nicht dargestellt. Obwohl die Gebiete 108 als Silizidgebiete bezeichnet werden, können die Gebiete 108 auch Germanidgebiete, oder Siliziumgermanidgebiete (z.B. Gebiete, die Silizid und Germanid aufweisen) sein.
  • Als Nächstes wird in 21A und 21B ein leitfähiges Material, wie z.B. Wolfram, Kobalt, Kupfer oder dergleichen derart ausgebildet, dass es die Öffnungen 104 füllt. Als Nächstes wird ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt, um überschüssige Abschnitte des leitfähigen Materials von oberhalb der oberen Fläche des ersten ILD 90 zu entfernen. Der Planarisierungsprozess entfernt auch in der dargestellten Ausführungsform die dielektrische Schicht 101 und die strukturierte Maskenschicht 103. Die verbleibenden Abschnitte des leitfähigen Materials in den Öffnungen 104 bilden selbstjustierende Source-/Drainkontakte 109. Der Einfachheit halber können die selbstjustierenden Source-/Drainkontakte 109 auch als Source-/Drainkontakte 109 bezeichnet werden.
  • Als Nächstes wird in 22 ein Ätzprozess durchgeführt, um die Source-/Drainkontakte 109 und die Barriereschicht 105 unter die obere Fläche des ersten ILD 90 auszusparen. Als Nächstes wird eine dielektrische Schicht in den Aussparungen, die durch das Aussparen der Source-/Drainkontakte 109 und der Barriereschicht 105 ausgebildet werden, ausgebildet. Die dielektrische Schicht 111 kann z.B. Siliziumnitrid, Siliziumoxid oder Siliziumoxikarbonitrid (SiOCN) aufweisen, und kann mithilfe einer CVD, einer PVD, einer ALD oder dergleichen ausgebildet werden. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um überschüssige Abschnitte der dielektrischen Schicht 111 von der oberen Fläche des ersten ILD 90 zu entfernen.
  • Als Nächstes wird in 23A ein zweites ILD 113 über dem ersten ILD 90 ausgebildet. Das zweite ILD 13 kann aus einem gleichen oder ähnlichen Material wie das erste ILD 90 und mithilfe eines gleichen oder ähnlichen Ausbildungsverfahrens ausgebildet werden, weswegen Einzelheiten nicht wiederholt werden. Als Nächstes wird eine Öffnung 114 über der Metallgatestruktur 97 ausgebildet. Die Öffnung 114 erstreckt sich durch das zweite ILD 113, das zweite Material 99 und das erste Material 93, um die Abdeckschicht 91 freizulegen. Die Anzahlen der Öffnungen 114 und die Positionen der Öffnungen 114 in 23A und 23B sind lediglich zu Veranschaulichungszwecken gedacht und sind nicht beschränkend.
  • In einigen Ausführungsformen werden, um die Öffnung 114 auszubilden, zwei Ätzprozesse (z.B. anisotrope Ätzprozesse, wie z.B. Plasmaätzprozesse) sequenziell durchgeführt. Zum Beispiel kann ein erster Ätzprozess unter Verwendung eines ersten Prozessgases durchgeführt werden, das gegenüber dem zweiten Material 99 selektiv ist (z.B. eine höhere Ätzrate dafür aufweist). Mit anderen Worten wird der erste Ätzprozess durchgeführt, um das zweite Material 99 zu entfernen. Nachdem der erste Ätzprozess abgeschlossen wurde, kann ein zweiter Ätzprozess unter Verwendung eines zweiten Prozessgases, das dem ersten Material 93 gegenüber selektiv ist, durchgeführt werden. Mit anderen Worten wird der zweite Ätzprozess durchgeführt, um das erste Material 93 zu entfernen. In einigen Ausführungsformen ist das erste Prozessgas eine Mischung aus BCl3, Cl2, und einem Trägergas, wobei das Trägergas z.B. He, Ne, Ar, Kr, oder Xe sein kann. In einigen Ausführungsformen ist das zweite Prozessgas eine Mischung aus HBr, Cl2, und einem Trägergas, wobei das Trägergas z.B. He, Ne, Ar, Kr, oder Xe sein kann. Sowohl für den ersten Ätzprozess als auch den zweiten Ätzprozess wird eine Ätzselektivität zwischen den Materialien (z.B. Zr02 oder Si) des zweilagigen Helms 92 und dem umgebenden Material (z.B. SiN) in Eckgebieten in der Nähe der Schultern (z.B. oberen Ecken) der Metallgatestruktur 97 erzielt, die größer ist als 6.
  • 23A zeigt ein Beispiel, in dem die Öffnung 114 falsch auf die Metallgatestruktur 97 ausgerichtet ist (z.B. nicht in der Mitte), so dass die Öffnung 114 auch den darunterliegenden Gatespacer 87 und die CESL 89 freilegt. Im Beispiel von 23A ist aufgrund des Ätzprozesses zum Ausbilden der Öffnung 114 die obere Fläche 89UB der CESL 89 unter der Öffnung 114 derart gezeigt, dass sie niedriger (z.B. näher dem Substrat 50) ist als die obere Fläche 89UA, de durch das zweite Material 99 abgedeckt ist, und ein Abschnitt der dielektrischen Schicht 111 unter der Öffnung 114 ist als entfernt gezeigt, so dass die dielektrische Schicht 11 eine Stufenform an der oberen linken Ecke aufweist. Es versteht sich, dass der vertikale Versatz zwischen den oberen Flächen 89UA und 89UB sowie die Stufenform an der oberen linken Ecke der dielektrischen Schicht 111 in 23A übertrieben sind, da die durch den Ätzprozess erreichte ausgezeichnete Ätzselektivität lediglich einen sehr kleinen Teil der freigelegten CESL 89L und der freigelegten dielektrischen Schicht 111 entfernt. Mit anderen Worten entfernt aufgrund der erreichten ausgezeichneten Ätzselektivität der Ätzprozess Abschnitte des zweilagigen Helms 92, die unter der Öffnung 114 liegen, ohne die anderen freigelegten Strukturen wesentlich anzugreifen. Folglich wird ein ähnliches „Schulterverlust“-Problem, bei dem Abschnitte des Gatespacers 89, der CESL 89 und der Barriereschicht 105 in der Näher der oberen Ecke der Metallgatestruktur 97 durch den Ätzprozess weggeätzt werden, vermieden oder reduziert. Daher ermöglicht die durch den zweilagigen Helm 92 erreichte ausgezeichnete Ätzselektivität es, dass die Öffnungen 114 auf eine selbstjustierende Weise ausgebildet werden, was erlaubt, dass die Breite X der Öffnung 114 (z.B. entlang der Längsachse der Finne 64 gemessen) größer ist als die Breite Y der Öffnung 114 (siehe 23, z.B. entlang einer Richtung gemessen, die zur Längsachse der Finne 64 senkrecht und zur oberen Hauptfläche des Substrats 50 parallel ist). Mehr Einzelheiten werden nachstehend unter Bezugnahme auf 23B besprochen.
  • 23B zeigt die Draufsicht auf einen Abschnitt der FinFET-Vorrichtung 100. Der Einfachheit halber werden nicht alle Merkmale der FinFET-Vorrichtung 100 in 23B dargestellt. Außerdem zeigt 23B zusätzliche Öffnungen 114, die in 23A nicht dargestellt sind. Wie in 23B dargestellt, ist die Breite X der Öffnung 114 größer als die Breite Y der Öffnung 114. Die erhöhte Abmessung für die Breite X ermöglicht ein größeres Volumen der Öffnung 114, das wiederum ein größeres Volumen für die anschließend ausgebildete Durchkontaktierung 115 (siehe 25) erlaubt.
  • Als Nächstes wird in 24 eine Öffnung 116 ausgebildet, um den Source-/Drainkontakt 109 freizulegen. Die Öffnung 116 erstreckt sich durch das zweite ILD 113, und die dielektrische Schicht 111 unter dem zweiten ILD 113. Im Beispiel von 24 ist die dielektrische Schicht 111 unter der Öffnung 116 vollständig entfernt. Die Anzahlen der Öffnungen 116 und die Positionen der Öffnungen 116 in 24 sind lediglich zu Veranschaulichungszwecken gedacht und sind nicht beschränkend.
  • In einigen Ausführungsformen wird zum Ausbilden der Öffnung 116 ein Ätzprozess (z.B. ein anisotroper Ätzprozess, wie z.B. ein Plasmaätzprozess) durchgeführt, der ein Prozessgas verwendet, das Fluorkohlenwasserstoff (z.B. CxHyFz, wie z.B. CH2F2 oder CH3F) und Wasserstoff (z.B. H2) aufweist. In einigen Ausführungsformen wird zum Ausbilden der Öffnung 116 ein Ätzprozess durchgeführt, der mehrere Ätzzyklen umfasst, wobei in jedem der Ätzzyklen ein erster Plasmaprozess (z.B. ein Ätzprozess) unter Verwendung des Prozessgases CxHyFz und H2 bei pulsierenden Plasmabedingungen durchgeführt wird, dann ein zweiter Plasmaprozess (z.B. ein Nachbehandlungsprozess) unter Verwendung von H2-Plasma durchgeführt wird. Eine hohe Ätzselektivität von mehr als 6 wird zwischen dem Material (z.B. SiN) der dielektrischen Schicht 111 und den Materialien (z.B. ZrO2 und Si) des zweilagigen Helms 92 an Eckgebieten in der Nähe der Schultern (z.B. obere Ecken) des Source-/Drainkontakts 109 erreicht. Die erzielte ausgezeichnete Ätzselektivität ermöglicht es, dass die Öffnung 116 auf eine selbstjustierende Weise ausgebildet wird.
  • Als Nächstes wird in 25 ein leitfähiges Material 115 ausgebildet, um die Öffnungen 114 und 116 zu füllen. Das leitfähige Material 115 kann z.B. Ruthenium, Wolfram oder dergleichen sein und kann mithilfe einer PVD, einer CVD, einer ALD oder dergleichen ausgebildet werden. Nachdem das leitfähige Material 115 ausgebildet wurde, wird ein Planarisierungsprozess, wie z.B. ein CMP durchgeführt, um überschüssige Abschnitte des leitfähigen Materials 115 zu entfernen. Nach dem Planarisierungsprozess weisen das erste ILD 90, das zweite Material 99, die dielektrische Schicht 111 und das leitfähige Material 115 eine komplanare obere Fläche auf. Die verbleibenden Abschnitte des leitfähigen Materials in den Öffnungen 114 und 116 bilden Durchkontaktierungen 115. Im Beispiel von 25 kontaktiert die Durchkontaktierung 115 über der Metallgatestruktur 97 die Abdeckschicht 91 (z.B. physisch kontaktiert) und ist mit der Metallgatestruktur 97 durch die Abdeckschicht 91 elektrisch gekoppelt. Die Durchkontaktierung 115 über dem Source-/Drainkontakt 109 kontaktiert den Source-/Drainkontakt 109 (z.B. kontaktiert ihn physisch).
  • Als Nächstes werden in 26 die zweilagigen Helme 92 entfernt, um Aussparungen 118 im ersten ILD 90 auszubilden. In einigen Ausführungsformen wird zum Entfernen der zweilagigen Helme 92 ein Ätzprozess durchgeführt, der ein Ätzgas verwendet, das den Materialien (z.B. Zr02, Si) der zweilagigen Helme 92 gegenüber selektiv ist. Zum Beispiel wird eine Ätzselektivität erzielt, die größer ist als 10, indem ein Ätzgas verwendet wird, das HBr, Cl2, CH4, BCl3, Ar oder Kombinationen davon aufweist. Zum Beispiel kann das Ätzgas eine Mischung aus HBr, BCl3 und Ar, eine Mischung aus HBr, Cl2, BCl3 und Ar oder eine Mischung aus Cl2, BCl3, CH4 und Ar sein. Die Ätzprozessselektivität entfernt die zweilagigen Helme 92 selektiv, ohne dass die Materialien (z.B. Ru, W, SiN oder SiO) der umgebenden Strukturen wesentlich angegriffen werden.
  • Als Nächstes wird in 27 ein Low-k-Dielektrikumsmaterial 119 (das z.B. eine Dielektrizitätskonstante aufweist, die kleiner ist als ungefähr 3,9 oder kleiner) ausgebildet, um die Aussparungen 118 in 26 zu füllen. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um überschüssige Abschnitte des Low-k-Dielektrikumsmaterials 119, die sich außerhalb der Aussparungen 118 befinden, zu entfernen. Mit anderen Worten werden die zweilagigen Helme 92 durch das Low-k-Dielektrikumsmaterial 119 ersetzt, das einen k-Wert aufweist, der kleiner als die k-Werte von Materialien der zweilagigen Helme 92 oder kleiner als der durchschnittliche k-Wert der Materialien der zweilagigen Helme 92 ist. Das Low-k-Dielektrikumsmaterial 119 kann z.B. mit Kohlenstoff dotierte Oxide, mit porösem Kohlenstoff dotiertes Siliziumdioxid oder dergleichen sein und kann mithilfe einer CVD, einer ALD oder dergleichen ausgebildet werden. Das Low-k-Dielektrikumsmaterial 119 kann die RC-Verzögerung der ausgebildeten Vorrichtung vorteilhafterweise reduzieren.
  • Auf die Verarbeitung von 27 kann zusätzliche Verarbeitung folgen, um die Herstellung der FinFET-Vorrichtung 100 abzuschließen. Zum Beispiel wird eine Interconnect-Struktur, die mehrere dielektrische Schichten und leitfähige Merkmale (z.B. Durchkontaktierungen, leitfähige Leitungen) in den dielektrischen Schichten aufweist, über der Struktur von 27 ausgebildet, um die elektrischen Komponenten miteinander zu verbinden, um Funktionsschaltungen auszubilden. Einzelheiten werden hier nicht besprochen.
  • Ausführungsformen können Vorteile erzielen. Zum Beispiel verwendet die vorliegende Offenbarung einen zweilagigen Helm über der Gatestruktur, um das „Schulterverlust“-Problem beim Ausbilden selbstjustierender Source-/Drainkontakte zu reduzieren oder zu vermeiden, wodurch elektrischer Kurzschluss zwischen den Gatestrukturen und den Source-/Draingebieten vermieden wird. Aufgrund der ausgezeichneten Ätzselektivität, die durch den zweilagigen Helm bereitgestellt wird, können Durchkontaktierungen über der Gatestruktur und über dem selbstjustierenden Source-/Drainkontakt auch auf eine selbstjustierende Weise ausgebildet werden. Durch Ersetzen des zweilagigen Helms durch ein Low-k-Dielektrikumsmaterial wird die RC-Verzögerung der ausgebildeten Vorrichtung reduziert.
  • 28 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 28 dargestellte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Abwandlungen, Alternativen und Modifikation erkennen. Zum Beispiel können verschiedene Schritte, wie in 28 dargestellt, hinzugefügt, ausgelassen, ersetzt, umgeordnet und wiederholt werden.
  • Unter Bezugnahme auf 28 wird bei Block 1010 eine Metallgatestruktur über einer Finne, die über einem Substrat hervorsteht, ausgebildet, wobei die Metallgatestruktur durch eine dielektrische Zwischenschicht (ILD) umgeben ist, wobei sich Gatespacer entlang gegenüberliegender Seitenwände der Metallgatestruktur erstrecken. Bei Block 1020 werden die Metallgatestruktur und die Gatespacer unter eine obere Fläche der ILD-Schicht, die fern vom Substrat ist, ausgespart. Bei Block 1030 wird nach dem Aussparen ein erstes Material über der Metallgatestruktur und über den Gatespacern ausgebildet. Bei Block 1040 wird ein zweites Material über dem ersten Material ausgebildet, wobei sich eine obere Fläche des zweiten Materials auf gleicher Höhe mit der oberen Fläche der ILD-Schicht befindet. Bei Block 1050 wird ein erster Abschnitt der ILD-Schicht, der zur Metallgatestruktur benachbart ist, entfernt, um eine Öffnung auszubilden, die ein Source-/Draingebiet auf einer ersten Seite der Metallgatestruktur freilegt.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung: Ausbilden einer Metallgatestruktur über einer Finne, die über einem Substrat hervorsteht, wobei die Metallgatestruktur durch eine dielektrische Zwischenschicht (ILD-Schicht) umgeben ist, wobei sich Gatespacer entlang gegenüberliegender Seitenwände der Metallgatestruktur erstrecken; Aussparen der Metallgatestruktur und der Gatespacer unter eine obere Fläche der ILD-Schicht, die fern vom Substrat ist; nachdem Aussparen, Ausbilden eines ersten Materials über der Metallgatestruktur und über den Gatespacern; Ausbilden eines zweiten Materials über dem ersten Material, wobei eine obere Fläche des zweiten Materials auf gleicher Höhe liegt wie die obere Fläche der ILD-Schicht; und Entfernen eines ersten Abschnitts der ILD-Schicht, der zur Metallgatestruktur benachbart ist, um eine Öffnung auszubilden, die ein Source-/Draingebiet auf einer ersten Seite der Metallgatestruktur freilegt. In einer Ausführungsform umfasst das Entfernen des ersten Abschnitts der ILD-Schicht ein Durchführen eines Ätzprozesses, wobei das erste Material eine erste Ätzrate für den Ätzprozess aufweist, wobei das zweite Material eine zweite Ätzrate für den Ätzprozess aufweist, wobei die zweite Ätzrate kleiner ist als die erste Ätzrate. In einer Ausführungsform weist das erste Material Silizium auf, und das zweite Material weist ein Metalloxid auf. In einer Ausführungsform ist das erste Material Silizium oder Siliziumkarbid, und das zweite Material ist Zirkoniumoxid oder Aluminiumoxid. In einer Ausführungsform umfasst das Entfernen des ersten Abschnitts der ILD-Schicht ein Durchführen des Ätzprozesses unter Verwendung eines Ätzgases, das Fluorkohlenstoff aufweist. In einer Ausführungsform umfasst das Aussparen der Metallgatestruktur und der Gatespacer: Rückätzen der Metallgatestruktur unter Verwendung eines ersten Ätzprozesses; nach dem Rückätzen der Metallgatestruktur, Aussparen der Gatespacer unter Verwendung eines zweiten Ätzprozesses; und nach dem Aussparen der Gatespacer, erneutes Rückätzen der Metallgatestruktur unter Verwendung eines dritten Ätzprozesses, wobei sich nach dem dritten Ätzprozess eine obere Fläche der Metallgatestruktur, die fern vom Substrat ist, näher dem Substrat befindet als eine obere Fläche der Gatespacer, die fern vom Substrat liegt. In einer Ausführungsform umfasst das Verfahren ferner, nach dem dritten Ätzprozess und vor dem Ausbilden des ersten Materials, ein Ausbilden einer Abdeckschicht auf der oberen Fläche der Metallgatestruktur. In einer Ausführungsform bildet das Aussparen der Metallgatestruktur und der Gatespacer eine Aussparung in der ILD-Schicht, wobei die Aussparung eine Kontaktätzstoppschicht (CESL), die zwischen den Gatespacern und der ILD-Schicht angeordnet ist, freilegt, wobei das Ausbilden des ersten Materials umfasst: Füllen der Aussparung mit dem ersten Material; Durchführen eines Planarisierungsprozesses nach dem Füllen der Aussparung; und nach dem Planarisierungsprozess, Entfernen eines oberen Abschnitts des ersten Materials in der Aussparung, um die CESL freizulegen. In einer Ausführungsform umfasst das Ausbilden des zweiten Materials: nach dem Entfernen des oberen Abschnitts des ersten Materials, Aussparen einer oberen Fläche der CESL unter die obere Fläche der ILD-Schicht; und Ausbilden des zweiten Materials über einer oberen Fläche des ersten Materials, über einer oberen Fläche der Gatespacer und über der oberen Fläche der CESL. In einer Ausführungsform umfasst das Verfahren, nach dem Entfernen des ersten Abschnitts der ILD-Schicht, ein Füllen der Öffnungen mit einem ersten leitfähigen Material, um einen Source-/Drainkontakt über dem Source-/Draingebiet und mit ihm elektrisch gekoppelt auszubilden. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Füllen der Öffnung: Ersetzen eines oberen Abschnitts des Source-/Drainkontakts durch ein dielektrisches Material; Ausbilden einer ersten Öffnung über der Metallgatestruktur, wobei sich die erste Öffnung durch das erste Material und das zweite Material erstreckt; Ausbilden einer zweiten Öffnung über dem Source-/Drainkontakt durch Entfernen von zumindest Abschnitten des dielektrischen Materials, wobei die zweite Öffnung den Source-/Drainkontakt freilegt; und Füllen der ersten Öffnung und der zweiten Öffnung mit einem zweiten leitfähigen Material. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Füllen der ersten Öffnung und der zweiten Öffnung, Ersetzen verbleibender Abschnitte des ersten Materials und des zweiten Material durch ein Low-k-Dielektrikumsmaterial.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung: Aussparen einer Gatestruktur unter eine obere Fläche einer dielektrischen Schicht, die die Gatestruktur umgibt; nach dem Aussparen der Gatestruktur, Aussparen von Gatespacern auf Seitenwänden der Gatestruktur unter die obere Fläche der dielektrischen Schicht, wobei das Aussparen der Gatespacer Seitenwände einer Kontaktätzstoppschicht (CESL), die zwischen der dielektrischen Schicht und den Gatespacern angeordnet ist, freilegt; Ausbilden eines ersten Materials über der ausgesparten Gatestruktur, über den ausgesparten Gatespacern und zwischen den Seitenwänden der CESL, wobei eine obere Fläche des ersten Materials von der oberen Fläche der dielektrischen Schicht ausgespart wird; Ausbilden eines zweiten Materials, das vom ersten Material verschieden ist, über dem ersten Material, wobei sich eine obere Fläche des zweiten Materials auf gleicher Höher mit der oberen Fläche der dielektrischen Schicht befindet; Ausbilden einer Öffnung in der dielektrischen Schicht benachbart zur Gatestruktur, indem ein Abschnitt der dielektrischen Schicht geätzt wird, wobei die Öffnung ein Source-/Draingebiet benachbart zur Gatestruktur freilegt; und Füllen der Öffnung mit einem ersten leitfähigen Material, um einen Source-/Drainkontakt auszubilden. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Ausbilden des ersten Materials und vor dem Ausbilden des zweiten Materials: Aussparen der CESL unter die obere Fläche der dielektrischen Schicht, wobei das zweite Material über einer oberen Fläche der CESL und über der oberen Fläche des ersten Materials ausgebildet wird. In einer Ausführungsform umfasst das Ausbilden der Öffnung: Ausbilden einer strukturierten Maskenschicht über dem zweiten Material und über der dielektrischen Schicht, wobei sich eine Öffnung der strukturierten Maskenschicht direkt über dem Source-/Draingebiet und zumindest einem Abschnitt des zweiten Materials befindet; und Durchführen eines Ätzprozesses unter Verwendung der strukturierten Maskenschicht als einer Ätzmaske, wobei der Ätzprozess ein Ätzmittel verwendet, das gegenüber der dielektrischen Schicht selektiv ist. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Füllen der Öffnung: Ausbilden einer Aussparung in der dielektrischen Schicht über der ausgesparten Gatestruktur, wobei das Ausbilden der Aussparung umfasst: Durchführen eines ersten Ätzprozesses unter Verwendung eines ersten Ätzmittels, das gegenüber dem zweiten Material selektiv ist; und Durchführen eines zweiten Ätzprozesses unter Verwendung eines zweiten Ätzmittels, das gegenüber dem ersten Material selektiv ist; und Füllen der Aussparung mit einem zweiten leitfähigen Material, um eine Durchkontaktierung über der Gatestruktur und mit ihr elektrisch gekoppelt auszubilden. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Füllen der Aussparung: Entfernen des ersten Materials und des zweiten Materials; und Füllen von Hohlräumen, die durch das entfernte erste Material und das entfernte zweite Material verblieben sind, unter Verwendung eines Low-k-Dielektrikumsmaterials.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung: Ausbilden einer Gatestruktur über einer Finne, die über einem Substrat hervorsteht, wobei die Gatestruktur durch eine dielektrische Schicht umgeben ist; Aussparen der Gatestruktur und Gatespacer der Gatestruktur unter eine obere Fläche der dielektrischen Schicht, wobei nach dem Aussparen Seitenwände einer Kontaktätzstoppschicht (CESL), die zwischen der dielektrischen Schicht und den Gatespacern angeordnet ist, freigelegt sind; nach dem Aussparen, teilweises Füllen einer Aussparung zwischen den Seitenwänden der CESL, indem ein erstes Material auf der Gatestruktur und auf den Gatespacern ausgebildet wird; nach dem Ausbilden des ersten Materials, Aussparen der CESL unter die obere Fläche der dielektrischen Schicht; nach dem Aussparen der CESL, Füllen der Aussparung durch Ausbilden eines zweiten Materials, das vom ersten Material verschieden ist, auf dem ersten Material und auf der CESL; und nach dem Ausbilden des zweiten Materials, Ätzen der dielektrischen Schicht, um eine Öffnung in der dielektrischen Schicht benachbart zur Gatestruktur auszubilden, wobei die Öffnung ein Source-/Draingebiet benachbart zur Gatestruktur freilegt. In einer Ausführungsform umfasst das Verfahren ferner ein Füllen der Öffnung mit einem leitfähigen Material, um einen Source-/Drainkontakt auszubilden. In einer Ausführungsform ist das erste Material Silizium und das zweite Material ist ein Oxid eines Metalls.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/159001 [0001]

Claims (20)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Metallgatestruktur über einer Finne, die über einem Substrat hervorsteht, wobei die Metallgatestruktur durch eine dielektrische Zwischenschicht (ILD-Schicht) umgeben ist, wobei sich Gatespacer entlang entgegengesetzter Seitenwände der Metallgatestruktur erstrecken, Aussparen der Metallgatestruktur und der Gatespacer unter eine obere Fläche der ILD-Schicht, die fern vom Substrat ist, nach dem Aussparen, Ausbilden eines ersten Materials über der Metallgatestruktur und über den Gatespacern, Ausbilden eines zweiten Materials über dem ersten Material, wobei eine obere Fläche des zweiten Materials auf gleicher Höhe liegt wie die obere Fläche der ILD-Schicht, und Entfernen eines ersten Abschnitts der ILD-Schicht, der zur Metallgatestruktur benachbart ist, um eine Öffnung auszubilden, die ein Source-/Draingebiet auf einer ersten Seite der Metallgatestruktur freilegt.
  2. Verfahren nach Anspruch 1, wobei das Entfernen des ersten Abschnitts der ILD-Schicht ein Durchführen eines Ätzprozesses umfasst, wobei das erste Material eine erste Ätzrate für den Ätzprozess aufweist und wobei das zweite Material eine zweite Ätzrate für den Ätzprozess aufweist, wobei die zweite Ätzrate kleiner ist als die erste Ätzrate.
  3. Verfahren nach Anspruch 1 oder 2, wobei das erste Material Silizium aufweist, und das zweite Material ein Metalloxid aufweist.
  4. Verfahren nach Anspruch 3, wobei das erste Material Silizium oder Siliziumkarbid ist, und das zweite Material Zirkoniumoxid oder Aluminiumoxid ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des ersten Abschnitts der ILD-Schicht ein Durchführen des Ätzprozesses unter Verwendung eines Ätzgases, das Fluorkohlenstoff aufweist, umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aussparen der Metallgatestruktur und der Gatespacer umfasst: Rückätzen der Metallgatestruktur unter Verwendung eines ersten Ätzprozesses, nach dem Rückätzen der Metallgatestruktur, Aussparen der Gatespacer unter Verwendung eines zweiten Ätzprozesses, und nach dem Aussparen der Gatespacer, erneutes Rückätzen der Metallgatestruktur unter Verwendung eines dritten Ätzprozesses, wobei sich nach dem dritten Ätzprozess eine obere Fläche der Metallgatestruktur, die fern vom Substrat ist, näher an dem Substrat befindet als eine obere Fläche der Gatespacer, die fern vom Substrat ist.
  7. Verfahren nach Anspruch 6, das ferner, nach dem dritten Ätzprozess und vor dem Ausbilden des ersten Materials, ein Ausbilden einer Abdeckschicht auf der oberen Fläche der Metallgatestruktur umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aussparen der Metallgatestruktur und der Gatespacer eine Aussparung in der ILD-Schicht ausbildet, wobei die Aussparung eine Kontaktätzstoppschicht (CESL), die zwischen den Gatespacern und der ILD-Schicht angeordnet ist, freilegt, wobei das Ausbilden des ersten Materials umfasst: Füllen der Aussparung mit dem ersten Material, Durchführen eines Planarisierungsprozesses nach dem Füllen der Aussparung, und nach dem Planarisierungsprozess, Entfernen eines oberen Abschnitts des ersten Materials in der Aussparung, um die CESL freizulegen.
  9. Verfahren nach Anspruch 8, wobei das Ausbilden des zweiten Materials umfasst: nach dem Entfernen des oberen Abschnitts des ersten Materials, Aussparen einer oberen Fläche der CESL unter die obere Fläche der ILD-Schicht, und Ausbilden des zweiten Materials über einer oberen Fläche des ersten Materials, über einer oberen Fläche der Gatespacer und über der oberen Fläche der CESL.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das ferner, nach dem Entfernen des ersten Abschnitts der ILD-Schicht, ein Füllen der Öffnung mit einem ersten leitfähigen Material umfasst, um einen Source-/Drainkontakt über dem Source-/Draingebiet und mit ihm elektrisch gekoppelt auszubilden.
  11. Verfahren nach Anspruch 10, das ferner, nach dem Füllen der Öffnung, umfasst: Ersetzen eines oberen Abschnitts des Source-/Drainkontakts durch ein dielektrisches Material, Ausbilden einer ersten Öffnung über der Metallgatestruktur, wobei sich die erste Öffnung durch das erste Material und das zweite Material erstreckt, Ausbilden einer zweiten Öffnung über dem Source-/Drainkontakt durch Entfernen von zumindest Abschnitten des dielektrischen Materials, wobei die zweite Öffnung den Source-/Drainkontakt freilegt, und Füllen der ersten Öffnung und der zweiten Öffnung mit einem zweiten leitfähigen Material.
  12. Verfahren nach Anspruch 11, ferner umfassend: nach dem Füllen der ersten Öffnung und der zweiten Öffnung, Ersetzen verbleibender Abschnitte des ersten Materials und des zweiten Materials durch ein Low-k-Dielektrikumsmaterial.
  13. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Aussparen einer Gatestruktur unter eine obere Fläche einer dielektrischen Schicht, die die Gatestruktur umgibt, nach dem Aussparen der Gatestruktur, Aussparen von Gatespacern auf Seitenwänden der Gatestruktur unter die obere Fläche der dielektrischen Schicht, wobei das Aussparen der Gatespacer Seitenwände einer Kontaktätzstoppschicht (CESL), die zwischen der dielektrischen Schicht und den Gatespacern angeordnet ist, freilegt, Ausbilden eines ersten Materials über der ausgesparten Gatestruktur, über den ausgesparten Gatespacern und zwischen den Seitenwänden der CESL, wobei eine obere Fläche des ersten Materials von der oberen Fläche der dielektrischen Schicht ausgespart ist, Ausbilden eines zweiten Materials, das vom ersten Material verschieden ist, über dem ersten Material, wobei sich eine obere Fläche des zweiten Materials auf gleicher Höhe mit der oberen Fläche der dielektrischen Schicht befindet. Ausbilden einer Öffnung in der dielektrischen Schicht benachbart zur Gatestruktur, indem ein Abschnitt der dielektrischen Schicht geätzt wird, wobei die Öffnung ein Source-/Draingebiet benachbart zur Gatestruktur freilegt, und Füllen der Öffnung mit einem ersten leitfähigen Material, um einen Source-/Drainkontakt auszubilden.
  14. Verfahren nach Anspruch 13, das ferner, nach dem Ausbilden des ersten Materials und vor dem Ausbilden des zweiten Materials, umfasst: Aussparen der CESL unter die obere Fläche der dielektrischen Schicht, wobei das zweite Material über einer oberen Fläche der CESL und über der oberen Fläche des ersten Materials ausgebildet wird.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Ausbilden der Öffnung umfasst: Ausbilden einer strukturierten Maskenschicht über dem zweiten Material und über der dielektrischen Schicht, wobei sich eine Öffnung der strukturierten Maskenschicht direkt über dem Source-/Draingebiet und zumindest einem Abschnitt des zweiten Materials befindet, und Durchführen eines Ätzprozesses unter Verwendung der strukturierten Maskenschicht als einer Ätzmaske, wobei der Ätzprozess ein Ätzmittel verwendet, das gegenüber der dielektrischen Schicht selektiv ist.
  16. Verfahren nach einem der Ansprüche 13 bis 15, das ferner, nach dem Füllen der Öffnung, umfasst: Ausbilden einer Aussparung in der dielektrischen Schicht über der ausgesparten Gatestruktur, wobei das Ausbilden der Aussparung umfasst: Durchführen eines ersten Ätzprozesses unter Verwendung eines ersten Ätzmittels, das gegenüber dem zweiten Material selektiv ist, und Durchführen eines zweiten Ätzprozesses unter Verwendung eines zweiten Ätzmittels, das gegenüber dem ersten Material selektiv ist, und Füllen der Aussparung mit einem zweiten leitfähigen Material, um eine Durchkontaktierung über der Gatestruktur und mit ihr elektrisch gekoppelt auszubilden.
  17. Verfahren nach Anspruch 16, das ferner, nach dem Füllen der Aussparung, umfasst: Entfernen des ersten Materials und des zweiten Materials, und Füllen von Hohlräumen, die durch das entfernte erste Material und das entfernte zweite Material verblieben sind, unter Verwendung eines Low-k-Dielektrikumsmaterials.
  18. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Gatestruktur über einer Finne, die über einem Substrat hervorsteht, wobei die Gatestruktur durch eine dielektrische Schicht umgeben ist, Aussparen der Gatestruktur und Gatespacer der Gatestruktur unter eine obere Fläche der dielektrischen Schicht, wobei nach dem Aussparen Seitenwände einer Kontaktätzstoppschicht (CESL), die zwischen der dielektrischen Schicht und den Gatespacern angeordnet ist, freigelegt sind, nach dem Aussparen, teilweises Füllen einer Aussparung zwischen den Seitenwänden der CESL, indem ein erstes Material auf der Gatestruktur und auf den Gatespacern ausgebildet wird, nach dem Ausbilden des ersten Materials, Aussparen der CESL unter die obere Fläche der dielektrischen Schicht, nach dem Aussparen der CESL, Füllen der Aussparung durch Ausbilden eines zweiten Materials, das vom ersten Material verschieden ist, auf dem ersten Material und auf der CESL, und nach dem Ausbilden des zweiten Materials, Ätzen der dielektrischen Schicht, um eine Öffnung in der dielektrischen Schicht benachbart zur Gatestruktur auszubilden, wobei die Öffnung ein Source-/Draingebiet benachbart zur Gatestruktur freilegt.
  19. Verfahren nach Anspruch 18, das ferner ein Füllen der Öffnung mit einem leitfähigen Material umfasst, um einen Source-/Drainkontakt auszubilden.
  20. Verfahren nach Anspruch 18 oder 19, wobei das erste Material Silizium ist, und das zweite Material ein Oxid eines Metalls ist.
DE102021113053.0A 2021-03-10 2021-05-20 Fin-feldeffekttransistorvorrichtung und verfahren Pending DE102021113053A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163159001P 2021-03-10 2021-03-10
US63/159,001 2021-03-10
US17/320,971 2021-05-14
US17/320,971 US20220293742A1 (en) 2021-03-10 2021-05-14 Fin field-effect transistor device and method

Publications (1)

Publication Number Publication Date
DE102021113053A1 true DE102021113053A1 (de) 2022-09-15

Family

ID=83005685

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021113053.0A Pending DE102021113053A1 (de) 2021-03-10 2021-05-20 Fin-feldeffekttransistorvorrichtung und verfahren

Country Status (5)

Country Link
US (1) US20220293742A1 (de)
KR (1) KR20220127119A (de)
CN (1) CN115084018A (de)
DE (1) DE102021113053A1 (de)
TW (1) TWI806103B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942329B2 (en) * 2021-07-23 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Formation method of semiconductor device with dielectric isolation structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150035086A1 (en) 2013-08-02 2015-02-05 Globalfoundries Inc. Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices
US20150041869A1 (en) 2013-03-15 2015-02-12 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US20170077247A1 (en) 2013-01-17 2017-03-16 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US20170117380A1 (en) 2015-10-27 2017-04-27 United Microelectronics Corporation Device with Reinforced Metal Gate Spacer and Method of Fabricating
US20190378722A1 (en) 2018-06-07 2019-12-12 Globalfoundries Inc. Semiconductor device with improved gate-source/drain metallization isolation
US20200043732A1 (en) 2018-07-31 2020-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157988B1 (en) * 2017-07-18 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dual spacers and method for forming the same
US10868184B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US11101385B2 (en) * 2018-09-19 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with air gap and method for forming the same
US11043594B2 (en) * 2019-03-26 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low parasitic resistance contact structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170077247A1 (en) 2013-01-17 2017-03-16 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US20150041869A1 (en) 2013-03-15 2015-02-12 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US20150035086A1 (en) 2013-08-02 2015-02-05 Globalfoundries Inc. Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices
US20170117380A1 (en) 2015-10-27 2017-04-27 United Microelectronics Corporation Device with Reinforced Metal Gate Spacer and Method of Fabricating
US20190378722A1 (en) 2018-06-07 2019-12-12 Globalfoundries Inc. Semiconductor device with improved gate-source/drain metallization isolation
US20200043732A1 (en) 2018-07-31 2020-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same

Also Published As

Publication number Publication date
CN115084018A (zh) 2022-09-20
KR20220127119A (ko) 2022-09-19
TW202236392A (zh) 2022-09-16
US20220293742A1 (en) 2022-09-15
TWI806103B (zh) 2023-06-21

Similar Documents

Publication Publication Date Title
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102020109494B3 (de) Geschnittene metallgate-befüllung mit lücke
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102020113628A1 (de) Halbleitervorrichtung und verfahren
DE102020110754A1 (de) Halbleitervorrichtung und verfahren
DE102019121282B4 (de) Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben
DE102020114314A1 (de) Halbleitervorrichtung und verfahren
DE102018125383B4 (de) Verfahren zur bildung einer finfet-vorrichtung
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102020114655B4 (de) Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102021100510A1 (de) Leerraumbeseitigung bei der spaltfüllung in gräben mit hohem aspektverhältnis
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102017127228B3 (de) Halbleitervorrichtung mit einem Kontaktstopfen und Verfahren zur Herstellung
DE102021113053A1 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102023101602A1 (de) Metallgatestruktur und verfahren zu deren herstellung
DE102017126435B4 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102022132143A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102019128469B4 (de) Finnenfeldeffekttransistorbauelement und verfahren zu dessen herstellung
DE102021115949A1 (de) Leitfähige abdeckung für austrittsarbeitsschicht und verfahren zu deren bildung
DE102019121270B4 (de) Bildungsverfahren einer Halbleitervorrichtung mit Finnenstrukturen
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication