DE102017128255B4 - Halbleitervorrichtung und Verfahren - Google Patents

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Abstract

Verfahren, umfassend:Bilden eines ersten Dielektrikums (90) um eine Dummygatestruktur (75) herum;Ersetzen der Dummygatestruktur (75) mit einer Metallgatestruktur (97); nach dem Ersetzen der Dummygatestruktur (75) mit einer Metallgatestruktur (97): Bilden einer Maskenschicht (85) über einer oberen Fläche des ersten Dielektrikums (90), wobei eine Ätzgeschwindigkeit der Maskenschicht (85) langsamer ist als eine Ätzgeschwindigkeit der Metallgatestruktur (97);Bilden einer strukturierten Hartmaskenschicht (122) über der Metallgatestruktur (97) und der Maskenschicht (85), wobei die strukturierte Hartmaskenschicht (122) einen Abschnitt der Metallgatestruktur (97) und mindestens einen Abschnitt der Maskenschicht (85) freilegt;Entfernen des Abschnitts der Metallgatestruktur (97), der durch die strukturierte Hartmaskenschicht (122) freigelegt ist, und dadurch Bilden einer Öffnung (141) in der Metallgatestruktur (97); undFüllen der Öffnung (139) mit einem zweiten Dielektrikum (142).

Description

  • Die Erfindung betrifft ein Verfahren, umfassend: Bilden eines ersten Dielektrikums um eine Dummygatestruktur herum; Ersetzen der Dummygatestruktur mit einer Metallgatestruktur; Nach dem Ersetzen der Dummygatestruktur mit einer Metallgatestruktur: Bilden einer Maskenschicht über einer oberen Fläche des ersten Dielektrikums, wobei eine Ätzgeschwindigkeit der Maskenschicht langsamer ist als eine Ätzgeschwindigkeit der Metallgatestruktur; Bilden einer strukturierten Hartmaskenschicht (122) über der Metallgatestruktur und der Maskenschicht, wobei die strukturierte Hartmaskenschicht einen Abschnitt der Metallgatestruktur und mindestens einen Abschnitt der Maskenschicht freilegt; Entfernen des Abschnitts der Metallgatestruktur, der durch die strukturierte Hartmaskenschicht freigelegt ist, und dadurch Bilden einer Öffnung in der Metallgatestruktur; und Füllen der Öffnung mit einem zweiten Dielektrikum. Ein Verfahren zum Bilden einer integrierten Schaltkreisvorrichtung ist bekannt aus der US 2016 / 0 133 632 A1 .
  • ALLGEMEINER STAND DER TECHNIK
  • Die Halbleiterindustrie hat aufgrund von kontinuierlichen Verbesserungen in der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Größtenteils stammt diese Verbesserung in der Integrationsdichte von wiederholten Reduzierungen in der minimalen Strukturgröße, die ermöglicht, dass mehr Komponenten, in einen gegebenen Bereich integriert werden können.
  • Finnen-Feldeffekttransistor- (FinFET) -Vorrichtungen werden in integrierten Schaltungen allgemein verwendet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine Halbleiterfinne umfasst, die von einem Substrat vorsteht. Eine Gatestruktur, die konfiguriert ist, den Fluss von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung zu steuern, ist um die Halbleiterfinne gehüllt. Bei einer Tri-Gate-FinFET-Vorrichtung ist die Gatestruktur um drei Seiten der Halbleiterfinne gehüllt und bildet dadurch leitfähige Kanäle auf drei Seiten der Halbleiterfinne.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine perspektivische Ansicht eines Finnenfeldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • Die 2 bis 18B veranschaulichen verschiedene Ansichten (z. B. Schnittansicht, Draufsicht) von einer FinFET-Vorrichtung bei verschiedenen Stufen der Herstellung gemäß einer Ausführungsform.
    • Die 19 bis 24 veranschaulichen Schnittansichten einer FinFET-Vorrichtung bei verschiedenen Stufen der Herstellung gemäß einer Ausführungsform.
    • Die 25 bis 29 veranschaulichen Schnittansichten einer FinFET-Vorrichtung bei verschiedenen Stufen der Herstellung gemäß einer Ausführungsform.
    • 30 veranschaulicht ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können.
  • Weiter können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Offenbarung werden im Kontext des Bildens einer Halbleitervorrichtung und insbesondere im Kontext des Reduzierens des Verlusts der Zwischenschichtdielektrikum- (ILD) -Schicht einer FinFET-Vorrichtung während der Vorrichtungsherstellung beschrieben.
  • 1 veranschaulicht ein Beispiel eines FinFETs 30 in einer perspektivischen Ansicht. Der FinFET 30 umfasst ein Substrat 32 mit einer Finne 36. Das Substrat 32 weist darauf gebildete Isolierungsregionen 34 auf und die Finne 36 steht über und zwischen angrenzenden Isolierungsregionen 34 vor. Ein Gatedielektrikum 38 verläuft entlang von Seitenwänden und über einer oberen Fläche der Finne 36 und eine Gateelektrode 40 (die auch als Gate bezeichnet wird) befindet sich über dem Gatedielektrikum 38. Die Source/Drain-Regionen 42 und 44 befinden sich in der Finne auf gegenüberliegenden Seiten des Gatedielektrikums 38 und der Gateelektrode 40. 1 veranschaulicht weiter Bezugsschnitte, die in späteren Figuren verwendet werden. Schnitt B-B erstreckt sich entlang einer Längsachse der Gateelektrode 40 des FinFETs 30. Der Schnitt A-A verläuft senkrecht zu Schnitt B-B und entlang einer Längsachse der Finne 36 und in einer Richtung von beispielsweise einem Stromfluss zwischen den Source/Drain-Regionen 42 und 44. Der Schnitt C-C ist parallel zum Schnitt A-A und außerhalb der Finne 36. Die Schnitte A-A, B-B und C-C sind auch in der Draufsicht von 9 veranschaulicht. Die anschließenden Figuren verweisen zur Übersichtlichkeit auf diese Bezugsschnitte.
  • Die 2 bis 18B veranschaulichen verschiedene Ansichten (z. B. Schnittansicht, Draufsicht) von einer FinFET-Vorrichtung 100 bei verschiedenen Stufen der Herstellung gemäß einigen Ausführungsformen. Die FinFET-Vorrichtung 100 ist dem FinFET 30 in 1 ähnlich, abgesehen von mehreren Finnen und Mehrfachgatestrukturen. Die 2 bis 5 veranschaulichen Schnittansichten der FinFET-Vorrichtung 100 entlang dem Schnitt B-B und die 6 bis 8 veranschaulichen Schnittansichten der FinFET-Vorrichtung 100 entlang dem Schnitt A-A. 9 ist eine Draufsicht der FinFET-Vorrichtung 100. Die 10A bis 18B veranschaulichen Schnittansichten der FinFET-Vorrichtung 100 entlang unterschiedlichen Schnitten bei verschiedenen Stufen der Herstellung, wobei Figuren mit den gleichen numerischen Zeichen (z. B. 10A und 10B) Schnittansichten der FinFET-Vorrichtung 100 bei einer gleichen Herstellungsstufe veranschaulichen. Insbesondere veranschaulichen die 10A, 11A, 12A, 13A, 14A, 15A und 16A Schnittansichten der FinFET-Vorrichtung 100 entlang dem Schnitt C-C, die 17A und 18A veranschaulichen Schnittansichten der FinFET-Vorrichtung 100 entlang dem Schnitt A-A und die 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B veranschaulichen Schnittansichten der FinFET-Vorrichtung 100 entlang dem Schnitt B-B.
  • 2 veranschaulicht eine Schnittansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat wie ein Volumenhalbleiter, ein Halbleiter auf Isolator-(SOI) -Substrat oder dergleichen sein, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer wie ein Siliziumwafer sein. Generell umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxid- (BOX) -Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat und typischerweise auf einem Silizium- oder Glassubstrat vorgesehen. Andere Substrate wie ein Mehrschicht- oder Gradientensubstrat können auch verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Unter Bezugnahme auf 3 ist das in 2 gezeigte Substrat 50 unter Verwendung von beispielsweise Fotolithografie und Ätztechniken strukturiert. Es ist beispielsweise eine Maskenschicht, wie eine Padoxidschicht 52 und eine darüberliegende Padnitridschicht 56, über dem Substrat 50 gebildet. Die Padoxidschicht 52 kann eine Dünnschicht sein, die Siliziumoxid umfasst, das beispielsweise unter Verwendung eines Thermooxidationsverfahrens gebildet ist. Die Padoxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Padnitridschicht 56 agieren und kann als eine Ätzstoppschicht zum Ätzen der Padnitridschicht 56 agieren. Bei einigen Ausführungsformen ist die Padnitridschicht 56 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet und kann unter Verwendung von chemischer Niederdruckgasphasenabscheidung (LPCVD) oder plasmaunterstützter chemischer Gasphasenabscheidung (PECVD) als Beispiele gebildet sein.
  • Die Maskenschicht kann unter Verwendung von Fotolithografietechniken strukturiert sein. Generell verwenden Fotolithografietechniken ein Fotolackmaterial (nicht gezeigt), das abgeschieden, bestrahlt (freigelegt) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie beispielsweise die Maskenschicht in diesem Beispiel, vor anschließenden Verarbeitungsschritten wie Ätzen. Bei diesem Beispiel wird das Fotolackmaterial verwendet, um die Padoxidschicht 52 und die Padnitridschicht 56 zu strukturieren, um wie veranschaulicht, in 3 eine strukturierte Maske 58 zu bilden.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freigelegte Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden und dadurch Halbleiterstreifen 60 zwischen angrenzenden Gräben 61 wie veranschaulicht in 3 zu definieren. Bei einigen Ausführungsformen werden die Halbleiterstreifen 60 durch Ätzen von Gräben im Substrat 50 unter Verwendung von beispielsweise reaktivem Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder einer Kombination davon gebildet. Das Ätzen kann anisotrop sein. Bei einigen Ausführungsformen können die Gräben 61 Streifen sein (von in die Oberseite gesehen), die parallel zueinander und eng voneinander beabstandet sind. Bei einigen Ausführungsformen können die Gräben 61 kontinuierlich sein und die Halbleiterstreifen 60 umgeben. Nachdem die Halbleiterstreifen 60 gebildet sind, kann die strukturierte Maske 58 durch Ätzen oder jedes geeignete Verfahren entfernt werden.
  • 4 veranschaulicht das Bilden eines Isoliermaterials zwischen angrenzenden Halbleiterstreifen 60, um Isolierungsregionen 62 zu bilden. Das Isoliermaterial kann ein Oxid wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine hochdichte chemische Plasma-Gasphasenabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVDbasierte Materialabscheidung in einem Remote-Plasmasystem und nachträgliches Aushärten, um es in ein anderes Material wie ein Oxid umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Es können andere Isoliermaterialien und/oder andere Bildungsprozesse verwendet werden. Bei der veranschaulichten Ausführungsform ist das Isoliermaterial durch einen FCVD-Prozess gebildetes Siliziumoxid. Ein Ausheilprozess kann ausgeführt werden, sobald das Isoliermaterial gebildet ist. Ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP) kann jedes überschüssige Isoliermaterial (und, falls vorhanden, die strukturierte Maske 58) entfernen und obere Flächen der Isolierungsregionen 62 und obere Flächen der Halbleiterstreifen 60 bilden, die koplanar sind (nicht gezeigt).
  • Bei einigen Ausführungsformen umfassen die Isolierungsregionen 62 eine Auskleidung, wie z. B. ein Auskleidungsoxid (nicht gezeigt), an der Grenzfläche zwischen der Isolierungsregion 62 und dem Substrat 50/Halbleiterstreifen 60. Bei einigen Ausführungsformen wird das Auskleidungsoxid gebildet, um Kristalldefekte an der Grenzfläche zwischen dem Substrat 50 und der Isolierungsregion 62 zu reduzieren. Ähnlich kann das Auskleidungsoxid auch verwendet werden, um Kristalldefekte an der Grenzfläche zwischen dem Halbleiterstreifen 60 und der Isolierungsregion 62 zu reduzieren. Das Auskleidungsoxid (z. B. Siliziumoxid) kann ein thermisches Oxid sein, das durch eine Thermooxidation einer Oberflächenschicht des Substrats 50 gebildet ist, obwohl ein anderes geeignetes Verfahren auch verwendet werden kann, um das Auskleidungsoxid zu bilden.
  • Dann werden die Isolierungsregionen 62 ausgespart, um flache Grabenisolation- (STI) -Regionen zu bilden. Die Isolierungsregionen 62 werden ausgespart, sodass die oberen Abschnitte der Halbleiterstreifen 60 zwischen angrenzenden Isolierungsregionen 62 vorstehen und die Halbleiterfinnen 64 bilden (die auch als die Finnen 64 bezeichnet werden). Die oberen Flächen der Isolierungsregionen 62 können (wie veranschaulicht) eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. Hohlschliff) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolierungsregionen 62 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die Isolierungsregionen 62 können unter Verwendung eines akzeptablen Ätzprozesses, wie einem der zu dem Material der Isolierungsregionen 62 selektiv ist, ausgespart werden. Beispielsweise kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzens oder eines Applied Materials SICONI-Werkzeugs oder einer verdünnten Hydrofluor- (dHF) -Säure verwendet werden.
  • Die 2 bis 4 veranschaulichen eine Ausführungsform des Bildens der Finnen 64, aber Finnen können in verschiedenen unterschiedlichen Prozessen gebildet werden. Bei einem Beispiel kann eine Dielektrikumschicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die Dielektrikumschicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben gewachsen werden; und die Dielektrikumschicht kann derart ausgespart werden, dass die homoepitaktischen Strukturen von der Dielektrikumschicht vorstehen, um Finnen zu bilden. Bei einem weiteren Beispiel können heteroepitaktische Strukturen für die Finnen verwendet werden. Beispielsweise können die Halbleiterstreifen ausgespart und ein gegenüber den Halbleiterstreifen unterschiedliches Material kann epitaktisch an ihrer Stelle gewachsen werden.
  • Bei noch einem weiteren Beispiel kann eine Dielektrikumschicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die Dielektrikumschicht geätzt werden; heteroepitaktische Strukturen können in den Gräben unter Verwendung eines Materials epitaktisch gewachsen werden, das sich von dem Substrat unterscheidet; und die Dielektrikumschicht kann derart ausgespart werden, dass die heteroepitaktische Strukturen von der Dielektrikumschicht vorstehen, um Finnen zu bilden.
  • Bei einigen Ausführungsformen, bei denen Homoepitaxial- oder heteroepitaktische Strukturen epitaktisch gewachsen werden, können die gewachsenen Materialien während des Wachstums in situ dotiert werden, was eine vorausgehende und anschließende Implantation unnötig machen kann, obwohl In-situ- und Implantationsdotierung zusammen verwendet werden können. Des Weiteren kann es vorteilhaft sein, ein Material in einer NMOS-Region epitaktisch zu wachsen, das sich von dem Material in einer PMOS-Region unterscheidet. Bei verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (SixGe1-x, wobei x zwischen ca. 0 und 1 liegen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI Verbindungshalbleiter oder dergleichen umfassen. Die verfügbaren Materialien, um III-V-Verbindungshalbleiter zu bilden, umfassen, sind aber nicht beschränkt auf, InAS, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, ALP, GaP und dergleichen.
  • 5 veranschaulicht die Bildung einer Dummygatestruktur 75 über den Halbleiterfinnen 64. Die Dummygatestruktur 75 umfasst bei einigen Ausführungsformen das Gatedielektrikum 66 und Gate 68. Die Dummygatestruktur 75 kann weiter Maske 70 umfassen. Die Dummygatestruktur 75 kann durch das Strukturieren einer Maskenschicht, einer Gateschicht und einer Gatedielektrikumschicht gebildet werden, wobei die Maskenschicht, die Gateschicht und die Gatedielektrikumschicht entsprechend ein gleiches Material wie die Maske 70, das Gate 68 und das Gatedielektrikum 66 umfassen. Um die Dummygatestruktur 75 zu bilden, werden die Gatedielektrikumschicht auf den Halbleiterfinnen 64 und die Isolierungsregionen 62 gebildet. Die Gatedielektrikumschicht kann beispielsweise Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gewachsen werden. Bei einigen Ausführungsformen kann die Gatedielektrikumschicht ein High-k-Dielektrikummaterial sein und bei diesen Ausführungsformen kann die Gatedielektrikumschicht einen k-Wert von größer als ungefähr 7,0 aufweisen und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, mehrere Schichten davon und Kombinationen davon umfassen. Die Verfahren zur Bildung der Gatedielektrikumschicht können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), plasmagestützte CVD (PECVD) und dergleichen umfassen.
  • Die Gateschicht wird über der Gatedielektrikumschicht gebildet und die Maskenschicht wird über der Gateschicht gebildet. Die Gateschicht kann über der Gatedielektrikumschicht abgeschieden und dann beispielsweise durch ein CMP planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann beispielsweise aus Polysilizium gebildet werden, obwohl andere Materialien auch verwendet werden können. Bei einigen Ausführungsformen kann die Gateschicht ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder mehrere Schichten davon umfassen. Die Maskenschicht kann beispielsweise aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nach der Gatedielektrikumschicht werden die Gateschicht und die Maskenschicht gebildet und die Maskenschicht kann unter Verwendung von akzeptablen Fotolithografie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann auf die Gateschicht und die Gatedielektrikumschicht durch eine geeignete Ätztechnik übertragen werden, um das Gate 68 und Gatedielektrikum 66 entsprechend zu bilden. Das Gate 68 und das Gatedielektrikum 66 decken entsprechende Kanalregionen der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung von entsprechenden Finnen 64 ist. Obwohl in der Schnittansicht von 5 eine Gatestruktur 75 veranschaulicht ist, können mehr als eine Gatestrukturen 75 über den Halbleiterfinnen 64 gebildet werden. Beispielsweise veranschaulicht die Draufsicht in 9 drei Metallgates 97 über den Halbleiterfinnen 64.
  • Die 6 bis 8 veranschaulichen Schnittansichten von weiterem Verarbeiten der FinFET-Vorrichtung 100 entlang dem Schnitt A-A (entlang einer Längsachse der Finne). Wie veranschaulicht in 6 werden schwach dotierte Drain-(LDD) -Regionen 65 in den Finnen 64 gebildet. Die LDD-Regionen 65 können durch einen Implantationsprozess gebildet werden. Der Implantationsprozess kann N- oder P-Dotierstoffe in die Finnen 64 implantieren, um die LDD-Regionen 65 zu bilden. Bei einigen Ausführungsformen liegen die LDD-Regionen 65 an der Kanalregion der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Regionen 65 können sich unter dem Gate 68 und in die Kanalregion der FinFET-Vorrichtung 100 erstrecken. 6 veranschaulicht ein nicht begrenzendes Beispiel der LDD-Regionen 65. Andere Konfigurationen, Formen und Bildungsverfahren der LDD-Regionen 65 sind ebenfalls möglich und sollen vollständig im Umfang der vorliegenden Offenbarung umfasst sein. Es können beispielsweise die LDD-Regionen 65 gebildet werden, nachdem die Gateabstandselemente 87 gebildet sind.
  • Unter weiterer Bezugnahme auf 6 werden, nachdem die LDD-Regionen 65 gebildet sind, die Gateabstandselemente 87 auf der Gatestruktur gebildet. Im Beispiel von 6 werden die Gateabstandselemente 87 auf gegenüberliegenden Seitenwänden des Gates 68 und auf gegenüberliegenden Seitenwänden des Gatedielektrikums 66 gebildet. Die Gateabstandselemente 87 können aus einem Nitrid, wie Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet werden und können unter Verwendung von z. B. einer Thermooxidation, CVD oder einem anderen geeigneten Abscheidungsprozess gebildet werden. Die Gateabstandselemente 87 können sich auch über der oberen Fläche der Halbleiterfinnen 64 und der oberen Fläche der Isolierungsregion 62 erstrecken.
  • Die Formen und Bildungsverfahren der Gateabstandselemente 87, wie sie in 6 veranschaulicht sind, sind lediglich nicht begrenzende Beispiele und andere Formen und Bildungsverfahren sind möglich. Beispielsweise können die Gateabstandselemente 87 erste Gateabstandselemente (nicht gezeigt) und zweite Gateabstandselemente (nicht gezeigt) umfassen. Die ersten Gateabstandselemente können auf den gegenüberliegenden Seitenwänden der Gatestruktur 75 gebildet werden. Die zweiten Gateabstandselemente können auf den ersten Gateabstandselementen gebildet werden, wobei die ersten Gateabstandselemente zwischen einer entsprechenden Gatestruktur und den entsprechenden zweiten Gateabstandselementen angeordnet werden. Die ersten Gateabstandselemente können in einer Schnittansicht eine L Form aufweisen. Als ein weiteres Beispiel können die Gateabstandselemente 87 gebildet werden, nachdem die epitaktischen Source/Drain-Regionen 80 (siehe 7) gebildet sind. Bei einigen Ausführungsformen werden vor dem Epitaxieprozess für die epitaktischen Source/Drain-Regionen 80, die in 7 veranschaulicht sind, Dummygateabstandselemente auf den ersten Gateabstandselementen (nicht gezeigt) gebildet und die Dummygateabstandselemente werden entfernt und mit den zweiten Gateabstandselementen ersetzt, nachdem die epitaktischen Source/Drain-Regionen 80 gebildet sind. Alle diese Ausführungsformen sollen vollständig im Rahmen der vorliegenden Offenbarung eingeschlossen sein.
  • Dann werden wie veranschaulicht in 7 Source/Drain-Regionen 80 gebildet. Die Source/Drain-Regionen 80 werden durch Ätzen der Finnen 64, um Aussparungen zu bilden, und epitaktisches Wachsen eines Materials in der Aussparung unter Verwendung geeigneter Verfahren wie metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektives epitaktisches Aufwachsen (SEG), dergleichen oder einer Kombination davon gebildet.
  • Wie in 7 veranschaulicht, können die epitaktischen Source/Drain-Regionen 80 Flächen aufweisen, die gegenüber entsprechenden Flächen der Finnen 64 angehoben sind (z. B. über die nicht ausgesparten Abschnitte der Finnen 64 angehoben sind), und sie können Facetten aufweisen. Die Source/Drain-Regionen 80 der angrenzenden Finnen 64 können miteinander verschmelzen, um eine kontinuierliche epitaktische Source/Drain-Region 80 zu bilden. Bei einigen Ausführungsformen verschmelzen die Source/Drain-Regionen 80 von angrenzenden Finnen 64 nicht miteinander und verbleiben separate Source/Drain-Regionen 80. Bei einigen Ausführungsbeispielen, bei denen der resultierende FinFET ein n-FinFET ist, umfassen die Source-/Drainregionen 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), phosphordotierter Siliziumkohlenstoff (SiCP) oder dergleichen. Bei alternativen Ausführungsbeispielen, bei denen der resultierende FinFET ein p-FinFET ist, umfassen die Source-/Drainregionen 80 SiGe und einen p-Dotierstoff wie Bor oder Indium.
  • Die epitaktischen Source-/Drainregionen 80 können mit Dotierstoffen implantiert werden, um Source-/Drainregionen 80 zu bilden, gefolgt von einem Glühen. Der Implantierprozess kann das Bilden und Strukturieren von Masken wie einen Fotolack einschließen, um die Regionen des FinFETs abzudecken, die vor dem Implantierprozess geschützt werden sollen. Die Source/Drain-Regionen 80 können eine Störstellen- (z. B. Dotierstoff) -Konzentration in einem Bereich von ungefähr 1E19 cm-3 bis zu ungefähr 1E21 cm-3 aufweisen. Bei einigen Ausführungsformen können die epitaktischen Source/Drain-Regionen während des Wachstums in situ dotiert werden.
  • Als Nächstes wird wie veranschaulicht in 8 ein erstes Zwischenschichtdielektrikum (ILD) 90 über der in 7 veranschaulichten Struktur gebildet und ein Gate-Last-Prozess (manchmal als Austauschgateprozess bezeichnet) wird ausgeführt. Bei einem Gate-Last-Prozess werden das Gate 68 und das Gatedielektrikum 66 (siehe 7) als Dummystrukturen betrachtet und entfernt und mit einem aktiven Gate und einem aktiven Gatedielektrikum ersetzt, die gemeinsam als Austauschgate bezeichnet werden können.
  • Bei einigen Ausführungsformen wird das erste ILD 90 aus einem Dielektrikum wie Siliziumoxid (SiO), Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gebildet und kann durch jedes geeignete Verfahren wie CVD, PECVD oder FCVD abgeschieden werden. Ein Planarisierungsprozess wie ein CMP-Prozess, kann ausgeführt werden, um die Maske 70 zu entfernen und die obere Fläche des ersten ILD 90 zu planarisieren, sodass die obere Fläche des ersten ILD 90 mit der oberen Fläche des Gate 68 (siehe 7) nach dem CMP-Prozess auf gleichem Niveau ist. Daher wird nach dem CMP-Prozess die obere Fläche des Gates 68 bei einigen Ausführungsformen freigelegt.
  • Gemäß einigen Ausführungsformen werden das Gate 68 und das Gatedielektrikum 66 direkt unter dem Gate 68 in einem Ätzschritt bzw. Ätzschritten entfernt, sodass Aussparungen (nicht gezeigt) gebildet werden. Jede Aussparung legt eine Kanalregion einer entsprechenden Finne 64 frei. Jede Kanalregion kann zwischen angrenzenden Paaren von epitaktischen Source/Drain-Regionen 80 angeordnet sein. Während des Dummygateentfernens kann die Dummygatedielektrikumschicht 66 als eine Ätzstoppschicht verwendet werden, wenn das Dummygate 68 geätzt wird. Die Dummygatedielektrikumschicht 66 kann dann nach dem Entfernen des Dummygates 68 entfernt werden.
  • Als Nächstes werden in 8 Metallgates 97 in den Aussparungen durch Bilden einer Gatedielektrikumschicht 96, einer Sperrschicht 94 und einer Gateelektrode 98 der Reihe nach in jeder von den Aussparungen gebildet. Wie veranschaulicht in 8 wird die Gatedielektrikumschicht 96 in den Aussparungen konform abgeschieden. Die Sperrschicht 94 wird über der Gatedielektrikumschicht 96 konform gebildet und die Gateelektrode 98 füllt die Aussparungen. Obwohl dies nicht gezeigt ist, kann eine Austrittsarbeitsschicht z. B. zwischen der Gatedielektrikumschicht 96 und der Sperrschicht 94 gebildet werden.
  • Gemäß einigen Ausführungsformen umfasst die Gatedielektrikumschicht 96 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. Bei anderen Ausführungsformen umfasst die Gatedielektrikumschicht 96 ein High-k-Dielektrikummaterial und bei diesen Ausführungsformen können die Gatedielektrikumschichten 96 einen k-Wert von größer als ungefähr 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Bildungsverfahren der Gatedielektrikumschicht 96 können MBD, ALD, PECVD und dergleichen umfassen.
  • Die Austrittsarbeitsschicht kann über der Gatedielektrikumschicht 96 konform gebildet werden. Die Arbeitsschicht umfasst jedes geeignete Material für eine Austrittsarbeitsschicht. Beispielhafte p-Austrittsarbeitsmetalle, die im Metallgate 97 beinhaltet sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte n-Austrittsarbeitsmetalle, die im Metallgate 97 beinhaltet sein können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verbunden und daher wird das Material der ersten Austrittsarbeitsschicht derart ausgewählt, dass es seinen Austrittsarbeitswert einstellt, sodass eine Zielschwellenspannung Vt in der Vorrichtung, die in der entsprechenden Region gebildet werden soll, erreicht wird. Die Austrittsarbeitsschicht(en) können durch CVD, PVD, ALD und/oder einen anderen geeigneten Prozess abgeschieden werden.
  • Dann wird die Sperrschicht 94 konform über der Gatedielektrikumschicht 96 und, falls vorhanden, über der Austrittsarbeitsschicht gebildet. Die Sperrschicht 94 kann ein elektrisch leitfähiges Material wie Titannitrid umfassen, obwohl andere Materialien, wie Tantalnitrid, Titan, Tantal oder dergleichen, alternativ verwendet werden können. Die Sperrschicht 94 kann unter Verwendung eines CVD-Prozesses wie PECVD gebildet werden. Andere alternative Prozesse, wie Sputtern oder MOCVD, ALD, können jedoch alternativ verwendet werden.
  • Dann wird die Gateelektrode 98 über der Sperrschicht 94 gebildet. Die Gateelektrode 98 kann aus einem metallhaltigen Material wie Cu, Al, W, dergleichen, Kombinationen davon oder mehrere Schichten davon hergestellt werden und kann durch z. B. elektrochemisches Abscheiden, stromloses Abscheiden, PVD, CVD oder ein anderes geeignetes Verfahren gebildet werden. Ein Planarisierungsprozess wie ein CMP kann ausgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumschicht 96, die Austrittsarbeitsschicht, die Sperrschicht 94 und das Material der Gateelektrode 98 zu entfernen, deren überschüssige Abschnitte sich über der oberen Fläche der ersten ILD 90 befinden. Die resultierenden verbleibenden Abschnitte von Material der Gateelektrode 98, der Sperrschicht 94, der Austrittsarbeitsschicht (nicht gezeigt) und der Gatedielektrikumschicht 96 bilden daher die Metallgates 97 der resultierenden FinFET-Vorrichtung 100. Drei Metallgates 97 sind im Beispiel von 8 veranschaulicht. Es können jedoch mehr oder weniger als drei Metallgates 97 verwendet werden, um die FinFET-Vorrichtung 100 zu bilden, wie ein Fachmann ohne Weiteres erkennen wird.
  • Unter jetziger Bezugnahme auf 9 ist eine Draufsicht der FinFET-Vorrichtung 100 nach dem Verarbeitungsschritt von 8 veranschaulicht. Der Einfachheit halber sind nicht alle Merkmale der FinFET-Vorrichtung 100 veranschaulicht. Beispielsweise sind die Gateabstandselemente 87, die Isolierungsregionen 62 und die Source/Drain-Regionen 80 in 9 nicht veranschaulicht.
  • Wie veranschaulicht in 9 überspannen die Metallgates 97 (z. B. 97A/97B/97C) die Halbleiterfinnen 64 (z. B. 64A/64B/64C/64D). Beim anschließenden Verarbeiten wird ein Metallgateschneidprozess zum Schneiden des Metallgates 97B in zwei separate Metallgates 97B_1 und 97B_2 ausgeführt (siehe z. B. 17B). Bei der veranschaulichten Ausführungsform wird ein Abschnitt des Metallgates 97B in einem Schneidbereich 55 entfernt und dadurch das Metallgate 97B in zwei separate Metallgates getrennt. Insbesondere bilden Abschnitte des Metallgates 97B über den Halbleiterfinnen 64A und 64B ein erstes Metallgate und Abschnitte des Metallgates 97B über den Halbleiterfinnen 64C und 64D bilden ein zweites Metallgate. Das erste Metallgate und das zweite Metallgate können unabhängig voneinander z. B. durch Anlegen von unterschiedlichen Steuerspannungen an das erste Metallgate und das zweite Metallgate gesteuert werden.
  • 9 veranschaulicht ein nicht begrenzendes Beispiel des Schneidbereichs 55. Die Anzahl an Schneidbereichen 55, die Größe der Schneidbereiche 55 und der Ort der Schneidbereiche 55 kann variiert werden, um unterschiedliche Schnittmuster zu erreichen und Metallgates mit unterschiedlichen Größen und Strukturen zu bilden. Beispielsweise kann der Schneidbereich 55 entlang dem Schnitt C-C zum Schneiden der Metallgates 97A und/oder des Metallgates 97C in einem Schritt vergrößert werden. Als ein weiteres Beispiel kann ein zweiter Schneidbereich entlang dem Schnitt B-B, z. B. zwischen den Halbleiterfinnen 64A und 64B zum Schneiden der Metallgates 97B in drei separate Metallgates, die unabhängig voneinander gesteuert werden können, verwendet werden. Diese und anderen Variationen der Schneidbereiche 55 sollen vollständig im Umfang der vorliegenden Offenbarung eingeschlossen sein. Die vorstehenden Erörterungen verwenden das Beispiel eines Schneidbereichs 55 wie veranschaulicht in 9 mit dem Verständnis, dass jegliche Anzahl von Schneidbereichen bei der Herstellung der FinFET-Vorrichtung 100 verwendet werden kann.
  • Details eines Metallgateschneidprozesses sind in den 10A bis 18B gemäß einer Ausführungsform veranschaulicht. 10A veranschaulicht die Schnittansicht der FinFET-Vorrichtung 100 entlang dem Schnitt C-C nach dem in 8 gezeigten Verarbeiten. Wie veranschaulicht in 10A, sind die Metallgates 97 über den Isolierungsregionen 62 und dem Substrat 50 angeordnet. Die Gateabstandselemente 87 befinden sich auf gegenüberliegenden Seitenwänden jedes Metallgates 97. Das erste ILD 90 umgibt die Metallgates 97 und die Gateabstandselemente 87. Da der Schnitt C-C außerhalb der Halbleiterfinnen 64 liegt, sind Merkmale wie die Halbleiterfinnen 64, die Source/Drain-Regionen 80 und die LDD-Regionen 65 in der Schnittansicht von 10A nicht sichtbar. 10B veranschaulicht die entsprechende Schnittansicht der FinFET-Vorrichtung 100 entlang dem Schnitt B-B.
  • Als Nächstes werden in 11A obere Abschnitte des ersten ILD 90 entfernt, um Aussparungen 82 zu bilden. Bei einigen Ausführungsformen kann eine geeignete Maskenschicht (nicht gezeigt), wie eine Siliziumnitridschicht oder ein Fotolack, über dem ersten ILD 90, den Gateabstandselementen 87 und den Metallgates 97 gebildet und strukturiert werden, um Öffnungen zu bilden und das erste ILD 90 freizulegen. Dann kann ein geeigneter Ätzprozess, wie ein Trockenätzprozess oder ein Nassätzprozess, ausgeführt werden, um die oberen Abschnitte des ersten ILD 90 zu entfernen und die Aussparungen 82 zu bilden. Nach dem Bilden der Aussparungen 82 kann die Maskenschicht unter Verwendung von z. B. einem CMP-Prozess entfernt werden. Bei anderen Ausführungsformen wird keine Maskenschicht zum Bilden der Aussparungen 82 verwendet. Stattdessen wird ein Ätzprozess unter Verwendung eines Ätzmittels mit einer hohen Ätzselektivität an dem ersten ILD 90 (z. B. eine hohe Ätzgeschwindigkeit für das erste ILD 90) ausgeführt, um die Aussparungen 82 zu bilden, ohne im Wesentlichen die Gateabstandselemente 87 und die Metallgates 97 anzugreifen. Da die Aussparungen 82 im ersten ILD 90 gebildet werden, sind die Aussparungen 82 in der Schnittansicht von 11B nicht sichtbar.
  • Bei einigen Ausführungsformen liegt eine Breite W1 der Aussparungen 82 in einem Bereich von ungefähr 10 nm bis zu ungefähr 60 nm, wie beispielsweise 30 nm. Eine Tiefe D1 der Aussparungen 82 gemessen zwischen der oberen Fläche des Metallgates 97 und einer niedrigsten Fläche der Aussparungen 82 liegt in einem Bereich von ungefähr 10 nm bis zu ungefähr 60 nm, wie beispielsweise 30 nm. In dem veranschaulichten Beispiel umfasst, nachdem die Aussparungen 82 im ersten ILD 90 gebildet sind, die obere Fläche 90U des ersten ILD 90 eine oder mehrere konkave Formen. Beispielsweise sind Kanten der oberen Fläche 90U, welche die Gateabstandselemente 87 kontaktiert (z. B. weiter weg vom Substrat 50), höher als ein mittlerer Punkt der oberen Fläche 90U auf halbem Wege zwischen zwei angrenzenden Metallgates 97. Bei einigen Ausführungsformen liegt ein Abstand D2 zwischen den Kanten der oberen Fläche 90U und dem mittleren Punkt der oberen Fläche 90U in einem Bereich von ungefähr 10 nm bis zu ungefähr 60 nm, wie beispielsweise 30 nm.
  • Als Nächstes wird in 12A und 12B eine Maskenschicht 85 (kann auch als Verkappungsschicht für das erste ILD 90 bezeichnet werden) gebildet, um die Aussparungen 82 zu füllen. Bei der veranschaulichten Ausführungsform weist die Maskenschicht 85 eine zweischichtige Struktur auf und umfasst eine erste Maskenschicht 84, die zu den Aussparungen 82 konform ist, und eine zweite Maskenschicht 86 über der ersten Maskenschicht 84. Die Maskenschicht 85 kann gebildet werden, indem die erste Maskenschicht 84 über der Struktur, die in 11A gezeigt ist, konform abgeschieden wird, und dann die zweite Maskenschicht 86 über der ersten Maskenschicht 84 abgeschieden wird, um die Aussparungen 82 zu füllen. Ein Planarisierungsprozess wie CMP wird als Nächstes ausgeführt, um überschüssige Abschnitte der ersten Maskenschicht 84 und überschüssige Abschnitte der zweiten Maskenschicht 86 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Fläche des Metallgates 97 und über der oberen Fläche der Gateabstandselemente 87 angeordnet sind. Nach dem Planarisierungsprozess wird die obere Fläche der Metallgates 97 freigelegt. Bei einigen Ausführungsformen reicht eine Dicke von der ersten Maskenschicht 84 von ungefähr 10 nm bis zu ungefähr 60 nm, wie beispielsweise 30 nm. Eine Höhe H1 der Maskenschicht 85 gemessen zwischen der oberen Fläche der zweiten Maskenschicht 86 und einer niedrigsten (z. B. am Nahesten am Substrat 50) Fläche von der ersten Maskenschicht 84 liegt in einem Bereich von ungefähr 10 nm bis zu ungefähr 100 nm, wie beispielsweise 50 nm, obwohl andere Abmessungen auch möglich sind.
  • Die erste Maskenschicht 84 kann bei einigen Ausführungsformen ein unterschiedliches Material umfassen als die zweite Maskenschicht 86. Bei anderen Ausführungsformen umfassen die erste Maskenschicht 84 und die zweite Maskenschicht 86 im Wesentlichen ein gleiches Material, werden aber durch unterschiedliche Abscheidungsverfahren gebildet. Beispielsweise kann die erste Maskenschicht 84 eine Siliziumnitrid- (SiN) -Schicht sein, die durch ALD gebildet ist, und die zweite Maskenschicht 86 kann eine Siliziumnitridschicht sein, die durch PECVD gebildet ist.
  • Die Dichten des gleichen Materials (z. B. Siliziumnitrid), das durch unterschiedliche Abscheidungsverfahren gebildet ist, können unterschiedlich sein und daher können die physikalischen Eigenschaften (z. B. die Ätzgeschwindigkeit) des gleichen Materials, das durch unterschiedliche Abscheidungsverfahren gebildet ist, auch unterschiedlich sein. Beispielsweise kann eine durch den ALD-Prozess gebildete Siliziumnitridschicht dichter und beständiger (z. B. eine langsamere Ätzgeschwindigkeit aufweisen) gegenüber einem anschließenden Ätzprozess sein als eine durch den PECVD-Prozess gebildete Siliziumnitridschicht. Andererseits kann die Abscheidungsgeschwindigkeit des PECVD-Prozesses höher sein als die des ALD-Prozesses. Daher kann das Verwenden einer zweischichtigen Struktur für die Maskenschicht 85 die erforderliche Gesamtzeit verkürzen, um die Aussparungen 82 unter Verwendung der zweiten Maskenschicht 86 (z. B. Siliziumnitrid, das durch den PECVD-Prozess gebildet ist) zu füllen, während immer noch der Vorteil einer ersten Maskenschicht 84 (z. B. Siliziumnitrid, das durch einen ALD-Prozess gebildet ist) mit höherer Qualität (z. B. dichter, langsamere Ätzgeschwindigkeit) besteht.
  • Bei anderen Ausführungsformen weist die Maskenschicht 85 nicht die vorstehend beschriebene zweischichtige Struktur auf. Stattdessen wird eine einschichtige Struktur (nicht gezeigt) für die Maskenschicht 85 verwendet, wobei ein einzelnes Material durch einen geeigneten Abscheidungsprozess gebildet wird, um die Aussparungen 82 von unten bis oben zu füllen. Bei Ausführungsformen, bei denen eine einschichtige Struktur verwendet wird, umfasst die Maskenschicht 85 ein Material, welches das erste ILD 90 kontaktiert und sich kontinuierlich vom ersten ILD 90 zur oberen Fläche des Metallgates 97 erstreckt. Die Maskenschicht 85 kann, nachdem sie gebildet ist, die obere Fläche der Metallgates 97 abdecken, wobei in diesem Fall ein Planarisierungsprozess wie CMP ausgeführt werden kann, um die obere Fläche der Maskenschicht 85 zu planarisieren und die obere Fläche der Metallgates 97 freizulegen. Die Höhe H1 der Maskenschicht 85 gemessen zwischen der oberen Fläche der Maskenschicht 85 und einer niedrigsten Fläche der Maskenschicht 85 liegt bei einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis zu ungefähr 40 nm, obwohl andere Abmessungen auch möglich sind.
  • Die Maskenschicht 85 kann jedes geeignete Material umfassen, das eine Ätzgeschwindigkeit aufweist, die niedriger ist als die der Metallgates 97. Bei einigen Ausführungsformen ist eine Ätzselektivität (z. B. ein Verhältnis der Ätzgeschwindigkeiten) zwischen dem Metallgate 97 und der Maskenschicht 85 über einem vorbestimmten Schwellenwert, wobei der vorbestimmte Schwellenwert durch Faktoren wie die Höhe H1 der Maskenschicht 85 und die Höhe H2 des Metallgates 97 bestimmt werden kann. Beispielsweise kann eine Ätzselektivität zwischen dem Metallgate 97 und der Maskenschicht 85 oder ein Verhältnis der Ätzgeschwindigkeit des Metallgates 97 zur Ätzgeschwindigkeit der Maskenschicht 85 gleich oder größer sein als ein Verhältnis der Höhe H2 zur Höhe H1. Bei einigen Ausführungsformen liegt die Höhe H2 des Metallgates 97 in einem Bereich von ungefähr 60 nm bis zu ungefähr 200 nm, wie beispielsweise 150 nm. Bei einigen Ausführungsformen ist der vorbestimmte Schwellenwert ungefähr 2. Bei anderen Ausführungsformen ist der vorbestimmte Schwellenwert ungefähr 10 oder sogar ungefähr 100. Zu beachten ist, da die Maskenschicht 85 mehr als eine Schicht aufweisen kann (z. B. 84/86) und die Metallgates 97 mehr als eine Schicht (z. B. 94/96/98) von Materialien aufweisen können, dass die Ätzgeschwindigkeit in der Erörterung hierin die gesamte Ätzgeschwindigkeit (z. B. mittlere Ätzgeschwindigkeit) von der entsprechenden Struktur (z. B. die Metallgates 97 oder die Maskenschicht 85) bezeichnen kann.
  • Gemäß einer Ausführungsform umfasst die Maskenschicht 85 ein geeignetes Dielektrikum wie Siliziumnitrid oder Kohlenstoff (z. B. eine Kohlenstoffverbindung). Die Maskenschicht 85 kann beispielsweise eine veraschbare Hartmaske (AHM) sein, die Kohlenstoff umfasst, gebildet bei einer Temperatur von ungefähr 350 °C. Die AHM kann CxHy als ein Beispiel umfassen. Eine Ätzselektivität zwischen dem Metallgate 97 und dem AHM-Kohlenstoff kann ungefähr 2,2 betragen.
  • Als ein weiteres Beispiel kann die Maskenschicht 85 Siliziumnitrid umfassen, das durch ALD oder PECVD gebildet ist. Eine Ätzselektivität zwischen dem Metallgate 97 und Siliziumnitrid, das durch PECVD gebildet ist, kann ungefähr 2,4 betragen. Da die Dichte von Siliziumnitrid, das durch ALD gebildet ist, höher sein kann als die von Siliziumnitrid, das durch PECVD gebildet ist, kann eine Ätzselektivität zwischen dem Metallgate 97 und Siliziumnitrid, das durch ALD gebildet ist, ungefähr 2,6 betragen.
  • Bei einigen Ausführungsformen umfasst die Maskenschicht 85 ein geeignetes Metall wie Cobalt (Co), das durch PVD, CVD, ALD oder dergleichen gebildet sein kann. Eine Ätzselektivität zwischen dem Metallgate 97 und Cobalt kann zwischen 4 und 5 betragen.
  • Bei einigen Ausführungsformen umfasst die Maskenschicht 85 ein geeignetes Metalloxid wie LaO oder Y2O3, das durch PVD, CVD, ALD oder dergleichen gebildet sein kann. Beispielsweise kann ein ALD-Abscheidungsprozess mit einer niedrigeren Temperatur (z. B. ungefähr 300 °C) verwendet werden, um die Maskenschicht 85 zu bilden, die das Metalloxid umfasst. Eine Ätzselektivität zwischen dem Metallgate 97 und LaO kann ungefähr 13,2 betragen. Eine Ätzselektivität zwischen dem Metallgate 97 und Y2O3 kann ungefähr 100 oder größer sein.
  • Bei einigen Ausführungsformen umfasst das Metalloxid, das für die Maskenschicht 85 verwendet wird, LaSiO und der Atomprozentsatz (at%) von Si in LaSiO kann angepasst werden, um die Ätzselektivität zwischen dem Metallgate 97 und LaSiO anzupassen. Beispielsweise beträgt mit 33 at% und 66 at% von Si die Ätzselektivität zwischen dem Metallgate 97 und LaSiO entsprechend ungefähr 9,3 und ungefähr 6,1.
  • Bei einer Ausführungsform wird die Zusammensetzung der Maskenschicht 85 (z. B. LaSiO) angepasst, um eine Zielabmessung (z. B. die Höhe H2 der Metallgates 97 und die Höhe H1 der Maskenschicht 85) der FinFET-Vorrichtung 100 aufzunehmen. Durch Variieren des Atomprozentsatzes von Si in LaSiO oder durch Ändern des Materials bzw. der Materialien, die verwendet werden, um die Maskenschicht 85 zu bilden, kann die Ätzselektivität zwischen dem Metallgate 97 und der Maskenschicht 85 angepasst werden, sodass sie gleich oder größer ist als das Verhältnis von H2/H1. Das Verhältnis H2/H1 kann von ungefähr 2 bis zu ungefähr 100 oder selbst größer reichen. Beispielsweise kann das Verhältnis H2/H1 ungefähr 2, ungefähr 10 oder ungefähr 100 sein.
  • Als Nächstes werden in 13A und 13B eine erste Hartmaskenschicht 122 und eine zweite Hartmaskenschicht 124 fortlaufend über der FinFET-Vorrichtung 100 gebildet. Anschließend wird ein Fotolack (PR) wie ein dreischichtiger Fotolack 133, der eine obere Fotolackschicht 136, eine mittlere Schicht 134 und eine BARC-Schicht 132 umfasst, über der zweiten Hartmaskenschicht 124 gebildet.
  • Bei einigen Ausführungsformen ist die erste Hartmaskenschicht 122 eine Metallhartmaskenschicht und die zweite Hartmaskenschicht 124 eine Dielektrikumhartmaskenschicht. Bei anschließenden Verarbeitungsschritten wird eine Struktur unter Verwendung von verschiedenen Fotolithografie- und Ätztechniken auf die erste Hartmaskenschicht 122 übertragen. Die erste Hartmaskenschicht 122 kann dann als eine strukturierende Maske zum Ätzen der darunterliegenden Struktur (z. B. Metallgate 97) verwendet werden. Die erste Hartmaskenschicht 122 kann ein Maskierungsmaterial wie Titannitrid, Titanoxid, dergleichen oder eine Kombination davon sein. Die erste Hartmaskenschicht 122 kann unter Verwendung eines Prozesses wie ALD, CVD, PVD, dergleichen oder einer Kombination davon gebildet werden.
  • Die zweite Hartmaskenschicht 124 wird über der ersten Hartmaskenschicht 122 abgeschieden. Die zweite Hartmaskenschicht 124 kann als eine Maskierstruktur für die erste Hartmaskenschicht 122 verwendet werden. Bei anschließenden Verarbeitungsschritten wird die zweite Hartmaskenschicht 124 strukturiert, um Strukturen zu bilden, die dann auf die erste Hartmaskenschicht 122 übertragen werden können. Die zweite Hartmaskenschicht 124 kann ein Maskierungsmaterial wie Siliziumnitrid, Siliziumoxid, Tetraethylorthosilicat (TEOS), SiOxCy, dergleichen oder eine Kombination davon sein. Die zweite Hartmaskenschicht 124 kann unter Verwendung eines Prozesses wie CVD, ALD, dergleichen oder einer Kombination davon gebildet werden. Bei einem Ausführungsbeispiel umfasst die erste Hartmaskenschicht 122 Titannitrid und die zweite Hartmaskenschicht 124 Siliziumnitrid.
  • Wie veranschaulicht in 13A und 13B wird der dreischichtige Fotolack 133 über der zweiten Hartmaskenschicht 124 gebildet. Die BARC-Schicht 132 des dreischichtigen Fotolacks 133 kann ein organisches oder anorganisches Material umfassen. Die mittlere Schicht 134 kann Siliziumnitrid, Siliziumoxinitrid oder dergleichen umfassen, das eine Ätzselektivität gegenüber der oberen Fotolackschicht 136 aufweist, sodass die obere Fotolackschicht 136 als eine Maskenschicht verwendet werden kann, um die mittlere Schicht 134 zu strukturieren. Die obere Fotolackschicht 136 kann ein lichtempfindliches Material umfassen. Jedes geeignete Abscheidungsverfahren wie PVD, CVD, Schleuderbeschichtung, dergleichen oder Kombinationen davon, kann verwendet werden, um den dreischichtigen Fotolack 133 zu bilden.
  • Sobald der dreischichtige Fotolack 133 gebildet ist, wird eine Struktur 137 (z. B. eine Öffnung) in der oberen Fotolackschicht 136 gebildet. Bei einer Ausführungsform kann die obere Fotolackschicht 136 durch Freilegen des lichtempfindlichen Materials innerhalb der oberen Fotolackschicht 136 gegenüber einer strukturierten Energiequelle (z. B. Licht) durch z. B. ein Fadenkreuz) strukturiert werden. Die Einwirkung der Energie bewirkt eine chemische Reaktion in den Teilen des lichtempfindlichen Materials, auf die durch die strukturierte Energiequelle eingewirkt wurde, und modifiziert dadurch die physikalischen Eigenschaften der freigelegten Abschnitte des Fotolacks, sodass sich die physikalischen Eigenschaften der freigelegten Abschnitte der oberen Fotolackschicht 136 von den physikalischen Eigenschaften der nicht freigelegten Abschnitte der oberen Fotolackschicht 136 unterscheiden. Die obere Fotolackschicht 136 kann dann mit z. B. einem Entwickler entwickelt werden (nicht separat veranschaulicht), um den freigelegten Abschnitt der oberen Fotolackschicht 136 von dem nicht freigelegten Abschnitt der oberen Fotolackschicht 136 zu trennen.
  • Als Nächstes wird wie veranschaulicht in 14A und 14B die Struktur 137 in der oberen Fotolackschicht 136 durch die mittlere Schicht 134 und die BARC-Schicht 132 verlängert und auf die erste Hartmaskenschicht 122 und die zweite Hartmaskenschicht 124 unter Verwendung geeigneter Verfahren, wie einem oder mehreren anisotropen Ätzprozessen, übertragen. Infolgedessen wird eine Struktur 139 (z. B. eine Öffnung) in der ersten Hartmaskenschicht 122 und der zweiten Hartmaskenschicht 124 gebildet. Die Struktur 139 legt das Metallgate 97B, wie z. B. den Abschnitt des Metallgates 97B innerhalb des Schneidbereichs 55 (siehe 9) frei. Wie veranschaulicht, in 14A legt die Struktur 139 auch die Gateabstandselemente 87 um das Metallgate 97B und Abschnitte der Maskenschicht 85 um das Metallgate 97B herum frei. Bei einigen Ausführungsformen spart der Ätzprozess, der verwendet wird, um die Struktur 139 zu bilden, auch obere Abschnitte der Aussparungen des Metallgates 97B, obere Abschnitte der Gateabstandselemente 87, die durch die Struktur 139 freigelegt werden, und obere Abschnitte der Maskenschicht 85, die durch die Struktur 139 unterhalb einer unteren Fläche 122U der ersten Hartmaskenschicht 122 freigelegt werden, aus.
  • Bei einigen Ausführungsformen liegt eine Breite W2 der Struktur 139 in einem Bereich ungefähr 20 nm bis zu ungefähr 80 nm, wie beispielsweise 50 nm. Eine Tiefe D3 der Struktur 139 gemessen zwischen einer oberen Fläche der zweiten Hartmaskenschicht 124 und einer ausgesparten oberen Fläche der Maskenschicht 85 kann von ungefähr 20 nm bis zu ungefähr 100 nm, wie beispielsweise 60 nm, reichen. Ein Versatz D4 zwischen der unteren Fläche 122U der ersten Hartmaskenschicht 122 und der ausgesparten oberen Fläche der Maskenschicht 85 liegt zwischen ungefähr 5 nm und ungefähr 40 nm, wie beispielsweise 20 nm. Es können jedoch jegliche geeigneten Abmessungen verwendet werden.
  • Als Nächstes werden wie veranschaulicht in 15A und 15B Abschnitte des Metallgates 97B innerhalb des Schneidbereichs 55 (siehe 9) und durch die Struktur 139 freigelegte (siehe 14A) entfernt. Eine Breite W3 des Schneidbereichs 55 kann von ungefähr 10 nm bis zu ungefähr 40 nm, wie beispielsweise 20 nm, reichen und eine Länge L1 des Schneidbereichs 55 kann von ungefähr 10 nm bis zu ungefähr 60 nm, wie beispielsweise 30 nm, reichen, obwohl die Abmessungen des Schneidbereichs 55 andere Werte umfassen können. Es kann ein geeigneter Ätzprozess wie ein anisotroper Ätzprozess ausgeführt werden, um die freigelegten Abschnitte des Metallgates 97B zu entfernen. Nachdem die Abschnitte des Metallgates 97B innerhalb des Schneidbereichs 55 entfernt wurden, wird eine Aussparung 141 (z. B. eine Öffnung) an dem Ort gebildet, an dem die entfernten Abschnitte des Metallgates 97B gewesen sind.
  • Da das erste ILD 90 durch die Maskenschicht 85 abgedeckt ist, wird der Verlust des ersten ILD 90 während des Ätzprozesses reduziert. Bei einigen Ausführungsformen werden obere Abschnitte der Maskenschicht 85 während des Ätzprozesses entfernt, um die Aussparung 141 zu bilden und untere Abschnitte der Maskenschicht 85 verbleiben über dem ersten ILD 90 und schirmen daher das erste ILD 90 vom Ätzprozess ab. Bei einigen Ausführungsformen kann abhängig von Faktoren wie die Höhe H1 der Maskenschicht 85 und die Dauer des Ätzprozesses, um die Aussparung 141 zu bilden, die Maskenschicht 85 durch den Ätzprozess entfernt werden, was daher das darunterliegende erste ILD 90 freilegt. Infolgedessen können obere Abschnitte des ersten ILD 90 durch den Ätzprozess aber bei einem reduzierten Betrag verglichen mit einem Fertigungsverfahren ohne die Maskenschicht 85 weggeätzt werden. Beispielsweise kann ohne die Maskenschicht 85 mehr als 70 nm der ersten ILD 90 gemessen entlang der Richtung H2 in 12A während des Ätzprozesses verloren gehen. Mit dem Schutz der Maskenschicht 85 gehen weniger als 28 nm des ersten ILD 90 verloren. Der übermäßige Verlust des ersten ILD 90 während des Ätzprozesses kann den epitaktischen Source/Drain-Regionen 80 Schaden zufügen. Daher reduziert oder verhindert die vorliegende Offenbarung auch den Schaden an den epitaktischen Source/Drain-Regionen 80 während des Metallgateschneidprozesses.
  • Dann wird wie veranschaulicht in 16A und 16B die Aussparung 141 durch ein Dielektrikum gefüllt. Im veranschaulichten Beispiel wird die Aussparung 141 durch eine erste Dielektrikumschicht 142 und eine zweite Dielektrikumschicht 144 gefüllt, die ein gleiches Dielektrikum umfassen kann oder auch nicht. Geeignete Materialien für die erste Dielektrikumschicht 142 und die zweite Dielektrikumschicht 144 können Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid und dergleichen umfassen, die durch PVD, CVD, ALD oder ein anderes geeignetes Abscheidungsverfahren gebildet sind.
  • Bei einigen Ausführungsformen umfassen die erste Dielektrikumschicht 142 und die zweite Dielektrikumschicht 144 ein durch unterschiedliche Abscheidungsverfahren gebildetes gleiches Material. Beispielsweise umfasst die erste Dielektrikumschicht 142 durch einen ALD-Prozess gebildetes Siliziumnitrid und die zweite Dielektrikumschicht 144 umfasst durch einen PECVD-Prozess gebildetes Siliziumnitrid. Da ein Material (z. B. Siliziumnitrid), das durch den ALD-Prozess gebildet ist, eine höhere Dichte aufweisen kann als das durch den PECVD-Prozess gebildete Material, kann ein durch den ALD-Prozess gebildetes Siliziumnitrid unterschiedliche physikalische Eigenschaften (z. B. härter, langsamere Ätzgeschwindigkeit) aufweisen als durch den PECVD-Prozess gebildetes Siliziumnitrid. Andererseits kann der PECVD-Prozess eine höhere Abscheidungsgeschwindigkeit aufweisen als der ALD-Prozess und kann daher Materialien schneller abscheiden als der ALD-Prozess. Indem sowohl der ALD-Prozess als auch der PECVD-Prozess beim Füllen der Aussparung 141 verwendet wird, wird eine erste Dielektrikumschicht 142 mit höherer Qualität gebildet, um die Metallgates (z. B. 97B_1 und 97B_2 in 17B), die durch den Metallgateschneidprozess gebildet werden, zu isolieren, und die zweite Dielektrikumschicht 144 wird schnell gebildet, um die Aussparung 141 zu füllen und daher die Verarbeitungszeit zu verkürzen.
  • Dann wird wie veranschaulicht, in 17A und 17B ein Planarisierungsprozess wie ein CMP-Prozess ausgeführt, um die erste Hartmaskenschicht 122, die zweite Hartmaskenschicht 124 und Abschnitte von der ersten Dielektrikumschicht 142/der zweiten Dielektrikumschicht 144 über der oberen Fläche der zweiten Hartmaskenschicht 124 zu entfernen. Bei einer Ausführungsform fährt der Planarisierungsprozess fort, bis die Maskenschicht 85 über dem ersten ILD 90 wie veranschaulicht in 17A entfernt ist. Zu beachten ist, dass die Schnittansicht von 17A entlang dem Schnitt A-A verläuft.
  • Als Nächstes werden wie veranschaulicht in 18A und 18B die Kontakte 102 über den Metallgates 97 und damit elektrisch verbunden gebildet. Um die Kontakte 102 zu bilden, wird ein zweites ILD 95 über dem ersten ILD 90 gebildet. Bei einigen Ausführungsformen ist das zweite ILD 95 ein durch ein fließfähiges CVD-Verfahren gebildeter fließfähiger Film. Bei einigen Ausführungsformen wird das zweite ILD 95 aus einem Dielektrikum wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren wie CVD und PECVD abgeschieden werden. Als Nächstes werden Kontaktöffnungen durch das erste ILD 90 und/oder das zweite ILD 95 gebildet, um die Source/Drain-Regionen 80 und die Metallgates 97 freizulegen, wobei die Kontaktöffnungen dann mit dem elektrisch leitfähigen Material bzw. den Materialien gefüllt werden, um die Kontakte 102 zu bilden. Bei einigen Ausführungsformen werden Silizidregionen 81 über den Source/Drain-Regionen 80 gebildet, bevor die Kontaktöffnungen gefüllt werden. Details zum Bilden der Kontakte 102 werden im Folgenden beschrieben.
  • Bei einigen Ausführungsformen werden Silizidregionen 81 über den Source/Drain-Regionen 80 gebildet. Die Silizidregionen 81 können durch erstes Abscheiden eines Metalls, das fähig ist, mit dem Halbleitermaterial (z. B. Silizium, Germanium) zu reagieren, um Silizid- oder Germanidregionen, wie beispielsweise Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hoch schmelzende Metalle, seltene Erdmetalle oder deren Legierungen, über den Source/Drain-Regionen 80 zu bilden, und dann Ausführen einen thermischen Ausheilprozess, um die Silizidregionen 81 zu bilden, gebildet werden. Die unreagierten Abschnitte des abgeschiedenen Metalls werden dann z. B. durch einen Ätzprozess entfernt. Obwohl die Regionen 81 als Silizidregionen bezeichnet werden, können die Regionen 81 auch Germanidregionen oder Siliziumgermanidregionen sein (z. B. Regionen, die Silizid und Germanid umfassen).
  • Dann wird eine Sperrschicht 104 gebildet, die Seitenwände und Unterseiten der Kontaktöffnungen, über den Silizidregionen 81 und über der oberen Fläche des zweiten ILD 95 auskleidet. Die Sperrschicht 104 kann Titannitrid, Tantalnitrid, Titan, Tantal dergleichen umfassen und kann durch ALD, PVD, CVD oder ein anderes geeignetes Abscheidungsverfahren gebildet werden. Dann wird eine Keimschicht 109 über der Sperrschicht 104 gebildet. Die Keimschicht 109 kann durch PVD, ALD oder CVD abgeschieden werden und kann aus Wolfram, Kupfer oder Kupferlegierungen gebildet werden, obwohl andere geeignete Verfahren und Materialien alternativ verwendet werden können. Sobald die Keimschicht 109 gebildet wurde, kann ein leitendes Material 110 auf der Keimschicht 109 gebildet werden, das die Kontaktöffnungen füllt und überfüllt. Das leitende Material 110 kann Wolfram umfassen, obwohl andere geeignete Materialien wie Aluminium, Kupfer, Wolframnitrid, Rhuthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Cobalt, Cadmium, Zink, Legierungen davon, Kombinationen davon und dergleichen alternativ verwendet werden können. Jedes geeignete Abscheidungsverfahren wie beispielsweise PVD, CVD, ALD, Plattieren (z. B. elektrochemisches Abscheiden) und Reflow, kann verwendet werden, um das leitende Material 110 zu bilden.
  • Sobald die Kontaktöffnungen gefüllt wurden, können die überschüssige Sperrschicht 104, die Keimschicht 109 und das leitende Material 110 außerhalb der Kontaktöffnungen durch einen Planarisierungsprozess wie CMP entfernt werden, obwohl jeder geeignete Entfernungsprozess verwendet werden kann. Die Kontakte 102 werden daher in den Kontaktöffnungen gebildet. Die Kontakte 102 sind als ein Beispiel in einem einzelnen Schnitt veranschaulicht, die Kontakte 102 könnten sich aber in unterschiedlichen Schnitten befinden. Außerdem sind in 18B zwei Kontakte 102 gezeigt, die mit jedem der zwei Metallgates 97B_1 und 97B_2 als Beispiele verbunden sind. Die Anzahl und der Ort der Kontakte 102, die mit jedem der Metallgates 97B_1 und 97B_2 verbunden sind, können geändert werden, ohne vom Sinn der vorliegenden Offenbarung abzuweichen. Diese und andere Modifikationen sollen vollständig im Umfang der vorliegenden Offenbarung eingeschlossen sein.
  • Die 19 bis 24 veranschaulichen Schnittansichten der FinFET-Vorrichtung 100 entlang dem Schnitt C-C bei verschiedenen Verarbeitungsstufen gemäß einer weiteren Ausführungsform. Beispielsweise veranschaulichen die 2 bis 11B, 19 bis 24 und 17A bis 18B Verarbeitungsschritte, um eine FinFET-Vorrichtung 100 bei einer weiteren Ausführungsform zu bilden.
  • Unter Bezugnahme auf 19 werden die Aussparungen 82 in 11A mit einer Siliziumschicht 88 gefüllt, die durch PVD, CVD oder andere geeignete Abscheidungsverfahren gebildet werden kann. Ein Planarisierungsprozess, wie CMP kann ausgeführt werden, um das abgeschiedene Silizium zu planarisieren, bis die obere Fläche der Metallgates 97 freigelegt ist. Eine Tiefe H3 der Siliziumschicht 88 kann in einem Bereich von ungefähr 20 nm bis zu ungefähr 40 nm liegen.
  • Als Nächstes werden in 20 die erste Hartmaskenschicht 122, die zweite Hartmaskenschicht 124 und der dreischichtige Fotolack 133, der die obere Fotolackschicht 136, die mittlere Schicht 134 und die BARC-Schicht 132 umfasst, aufeinanderfolgend über der in 19 gezeigten Struktur gebildet. Die Materialien und die Bildungsverfahren der ersten Hartmaskenschicht 122, der zweiten Hartmaskenschicht 124 und des dreischichtigen Fotolacks 133 sind denjenigen in 13A ähnlich und Details werden hier nicht wiederholt. Wie veranschaulicht in 20 wird die Struktur 137 (z. B. eine Öffnung) in der oberen Fotolackschicht 136 durch einen Fotolithografieprozess gebildet.
  • Dann wird wie veranschaulicht in 21 die Struktur 137 auf die erste Hartmaskenschicht 122 und die zweite Hartmaskenschicht 124 übertragen. Die Struktur 139 (z. B. eine Öffnung) wird durch Freilegen des Metallgates 97B, der Gateabstandselemente 87 auf Seitenwänden des Metallgates 97B und Abschnitten der Siliziumschicht 88 angrenzend an das Metallgate 97B gebildet. Bei einigen Ausführungsformen liegt eine Breite W4 der Struktur 139 zwischen ungefähr 20 nm und ungefähr 60 nm, wie beispielsweise 40 nm. Eine Breite W5 der Siliziumschicht 88 liegt bei einigen Ausführungsformen zwischen ungefähr 10 nm und ungefähr 50 nm, wie beispielsweise 30 nm, und eine Breite W6 des freigelegten Abschnitts der Siliziumschicht 88 beträgt ungefähr 5 nm und ungefähr 30 nm, wie beispielsweise 15 nm. Gemäß einer Ausführungsform liegt ein Verhältnis zwischen der Breite W6 und der Breite W5 zwischen ungefähr 1 und ungefähr 3, wie beispielsweise 2.
  • Dann wird in 22 eine Maskenschicht 89 über dem freigelegten Abschnitt (z. B. freigelegt durch die Struktur 139) von der Siliziumschicht 88 selektiv gebildet. Bei einigen Ausführungsformen umfasst die Maskenschicht 89 Siliziumnitrid, das durch ein selektives Abscheidungsverfahren wie ALD gebildet ist, obwohl ein anderes geeignetes selektives Abscheidungsverfahren auch verwendet werden kann. Zu beachten ist, dass die Maskenschicht 89 selektiv über dem freigelegten Abschnitt der Siliziumschicht 88 gebildet wird, wobei eine Breite der Maskenschicht 89 gemessen entlang der Richtung von W6 die gleiche wie die Breite W6 ist.
  • Bei einer weiteren Ausführungsform wird eine Maskenschicht 89' (gezeigt als Phantomzeichnung) im oberen Abschnitt der Siliziumschicht 88 selektiv gebildet. Die Siliziumschicht 88 kann zu einer Umgebung, die Nitrid umfasst, freigelegt werden und ein oberer Abschnitt der Siliziumschicht 88, die durch die Struktur 139 freigelegt ist, kann durch chemische Reaktionen in eine Siliziumnitridregion umgewandelt werden. Beispielsweise kann ein Plasmaprozess unter Verwendung eines stickstoffhaltigen Plasmas ausgeführt werden, um einen oberen Abschnitt der Siliziumschicht 88 in Siliziumnitridregionen umzuwandeln, die als die Maskenschicht 89 agieren. Eine Ätzselektivität zwischen den Metallgates 97 und der Maskenschicht 89 (oder 89') kann höher sein als ein vorbestimmter Schwellenwert (z. B. ungefähr 2).
  • Dann werden in 23 Abschnitte des Metallgates 97B innerhalb des Schneidbereichs 55 (siehe 9) entfernt. Das Entfernen der Abschnitte des Metallgates 97B kann das gleiche vorstehend unter Bezugnahme auf 15A beschriebene Verfahren verwenden und Details werden hier nicht wiederholt. Die Aussparung 141 wird nach dem Entfernen der Abschnitte des Metallgates 97B gebildet.
  • Dann wird in 24 die Aussparung 141 mit einem Dielektrikum gefüllt. Bei einigen Ausführungsformen wird die Aussparung 141 durch die erste Dielektrikumschicht 142 und die zweite Dielektrikumschicht 144 gefüllt. Bei einigen Ausführungsformen umfassen die erste Dielektrikumschicht 142 und die zweite Dielektrikumschicht 144 ein durch unterschiedliche Abscheidungsverfahren gebildetes gleiches Material. Details sind denjenigen, die vorstehend unter Bezugnahme auf die 16A und 16B beschrieben sind, ähnlich und werden daher hier nicht wiederholt. Dann werden die Kontakte 102 (nicht dargestellt) im Anschluss an ähnliche Verarbeitung wie veranschaulicht in den 17A bis 18B gebildet.
  • Die 25 bis 29 veranschaulichen Schnittansichten der FinFET-Vorrichtung 100 entlang dem Schnitt C-C bei verschiedenen Verarbeitungsstufen gemäß noch einer weiteren Ausführungsform. Beispielsweise veranschaulichen die 2 bis 7, 25 bis 29 und 17A bis 18B Verarbeitungsschritte, um eine FinFET-Vorrichtung 100 bei einer weiteren Ausführungsform zu bilden.
  • Unter Bezugnahme auf 25 werden, nachdem die Source/Drain-Regionen 80 wie veranschaulicht, in 7 gebildet sind, eine zweischichtige ILD-Struktur gebildet, die ein erstes ILD 90 und eine Maskenschicht 92 umfasst. Das erste ILD 90 kann ein gleiches Material wie das erste ILD 90 in 8 umfassen und kann unter Verwendung eines ähnlichen Abscheidungsverfahrens gebildet werden und daher werden Details nicht wiederholt. Wie veranschaulicht in 25 ist eine Dicke T1 des ersten ILD 90 kleiner als eine Höhe H2 des Metallgates 97. Die Dicke T1 kann zwischen ungefähr 60 nm und ungefähr 120 nm, wie 90 nm als ein Beispiel liegen.
  • Nachdem das erste ILD 90 gebildet ist, wird die Maskenschicht 92 über dem ersten ILD 90 gebildet. Die Maskenschicht 92 kann ein gleiches Maskierungsmaterial wie die Maskenschicht 85 in 12A umfassen, wie z. B. Siliziumnitrid, Kohlenstoff, Cobalt, LaO, LaSiO oder Y2O3 und kann durch CVD, PVD oder dergleichen gebildet werden. Eine Ätzselektivität zwischen den Metallgates 97 und der Maskenschicht 92 kann höher sein als ein vorbestimmter Schwellenwert (z. B. zwei). Bei einigen Ausführungsformen kann eine Dicke T2 der Maskenschicht 92 in einem Bereich von ungefähr 20 nm bis zu ungefähr 40 nm liegen. Nachdem sie abgeschieden ist, kann die Maskenschicht 92 durch z. B. einen CMP-Prozess planarisiert werden, um die obere Fläche der Metallgates 97 freizulegen. Zu beachten ist, dass verglichen mit dem Beispiel von 12A die Maskenschicht 92 in 25 über dem ersten ILD 90 ohne den Verarbeitungsschritt des Entfernens des oberen Abschnitts des ersten ILD 90 abgeschieden wird, um die Aussparungen 82 (siehe 11A) zu bilden. Bei einer Ausführungsform kann eine Ätzselektivität zwischen dem Metallgate 97 und der Maskenschicht 92 derart ausgewählt werden, dass sie gleich bis größer als ein Verhältnis H2/T2 ist (z. B. ein Verhältnis von zwei). Beispielsweise können das Material bzw. die Materialien der Maskenschicht 92 oder die Zusammensetzung der Maskenschicht 92 (z. B. at% von Si in LaSiO) variiert werden, um die Abmessungen (z. B. H2, T2) von der FinFET-Vorrichtung 100 aufzunehmen.
  • Als Nächstes werden in 26 die erste Hartmaskenschicht 122, die zweite Hartmaskenschicht 124 und der dreischichtige Fotolack 133, der die obere Fotolackschicht 136, die mittlere Schicht 134 und die BARC-Schicht 132 umfasst, fortlaufend über der in 25 gezeigten Struktur gebildet. Die Materialien und die Bildungsverfahren der ersten Hartmaskenschicht 122, der zweiten Hartmaskenschicht 124 und des dreischichtigen Fotolacks 133 sind denjenigen in 13A ähnlich und Details werden hier nicht wiederholt. Wie veranschaulicht in 26 wird die Struktur 137 (z. B. eine Öffnung) in der oberen Fotolackschicht 136 durch einen Fotolithografieprozess gebildet.
  • Dann wird wie veranschaulicht in 27 die Struktur 137 auf die erste Hartmaskenschicht 122 und die zweite Hartmaskenschicht 124 übertragen. Die Struktur 139 (z. B. eine Öffnung) wird durch Freilegen des Metallgates 97B, der Gateabstandselemente 87 auf Seitenwänden des Metallgates 97B und von Abschnitten der Maskenschicht 92 angrenzend an das Metallgate 97B gebildet. Der Prozess zum Bilden der Struktur 139 kann die obere Fläche des Metallgates 97B, die oberen Flächen der entsprechenden Gateabstandselemente 87 und die obere Fläche der Maskenschicht 92 direkt unterhalb der Struktur 139 aussparen. Die ausgesparten oberen Flächen des Metallgates 97B, die ausgesparten oberen Flächen der entsprechenden Gateabstandselemente 87 und die ausgesparte obere Fläche der Maskenschicht 92 können koplanar sein. Bei einigen Ausführungsformen liegt eine Breite W7 der Struktur 139 zwischen ungefähr 20 nm bis zu ungefähr 60 nm, wie beispielsweise 40 nm. Ein Versatz D5 zwischen der unteren Fläche 122U der ersten Hartmaskenschicht 122 und der ausgesparten oberen Fläche der Maskenschicht 92 liegt zwischen ungefähr 5 nm und ungefähr 30 nm, wie beispielsweise 15 nm.
  • Dann werden in 28 Abschnitte des Metallgates 97B innerhalb des Schneidbereichs 55 (siehe 9) entfernt. Das Entfernen der Abschnitte des Metallgates 97B kann das gleiche vorstehend unter Bezugnahme auf 15A beschriebene Verfahren verwenden und Details werden hier nicht wiederholt. Eine Aussparung 141 wird nach dem Entfernen der Abschnitte des Metallgates 97B im Schneidbereich 55 gebildet.
  • Dann wird in 29 die Aussparung 141 mit einem Dielektrikum gefüllt. Bei einigen Ausführungsformen wird die Aussparung 141 durch eine erste Dielektrikumschicht 142 und eine zweite Dielektrikumschicht 144 gefüllt. Bei einigen Ausführungsformen umfassen die erste Dielektrikumschicht 142 und die zweite Dielektrikumschicht 144 ein durch unterschiedliche Abscheidungsverfahren gebildetes gleiches Material. Details sind denjenigen, die vorstehend unter Bezugnahme auf die 16A und 16B beschrieben sind, ähnlich und werden daher hier nicht wiederholt. Dann werden die Kontakte 102 im Anschluss an ähnliche Verarbeitung wie veranschaulicht in den 17A bis 18B gebildet.
  • 30 veranschaulicht ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es sollte selbstverständlich sein, dass das in 30 gezeigte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Variationen, Alternativen und Modifikationen erkennen. Beispielsweise können verschiedene Schritte wie veranschaulicht in 30 hinzugefügt, entfernt, ersetzt, umgeordnet und wiederholt werden.
  • Unter Bezugnahme auf 30 wird bei Schritt 1010 eine erste Dielektrikumschicht um eine Dummygatestruktur herum gebildet. Bei Schritt 1020 wird die Dummygatestruktur mit einer Metallgatestruktur ersetzt. Bei Schritt 1030 wird eine Maskenschicht über einer oberen Fläche von der ersten Dielektrikumschicht gebildet, wobei eine Ätzgeschwindigkeit der Maskenschicht langsamer ist als eine Ätzgeschwindigkeit der Metallgatestruktur. Bei Schritt 1040 wird eine strukturierte Hartmaskenschicht über der Metallgatestruktur und der Maskenschicht gebildet, wobei die strukturierte Hartmaskenschicht einen Abschnitt der Metallgatestruktur und mindestens einen Abschnitt der Maskenschicht freilegt. Bei Schritt 1050 wird der Abschnitt der Metallgatestruktur, der durch die strukturierte Hartmaskenschicht freigelegt wird, entfernt und dadurch eine Öffnung in der Metallgatestruktur gebildet. Bei Schritt 1060 wird die Öffnung mit einem zweiten Dielektrikum gefüllt.
  • Ausführungsformen können Vorteile erreichen. Die vorliegende Offenbarung reduziert oder verhindert den Verlust des ersten ILD 90 während des Metallgateschneidprozesses. Da übermäßiger Verlust des ersten ILD 90 die epitaktischen Source/Drain-Regionen beschädigen kann, verhindert oder reduziert die vorliegende Offenbarung auch den Schaden an den epitaktischen Source/Drain-Regionen.
  • Bei einer Ausführungsform umfasst ein Verfahren das Bilden eines ersten Dielektrikums um eine Dummygatestruktur herum; Ersetzen der Dummygatestruktur mit einer Metallgatestruktur; Bilden einer Maskenschicht über einer oberen Fläche des ersten Dielektrikums, wobei eine Ätzgeschwindigkeit der Maskenschicht langsamer ist als eine Ätzgeschwindigkeit der Metallgatestruktur; Bilden einer strukturierten Hartmaskenschicht über der Metallgatestruktur und der Maskenschicht, wobei die strukturierte Hartmaskenschicht einen Abschnitt der Metallgatestruktur und mindestens einen Abschnitt der Maskenschicht freilegt; Entfernen des Abschnitts der Metallgatestruktur, der durch die strukturierte Hartmaskenschicht freigelegt ist, und dadurch Bilden einer Öffnung in der Metallgatestruktur; und Füllen der Öffnung mit einem zweiten Dielektrikum. Bei einer Ausführungsform liegt ein Verhältnis der Ätzgeschwindigkeit der Metallgatestruktur zur Ätzgeschwindigkeit der Maskenschicht über einem vorbestimmten Schwellenwert von zwei. Bei einer Ausführungsform umfasst die Maskenschicht Siliziumnitrid (SiN), Kohlenstoff (C), Lanthanoxid (LaO), Lanthansiliziumoxid (LaSiO), Yttriumoxid (Y2O3), Cobalt (Co), dergleichen oder Kombinationen davon. Bei einer Ausführungsform umfasst das Bilden der Maskenschicht das Entfernen oberer Abschnitte des ersten Dielektrikums und dadurch Bilden von Aussparungen im ersten Dielektrikum; und Füllen der Aussparungen mit mindestens einem Material. Bei einer Ausführungsform scheidet das Füllen der Aussparungen das mindestens eine Material in den Aussparungen und über der Metallgatestruktur ab, wobei das Verfahren weiter das Ausführen eines Planarisierungsprozesses umfasst, um eine obere Fläche der Metallgatestruktur freizulegen. Bei einer Ausführungsform umfasst das Füllen der Aussparungen mit mindestens einem Material das konforme Bilden eines ersten Materials in den Aussparungen; und Füllen der Aussparungen mit einem zweiten Material nach dem konformen Bilden des ersten Materials, wobei eine erste Ätzgeschwindigkeit des ersten Materials und eine zweite Ätzgeschwindigkeit des zweiten Materials langsamer ist als die Ätzgeschwindigkeit der Metallgatestruktur, wobei sich die erste Ätzgeschwindigkeit von der zweiten Ätzgeschwindigkeit unterscheidet. Bei einer Ausführungsform umfasst das Bilden der Maskenschicht das Entfernen von oberen Abschnitten des ersten Dielektrikums und dadurch Bilden von Aussparungen im ersten Dielektrikum; Füllen der Aussparungen mit Silizium; und nach dem Bilden der strukturierten Hartmaskenschicht, das selektive Bilden von Siliziumnitrid über einem Abschnitt des Siliziums, der durch die strukturierte Hartmaskenschicht freigelegt ist. Bei einer Ausführungsform ist vor dem Entfernen des Abschnitts der Metallgatestruktur eine obere Fläche der Maskenschicht mit der oberen Fläche der Metallgatestruktur auf gleichem Niveau. Bei einer Ausführungsform umfasst das Bilden der strukturierten Hartmaskenschicht das Bilden einer ersten Hartmaskenschicht über der Metallgatestruktur; das Bilden einer zweiten Hartmaskenschicht über der ersten Hartmaskenschicht; das Bilden einer lichtempfindlichen Schicht über der zweiten Hartmaskenschicht; das Strukturieren der lichtempfindlichen Schicht; und das Übertragen einer Struktur der lichtempfindlichen Schicht auf die erste Hartmaskenschicht und die zweite Hartmaskenschicht. Bei einer Ausführungsform ist die lichtempfindliche Schicht ein dreischichtiger Fotolack, der eine obere Fotolackschicht, eine mittlere Schicht und eine untere Anti-Reflex-Beschichtungsschicht umfasst, wobei der dreischichtige Fotolack über der zweiten Hartmaskenschicht gebildet wird. Bei einer Ausführungsform umfasst das Füllen der Öffnung mit dem zweiten Dielektrikum das Abscheiden einer ersten Schicht mit dem zweiten Dielektrikum unter Verwendung eines ersten Abscheidungsverfahrens; und das Abscheiden einer zweiten Schicht mit dem zweiten Dielektrikum über der ersten Schicht unter Verwendung eines vom ersten Abscheidungsverfahren unterschiedlichen zweiten Abscheidungsverfahrens. Bei einer Ausführungsform ist das zweite Dielektrikum Siliziumnitrid, wobei das erste Abscheidungsverfahren Atomlagenabscheidung (ALD) ist und das zweite Abscheidungsverfahren plasmaunterstützte chemische Gasphasenabscheidung (PECVD) ist.
  • Bei einer Ausführungsform umfasst ein Verfahren das Bilden einer Metallgatestruktur über einer Finne, wobei die Metallgatestruktur von einem ersten Dielektrikum umgeben ist; Bilden einer Verkappungsschicht über dem ersten Dielektrikum, wobei eine Ätzselektivität zwischen der Metallgatestruktur und der Verkappungsschicht über einem vorbestimmten Schwellenwert ist; Bilden einer strukturierten Hartmaskenschicht über der Metallgatestruktur und der Verkappungsschicht, wobei eine Öffnung der strukturierten Hartmaskenschicht einen Abschnitt der Metallgatestruktur und einen Abschnitt der Verkappungsschicht freilegt; und das Entfernen des Abschnitts der Metallgatestruktur, der durch die Öffnung der strukturierten Hartmaskenschicht freigelegt ist. Bei einer Ausführungsform umfasst das Verfahren weiter das Füllen einer Aussparung in der Metallgatestruktur mit einem zweiten Dielektrikum, wobei die Aussparung durch Entfernen des Abschnitts der Metallgatestruktur gebildet wird. Bei einer Ausführungsform umfasst das Bilden der Verkappungsschicht das Ersetzen von oberen Abschnitten des ersten Dielektrikums mit der Verkappungsschicht. Bei einer Ausführungsform umfasst das Bilden der Verkappungsschicht das Ersetzen von oberen Abschnitten des ersten Dielektrikums mit Silizium; und nach dem Bilden der strukturierten Hartmaskenschicht, das selektive Bilden der Verkappungsschicht über Abschnitten des Siliziums, das durch die Öffnung der strukturierten Hartmaskenschicht freigelegt ist.
  • Bei einer Ausführungsform umfasst ein Verfahren zum Bilden einer Finnen-Feldeffekttransistor- (FinFET) -Vorrichtung das Bilden einer ersten Finne und einer zweiten Finne, wobei die erste Finne im Wesentlichen parallel zur zweiten Finne ist; das Bilden eines Dummygates über der ersten Finne und der zweiten Finne, wobei das Dummygate Gateabstandselemente aufweist; das Bilden einer Zwischenschichtdielektrikum- (ILD) -Schicht um das Dummygate herum; das Ersetzen des Dummygates mit einem Metallgate; das Bilden einer Verkappungsschicht über einer oberen Fläche der ILD-Schicht, wobei die Verkappungsschicht eine erste Ätzgeschwindigkeit aufweist, die langsamer ist als eine zweite Ätzgeschwindigkeit des Metallgates; das Bilden einer Hartmaskenschicht über der Verkappungsschicht; das Strukturieren der Hartmaskenschicht, um eine erste Öffnung zwischen der ersten Finne und der zweiten Finne zu bilden, wobei die erste Öffnung das Metallgate und die Verkappungsschicht freilegt; und das Entfernen von Abschnitten des Metallgates, die durch die erste Öffnung der Hartmaskenschicht freigelegt sind. Bei einer Ausführungsform umfasst die Verkappungsschicht eine erste Schicht und eine zweite Schicht, wobei die erste Schicht und die zweite Schicht ein gleiches Material umfassen, wobei die erste Schicht durch ein erstes Abscheidungsverfahren gebildet wird und die zweite Schicht durch ein vom ersten Abscheidungsverfahren unterschiedliches zweites Abscheidungsverfahren gebildet wird. Bei einer Ausführungsform umfasst das Bilden der Verkappungsschicht das Aussparen der ILD-Schicht, um Aussparungen zu bilden; das Füllen der Aussparungen der ILD-Schicht mit einem ersten Material; und das Ausführen eines Planarisierungsprozesses, um das erste Material auszusparen und eine obere Fläche des Metallgates freizulegen, wobei das erste Material nach dem Planarisierungsprozess die Verkappungsschicht bildet. Bei einer Ausführungsform erzeugt das Entfernen von Abschnitten des Metallgates eine zweite Öffnung im Metallgate, wobei das Verfahren weiter das Füllen der zweiten Öffnung des Metallgates mit einem Dielektrikum umfasst.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Bilden eines ersten Dielektrikums (90) um eine Dummygatestruktur (75) herum; Ersetzen der Dummygatestruktur (75) mit einer Metallgatestruktur (97); nach dem Ersetzen der Dummygatestruktur (75) mit einer Metallgatestruktur (97): Bilden einer Maskenschicht (85) über einer oberen Fläche des ersten Dielektrikums (90), wobei eine Ätzgeschwindigkeit der Maskenschicht (85) langsamer ist als eine Ätzgeschwindigkeit der Metallgatestruktur (97); Bilden einer strukturierten Hartmaskenschicht (122) über der Metallgatestruktur (97) und der Maskenschicht (85), wobei die strukturierte Hartmaskenschicht (122) einen Abschnitt der Metallgatestruktur (97) und mindestens einen Abschnitt der Maskenschicht (85) freilegt; Entfernen des Abschnitts der Metallgatestruktur (97), der durch die strukturierte Hartmaskenschicht (122) freigelegt ist, und dadurch Bilden einer Öffnung (141) in der Metallgatestruktur (97); und Füllen der Öffnung (139) mit einem zweiten Dielektrikum (142).
  2. Verfahren nach Anspruch 1, wobei ein Verhältnis der Ätzgeschwindigkeit der Metallgatestruktur (97) zur Ätzgeschwindigkeit der Maskenschicht (85) über einem vorbestimmten Schwellenwert von zwei ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Maskenschicht (85) Siliziumnitrid (SiN), Kohlenstoff (C), Lanthanoxid (LaO), Lanthansiliziumoxid (LaSiO), Yttriumoxid (Y2O3), Cobalt (Co), dergleichen oder Kombinationen davon umfasst.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der Maskenschicht (85) umfasst: Entfernen von oberen Abschnitten des ersten Dielektrikums (90) und dadurch Bilden von Aussparungen (82) im ersten Dielektrikum (90); und Füllen der Aussparungen (82) mit mindestens einem Material (84).
  5. Verfahren nach Anspruch 4, wobei das Füllen der Aussparungen (82) das mindestens eine Material (84) in den Aussparungen (82) und über der Metallgatestruktur (97) abscheidet, wobei das Verfahren weiter das Ausführen eines Planarisierungsprozesses umfasst, um eine obere Fläche der Metallgatestruktur (97) freizulegen.
  6. Verfahren nach Anspruch 4 oder 5, wobei das Füllen der Aussparungen (82) mit mindestens einem Material (84) umfasst: konformes Bilden eines ersten Materials (84) in den Aussparungen (82); und Füllen der Aussparungen (82) mit einem zweiten Material (86) nach dem konformen Bilden des ersten Materials (84), wobei eine erste Ätzgeschwindigkeit des ersten Materials (84) und eine zweite Ätzgeschwindigkeit des zweiten Materials (86) langsamer ist als die Ätzgeschwindigkeit der Metallgatestruktur (97), wobei sich die erste Ätzgeschwindigkeit von der zweiten Ätzgeschwindigkeit unterscheidet.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der Maskenschicht (85) umfasst: Entfernen von oberen Abschnitten des ersten Dielektrikums (90) und dadurch Bilden von Aussparungen (82) im ersten Dielektrikum (90); Füllen der Aussparungen (82) mit Silizium; und nach dem Bilden der strukturierten Hartmaskenschicht (122), selektives Bilden von Siliziumnitrid über einem Abschnitt des Siliziums, der durch die strukturierte Hartmaskenschicht (122) freigelegt ist.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei vor dem Entfernen des Abschnitts der Metallgatestruktur (97) eine obere Fläche der Maskenschicht (85) mit der oberen Fläche der Metallgatestruktur (97) auf gleichem Niveau ist.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der strukturierten Hartmaskenschicht (122) umfasst: Bilden einer ersten Hartmaskenschicht (122) über der Metallgatestruktur (97); Bilden einer zweiten Hartmaskenschicht (124) über der ersten Hartmaskenschicht (122); Bilden einer lichtempfindlichen Schicht (133) über der zweiten Hartmaskenschicht (124); Strukturieren der lichtempfindlichen Schicht (133); und Übertragen einer Struktur der lichtempfindlichen Schicht (137) auf die erste Hartmaskenschicht (122) und die zweite Hartmaskenschicht (124).
  10. Verfahren nach Anspruch 9, wobei die lichtempfindliche Schicht (133) ein dreischichtiger Fotolack ist, der eine obere Fotolackschicht (136), eine mittlere Schicht (134) und eine untere Anti-Reflex-Beschichtungsschicht (132) umfasst, wobei der dreischichtige Fotolack über der zweiten Hartmaskenschicht (124) gebildet wird.
  11. Verfahren nach einem der vorstehenden Ansprüche, wobei das Füllen der Öffnung (141) mit dem zweiten Dielektrikum umfasst: Abscheiden einer ersten Schicht (142), welche das zweite Dielektrikum umfasst, unter Verwendung eines ersten Abscheidungsverfahrens; und Abscheiden einer zweiten Schicht (144), welche das zweite Dielektrikum umfasst, über der ersten Schicht (142) unter Verwendung eines sich vom ersten Abscheidungsverfahren unterscheidenden zweiten Abscheidungsverfahren.
  12. Verfahren nach Anspruch 11, wobei das zweite Dielektrikum Siliziumnitrid ist, wobei das erste Abscheidungsverfahren Atomlagenabscheidung ist und das zweite Abscheidungsverfahren plasmaunterstützte chemische Gasphasenabscheidung ist.
  13. Verfahren, umfassend: Bilden einer Metallgatestruktur (97) über einer Finne (64), wobei die Metallgatestruktur (97) von einem ersten Dielektrikum (90) umgeben ist; nach dem Bilden der Metallgatestruktur (97): Bilden einer Maskenschicht (85) über dem ersten Dielektrikum (90), wobei eine Ätzselektivität zwischen der Metallgatestruktur (97) und der Maskenschicht (85) über einem vorbestimmten Schwellenwert ist; Bilden einer strukturierten Hartmaskenschicht (122) über der Metallgatestruktur (97) und der Maskenschicht (85), wobei eine Öffnung (139) der strukturierten Hartmaskenschicht (122) einen Abschnitt der Metallgatestruktur (97) und einen Abschnitt der Maskenschicht (85) freilegt; und Entfernen des Abschnitts der Metallgatestruktur (97), der durch die Öffnung (139) der strukturierten Hartmaskenschicht (122) freigelegt ist.
  14. Verfahren nach Anspruch 13, weiter umfassend das Füllen einer Aussparung (141) in der Metallgatestruktur (97) mit einem zweiten Dielektrikum (142), wobei die Aussparung (141) durch Entfernen des Abschnitts der Metallgatestruktur (97) gebildet wird.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Bilden der Maskenschicht (85) das Ersetzen von oberen Abschnitten des ersten Dielektrikums (90) mit der Maskenschicht (85) umfasst.
  16. Verfahren nach einem der vorstehenden Ansprüche 13 bis 15, wobei das Bilden der Maskenschicht (85) umfasst: Ersetzen von oberen Abschnitten des ersten Dielektrikums mit Silizium; und nach dem Bilden der strukturierten Hartmaskenschicht (122), selektives Bilden der Maskenschicht (85) über Abschnitten des Siliziums, das durch die Öffnung (139) der strukturierten Hartmaskenschicht (122) freigelegt ist.
  17. Verfahren zum Bilden einer Finnen-Feldeffekttransistor-Vorrichtung (100), umfassend: Bilden einer ersten Finne (64) und einer zweiten Finne (64), wobei die erste Finne (64) im Wesentlichen parallel zur zweiten Finne (64) ist; Bilden eines Dummygates (75) über der ersten Finne (64) und der zweiten Finne (64), wobei das Dummygate (75) Gateabstandselemente (87) aufweist; Bilden einer ILD-Schicht (90) um das Dummygate (75) herum; Ersetzen des Dummygates (75) mit einem Metallgate (97); nach dem Ersetzen des Dummygates (75) mit einem Metallgate (97): Bilden einer Maskenschicht (85) über einer oberen Fläche (90U) der ILD-Schicht (90), wobei die Maskenschicht (85) eine erste Ätzgeschwindigkeit aufweist, die langsamer ist als eine zweite Ätzgeschwindigkeit des Metallgates (97); Bilden einer Hartmaskenschicht (122) über der Maskenschicht (85); Strukturieren der Hartmaskenschicht (122), um eine erste Öffnung (139) zwischen der ersten Finne (64) und der zweiten Finne (64) zu bilden, wobei die erste Öffnung (139) das Metallgate (97) und die Maskenschicht (85) freilegt; und Entfernen von Abschnitten des Metallgates (97), die durch die erste Öffnung (139) der Hartmaskenschicht (122) freigelegt sind.
  18. Verfahren nach Anspruch 17, wobei die Maskenschicht (85) eine erste Schicht (84) und eine zweite Schicht (86) umfasst, wobei die erste Schicht (84) und die zweite Schicht (86) ein gleiches Material umfassen, wobei die erste Schicht (84) durch ein erstes Abscheidungsverfahren gebildet wird und die zweite Schicht (86) durch ein vom ersten Abscheidungsverfahren unterschiedliches zweites Abscheidungsverfahren gebildet wird.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Bilden der Maskenschicht (85) umfasst: Aussparen der ILD-Schicht (90), um Aussparungen (82) zu bilden; Füllen der Aussparungen (82) der ILD-Schicht (90) mit einem ersten Material; und Ausführen eines Planarisierungsprozesses, um einen Abschnitt des ersten Materials zu entfernen und eine obere Fläche des Metallgates (97) freizulegen, wobei das erste Material nach dem Planarisierungsprozess die Maskenschicht (85) bildet.
  20. Verfahren nach einem der vorstehenden Ansprüche 17 bis 19, wobei das Entfernen von Abschnitten des Metallgates (97) eine zweite Öffnung (141) im Metallgate (97) erzeugt, wobei das Verfahren weiter das Füllen der zweiten Öffnung (141) des Metallgates (97) mit einem Dielektrikum (142) umfasst.
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