DE102019128469B4 - Finnenfeldeffekttransistorbauelement und verfahren zu dessen herstellung - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, das Verfahren umfassend:Umgeben eines Dummy-Gates (75), das über einer Finne (64) angeordnet ist, mit einem dielektrischen Material;Bilden eines Gate-Grabens (89) in dem dielektrischen Material durch Entfernen des Dummy-Gates (75) und durch Entfernen oberer Abschnitte eines ersten Gate-Abstandhalters (85), der entlang von Seitenwänden des Dummy-Gates (75) angeordnet ist, wobei der Gate-Graben (89) einen unteren Graben (89L) zwischen verbleibenden unteren Abschnitten des ersten Gate-Abstandhalters (85) umfasst und einen oberen Graben (89U) oberhalb des unteren Grabens umfasst;Bilden einer Gate-Dielektrikum-Schicht (92), einer Austrittsarbeitsschicht (94) und einer Kleberschicht (98) aufeinanderfolgend in dem Gate-Graben (89);Entfernen der Kleberschicht (98) und der Austrittsarbeitsschicht (94) von dem oberen Graben;Füllen des Gate-Grabens (89) mit einem Gate-Elektrodenmaterial (101) nach dem Entfernen; undEntfernen des Gate-Elektrodenmaterials (101) aus dem oberen Graben, wobei verbleibende Abschnitte des Gate-Elektrodenmaterials (101) eine Gate-Elektrode bilden, wobei das Entfernen der Kleberschicht (98) und der Austrittsarbeitsschicht (94) aus dem oberen Graben (89U) obere Abschnitte der Gate-Dielektrikum-Schicht (92) freilegt, die in dem oberen Graben angeordnet ist, wobei das Verfahren weiter umfasst:nach Entfernen der Kleberschicht und der Austrittsarbeitsschicht von dem oberen Graben und vor Füllen des Gate-Grabens (89), ein zweites Mal Bilden der Kleberschicht (98) in dem Gate-Graben (89) und auf den freigelegten oberen Abschnitten der Gate-Dielektrikum-Schicht.

Description

  • STAND DER TECHNIK
  • Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen in der Integrationsdichte einer Vielfalt elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) rasches Wachstum erfahren. Diese Verbesserung der Integrationsdichte kam weitestgehend von wiederholten Verringerungen minin demaler Merkmalgröße, was die Integration von mehr Komponenten in ein gegebenes Gebiet ermöglicht.
  • Finnenfeldeffekttransistor (FinFET) -Bauelemente werden für gewöhnlich in integrierten Schaltungen verwendet. FinFET-Bauelemente weisen eine dreidimensionale Struktur auf, die eine Halbleiterfinne umfasst, die von einem Substrat vorragt. Eine Gate-Struktur, die konfiguriert ist, den Fluss von Ladungsträgern innerhalb eines leitfähigen Kanals des FinFET-Bauelements zu steuern, liegt um die Halbleiterfinne. Zum Beispiel liegt in einem Drei-Gate-FinFET-Bauelement die Gate-Struktur um drei Seiten der Halbleiterfinne, wodurch leitfähige Kanäle an drei Seiten der Halbleiterfinne gebildet werden. Zum Stand der Technik wird auf die US 2015 / 0 041 905 A1 und die US 8 436 404 B2 verwiesen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird festgehalten, dass in Übereinstimmung mit der gängigen Praxis in der Industrie unterschiedliche Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der unterschiedlichen Merkmale zur Klarheit der Besprechung willkürlich erhöht oder verringert sein.
    • 1 veranschaulicht eine perspektivische Ansicht eines Finnenfeldeffekttransistor (FinFET) -Bauelements in Übereinstimmung mit manchen Ausführungsformen.
    • 2-6, 7A, 7B, 7C und 8-21 veranschaulichen Schnittansichten eines FinFET-Bauelements bei unterschiedlichen Fertigungsstufen in Übereinstimmung mit einer Ausführungsform.
    • 22 veranschaulicht eine Schnittansicht eines FinFET-Bauelements in Übereinstimmung mit einer Ausführungsform.
    • 23 veranschaulicht eine Schnittansicht eines FinFET-Bauelements in Übereinstimmung mit einer Ausführungsform.
    • 24 veranschaulicht ein Ablaufdiagramm des Verfahrens zur Herstellung eines Halbleiterbauelements in Übereinstimmung mit manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten.
  • Weiter können räumlich relative Ausdrücke wie „unterhalb“, „unter“, „unterer“, „oberhalb“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind angedacht, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder bei anderen Ausrichtungen) sein und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden. In der Besprechung hierin beziehen sich, außer anders spezifiziert, dieselben oder ähnliche Bezugsnummern in verschiedenen Figuren auf dasselbe oder ein ähnliches Element, das durch ein selbes oder ähnliches Verfahren unter Verwendung desselben Materials oder von ähnlichen Materialien gebildet ist.
  • Ausführungsformen der vorliegenden Offenbarung werden im Kontext der Herstellung eines FinFET-Bauelements besprochen und insbesondere im Kontext der Herstellung eines Ersatzgates eines FinFET-Bauelements. In manchen Ausführungsformen ist eine Dummy-Gate-Struktur über einer Finne gebildet. Ein erster Gate-Abstandhalter ist um die Dummy-Gate-Struktur gebildet und ein zweiter Gate-Abstandhalter ist um den ersten Gate-Abstandhalter gebildet. Nachdem eine Zwischenschicht-Dielektrikum- (ILD, Interlayer Dielectric) -schicht um den zweiten Gate-Abstandhalter gebildet worden ist, wird die Dummy-Gate-Struktur entfernt. Als nächstes werden obere Abschnitte des ersten Gate-Abstandhalters entfernt, während untere Abschnitte des ersten Gate-Abstandhalters verbleiben. Nach Entfernen der oberen Abschnitte des ersten Gate-Abstandhalters wird ein Gate-Graben in der ILD-Schicht gebildet, welcher Gate-Graben einen unteren Graben zwischen den unteren Abschnitten des ersten Gate-Abstandhalters aufweist und einen oberen Graben über dem unteren Graben aufweist, wobei der obere Graben breiter als der untere Graben ist. Als nächstes werden eine Gate-Dielektrikum-Schicht, eine Austrittsarbeitsschicht, eine optionale Abdeckschicht und eine Kleberschicht aufeinanderfolgend in dem Gate-Graben gebildet. Als nächstes wird die Kleberschicht selektiv von dem oberen Graben durch einen ersten Nassätzprozess entfernt, die optionale Abdeckschicht (falls gebildet) wird von dem oberen Graben durch einen zweiten Nassätzprozess entfernt und die Austrittsarbeitsschicht wird selektiv von dem oberen Graben durch einen dritten Nassätzprozess entfernt. Nach dem dritten Nassätzprozess werden verbleibende Abschnitte der Gate-Dielektrikum-Schicht, verbleibende Abschnitte der Austrittsarbeitsschicht, verbleibende Abschnitte der Abdeckschicht und verbleibende Abschnitte der Kleberschicht in dem unteren Graben angeordnet und weisen eine konkave obere Oberfläche auf, die unter einer Grenze zwischen dem oberen Graben und dem unteren Graben ist. Als nächstes wird die Kleberschicht wieder (z.B. ein zweites Mal) in dem Gate-Graben gebildet und ein Gate-Metall füllt den Gate-Graben. Als nächstes wird ein vierter Nassätzprozess durchgeführt, um selektiv das Gate-Metall von dem oberen Graben zu entfernen und verbleibende Abschnitte des Gate-Metalls in dem unteren Graben bilden eine Gate-Elektrode. Nachdem die Gate-Elektrode gebildet worden ist, wird ein fünfter Nassätzprozess durchgeführt, um selektiv die Kleberschicht von dem oberen Graben zu entfernen. Als nächstes wird ein Ätzprozess wie ein Trockenätzen ausgeführt, um die Gate-Dielektrikum-Schicht von dem oberen Graben zu entfernen.
  • Metallgates über einer Finne, die durch das zuvor beschriebene Verfahren gebildet sind, weisen einen größeren Abstand (z.B. Pitch oder Mittenabstand) dazwischen auf, wodurch Metallgate-Verlust in fortgeschrittenen Verarbeitungsknoten reduziert wird. Die unterschiedlichen selektiven Ätzprozesse, die in dem zuvor beschriebenen Verfahren verwendet werden, können den Endpunkt des Ätzprozesses präzise steuern, Schaden an der Gate-Dielektrikum-Schicht vermeiden und den Ladeeffekt während des Zurückätzens der unterschiedlichen Schichten des Metallgates vermeiden. Als ein Ergebnis wird die Gate-Höhe des Metallgates präzise gesteuert. Zusätzlich werden das kritische Maß (CD, Critical Dimension) des Metallgates und der Seitenwandprofile der ILD-Schicht und einer überliegenden Maskenschicht beibehalten.
  • 1 veranschaulicht ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 umfasst ein Substrat 50 und eine Finne 64, die über das Substrat 50 vorragt. Isolationsbereiche 62 sind an gegenüberliegenden Seiten der Finne 64 gebildet, mit der Finne 64 über die Isolationsbereiche 62 vorragend. Ein Gate-Dielektrikum 66 geht entlang Seitenwänden und über eine Deckfläche der Finne 64 und ein Gate 68 geht über das Gate-Dielektrikum 66. Source/Drain-Bereiche 80 befinden sich in der Finne 64 und an gegenüberliegenden Seiten des Gate-Dielektrikums 66 und dem Gate 68. 1 veranschaulicht weiter Schnittbereiche, die in nachfolgenden Figuren verwendet werden. Schnittbereich B-B erstreckt sich entlang einer Längsachse des Gates 68 des FinFET 30. Schnittbereich A-A ist senkrecht zu Schnittbereich B-B und geht entlang einer Längsachse der Finne 64 und in eine Richtung von zum Beispiel einem Stromfluss zwischen den Source/Drain-Bereichen 80. Schnittbereich C-C ist parallel zu Schnittbereich B-B und geht über den Source/Drain-Bereich 80. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • 2-6, 7A, 7B, 7C und 8-21 sind Schnittansichten eines FinFET-Bauelements 100 bei unterschiedlichen Fertigungsstufen in Übereinstimmung mit einer Ausführungsform. Das FinFET-Bauelement 100 ist ähnlich dem FinFET in 1, aber mit mehreren Finnen und mehreren Gate-Strukturen. 2-5 veranschaulichen Schnittansichten des FinFET-Bauelements 100 entlang Schnittbereich B-B. 6, 7A und 8-21 veranschaulichen Schnittansichten des FinFET-Bauelements 100 entlang Schnittbereich A-A und 7B und 7C veranschaulichen Schnittansichten des FinFET-Bauelements 100 entlang Schnittbereich C-C.
  • 2 veranschaulicht eine Schnittansicht des Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter-auf-einem-Isolator (SOI, Semiconductor-On-Insulator) -Substrat oder dergleichen sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer, sein. Im Allgemeinen enthält ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid- (BOX, Buried Oxide) -schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise ein Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder abgestuftes Substrat, können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon enthalten.
  • In Bezug auf 3 ist das in 2 gezeigte Substrat 50 unter Verwendung von zum Beispiel Fotolithografie- und Ätztechniken strukturiert. Zum Beispiel ist eine Maskenschicht, wie eine Kontaktstellenoxidschicht 52 und eine überliegende Kontaktstellennitridschicht 56, über dem Substrat 50 gebildet. Die Kontaktstellenoxidschicht 52 kann ein Dünnfilm sein, der Siliziumoxid umfasst, das zum Beispiel unter Verwendung eines Wärmeoxidationsprozesses gebildet ist. Die Kontaktstellenoxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der überliegenden Kontaktstellennitridschicht 56 agieren. In manchen Ausführungsformen ist die Kontaktstellennitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon gebildet und kann unter Verwendung von chemischer Niederdruckgasphasenabscheidung (LPCVD, Low-Pressure Chemical Vapor Deposition) oder plasmaangereicherter chemischer Gasphasenabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition), als Beispiele, gebildet sein.
  • Die Maskenschicht kann unter Verwendung von Fotolithografietechniken strukturiert werden. Im Allgemeinen nutzen Fotolithografietechniken ein Fotolackmaterial (nicht gezeigt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das unterliegende Material, wie die Maskenschicht in diesem Beispiel, vor nachfolgenden Verarbeitungsschritten, wie Ätzen. In diesem Beispiel ist das Fotolackmaterial verwendet, um die Kontaktstellenoxidschicht 52 und Kontaktstellennitridschicht 56 zu strukturieren, um eine strukturierte Maske 58, wie in 3 veranschaulicht, zu bilden.
  • Die strukturierte Maske 58 wird nachfolgend verwendet, um freigelegte Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 zwischen angrenzenden Gräben 61, wie in 3 veranschaulicht, definiert werden. In manchen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in das Substrat 50 unter Verwendung von, zum Beispiel, reaktives Ionenätzen (RIE, Reactive Ion Etch), Neutralstrahlätzen (NBE, Neutral Beam Etch), dergleichen oder einer Kombination davon gebildet. Das Ätzen kann anisotrop sein. In manchen Ausführungsformen können die Gräben 61 Streifen (von oben betrachtet) parallel zueinander sein und eng in Bezug aufeinander beabstandet sein. In manchen Ausführungsformen können die Gräben 61 fortlaufend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können hierin nachfolgend auch als Finnen 64 bezeichnet werden.
  • Die Finnen 64 können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 64 unter Verwendung eines oder mehr Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, was Strukturen erlaubt erzeugt zu werden, die zum Beispiel Grade aufweisen, die kleiner als das sind, was ansonsten unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erhältlich wäre. Zum Beispiel ist in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter sind entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter, oder Stützdorne, können verwendet werden, um die Finnen zu strukturieren.
  • 4 veranschaulicht die Bildung eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64, um Isolationsbereiche 62 zu bilden. Das Isolationsmaterial kann ein Oxid sein, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon, und kann durch eine Hochdichteplasmagasphasenabscheidung (HDP-CVD, High Density Plasma Chemical Vapor Deposition), eine fließbare CVD (FCVD, Flowable CVD) (z.B. eine CVD-basierte Materialabscheidung in einem Fernplasmasystem und Nachhärten, um es zu einem anderen Material, wie einem Oxid, umwandeln zu lassen), dergleichen oder eine Kombination davon gebildet werden. Andere Isolationsmaterialien und/oder andere Herstellungsprozesse können verwendet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet ist. Ein Temperprozess kann durchgeführt werden, sobald das Isolationsmaterial gebildet ist. Ein Planarisierungsprozess, wie ein chemisch-mechanische Polieren (CMP), kann jedes überschüssige Isolationsmaterial entfernen und Deckflächen der Isolationsbereiche 62 und Deckflächen der Halbleiterfinnen 64 bilden, die komplanar sind (nicht gezeigt). Die strukturierte Maske 58 (siehe 3) kann auch durch den Planarisierungsprozess gebildet werden.
  • In manchen Ausführungsformen enthalten die Isolationsbereiche 62 eine Auskleidung, z.B. ein Auskleidungsoxid (nicht gezeigt), bei der Grenzfläche zwischen dem Isolationsbereich 62 und dem/den Substrat 50/Halbleiterfinnen 64. In manchen Ausführungsformen ist das Auskleidungsoxid gebildet, um kristalline Defekte bei der Grenzfläche zwischen dem Substrat 50 und dem Isolationsbereich 62 zu verringern. Ähnlich kann das Auskleidungsoxid auch verwendet werden, um kristalline Defekte bei der Grenzfläche zwischen den Halbleiterfinnen 64 und dem Isolationsbereich 62 zu verringern. Das Auskleidungsoxid (z.B. Siliziumoxid) kann ein Wärmeoxid sein, das durch eine Wärmeoxidation einer Oberflächenschicht von Substrat 50 gebildet ist, obwohl ein anderes geeignetes Verfahren auch verwendet werden kann, um das Auskleidungsoxid zu bilden.
  • Als nächstes werden die Isolationsbereiche 62 vertieft, um Grabenisolations-(STI, Shallow Trench Isolation) -bereiche 62 zu bilden. Die Isolationsbereiche 62 sind vertieft, sodass die oberen Abschnitte der Halbleiterfinnen 64 von zwischen benachbarten STI-Bereichen 62 vorragen. Die Deckflächen der STI-Bereiche 62 können eine flache Oberfläche (wie veranschaulicht), eine konvexe Oberfläche, eine konkave Oberfläche (wie Kümpeln) oder eine Kombination davon aufweisen. Die Deckflächen der STI-Bereiche 62 können durch geeignetes Ätzen flach, konvex und/oder konkav gebildet sein. Die Isolationsbereiche 62 können unter Verwendung eines geeigneten Ätzprozesses, wie einem, der selektiv gegenüber dem Material der Isolationsbereiche 62 ist, vertieft werden. Zum Beispiel kann ein Trockenätzen oder ein Nassätzen unter Verwendung von verdünnter Flusssäure (dHF, dilute HydroFluoric) durchgeführt werden, um die Isolationsbereiche 62 zu vertiefen.
  • 2 bis 4 veranschaulichen eine Ausführungsform der Herstellung von Finnen 64, Finnen können aber in unterschiedlichen verschiedenen Prozessen gebildet werden. Zum Beispiel kann ein Oberseitenabschnitt des Substrats 50 durch ein geeignetes Material ersetzt werden, wie ein epitaktisches Material, das für einen angedachten Typ (z.B. N oder P) von zu bildenden Halbleiterbauelementen geeignet ist. Danach wird das Substrat 50 mit epitaktischem Material an der Oberseite strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaktische Material umfassen.
  • Als ein anderes Beispiel kann eine dielektrische Schicht über einer Deckfläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben wachsen gelassen werden; und die dielektrische Schicht kann vertieft werden, sodass die homoepitaktischen Strukturen von der dielektrischen Schicht vorragen, um Finnen zu bilden.
  • In noch einem anderen Beispiel kann eine dielektrische Schicht über einer Deckfläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaktische Strukturen können in den Gräben unter Verwendung eines Materials, das von dem Substrat verschieden ist, epitaktisch wachsen gelassen werden; und die dielektrische Schicht kann vertieft werden, sodass die heteroepitaktischen Strukturen von der dielektrischen Schicht vorragen, um Finnen zu bilden.
  • In Ausführungsformen wo epitaktische(s) Material(ien) oder epitaktische Strukturen (z.B. die heteroepitaktischen Strukturen oder die homoepitaktischen Strukturen) wachsen gelassen sind, können das (die) gewachsenen Material(ien) oder Strukturen während des Wachstums in-situ dotiert werden, wodurch vorangehende und nachfolgende Implantationen überflüssig werden, obwohl In-situ- und Implantationsdotierung gemeinsam verwendet werden können. Noch weiter kann es vorteilhaft sein, ein Material in einem NMOS-Bereich epitaktisch wachsen zu lassen, das von dem Material in einem PMOS-Bereich verschieden ist. In unterschiedlichen Ausführungsformen können die Finnen 64 Siliziumgermanium (SixGe1-x, wo x zwischen 0 und 1 sein kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindung-Halbleiter, einen II-VI-Verbindung-Halbleiter oder dergleichen umfassen. Zum Beispiel enthalten die verfügbaren Materialien zum Bilden eines III-V-Verbindung-Halbleiters, sind aber nicht eingeschränkt auf, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5 veranschaulicht die Bildung von Dummy-Gate-Strukturen 75. Die Dummy-Gate-Struktur 75 enthält in manchen Ausführungsformen Gate-Dielektrikum 66 und Gate 68. Eine Maske 70 kann über der Dummy-Gate-Struktur 75 gebildet sein. Um die Dummy-Gate-Struktur 75 zu bilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 gebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann abgeschieden oder thermisch wachsen gelassen werden.
  • Eine Gate-Schicht ist über der dielektrischen Schicht gebildet und eine Maskenschicht ist über der Gate-Schicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert, wie durch eine CMP, werden. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, obwohl andere Materialien auch genutzt werden können. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten (z.B. die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) gebildet worden sind, kann die Maskenschicht unter Verwendung geeigneter Fotolithografie- und Ätztechniken strukturiert werden, um Maske 70 zu bilden. Die Struktur der Maske 70 kann dann auf die Gate-Schicht und die dielektrische Schicht durch eine geeignete Ätztechnik übertragen werden, um Gate 68 beziehungsweise Gate-Dielektrikum 66 zu bilden. Das Gate 68 und das Gate-Dielektrikum 66 decken jeweils Kanalbereiche der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung jeweiliger Halbleiterfinnen 64 ist.
  • Das Gate-Dielektrikum 66 ist gezeigt, über den Finnen 64 (z.B. über Deckflächen und Seitenwänden der Finnen 64) und über den STI-Bereichen 62 in dem Beispiel von 5 gebildet zu werden. In andern Ausführungsformen kann das Gate-Dielektrikum 66 durch z.B. Wärmeoxidation eines Materials der Finnen 64 gebildet werden und deshalb über den Finnen 64 nicht aber über den STI-Bereichen 62 gebildet sein. Diese und andere Variationen sind beabsichtigt, vollständig im Umfang der vorliegenden Offenbarung enthalten zu sein.
  • 6, 7A und 8-21 veranschaulichen die Schnittansichten weiterer Verarbeitung des FinFET-Bauelements 100 entlang Schnittbereich A-A (entlang einer Längsachse der Finne 64). 7B und 7C veranschaulichen zwei Ausführungsformschnittansichten des FinFET-Bauelements 100 beim Verarbeitungsschritt von 7A aber entlang Schnittbereich C-C. In 6-8 sind drei Dummy-Gate-Strukturen 75A, 75B und 75C über der Finne 64 veranschaulicht. Zur Vereinfachung können die Dummy-Gate-Strukturen 75A, 75B und 75C gemeinsam als Dummy-Gate-Strukturen 75 bezeichnet werden. Fachkundige werden begrüßen, dass mehr oder weniger als drei Gate-Strukturen über der Finne 64 gebildet sein können, wobei diese und andere Variationen vollständig angedacht sind, im Umfang der vorliegenden Offenbarung enthalten zu sein.
  • Wie in 6 veranschaulicht, sind leicht dotierte Drain- (LDD, Lightly Doped Drain) -Bereiche 65 in den Finnen 64 gebildet. Die LDD-Bereiche 65 können durch einen Plasmadotierungsprozess gebildet werden. Der Plasmadotierungsprozess kann Bilden und Strukturieren von Masken, wie einem Fotolack, enthalten, um die Bereiche des FinFET abzudecken, die vor dem Plasmadotierungsprozess zu schützen sind. Der Plasmadotierungsprozess kann N- oder P-Unreinheiten in die Finnen 64 implantieren, um die LDD-Bereiche 65 zu bilden. Zum Beispiel können P-Unreinheiten, wie Bor, in die Finne 64 implantiert werden, um die LDD-Bereiche 65 für ein P-Bauelement zu bilden. Als ein anderes Beispiel können N-Unreinheiten, wie Phosphor, in die Finne 64 implantiert werden, um die LDD-Bereiche 65 für ein N-Bauelement zu bilden. In manchen Ausführungsformen liegen die LDD-Bereiche 65 an den Kanalbereich des FinFET-Bauelements 100 an. Abschnitte der LDD-Bereiche 65 können sich unter Gate 68 und in den Kanalbereich des FinFET-Bauelements 100 erstrecken. 6 veranschaulicht ein nicht-einschränkendes Beispiel der LDD-Bereiche 65. Andere Konfigurationen, Formen und Herstellungsverfahren der LDD-Bereiche 65 sind auch möglich und vollständig angedacht, innerhalb des Umfangs der vorliegenden Offenbarung enthalten zu sein. Zum Beispiel können die LDD-Bereiche 65 gebildet werden, nachdem Gate-Abstandhalter 87/85 gebildet worden sind. In manchen Ausführungsformen sind die LDD-Bereiche 65 ausgelassen.
  • Noch in Bezug auf 6 werden, nachdem die LDD-Bereiche 65 gebildet worden sind, erste Gate-Abstandhalter 85 um (z.B. entlang und in Kontakt mit den Seitenwänden von) die Dummy-Gate-Strukturen 75 gebildet und zweite Gate-Abstandhalter 87 werden um (z.B. entlang und in Kontakt mit den Seitenwänden von) die ersten Gate-Abstandhalter 85 gebildet. Zum Beispiel kann der erste Gate-Abstandhalter 85 an gegenüberliegenden Seitenwänden der Dummy-Gate-Struktur 75 gebildet sein. Der zweite Gate-Abstandhalter 87 ist am ersten Gate-Abstandhalter 85 gebildet. Der erste Gate-Abstandhalter 85 kann ein Low-k-Abstandhalter sein und kann aus einem geeigneten dielektrischen Material, wie Siliziumoxid, Siliziumoxykarbonitrid oder dergleichen, gebildet sein. Der zweite Gate-Abstandhalter 87 kann aus einem Nitrid, wie Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon gebildet sein. Jedes geeignete Abscheidungsverfahren, wie Wärmeoxidation, chemische Gasphasenabscheidung (CVD) oder dergleichen kann verwendet werden, um den ersten Gate-Abstandhalter 85 und den zweiten Gate-Abstandhalter 87 zu bilden. In der veranschaulichten Ausführungsform sind der erste Gate-Abstandhalter 85 und der zweite Gate-Abstandhalter 87 aus verschiedenen Materialien gebildet, um Ätzselektivität in nachfolgender Verarbeitung bereitzustellen. Der erste Gate-Abstandhalter 85 und der zweite Gate-Abstandhalter 87 können gemeinsam als Gate-Abstandhalter 85/87 bezeichnet werden.
  • Die Formen und Herstellungsverfahren der Gate-Abstandhalter (z.B. 85 und 87), wie in 6 veranschaulicht, sind bloß nicht-einschränkende Beispiele und andere Formen und Herstellungsverfahren sind möglich. Diese und andere Variationen sind vollständig angedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein.
  • Als nächstes werden in 7A Vertiefungen in den Finnen 64 angrenzend an die Dummy-Gate-Strukturen 75 gebildet, z.B. zwischen angrenzenden Dummy-Gate-Strukturen 75 und/oder neben einer Dummy-Gate-Struktur 75 und Source/Drain-Bereiche 80 werden in den Vertiefungen gebildet. Die Vertiefungen sind in manchen Ausführungsformen durch z.B. einen anisotropen Ätzprozess unter Verwendung der Dummy-Gate-Strukturen 75 als eine Ätzmaske gebildet, obwohl auch jeder andere geeignete Ätzprozess verwendet werden kann.
  • Die Source/Drain-Bereiche 80 sind durch epitaktisches Wachsen-lassen eines Halbleitermaterials in der Vertiefung unter Verwendung geeigneter Verfahren, wie metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy), Flüssigphasenepitaxie (LPE, Liquid Phase Epitaxy), Gasphasenepitaxie (VPE, Vapor Phase Epitaxy), selektives epitaktisches Wachstum (SEG, Selective Epitaxial Growth), dergleichen oder einer Kombination davon gebildet.
  • Wie in 7A veranschaulicht, können die epitaktischen Source/Drain-Bereiche 80 Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 64 angehoben sind (z.B. über die nichtvertieften Abschnitte der Finnen 64 angehoben) und Facetten aufweisen können. Die Source/Drain-Bereiche 80 der angrenzenden Finnen 64 können sich zusammenfügen, um einen fortlaufenden epitaktischen Source/Drain-Bereich 80 zu bilden (siehe 7B). In manchen Ausführungsformen fügen sich die Source/Drain-Bereiche 80 für angrenzende Finnen 64 nicht zusammen und bleiben separate Source/Drain-Bereiche 80 (siehe 7C). In manchen Ausführungsformen ist der resultierende FinFET ein n-FinFET und Source/Drain-Bereiche 80 umfassen Siliziumkarbid (SiC), Siliziumphosphor (SiP), Phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In manchen Ausführungsformen ist der resultierende FinFET ein p-FinFET und Source/Drain-Bereiche 80 umfassen SiGe und eine p-Verunreinigung wie Bor oder Indium.
  • Die epitaktischen Source/Drain-Bereiche 80 können mit Dotierstoffen implantiert sein, um Source/Drain-Bereiche 80 zu bilden, gefolgt von einem Temperprozess. Der Implantationsprozess kann Bilden und Strukturieren von Masken enthalten, wie einen Fotolack, um die Bereiche des FinFET abzudecken, die vor dem Implantationsprozess geschützt werden sollen. Die Source/Drain-Bereiche 80 können eine Verunreinigungs- (z.B. Dotierstoff) - konzentration in einer Spanne von etwa 1E19cm-3 bis etwa 1E21cm-3 aufweisen. P-Unreinheiten, wie Bor oder Indium, können in den Source/Drain-Bereich 80 eines P-Transistors implantiert werden. N-Unreinheiten wie Phosphor oder Arsen können in die Source/Drain-Bereiche 80 eines N-Transistors implantiert werden. In manchen Ausführungsformen können die epitaktischen Source/Drain-Bereiche während des Wachstums in-situ dotiert werden.
  • Als nächstes, wie in 8 veranschaulicht, wird eine Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 83 über der Struktur gebildet, die in 7A veranschaulicht ist. Die CESL 83 fungiert als eine Ätzstoppschicht in einem nachfolgenden Ätzprozess und kann ein geeignetes Material umfassen, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen, und kann durch ein geeignetes Herstellungsverfahren gebildet werden, wie CVD, PVD, Kombinationen davon oder dergleichen.
  • Als nächstes wird ein Zwischenschichtdielektrikum (ILD) 90 über der CESL 83 und über den Dummy-Gate-Strukturen 75 (z.B. 75A, 75B und 75C) gebildet. In manchen Ausführungsformen ist die ILD 90 aus einem dielektrischen Material wie Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet und kann durch jedes geeignete Verfahren abgeschieden werden, wie CVD, PECVD oder FCVD. Nachdem das ILD 90 gebildet worden ist, wird eine dielektrische Schicht 91 über dem ILD 90 gebildet. Die dielektrische Schicht 91 fungiert als eine Schutzschicht, um den Verlust des ILD 90 in nachfolgenden Ätzprozessen zu verhindern oder zu verringern. Nachdem die dielektrische Schicht 91 gebildet worden ist, kann ein Planarisierungsprozess, wie ein CMP-Prozess, durchgeführt werden, um eine obere Oberflächenebene für die dielektrische Schicht 91 zu erzielen. Die CMP kann auch die Maske 70 und Abschnitte der CESL 83, die über dem Gate 68 angeordnet ist, entfernen. Nach dem Planarisierungsprozess ist die obere Oberfläche der dielektrischen Schicht 91 in manchen Ausführungsformen eben mit der oberen Oberfläche des Gates 68.
  • Ein Ausführungsform-Gate-Last-Prozess (manchmal als Ersatz-Gate-Prozess bezeichnet) wird nachfolgend durchgeführt, um das Gate 68 und das Gate-Dielektrikum 66 der Dummy-Gate-Struktur 75 mit einem aktiven Gate (kann auch als ein Ersatzgate oder Metallgate bezeichnet werden) zu ersetzen.
  • Als nächstes werden in 9 die Dummy-Gate-Strukturen 75A, 75B und 75C (siehe 7A) entfernt, um Gate-Gräben 89A, 89B beziehungsweise 89C zu bilden. Als nächstes werden obere Abschnitte der Gate-Gräben 89A, 89B und 89C durch Entfernen oberer Abschnitte der ersten Gate-Abstandhalter 85 erweitert, sodass jeder der Gate-Gräben 89A, 89B und 89C einen oberen Graben 89U und einen unteren Graben 89L aufweist, wo der obere Graben 89U breiter als der untere Grabe 89L ist. Details zum Bilden der Gate-Gräben 89A, 89B und 89C werden hier nachfolgend besprochen. Zur Vereinfachung können die Gate-Gräben 89A, 89B und 89C gemeinsam als Gate-Gräben 89 bezeichnet werden.
  • In manchen Ausführungsformen, um die Dummy-Gate-Strukturen 75 zu entfernen, werden ein oder mehr Ätzschritte durchgeführt, um das Gate 68 und das Gate-Dielektrikum 66 direkt unter dem Gate 68 zu entfernen, sodass die Gate-Gräben 89 (können auch als Vertiefungen bezeichnet sein) zwischen jeweiligen ersten Gate-Abstandhaltern 85 gebildet werden. Jeder Gate-Graben 89 legt den Kanalbereich einer jeweiligen Finne 64 frei. Während der Dummy-Gate-Entfernung kann das Gate-Dielektrikum 66 als eine Ätzstoppschicht verwendet werden, wenn das Gate 68 geätzt wird. Das Gate-Dielektrikum 66 kann dann nach dem Entfernen des Gates 68 entfernt werden.
  • Als nächstes wird ein anisotroper Ätzprozess, wie ein Trockenätzprozess, durchgeführt, um obere Abschnitte des ersten Gate-Abstandhalters 85 zu entfernen. In manchen Ausführungsformen wird der anisotrope Ätzprozess unter Verwendung eines Ätzmittels durchgeführt, das selektiv gegenüber dem (z.B. eine höhere Ätzrate aufweist für) Material des ersten Gate-Abstandhalters 85 ist, sodass der erste Gate-Abstandhalter 85 vertieft wird (z.B. obere Abschnitte entfernt), ohne im Wesentlichen den zweiten Gate-Abstandhalter 87 und die dielektrische Schicht 91 anzugreifen. Nachdem die oberen Abschnitte der ersten Gate-Abstandhalter 85 entfernt worden sind, werden obere Seitenwände 87SU des zweiten Gate-Abstandhalters 87 freigelegt.
  • Wie in 9 veranschaulicht, nachdem die oberen Abschnitte der ersten Gate-Abstandhalter 85 entfernt worden sind, weist jeder der Gate-Gräben 89 einen oberen Graben 89U und einen unteren Graben 89L auf. Der untere Graben 89L liegt zwischen den verbleibenden unteren Abschnitten des ersten Gate-Abstandhalters 85. Der obere Graben 89U ist über dem unteren Graben und ist durch die oberen Seitenwände 87SU des zweiten Gate-Abstandhalters 87 definiert (z.B. umgrenzt). 9 veranschaulicht eine Grenze 86 zwischen dem oberen Graben 89U und dem unteren Graben 89L, welche Grenze 86 eben mit der oberen Oberfläche 85U der verbleibenden unteren Abschnitte des ersten Gate-Abstandhalters 85 ist. Jeder der Gate-Gräben 89 weist einen breiteren oberen Graben 89U und einen schmalen unteren Graben 89L, der den Buchstaben „Y“ darstellt, auf und deshalb können die Gate-Gräben 89 auch als Y-förmige Gate-Gräben bezeichnet werden.
  • In manchen Ausführungsformen weist der obere Graben 89U eine Breite W1 (z.B. einen Abstand zwischen jeweiligen gegenüberliegenden oberen Seitenwänden 87SU) zwischen etwa 20nm und etwa 30nm auf und weist eine Tiefe H1 (z.B. einen Abstand zwischen der oberen Oberfläche des zweiten Gate-Abstandhalters 87 und der Grenze 86) zwischen etwa 40nm und etwa 80nm auf. Der untere Graben 89L weist eine Breite W2 (d.h. einen Abstand zwischen jeweiligen gegenüberliegenden Seitenwänden der verbleibenden unteren Abschnitte des ersten Gate-Abstandhalters 85) zwischen etwa 10nm und etwa 20nm auf und weist eine Tiefe H2 (z.B. einen Abstand zwischen dem Boden des Gate-Grabens 89 und der Grenze 86) zwischen etwa 20nm und etwa 40nm auf. Wie in nachfolgender Verarbeitung beschrieben wird, sind Metallgates 97 (siehe z.B. 21) in den unteren Gräben 89L gebildet. Zum Beispiel wird ein Gate-Elektrodenmaterial (siehe z.B. 101 in 21) wie Wolfram verwendet, um die unteren Gräben 89L zu füllen, um die Gate-Elektrode der Metallgates zu bilden. Deshalb bestimmt die Größe des unteren Grabens 89L die Größe der Metallgates und die Größe der Gate-Elektroden.
  • Als nächstes wird in 10 eine Gate-Dielektrikum-Schicht 92, eine Austrittsarbeitsschicht 94, eine optionale Abdeckschicht 96 und eine Kleberschicht 98 aufeinanderfolgend in den Gate-Gräben 89 gebildet. Die Gate-Dielektrikum-Schicht 92 ist konform in den Gate-Gräben abgeschieden, wie auf den Deckflächen und den Seitenwänden der Finnen 64, auf den Deckflächen und den Seitenwänden der Gate-Abstandhalter 85/87 und auf der Deckfläche der dielektrischen Schicht 91. In Übereinstimmung mit manchen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In Beispielsausführungsformen enthält die Gate-Dielektrikum-Schicht 92 ein High-k-Dielektrikum-Material und in diesen Ausführungsformen weisen die Gate-Dielektrikum-Schichten 92 einen k-Wert größer als etwa 7,0 auf und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Herstellungsverfahren von Gate-Dielektrikum-Schicht 92 können Molekularstrahlabscheidung (MBD), Atomschichtabscheidung (ALD), PECVD und dergleichen enthalten. Eine Dicke der Gate-Dielektrikum-Schicht 92 kann als ein Beispiel zwischen etwa kleinen Hebegliedabschnitts 18b In manchen Ausführungsformen wird eine Zwischenschicht (IL, Interfacial Layer) in den Gate-Gräben 89 gebildet, bevor die Gate-Dielektrikum-Schicht 92 gebildet wird.
  • Als nächstes wird die Austrittsarbeitsschicht 94 (z.B. konform) über der Gate-Dielektrikum-Schicht 92 gebildet. Die Austrittsarbeitsschicht 94 kann in manchen Ausführungsformen eine P-Austrittsarbeitsschicht, eine N-Austrittsarbeitsschicht, Mehrfachschichten davon oder Kombinationen davon sein. In dem veranschaulichten Beispiel von 10 ist die Austrittsarbeitsschicht 94 eine N-Austrittsarbeitsschicht. In der Besprechung hierin kann eine Austrittsarbeitsschicht auch als ein Austrittsarbeitsmetall bezeichnet werden. Beispielhafte P-Austrittsarbeitsmetalle, die in den Gate-Strukturen für P-Bauelemente enthalten sein können, enthalten TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN oder andere geeignete P-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte N-Austrittsarbeitsmetalle, die in den Gate-Strukturen für N-Bauelemente enthalten sein können, enthalten Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete N-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verknüpft und daher wird das Material der Austrittsarbeitsschicht ausgewählt, seinen Austrittsarbeitswert abzustimmen, sodass eine Zielschwellspannung Vt in dem Bauelement erzielt wird, das zu bilden ist. Die Austrittsarbeitsschicht(en) kann (können) durch CVD, physikalische Gasphasenabscheidung (PVD), ALD und/oder anderen geeigneten Prozess abgeschieden werden. Eine Dicke einer P-Austrittsarbeitsschicht kann beispielsweise zwischen etwa kleinen Hebegliedabschnitts 18b sein und eine Dicke einer N-Austrittsarbeitsschicht kann zwischen etwa 1,5 nm und etwa 3,0 nm sein.
  • Als nächstes wird die Abdeckschicht 96, die optional ist, (z.B. konform) über der Austrittsarbeitsschicht 94 gebildet. Die Abdeckschicht 96, falls gebildet, schützt die unterliegende Austrittsarbeitsschicht 94 davor, oxidiert zu werden. In manchen Ausführungsformen ist die Abdeckschicht 96 eine Silizium-haltige Schicht, wie eine Schicht aus Silizium, eine Schicht aus Siliziumoxid oder eine Schicht aus Siliziumnitrid, die durch ein geeignetes Verfahren wie ALD, MBD, CVD oder dergleichen gebildet ist. Eine Dicke der Abdeckschicht 96 kann zwischen etwa 0,8 nm und etwa 1,5 nm sein. In manchen Ausführungsformen ist die Abdeckschicht 96 ausgelassen.
  • Als nächstes wird die Kleberschicht 98 (z.B. konform) über der Abdeckschicht 96 oder über der Austrittsarbeitsschicht 94 gebildet, falls die Abdeckschicht 96 ausgelassen ist. Die Kleberschicht 98 fungiert als eine Kleberschicht zwischen der unterliegenden Schicht (z.B. 96) und einem nachfolgend gebildeten Gate-Elektrodenmaterial über der Kleberschicht 98. Die Kleberschicht 98 kann aus einem geeigneten Material, wie Titannitrid, unter Verwendung eines geeigneten Abscheidungsverfahrens wie CVD, PVD, ALD oder dergleichen gebildet werden. Abhängig von der Breite W2 des unteren Grabens 89L und der Dicken der zuvor gebildeten Schichten (z.B. 92, 94, 96) in den Gate-Gräben, kann die Kleberschicht 98 die verbleibenden Abschnitte des unteren Grabens 89L füllen, wie im Beispiel von 10 veranschaulicht.
  • 11-20 veranschaulichen zusätzliche Verarbeitungsschritte, um die Metallgates des FinFET-Bauelements 100 zu bilden. Zur Vereinfachung veranschaulichen 11-20 jeweils nur einen Abschnitt des FinFET-Bauelements 100. Insbesondere veranschaulichen 11-20 jeweils eine vergrößerte Ansicht eines Bereichs 88 in 10. Zum Beispiel zeigt 11 den Bereich 88 von 10 nachdem die Kleberschicht 98 gebildet worden ist.
  • Als nächstes wird in Bezug auf 12 die Kleberschicht 98 aus dem oberen Graben 89U des Gate-Grabens 89 durch einen Kleberschichtrückzugsprozess entfernt. In manchen Ausführungsformen wird ein Nassätzprozess als der Kleberschichtrückzugsprozess durchgeführt, um selektiv die Kleberschicht 98 aus dem oberen Graben 89U zu entfernen, ohne die unterliegende Schicht (z.B. die Abdeckschicht 96) anzugreifen (z.B. zu beschädigen, zu entfernen). Der Nassätzprozess wird in manchen Ausführungsformen unter Verwendung einer Chemikalie durchgeführt, die eine Säure und ein Oxidationsmittel umfasst. Zum Beispiel kann die verwendete Chemikalie ein Gemisch aus Chlorwasserstoffsäure (HCl) und Wasserstoffperoxid (H2O2) sein, wo HCl als die Säure fungiert und H2O2 als das Oxidationsmittel fungiert. In manchen Ausführungsformen ist ein Mischverhältnis (z.B. Volumenverhältnis) zwischen HCl und H2O2 zwischen etwa 1:1 und 1:20 für den Nassätzprozess. Der Nassätzprozess kann bei einer Temperatur zwischen etwa 40°C und etwa 70°C für eine Dauer zwischen etwa 1 Minute und etwa 5 Minuten durchgeführt werden. Wie in 12 veranschaulicht, wird die Abdeckschicht 96 nach dem Kleberschichtrückzugprozess in dem oberen Graben 89U freigelegt und ein verbleibender Abschnitt der Kleberschicht 98 füllt den unteren Graben 89L nach wie vor auf.
  • Als nächstes wird in 13 die Abdeckschicht 96 aus dem oberen Graben 89U durch einen Abdeckschichtdurchbruchsprozess entfernt. In manchen Ausführungsformen wird ein Nassätzprozess als der Abdeckschichtdurchbruchsprozess durchgeführt, um die Abdeckschicht 96 aus dem oberen Graben 89U zu entfernen. In manchen Ausführungsformen wird der Nassätzprozess, um die Abdeckschicht 96 aus dem oberen Graben 89U zu entfernen, unter Verwendung einer Fluorid-haltigen Chemikalie durchgeführt. Zum Beispiel kann die Fluorid-haltige Chemikalie ein Gemisch aus Flusssäure (HF) und Wasser sein (z.B. H2O oder entionisiertes Wasser (DIW, De-Ionized Water)). In manchen Ausführungsformen ist ein Mischverhältnis (z.B. Volumenverhältnis) zwischen HF und H2O zwischen etwa 1:100 und 1:2000 für den Nassätzprozess. Der Nassätzprozess kann bei einer Temperatur zwischen etwa 20°C und etwa 40°C für eine Dauer zwischen etwa 3 Minuten und etwa 6 Minuten durchgeführt werden. Wie in 13 veranschaulicht, nach dem Abdeckschichtdurchbruchsprozess, wird die Austrittsarbeitsschicht 94 in dem oberen Graben 89U freigelegt. In manchen Ausführungsformen kann die Ätzselektivität der Fluorid-haltigen Chemikalie nicht hoch sein und deshalb wird der Nassätzprozess (der Abdeckschichtdurchbruchsprozess) in einem Zeitmodus durchgeführt. Mit anderen Worten, der Nassätzprozess ist so getaktet (z.B. für eine vorgegebene Zeitdauer durchgeführt), dass die Abdeckschicht 96 in dem oberen Graben vollständig entfernt wird, ohne im Wesentlichen die Austrittsarbeitsschicht 94 und/oder die Gate-Dielektrikum-Schicht 92 anzugreifen. Wie in 13 veranschaulicht, vertieft der Abdeckschichtdurchbruchsprozess auch Abschnitte der Schichten 94/96/98 in dem unteren Graben, sodass die Schichten 94/96/98 in dem unteren Graben eine gekrümmte (z.B. konkave) obere Oberfläche aufweisen, die sich unter die Grenze 86 zwischen dem oberen Graben 89U und dem unteren Graben 89L erstreckt.
  • Als nächstes wird in 14 die Austrittsarbeitsschicht 94 aus dem oberen Graben 89U entfernt. In manchen Ausführungsformen wird ein Nassätzprozess durchgeführt, um selektiv die Austrittsarbeitsschicht 94 aus dem oberen Graben 89U zu entfernen, ohne die unterliegende Gate-Dielektrikum-Schicht 92 anzugreifen. Der Nassätzprozess wird in manchen Ausführungsformen unter Verwendung einer Chemikalie durchgeführt, die eine Base und ein Oxidationsmittel umfasst. Zum Beispiel kann die verwendete Chemikalie ein Gemisch aus Ammoniumhydroxid (NH4OH) und Wasserstoffperoxid (H2O2) sein, wo NH4OH als die Base fungiert und H2O2 als das Oxidationsmittel fungiert. In manchen Ausführungsformen ist ein Mischverhältnis (z.B. Volumenverhältnis) zwischen NH4OH und H2O2 zwischen etwa 1:1 und 1:2001 für den Nassätzprozess. Der Nassätzprozess kann bei einer Temperatur zwischen etwa 40°C und etwa 70°C für eine Dauer zwischen etwa 1 Minute und etwa 5 Minuten durchgeführt werden. Wie in 14 veranschaulicht, wird nach dem Nassätzprozess die Gate-Dielektrikum-Schicht 92 in dem oberen Graben 89U freigelegt. 14 veranschaulicht auch eine Höhe H3, die zwischen einer untersten Position (z.B. am nächsten zum Substrat 50) der gekrümmten oberen Oberfläche der Schichten 94/96/98 in dem unteren Graben und der Grenze 86 zwischen dem oberen Graben 89U und dem unteren Graben 89L gemessen wird, wo H3 in manchen Ausführungsformen zwischen etwa 3nm und etwa 12nm ist.
  • Als nächstes wird, in 15, die Kleberschicht 98 wieder in dem Gate-Graben 89 gebildet (z.B. konform) und ein Füllmetall 101 (auch als ein Gate-Metall oder ein Gate-Elektrodenmaterial bezeichnet) wird gebildet, um den verbleibenden Abschnitt des Gate-Grabens 89 zu füllen. Wie in 15 veranschaulicht, ist die Kleberschicht 98 (z.B. TiN) konform entlang der Gate-Dielektrikum-Schicht 92 und entlang der gekrümmten oberen Oberfläche der Schicht 94/96/98 in dem unteren Graben 89L gebildet. Die neu gebildete Kleberschicht 98 kann sich mit dem verbleibenden Abschnitt der Kleberschicht 98 in dem unteren Graben 89L zusammenfügen. Nachdem die Kleberschicht 98 gebildet worden ist, wird das Füllmetall 101 gebildet, um den Gate-Graben 89 zu füllen. Das Füllmetall 101 kann ein geeignetes Metall sein, wie Wolfram (W), das durch ein geeignetes Verfahren gebildet ist, wie PVD, CVD, Elektroplattierung, elektrolose Plattierung oder dergleichen. Nebst Wolfram kann auch anderes geeignetes Material, wie Kupfer, Gold, Kobalt, Kombinationen davon, Mehrfachschichten davon, Legierungen davon oder dergleichen als das Füllmetall 101 verwendet werden.
  • Als nächstes wird in 16 das Füllmetall 101 durch einen Nassätzprozess zurückgeätzt (z.B. vertieft), der selektiv das Füllmetall 101 entfernt, ohne im Wesentlichen die unterliegende Kleberschicht 98 anzugreifen. Der Nassätzprozess, um das Füllmetall 101 zurück zu ätzen, wird in manchen Ausführungsformen unter Verwendung einer Chemikalie durchgeführt, die eine Säure und ein Oxidationsmittel umfasst. Zum Beispiel kann die verwendete Chemikalie ein Gemisch aus Chlorwasserstoffsäure (HCl) und Wasserstoffperoxid (H2O2) sein, wo HCl als die Säure fungiert und H2O2 als das Oxidationsmittel fungiert. In manchen Ausführungsformen ist ein Mischverhältnis (z.B. Volumenverhältnis) zwischen HCl und H2O2 zwischen 1:1 und 1:20 für den Nassätzprozess. Der Nassätzprozess kann bei einer Temperatur zwischen etwa 30°C und etwa 70°C für eine Dauer zwischen etwa 5 Minuten und etwa 10 Minuten durchgeführt werden. In manchen Ausführungsformen ist ein Mischverhältnis zwischen HCl und H2O2 angepasst, um eine Zielätzselektivität zwischen dem Füllmetall 101 und der Kleberschicht 98 zu erzielen. Zum Beispiel ist durch Anpassen des Mischverhältnisses die Ätzselektivität (z.B. ein Verhältnis von Ätzraten) zwischen dem Füllmetall 101 (z.B. W) und der Kleberschicht 98 (z.B. TiN) zwischen etwa 20 und etwa 60. Wie in 16 veranschaulicht, füllt nach dem Nassätzprozess ein verbleibender Abschnitt des Füllmetalls 101 den unteren Graben 89L und eine obere Oberfläche des verbleibenden Abschnitts des Füllmetalls 101 ist knapp über der oberen Oberfläche des ersten Gate-Abstandhalters 85.
  • Als nächstes wird in 17 ein zweiter Kleberschichtrückzugsprozess durchgeführt, um die Kleberschicht 98 aus dem oberen Graben 89U zu entfernen. In manchen Ausführungsformen wird ein Nassätzprozess als der zweite Kleberschichtrückzugsprozess durchgeführt, um selektiv die Kleberschicht 98 aus dem oberen Graben 89U zu entfernen, ohne im Wesentlichen das Füllmetall 101 anzugreifen. Der Nassätzprozess wird in manchen Ausführungsformen unter Verwendung einer Chemikalie (z.B. einem Ätzmittel) durchgeführt, die eine Fluorid-haltige Chemikalie, einen Hemmer und ein Oxidationsmittel umfasst. Zum Beispiel kann die Fluorid-haltige Chemikalie Ammoniumfluorid (NH4F), Tetra-n-butylammonium-fluorid (TBAF) oder Tetramethylammonium-fluorid (TMAF) sein. Der Hemmer kann Benzimidazol (C7H6N2), Tolyltriazol (TTA) oder 5-Chlor-1H-benzotriazol sein. Das Oxidationsmittel kann ein Wasserstoffperoxid (H2O2), Salpetersäure (HNO3) oder ein Gemisch von beiden sein. In manchen Ausführungsformen ist ein Mischverhältnis (z.B. Volumenverhältnis) zwischen der Fluorid-haltigen Chemikalie, dem Hemmer und dem Oxidationsmittel angepasst, um eine Zielätzselektivität zwischen der Kleberschicht 98 und dem Füllmetall 101 zu erzielen. Zum Beispiel kann eine Ätzselektivität zwischen etwa 20 und etwa 60 erzielt sein, um die Kleberschicht 98 zu entfernen, ohne im Wesentlichen das Füllmetall 101 anzugreifen. In manchen Ausführungsformen wird der Nassätzprozess bei einer Temperatur zwischen etwa 30°C und etwa 60°C für eine Dauer zwischen etwa 1 Minute und etwa 5 Minuten durchgeführt. Wie in 17 veranschaulicht, wird nach dem Nassätzprozess die Gate-Dielektrikum-Schicht 92 in dem oberen Graben 89U freigelegt und eine obere Oberfläche des verbleibenden Abschnitts des Füllmetalls 101 ist eben mit der oberen Oberfläche des ersten Gate-Abstandhalters 85 oder eben mit der Grenze 86 zwischen dem oberen Graben 89U und dem unteren Graben 89L.
  • Als nächstes werden in 18 Abschnitte der Gate-Dielektrikum-Schicht 92, die in dem oberen Graben 89U angeordnet sind, z.B. entlang Innenseitenwänden des zweiten Gate-Abstandhalters 87, entfernt. In manchen Ausführungsformen wird ein Trockenätzprozess durchgeführt, um die Abschnitte der Gate-Dielektrikum-Schicht 92 zu entfernen. Die verbleibenden Abschnitte des Füllmetalls 101 bilden eine Gate-Elektrode 101. Wie in 18 veranschaulicht, bilden die verbleibenden Abschnitte der unterschiedlichen Schichten in dem unteren Graben 89L, wie die Gate-Dielektrikum-Schicht 92, die Austrittsarbeitsschicht 94, die Abdeckschicht 96, die Kleberschicht 98 und das Füllmetall 101 ein Metall-Gate 97.
  • In 18 ist die obere Oberfläche des Metall-Gates 97 im Wesentlichen eben mit der oberen Oberfläche des ersten Gate-Abstandhalters 85. Die Gate-Dielektrikum-Schicht 92, die Austrittsarbeitsschicht 94 und die Abdeckschicht 96 weisen alle U-förmige Querschnitte in 18 auf. Die Kleberschicht 98 ist vertikal zwischen der Gate-Elektrode 101 und der Abdeckschicht 96 angeordnet, mit einem unteren Abschnitt der Kleberschicht 98, der sich in einen Mittelbereich erstreckt und diesen füllt, der von der U-förmigen Abdeckschicht 96 umgeben ist. Zusätzlich ist die Kleberschicht 98 horizontal zwischen zwei gegenüberliegenden Innenseitenwänden der U-förmigen Austrittsarbeitsschicht 94 angeordnet.
  • Als nächstes wird in 19 Halbleitermaterial 111, wie Silizium, in dem Gate-Graben 89 gebildet, unter Verwendung eines geeigneten Herstellungsverfahrens wie PVD, CVD oder dergleichen. Als nächstes wird ein Gate-Kontakt 102 in dem Halbleitermaterial 111 gebildet, um sich elektrisch mit der Gate-Elektrode 101 zu koppeln. Um den Gate-Kontakt 102 (auch als Kontaktstecker bezeichnet) zu bilden, wird eine Kontaktöffnung in dem Halbleitermaterial 111 gebildet, um die Gate-Elektrode 101 unter Verwendung von z.B. Fotolithografie und Ätzen freizulegen. Sobald die Kontaktöffnung gebildet ist, werden eine Sperrschicht 104, eine Seed-Schicht 109 und ein Füllmetall 110 aufeinanderfolgend in der Kontaktöffnung gebildet, um den Gate-Kontakt 102 zu bilden.
  • In manchen Ausführungsformen umfasst die Sperrschicht 104 ein elektrisch leitfähiges Material wie Titannitrid, obwohl andere Materialien, wie Tantalnitrid, Titan, Tantal oder dergleichen, alternativ genutzt werden können. Die Sperrschicht 104 kann unter Verwendung eines CVD-Prozesses, wie PECVD, gebildet werden. Jedoch können andere alternative Prozesse, wie Sputtern, metallorganische chemische Gasphasenabscheidung (MOCVD, Metal Organic Chemical Vapor Deposition) oder ALD, alternativ genutzt werden.
  • Als nächstes wird die Seed-Schicht 109 über der Trägerschicht 104 gebildet. Die Seed-Schicht 109 kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, dergleichen oder eine Kombination davon enthalten und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. In manchen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine Kompositschicht sein kann, die eine Vielzahl von Subschichten umfasst, die aus verschiedenen Materialien gebildet sind. Zum Beispiel kann die Seed-Schicht 109 eine Titanschicht und eine Kupferschicht über der Titanschicht umfassen.
  • Als nächstes wird das Füllmetall 110 über der Seed-Schicht 109 abgeschieden und füllt die verbleibenden Abschnitte der Kontaktöffnung. Das Füllmetall 110 kann ein metallhaltiges Material wie Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten davon sein und kann durch z.B. Elektroplattierung, elektrolose Plattierung oder ein anderes geeignetes Verfahren gebildet sein. Nach der Bildung des Füllmetalls 110, kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Sperrschicht 104, der Seed-Schicht 109 und des Füllmetalls 110 zu entfernen, welche überschüssigen Abschnitte über der oberen Oberfläche der dielektrischen Schicht 91 (siehe 21) und über der oberen Oberfläche des zweiten Gate-Abstandhalters 87 sind. Die resultierenden verbleibenden Abschnitte der Sperrschicht 104, der Seed-Schicht 109 und des Füllmetalls 110 bilden daher den Gate-Kontakt 102.
  • Als nächstes wird in 20 das Halbleitermaterial 111 mit einem dielektrischen Material 113 ersetzt. Das Halbleitermaterial 111 kann durch einen Ätzprozess unter Verwendung eines Ätzmittels entfernt werden, das selektiv gegenüber dem Halbleitermaterial 111 ist. Nachdem das Halbleitermaterial 111 entfernt worden ist, wird das dielektrische Material 113 (z.B. Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum-Material oder dergleichen) gebildet, um den Raum zu füllen, der zuvor von dem Halbleitermaterial 111 belegt war.
  • 21 zeigt die Schnittansicht des FinFET-Bauelements 100 nachdem das dielektrische Material 113 das Halbleitermaterial 111 ersetzt hat. Wie in 21 veranschaulicht, sind Metall-Gates 97A, 97B und 97C, die die Dummy-Gate-Struktur 75A, 75B beziehungsweise 75C ersetzen, über der Finne 64 gebildet. Fachkundige werden begrüßen, dass zusätzliche Verarbeitung durchgeführt werden kann, um die Fertigung des FinFET-Bauelements 100 zu beenden, wie Bilden von Source/Drain-Kontakten und Bilden von Metallisierungsschichten über der dielektrischen Schicht 91. Zur Kürze werden Details hierin nicht besprochen.
  • Während der Halbleiterherstellungsprozess fortschreitet, wird der Abstand (z.B. Pitch) zwischen angrenzenden Metallgates 97 immer enger. Für fortgeschrittene Verarbeitungsknoten wie 5nm oder darüber hinaus, kann der kleine Abstand zwischen Metallgates 97 Metallgate-Verlust verursachen, der die Zuverlässigkeit des gebildeten Bauelements verringert. Verglichen mit einer Referenzgestaltung, wo Metallgates 97 zwischen den zweiten Gate-Abstandhaltern 87 gebildet sind (z.B. mit den ersten Gate-Abstandhaltern 85 vollständig entfernt und dem Metall-Gate 97 den Raum zwischen den zweiten Gate-Abstandhaltern 87 füllend), erhöht die aktuelle Offenbarung, durch Bilden der Metallgates 97 zwischen den vertieften ersten Gate-Abstandhaltern 85, der Abstand zwischen Metallgates 97, wodurch der Metallgate-Verlust verringert wird und Bauelementzuverlässigkeit erhöht wird. Der größere Abstand zwischen angrenzenden Metallgates 97 kann auch den Abstand zwischen angrenzenden Gate-Kontakten 102 erhöhen, die in Kombination mit der Tatsache, dass der Gate-Kontakt 102 von den zweiten Gate-Abstandhaltern 87 umgeben ist, die Wahrscheinlichkeit von elektrischem Kurzschluss zwischen angrenzenden Gate-Kontakten 102 verhindern oder verringern.
  • Im Beispiel von 21 weisen alle der Metallgates 97 eine selbe Struktur auf (z.B. selbes Filmschema in den Metallgates). In anderen Ausführungsformen können die Metallgates 97 verschiedene Strukturen aufweisen. Zum Beispiel kann jedes der Metallgates 97 verschiedene Austrittsarbeitsschicht(en) aufweisen, um verschiedene Schwellenspannungen zu erzielen und/oder Metallgates in verschiedenen Bereichen (z.B. N-Bauelementbereich oder P-Bauelementbereich) des FinFET-Bauelements 100 zu bilden. Ein Beispiel ist in 22 veranschaulicht.
  • 22 veranschaulicht eine Schnittansicht von Abschnitten eines FinFET-Bauelements 100A in einer Ausführungsform. Das FinFET-Bauelement 100A ist ähnlich dem FinFET-Bauelement 100 von 21, aber mit verschiedenen Austrittsarbeitsschicht(en) für jedes Metallgate. Zur Vereinfachung veranschaulicht 22 nur Abschnitte des FinFET-Bauelements 100A angrenzend an die Metallgates 97A, 97B und 97C, wie Abschnitte in den Bereichen 88 (siehe 10) des FinFET-Bauelements 100A. Die Metallgates 97A, 97B und 97C sind durch Teiler 121 getrennt, wo die Teiler 121 zusätzliche Merkmale (siehe z.B. 21) zwischen den Metallgates 97A, 97B und 97C veranschaulichen, die zur Vereinfachung ausgelassen sind.
  • In 22 ist das Metallgate 97A dasselbe wie das Metallgate 97A in 21 und weist eine N-Austrittsarbeitsschicht 94 auf. Das Metallgate 97B weist zwei Austrittsarbeitsschichten auf. Insbesondere weist das Metallgate 97B eine P-Austrittsarbeitsschicht 94A auf, die die Gate-Dielektrikum-Schicht 92 kontaktiert (z.B. physisch kontaktiert) und sich entlang dieser erstreckt, und weist die N-Austrittsarbeitsschicht 94 auf, die die P-Austrittsarbeitsschicht 94A kontaktiert (z.B. physisch kontaktiert) und sich entlang dieser erstreckt. Es wird festgehalten, dass während die Abdeckschicht 96 des Metallgates 97A einen U-förmigen Querschnitt aufweist, die Abdeckschicht 96 des Metallgates 97B einen rechteckig geformten Querschnitt aufweist, was aufgrund der Doppelaustrittsarbeitsschichtstruktur des Metallgates 97B sein kann, das weniger Raum verfügbar für die Abdeckschicht 96 aufweist. Dementsprechend, während die Kleberschicht 98 des Metallgates 97A einen unteren Abschnitt aufweist, der in einen Mittelbereich vorragt der von der U-förmigen Abdeckschicht 96 umgeben ist, wird die Kleberschicht 98 des Metallgates 97B über der rechteckig geformten Abdeckschicht 96 angeordnet und weist keinen solchen unteren Abschnitt auf. Das Metallgate 97C ist ähnlich dem Metallgate 97B aber mit einer verschiedenen P-Austrittsarbeitsschicht 94B.
  • Die vorliegende Offenbarung stellt viele Vorteile zum Bilden von FinFET-Bauelementen bereit, die Metallgates 97A, 97B und 97C mit verschiedenen Filmschemata (z.B. verschiedenen Austrittsarbeitsschichten) aufweisen. Hier bezieht sich der Ausdruck Filmschema auf die Materialien und die Struktur des Stapels von Schichten (z.B. 92/, 94/94A/94B, 96 und 98) des Metallgates 97. Um die Vorteile zu schätzen, ist ein Referenzverfahren zu berücksichtigen, wo Entfernen der Kleberschicht 98, der Abdeckschicht 96 und der Austrittsarbeitsschicht 94/94A/94B aus dem oberen Graben 89U (siehe Verarbeitung in 12-14) durch einen Trockenätzprozess durchgeführt wird, wie einen anisotropen Plasmaätzprozess. Aufgrund der verschiedenen Filmschemata (z.B. verschiedene Austrittsarbeitsschichten) der Metallgates in den Gate-Gräben 89A, 89B und 89C sind die Ätzraten für die verschiedenen Kombinationen von Schichten in den Gate-Gräben 89A, 89B und 89C verschieden, was in einem Ladeeffekt (z.B. Ungleichmäßigkeit) beim Entfernen der Schichten in den Gate-Gräben resultiert. Mit anderen Worten, die Menge von entfernten Schichten in den Gate-Gräben 89A, 89B und 89C sind verschieden. Dies kann darin resultieren, dass die Gate-Höhen der nachfolgend gebildeten Metallgates 97A, 97B und 97C nicht einheitlich sind. Zusätzlich kann der Trockenätzprozess die Gate-Dielektrikum-Schicht 92, die Dielektrikum-Schicht 91 und/oder das ILD 90 beschädigen und kann das kritische Maß (CD) der gebildeten Merkmale (z.B. CD der Metallgates) ändern.
  • Im Gegensatz verwendet das gegenwärtig offenbarte Verfahren Nassätzprozesse, um die Kleberschicht 98, die Abdeckschicht 96 und die Austrittsarbeitsschicht 94/94A/94B aus dem oberen Graben 89U zu entfernen. Der Endpunkt der Nassätzprozesse kann z.B. dadurch, ein Ätzmittel zu verwenden, das selektiv gegenüber der Schicht ist, die entfernt wird, präzise gesteuert werden. Ladeeffekt wird durch die Nassätzprozesse verringert oder vermieden. Als ein Ergebnis weisen die nachfolgend gebildeten Metallgates 97A, 97B und 97C gut gesteuerte, einheitliche Gate-Höhen auf. Zusätzlich wird Schaden an der Gate-Dielektrikum-Schicht 92 vermieden, Verlust des ILD 90 und/oder der dielektrischen Schicht 91 wird verringert und das kritische Maß der Metallgates wird beibehalten.
  • 23 veranschaulicht eine Schnittansicht von Abschnitten eines FinFET-Bauelements 100B in einer Ausführungsform. Das FinFET-Bauelement 100B ist ähnlich dem FinFET-Bauelement 100A von 22 aber ohne die Abdeckschicht 96. In 23 weisen die Gate-Dielektrikum-Schicht 92 und die Austrittsarbeitsschichten (z.B. 94, 94A, 94B) alle U-förmige Querschnitte auf. Als ein Ergebnis ist die Kleberschicht 98 des Metallgates 97A im Mittelbereich der U-förmigen Austrittsarbeitsschicht 94 (z.B. einer N-Austrittsarbeitsschicht) angeordnet. Die Kleberschicht 98 des Metallgates 97B weist einen oberen Abschnitt auf, der über der U-förmigen Austrittsarbeitsschicht 94 (z.B. einer N-Austrittsarbeitsschicht) angeordnet ist, und weist einen unteren Abschnitt auf, der in einen Mittelbereich vorragt, der von der U-förmigen Austrittsarbeitsschicht 94 umgeben ist. Zusätzlich ist der obere Abschnitt der Kleberschicht 98 des Metallgates 97B in einem Mittelbereich angeordnet, der von der P-Austrittsarbeitsschicht 94A umgeben ist, und die Gate-Elektrode 101 ist von der Kleberschicht 98 umgeben. Die Struktur des Metallgates 97C ist ähnlich der des Metallgates 97B, weswegen Details nicht wiederholt werden.
  • Variationen oder Modifikationen an den offenbarten Ausführungsformen sind möglich und vollständig beabsichtigt, im Umfang der vorliegenden Offenbarung enthalten zu sein. Zum Beispiel können nebst Bilden der Metallgates von FinFET-Bauelementen die offenbarten Ausführungsformen für andere Metallgate- Freilegungsprozesse verwendet werden, wo präzise Steuerung der Gate-Höhe benötigt wird. Zusätzlich können Bedingungen und/oder Parameter der Nassätzprozesse, die zum Entfernen der unterschiedlichen Schichten aus dem oberen Graben verwendet werden, wie die Temperatur, Dauer und/oder chemische Zusammensetzung des Ätzmittels, modifiziert werden, um die Ätzrate feinabzustimmen, um die Ziel-Gate-Höhe zu erzielen. Als ein anderes Beispiel können die offenbarten Ausführungsformen verwendet werden, um die Höhe von einer Metallinsel oder einem Metallgate zu steuern.
  • Ausführungsformen können Vorteile erzielen. Zum Beispiel vergrößern die offenbarten Ausführungsformen den Abstand zwischen angrenzenden Metallgates, wodurch Metallgate-Verlust verringert wird und die Zuverlässigkeit des gebildeten Bauelements erhöht wird. Der vergrößerte Gate-Abstand verringert auch die Wahrscheinlichkeit von elektrischem Kurzschluss zwischen angrenzenden Gate-Kontakten. Die Verwendung von Nassätzprozessen, um die unterschiedlichen Schichten (z.B. 94, 96, 98) aus dem oberen Graben 89U zu entfernen, verringert den Ladeeffekt und hilft dabei, die Gate-Höhen der gebildeten Metallgates präzise zu steuern. Zusätzlich werden Schaden an der Gate-Dielektrikum-Schicht 92 und Verlust der ILD-Schicht 90/Dielektrikum-Schicht 91 verhindert oder verringert. Darüber hinaus wird das kritische Maß (CD) der gebildeten Merkmale (z.B. CD der Metall-Gates) beibehalten.
  • 24 veranschaulicht ein Ablaufdiagramm eines Verfahrens zur Fertigung eines Halbleiterbauelements in Übereinstimmung mit manchen Ausführungsformen. Es versteht sich, dass das Ausführungsformverfahren, das in 24 gezeigt wird, bloß ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Variationen, Alternativen und Modifikationen erkennen. Zum Beispiel können unterschiedliche Schritte, wie in 24 veranschaulicht, hinzugefügt, entfernt, ersetzt, umgeordnet und wiederholt werden.
  • In Bezug auf 24 wird bei Schritt 1010 ein Dummy-Gate, das über einer Finne angeordnet ist, mit einem dielektrischen Material umgeben. Bei Schritt 1020 wird ein Gate-Graben in dem dielektrischen Material durch Entfernen des Dummy-Gates und durch Entfernen oberer Abschnitte eines ersten Gate-Abstandhalters, der entlang Seitenwänden des Dummy-Gates angeordnet ist, gebildet, wobei der Gate-Graben einen unteren Graben zwischen verbleibenden unteren Abschnitten des ersten Gate-Abstandhalters umfasst und einen oberen Graben oberhalb des unteren Grabens umfasst. Bei Schritt 1030 werden eine Gate-Dielektrikum.-Schicht, eine Austrittsarbeitsschicht und eine Kleberschicht aufeinanderfolgend in dem Gate-Graben gebildet. Bei Schritt 1040 werden die Kleberschicht und die Austrittsarbeitsschicht aus dem oberen Graben entfernt. Bei Schritt 1050 wird der Gate-Graben nach dem Entfernen mit einem Gate-Elektrodenmaterial gefüllt. Bei Schritt 1060 wird das Gate-Elektrodenmaterial aus dem oberen Graben entfernt, wobei verbleibende Abschnitte des Gate-Elektrodenmaterials eine Gate-Elektrode bilden.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden eines Halbleiterbauelements: Umgeben eines Dummy-Gates, das über einer Finne angeordnet ist, mit einem dielektrischen Material; Bilden eines Gate-Grabens in dem dielektrischen Material durch Entfernen des Dummy-Gates und durch Entfernen oberer Abschnitte eines ersten Gate-Abstandhalters, der entlang Seitenwänden des Dummy-Gates angeordnet ist, wobei der Gate-Graben einen unteren Graben zwischen verbleibenden unteren Abschnitten des ersten Gate-Abstandhalters umfasst und einen oberen Graben oberhalb des unteren Grabens umfasst; Bilden einer Gate-Dielektrikum-Schicht, einer Austrittsarbeitsschicht und einer Kleberschicht aufeinanderfolgend in dem Gate-Graben; Entfernen der Kleberschicht und der Austrittsarbeitsschicht aus dem oberen Graben; Füllen des Gate-Grabens mit einem Gate-Elektrodenmaterial nach dem Entfernen; und Entfernen des Gate-Elektrodenmaterials aus dem oberen Graben, wobei verbleibende Abschnitte des Gate-Elektrodenmaterials eine Gate-Elektrode bilden. In einer Ausführungsform, nach Entfernen der Kleberschicht und der Austrittsarbeitsschicht, weisen verbleibende Abschnitte der Kleberschicht und verbleibende Abschnitte der Austrittsarbeitsschicht eine gekrümmte obere Oberfläche auf, die sich unter einer Grenze zwischen dem oberen Graben und dem unteren Graben erstreckt. In einer Ausführungsform umfasst Bilden des Gate-Grabens: Durchführen eines oder mehr Ätzprozesse, um das Dummy-Gate zu entfernen; und nachdem das Dummy-Gate entfernt ist, Durchführen eines anderen Ätzprozesses, um die oberen Abschnitte des ersten Gate-Abstandhalters zu entfernen. In einer Ausführungsform umgibt ein zweiter Gate-Abstandhalter den ersten Gate-Abstandhalter, wobei nach Entfernen der oberen Abschnitte des ersten Gate-Abstandhalters Seitenwände des zweiten Gate-Abstandhalters über den verbleibenden unteren Abschnitten des ersten Gate-Abstandhalters den oberen Graben definieren. In einer Ausführungsform ist der obere Graben breiter als der untere Graben. In einer Ausführungsform umfasst Entfernen der Kleberschicht und der Austrittsarbeitsschicht aus dem oberen Graben: Durchführen eines ersten Ätzprozesses, um selektiv die Kleberschicht aus dem oberen Graben zu entfernen; und nach dem ersten Ätzprozess, Durchführen eines zweiten Ätzprozesses, um selektiv die Austrittsarbeitsschicht aus dem oberen Graben zu entfernen. In einer Ausführungsform umfasst das Verfahren weiter: Bilden einer Silizium-haltigen Abdeckschicht zwischen der Austrittsarbeitsschicht und der Kleberschicht; und Entfernen der Silizium-haltigen Abdeckschicht aus dem oberen Graben, vor Füllen des Gate-Grabens mit dem Gate-Elektrodenmaterial. In einer Ausführungsform umfasst Entfernen der Silizium-haltigen Abdeckschicht Durchführen eines dritten Ätzprozesses nach dem ersten Ätzprozess und vor dem zweiten Ätzprozess, wobei der dritte Ätzprozess Abschnitte der Silizium-haltigen Abdeckschicht, Abschnitte der Kleberschicht und Abschnitte der Austrittsarbeitsschicht entfernt. In einer Ausführungsform legt Entfernen der Kleberschicht und der Austrittsarbeitsschicht von dem oberen Graben obere Abschnitte der Gate-Dielektrikum-Schicht frei, die in dem oberen Graben angeordnet ist, wobei das Verfahren weiter umfasst: nach Entfernen der Kleberschicht und der Austrittsarbeitsschicht aus dem oberen Graben und vor Füllen des Gate-Grabens, ein zweites Mal Bilden der Kleberschicht in dem Gate-Graben und auf den freigelegten oberen Abschnitten der Gate-Dielektrikum-Schicht. In einer Ausführungsform umfasst Entfernen des Gate-Elektrodenmaterials aus dem oberen Graben Durchführen eines ersten Nassätzprozesses, um selektiv das Gate-Elektrodenmaterial zu entfernen, wobei das Entfernen des Gate-Elektrodenmaterials aus dem oberen Graben obere Abschnitte der Kleberschicht freilegt, die in dem oberen Graben angeordnet ist. In einer Ausführungsform umfasst das Verfahren weiter: nach Entfernen des Gate-Elektrodenmaterials aus dem oberen Graben, Durchführen eines zweiten Nassätzprozesses, um selektiv die oberen Abschnitte der Kleberschicht zu entfernen, die in dem oberen Graben angeordnet ist; und nach dem zweiten Nassätzprozess, Durchführen eines Trockenätzprozesses, um die oberen Abschnitte der Gate-Dielektrikum-Schicht zu entfernen, die in dem oberen Graben angeordnet ist.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden eines Halbleiterbauelements: Bilden eines Gate-Grabens in einem dielektrischen Material durch Entfernen eines Dummy-Gates und durch Entfernen eines oberen Abschnitts eines ersten Gate-Abstandhalters um das Dummy-Gate, wobei der Gate-Graben einen unteren Graben zwischen einem verbleibenden unteren Abschnitt des ersten Gate-Abstandhalters umfasst und einen oberen Graben oberhalb des unteren Grabens umfasst; Auskleiden von Seitenwänden und einem Boden des Gate-Grabens durch Bilden einer Gate-Dielektrikum-Schicht, einer Austrittsarbeitsschicht, einer Abdeckschicht und einer ersten Kleberschicht aufeinanderfolgend in dem Gate-Graben; Entfernen der ersten Kleberschicht, der Abdeckschicht und der Austrittsarbeitsschicht aus dem oberen Graben; Bilden einer zweiten Kleberschicht in dem Gate-Graben nach Entfernen der ersten Kleberschicht, der Abdeckschicht und der Austrittsarbeitsschicht; Füllen des Gate-Grabens mit einem Gate-Metall nach Bilden der zweiten Kleberschicht; Entfernen des Gate-Metalls aus dem oberen Graben, wobei ein verbleibender Abschnitt des Gate-Metalls in dem unteren Graben eine Gate-Elektrode bildet; und Entfernen der zweiten Kleberschicht und der Gate-Dielektrikum-Schicht aus dem oberen Graben nach Entfernen des Gate-Metalls. In einer Ausführungsform ist eine erste Breite des oberen Grabens größer als eine zweite Breite des unteren Grabens. In einer Ausführungsformen umfasst Entfernen der ersten Kleberschicht, der Abdeckschicht und der Austrittsarbeitsschicht aus dem oberen Graben: Durchführen eines ersten Nassätzprozesses unter Verwendung eines ersten Gemisches einer Säure und eines ersten Oxidationsmittels, um selektiv die erste Kleberschicht zu entfernen; nach dem ersten Nassätzprozess, Durchführen eines zweiten Nassätzprozesses unter Verwendung einer Fluorid-haltigen Chemikalie, um die Abdeckschicht zu entfernen; und nach dem zweiten Nassätzprozess, Durchführen eines dritten Nassätzprozesses unter Verwendung eines zweiten Gemisches einer Base und eines zweiten Oxidationsmittels, um selektiv die Austrittsarbeitsschicht zu entfernen. In einer Ausführungsform umfasst Entfernen der zweiten Kleberschicht und der Gate-Dielektrikum-Schicht aus dem oberen Graben: Durchführen eines Nassätzprozesses unter Verwendung eines Gemisches einer Fluorid-haltigen Chemikalie, eines Metallhemmers und eines Oxidationsmittels, um selektiv die zweite Kleberschicht zu entfernen; und nach dem Nassätzprozess, Durchführen eines Trockenätzprozesses, um die Gate-Dielektrikum-Schicht zu entfernen.
  • In einer Ausführungsform umfasst ein Halbleiterbauelement: eine Finne, die oberhalb eines Substrats vorragt; ein erstes Metallgate über der Finne; einen ersten Gate-Abstandhalter, der sich entlang Seitenwänden des ersten Metallgates erstreckt; einen zweiten Gate-Abstandhalter, der sich entlang Seitenwänden des ersten Gate-Abstandhalters erstreckt, wobei sich eine zweite obere Oberfläche des zweiten Gate-Abstandhalters distal von dem Substrat weiter von dem Substrat erstreckt als eine erste obere Oberfläche des ersten Gate-Abstandhalters distal von dem Substrat; ein dielektrisches Material, das von dem zweiten Gate-Abstandhalter umgeben ist und sich von der ersten oberen Oberfläche des ersten Gate-Abstandhalters zur zweiten oberen Oberfläche des zweiten Gate-Abstandhalters erstreckt; und einen ersten Gate-Kontakt, der sich durch das dielektrische Material erstreckt und elektrisch mit dem ersten Metallgate gekoppelt ist. In einer Ausführungsform ist die erste obere Oberfläche des ersten Gate-Abstandhalters im Wesentlichen eben mit einer oberen Oberfläche des ersten Metallgates. In einer Ausführungsform umfasst das erste Metallgate eine Gate-Dielektrikum-Schicht, wobei Seitenwände des ersten Gate-Abstandhalters die Gate-Dielektrikum-Schicht des ersten Metallgates kontaktieren und Seitenwände des zweiten Gate-Abstandhalters die Seitenwände des ersten Gate-Abstandhalters kontaktieren. In einer Ausführungsform umfasst das erste Metallgate weiter eine Austrittsarbeitsschicht über der Gate-Dielektrikum-Schicht, eine Silizium-haltige Abdeckschicht über der Austrittsarbeitsschicht, eine Kleberschicht über der Silizium-haltigen Abdeckschicht und eine Gate-Elektrode über der Kleberschicht. In einer Ausführungsform weist die Silizium-haltige Abdeckschicht einen U-förmigen Querschnitt auf.

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, das Verfahren umfassend: Umgeben eines Dummy-Gates (75), das über einer Finne (64) angeordnet ist, mit einem dielektrischen Material; Bilden eines Gate-Grabens (89) in dem dielektrischen Material durch Entfernen des Dummy-Gates (75) und durch Entfernen oberer Abschnitte eines ersten Gate-Abstandhalters (85), der entlang von Seitenwänden des Dummy-Gates (75) angeordnet ist, wobei der Gate-Graben (89) einen unteren Graben (89L) zwischen verbleibenden unteren Abschnitten des ersten Gate-Abstandhalters (85) umfasst und einen oberen Graben (89U) oberhalb des unteren Grabens umfasst; Bilden einer Gate-Dielektrikum-Schicht (92), einer Austrittsarbeitsschicht (94) und einer Kleberschicht (98) aufeinanderfolgend in dem Gate-Graben (89); Entfernen der Kleberschicht (98) und der Austrittsarbeitsschicht (94) von dem oberen Graben; Füllen des Gate-Grabens (89) mit einem Gate-Elektrodenmaterial (101) nach dem Entfernen; und Entfernen des Gate-Elektrodenmaterials (101) aus dem oberen Graben, wobei verbleibende Abschnitte des Gate-Elektrodenmaterials (101) eine Gate-Elektrode bilden, wobei das Entfernen der Kleberschicht (98) und der Austrittsarbeitsschicht (94) aus dem oberen Graben (89U) obere Abschnitte der Gate-Dielektrikum-Schicht (92) freilegt, die in dem oberen Graben angeordnet ist, wobei das Verfahren weiter umfasst: nach Entfernen der Kleberschicht und der Austrittsarbeitsschicht von dem oberen Graben und vor Füllen des Gate-Grabens (89), ein zweites Mal Bilden der Kleberschicht (98) in dem Gate-Graben (89) und auf den freigelegten oberen Abschnitten der Gate-Dielektrikum-Schicht.
  2. Verfahren nach Anspruch 1, wobei nach Entfernen der Kleberschicht (98) und der Austrittsarbeitsschicht (94) verbleibende Abschnitte der Kleberschicht und verbleibende Abschnitte der Austrittsarbeitsschicht eine gekrümmte obere Oberfläche aufweisen, die sich unter einer Grenze zwischen dem oberen Graben (89U) und dem unteren Graben (89L) erstrecken.
  3. Verfahren nach Anspruch 1 oder 2, wobei Bilden des Gate-Grabens (89) umfasst: Durchführen eines oder mehr Ätzprozesse, um das Dummy-Gate (75) zu entfernen; und nachdem das Dummy-Gate (75) entfernt worden ist, Durchführen eines anderen Ätzprozesses, um die oberen Abschnitte des ersten Gate-Abstandhalters (85) zu entfernen.
  4. Verfahren nach Anspruch 3, wobei ein zweiter Gate-Abstandhalter (87) den ersten Gate-Abstandhalter (85) umgibt, wobei nach Entfernen der oberen Abschnitte des ersten Gate-Abstandhalters, Seitenwände des zweiten Gate-Abstandhalters über den verbleibenden unteren Abschnitten des ersten Gate-Abstandhalters den oberen Graben definieren.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei der obere Graben (89U) breiter als der untere Graben (89L) ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das Entfernen der Kleberschicht (98) und der Austrittsarbeitsschicht (94) aus dem oberen Graben (89U) umfasst: Durchführen eines ersten Ätzprozesses, um selektiv die Kleberschicht aus dem oberen Graben zu entfernen; und nach dem ersten Ätzprozess, Durchführen eines zweiten Ätzprozesses, um selektiv die Austrittsarbeitsschicht aus dem oberen Graben zu entfernen.
  7. Verfahren nach Anspruch 6, weiter umfassend: Bilden einer Silizium-haltigen Abdeckschicht (96) zwischen der Austrittsarbeitsschicht und der Kleberschicht; und Entfernen der Silizium-haltigen Abdeckschicht (96) aus dem oberen Graben, vor Füllen des Gate-Grabens (89) mit dem Gate-Elektrodenmaterial.
  8. Verfahren nach Anspruch 7, wobei das Entfernen der Silizium-haltigen Abdeckschicht (96) Durchführen eines dritten Ätzprozesses nach dem ersten Ätzprozess und vor dem zweiten Ätzprozess umfasst, wobei der dritte Ätzprozess Abschnitte der Silizium-haltigen Abdeckschicht (96), Abschnitte der Kleberschicht (98) und Abschnitte der Austrittsarbeitsschicht (94) entfernt.
  9. Verfahren nach Ansprüche 1 bis 8, wobei das Entfernen des Gate-Elektrodenmaterials (101) aus dem oberen Graben (89U) Durchführen eines ersten Nassätzprozesses umfasst, um selektiv das Gate-Elektrodenmaterial zu entfernen, wobei das Entfernen des Gate-Elektrodenmaterials aus dem oberen Graben obere Abschnitte der Kleberschicht (98) freilegt, die in dem oberen Graben angeordnet ist.
  10. Verfahren nach Anspruch 9, weiter umfassend: nach Entfernen des Gate-Elektrodenmaterials (101) aus dem oberen Graben (89U), Durchführen eines zweiten Nassätzprozesses, um selektiv die oberen Abschnitte der Kleberschicht (98) zu entfernen, die in dem oberen Graben angeordnet ist; und nach dem zweiten Nassätzprozess, Durchführen eines Trockenätzprozesses, um die oberen Abschnitte der Gate-Dielektrikum-Schicht (92) zu entfernen, die in dem oberen Graben angeordnet ist.
  11. Verfahren zum Herstellen eines Halbleiterbauelements, das Verfahren umfassend: Bilden eines Gate-Grabens (89) in einem dielektrischen Material (90) durch Entfernen eines Dummy-Gates (75) und durch Entfernen eines oberen Abschnitts eines ersten Gate-Abstandhalters (85) um das Dummy-Gate, wobei der Gate-Graben (89) einen unteren Graben (89L) zwischen einem verbleibenden unteren Abschnitt des ersten Gate-Abstandhalters umfasst und einen oberen Graben (89U) über dem unteren Graben umfasst; Auskleiden von Seitenwänden und einem Boden des Gate-Grabens (89) durch Bilden einer Gate-Dielektrikum-Schicht (92), einer Austrittsarbeitsschicht (94), einer Abdeckschicht (96) und einer ersten Kleberschicht (98) aufeinanderfolgend in dem Gate-Graben; Entfernen der ersten Kleberschicht (98), der Abdeckschicht (96) und der Austrittsarbeitsschicht (94) aus dem oberen Graben; Bilden einer zweiten Kleberschicht (98) in dem Gate-Graben, nach Entfernen der ersten Kleberschicht (98), der Abdeckschicht (96) und der Austrittsarbeitsschicht (94); Füllen des Gate-Grabens (89) mit einem Gate-Metall (101), nach Bilden der zweiten Kleberschicht; Entfernen des Gate-Metalls (101) aus dem oberen Graben (89U), wobei ein verbleibender Abschnitt des Gate-Metalls in dem unteren Graben (89L) eine Gate-Elektrode bildet; und Entfernen der zweiten Kleberschicht (98) und der Gate-Dielektrikum-Schicht (92) aus dem oberen Graben nach Entfernen des Gate-Metalls.
  12. Verfahren nach Anspruch 11, wobei eine erste Breite des oberen Grabens (89U) größer als eine zweite Breite des unteren Grabens (89L) ist.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Entfernen der ersten Kleberschicht (98), der Abdeckschicht (96) und der Austrittsarbeitsschicht (94) aus dem oberen Graben (89U) umfasst: Durchführen eines ersten Nassätzprozesses unter Verwendung eines ersten Gemisches einer Säure und eines ersten Oxidationsmittels, um selektiv die erste Kleberschicht zu entfernen; nach dem ersten Nassätzprozess Durchführen eines zweiten Nassätzprozesses unter Verwendung einer Fluorid-haltigen Chemikalie, um die Abdeckschicht zu entfernen; und nach dem zweiten Nassätzprozess Durchführen eines dritten Nassätzprozesses unter Verwendung eines zweiten Gemisches einer Base und eines zweiten Oxidationsmittels, um selektiv die Austrittsarbeitsschicht zu entfernen.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Entfernen der zweiten Kleberschicht (98) und der Gate-Dielektrikum-Schicht (92) aus dem oberen Graben (89U) umfasst: Durchführen eines Nassätzprozesses unter Verwendung eines Gemisches einer Fluorid-haltigen Chemikalie, eines Metallhemmers und eines Oxidationsmittels, um selektiv die zweite Kleberschicht zu entfernen; und nach dem Nassätzprozess Durchführen eines Trockenätzprozesses, um die Gate-Dielektrikum-Schicht zu entfernen.
  15. Halbleiterbauelement umfassend: eine Finne (64), die oberhalb eines Substrats vorragt; ein erstes Metallgate (97) über der Finne (64); einen ersten Gate-Abstandhalter (85), der sich entlang von Seitenwänden des ersten Metallgates erstreckt; einen zweiten Gate-Abstandhalter (87), der sich entlang von Seitenwänden des ersten Gate-Abstandhalters erstreckt, wobei sich eine zweite obere Oberfläche des zweiten Gate-Abstandhalters distal von dem Substrat weiter von dem Substrat entfernt ist, als eine erste obere Oberfläche des ersten Gate-Abstandhalters distal von dem Substrat, wodurch ein Gate-Graben (89) gebildet ist, mit einem unteren Graben (89L), der von dem ersten Gate-Abstandhalter eingegrenzt ist, und einem oberen Graben (89U) über dem unteren Graben; wobei das erste Metallgate (97) eine Gate-Dielektrikum-Schicht (92), eine Austrittsarbeitsschicht (94) und eine Kleberschicht (98) aufeinanderfolgend in dem unteren Graben (89L) und die Gate-Dielektrikumschicht (92) und eine Kleberschicht (98) aufeinanderfolgend in dem oberen Graben (89U) aufweist, wobei die Kleberschicht in dem oberen Graben (89U) die Austrittsarbeitsschicht (94) in dem unteren Graben bedeckt; und mit einer Gate-Elektrode (101) über der Kleberschicht.
  16. Halbleiterbauelement nach Anspruch 15, ferner umfassend: ein dielektrisches Material (113), das von dem zweiten Gate-Abstandhalter umgeben ist und sich von der ersten oberen Oberfläche des ersten Gate-Abstandhalters zur zweiten oberen Oberfläche des zweiten Gate-Abstandhalters erstreckt; und einen ersten Gate-Kontakt (102), der sich durch das dielektrische Material (90) erstreckt und elektrisch mit dem ersten Metallgate gekoppelt ist.
  17. Halbleiterbauelement nach Anspruch 16, wobei die erste obere Oberfläche des ersten Gate-Abstandhalters (85) im Wesentlichen eben mit einer oberen Oberfläche des ersten Metallgates (97) ist.
  18. Halbleiterbauelement nach Anspruch 16 oder 17, wobei Seitenwände des ersten Gate-Abstandhalters (85) die Gate-Dielektrikum-Schicht des ersten Metallgates kontaktieren und Seitenwände des zweiten Gate-Abstandhalters (87) die Seitenwände des ersten Gate-Abstandhalters (85) kontaktieren.
  19. Halbleiterbauelement nach einem der Ansprüche 15 bis 18, wobei das erste Metallgate weiter eine Silizium-haltige Abdeckschicht (96) über der Austrittsarbeitsschicht (94) und unter der Kleberschicht (98) in dem unteren Graben (89L) umfasst.
  20. Halbleiterbauelement nach Anspruch 19, wobei die Silizium-haltige Abdeckschicht (96) einen U-förmigen Querschicht aufweist.
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