KR20210047219A - 핀 전계 효과 트랜지스터 디바이스 및 이를 형성하는 방법 - Google Patents

핀 전계 효과 트랜지스터 디바이스 및 이를 형성하는 방법 Download PDF

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Abstract

반도체 디바이스를 형성하는 방법은, 핀 위에 배치된 더미 게이트를 유전체 재료로 둘러싸는 단계; 상기 더미 게이트를 제거하고 상기 더미 게이트의 측벽을 따라 배치된 제1 게이트 스페이서의 상부 부분을 제거함으로써, 게이트 트렌치를 상기 유전체 재료에 형성하는 단계로서, 상기 게이트 트렌치는 상기 제1 게이트 스페이서의 나머지 하부 부분 사이의 하부 트렌치를 포함하고 상기 하부 트렌치 위의 상부 트렌치를 포함하는 것인 단계; 게이트 유전체층, 일함수층 및 글루층을 상기 게이트 트렌치에 연속적으로 형성하는 단계; 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계; 상기 제거하는 단계 후에, 상기 게이트 트렌치를 게이트 전극 재료로 채우는 단계; 및 상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계로서, 상기 게이트 전극 재료의 나머지 부분은 게이트 전극을 형성하는 것인 단계를 포함한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 이를 형성하는 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험했다. 대부분의 경우, 집적 밀도의 이러한 개선은 최소 피처부 크기의 반복적인 감소에 기인하고, 이로 인해 더 많은 구성 요소가 소정의 영역에 통합될 수 있도록 하였다.
핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET) 디바이스는 집적 회로에서 점차 일반적으로 이용되고 있다. FinFET 디바이스는 기판에서 돌출되는 반도체 핀을 포함하는 3차원 구조물을 가진다. FinFET 디바이스의 도전성 채널 내에서 전하 캐리어의 흐름을 제어하도록 구성되는 게이트 구조물은 반도체 핀 주위를 감싼다. 예를 들어, 삼중 게이트 FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 세 개의 측부를 감싸서, 반도체 핀의 세 개의 측부에 도전성 채널을 형성한다.
본 개시는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)의 사시도이다.
도 2-6, 도 7a, 도 7b, 도 7c 및 도 8-21은 일 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스의 단면도를 도시한다.
도 22는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 23은 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 24는 일부 실시예에 따른 반도체 디바이스의 제조 방법의 흐름도를 도시한다.
아래의 개시는 본 발명의 다양한 피처부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록 구성 요소 및 배치 중 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처부 상의 또는 그 위의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부 사이에 형성되어 제1 및 제2 피처부가 직접 접촉하지 않는 실시예를 포함할 수도 있다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 구성 요소 또는 피처부와 다른 구성 요소(들) 또는 피처부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 동작 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다. 본 개시의 논의에 걸쳐서, 달리 명시되지 않는 한, 상이한 도면에서의 동일한 번호는 동일하거나 유사한 재료(들)를 이용하여 동일하거나 유사한 공정에 의해 형성되는 동일하거나 유사한 구성 요소를 지칭한다.
본 개시의 실시예는 FinFET 디바이스를 형성하는 맥락에서, 특히 FinFET 디바이스의 대체 게이트를 형성하는 맥락에서 논의된다. 일부 실시예에서, 더미 게이트 구조물이 핀 위에 형성된다. 제1 게이트 스페이서가 더미 게이트 구조물 주위에 형성되고, 제2 게이트 스페이서가 제1 게이트 스페이서 주위에 형성된다. 층간 유전(Interlayer Dielectric, ILD)층이 제2 게이트 스페이서 주위에 형성된 후에, 더미 게이트 구조물은 제거된다. 다음으로, 제1 게이트 스페이서의 상부 부분이 제거되는 반면, 제1 게이트 스페이서의 하부 부분은 남는다. 제1 게이트 스페이서의 상부 부분을 제거한 후에, 게이트 트렌치가 ILD층에 형성되며, 게이트 트렌치는 제1 게이트 스페이서의 하부 부분 사이에 하부 트렌치를 가지며, 하부 트렌치 위에 상부 트렌치를 가진다. 여기서, 상부 트렌치는 하부 트렌치보다 넓다. 다음으로, 게이트 유전체층, 일함수층, 선택적 캡핑층 및 글루층이 게이트 트렌치에 연속적으로 형성된다. 다음으로, 글루층이 제1 습식 에칭 공정에 의해 상부 트렌치에서 선택적으로 제거되고, 선택적 캡핑층(형성된 경우)이 제2 습식 에칭 공정에 의해 상부 트렌치에서 제거되고, 일함수층이 제3 습식 에칭 공정에 의해 상부 트렌치에서 선택적으로 제거된다. 제3 습식 에칭 공정 후에, 게이트 유전체층의 나머지 부분, 일함수층의 나머지 부분, 캡핑층의 나머지 부분 및 글루층의 나머지 부분은 하부 트렌치에 배치되고 상부 트렌치와 하부 트렌치 사이의 계면 아래에 위치하는 오목한 상부 표면을 가진다. 다음으로, 글루층이 게이트 트렌치에 다시(예를 들어, 두 번째로) 형성되고, 게이트 금속이 게이트 트렌치를 채운다. 다음으로, 상부 트렌치에서 게이트 금속을 선택적으로 제거하도록 제4 습식 에칭 공정이 수행되고, 하부 트렌치 내의 게이트 금속의 나머지 부분이 게이트 전극을 형성한다. 게이트 전극이 형성된 후에, 상부 트렌치에서 글루층을 선택적으로 제거하는 제5 습식 에칭 공정이 수행된다. 다음으로, 건식 에칭과 같은 에칭 공정이 수행되어 상부 트렌치에서 게이트 유전체층을 제거한다.
전술한 방법에 의해 형성되는 핀 위의 금속 게이트는 그 사이에 더 큰 거리(예를 들어, 피치)를 가지므로, 고급 처리 노드에서 금속 게이트 누설을 감소시킨다. 전술한 방법에 이용된 다양한 선택적 에칭 공정은, 에칭 공정의 엔드 포인트를 정확하게 제어하고, 게이트 유전체층의 손상을 피하고, 금속 게이트의 다양한 층의 에칭 백 동안 로딩 효과를 피할 수 있다. 결과적으로, 금속 게이트의 게이트 높이가 정확하게 제어된다. 또한, 금속 게이트의 임계 치수(Critical　Dimension, CD) 및 ILD층과 그 위에 위치하는 마스크층의 측벽 프로파일이 보존된다.
도 1은 FinFET(30)의 예를 사시도로 도시한다. FinFET(30)은 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 격리 영역(62)이 핀(64)의 대향하는 양 측부 위에 형성되고, 핀(64)이 격리 영역(62) 위로 돌출된다. 게이트 유전체(66)는 핀(64)의 측벽을 따라 그리고 핀(64)의 최상부 표면 위에 위치하고, 게이트(68)는 게이트 유전체(66) 위에 위치한다. 소스/드레인 영역(80)은, 핀(64) 내에, 그리고 게이트 유전체(66) 및 게이트(68)의 대향하는 양 측 위에 위치한다. 도 1은 후속 도면에서 이용되는 기준 단면을 더 도시한다. 단면(B-B)는 FinFET(30)의 게이트(68)의 세로축을 따라 연장된다. 단면(A-A)은 단면(B-B)에 수직이며 핀(64)의 세로축을 따라 위치하고, 그리고 예를 들어, 소스/드레인 영역(80) 사이의 전류 흐름의 방향으로 위치한다. 단면(C-C)은 단면(B-B)에 평행하고 소스/드레인 영역(80)을 가로질러 위치한다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
도 2-6, 도 7a, 도 7b, 도 7c 및 도 8-21은 일 실시예에 따른 다양한 제조 단계에서 FinFET 디바이스(100)의 단면도를 도시한다. FinFET 디바이스(100)는 도 1의 FinFET(30)과 유사하지만 다수의 핀 및 다수의 게이트 구조물을 가진다. 도 2-5는 단면(B-B)를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 6, 도 7a, 및 도 8-21은 단면(A-A)를 따른 FinFET 디바이스(100)의 단면도를 도시하고, 도 7b 및 도 7c는 단면(C-C)를 따른 FinFET 디바이스(100)의 단면도를 도시한다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 미도핑된 벌크 반도체, 절연체 상 반도체(Semiconductor-On-Insulator, SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연층 위에 형성되는 반도체 재료의 층이다. 절연층은 예를 들어 매립 산화물(Buried Oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 위에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함하는 합금 반도체; 또는 이의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어 포토 리소그래피 및 에칭 기술을 이용하여 패터닝된다. 예를 들어, 패드 산화물층(52) 및 상부 패드 질화물층(56)과 같은 마스크층이 기판(50) 위에 형성된다. 패드 산화물층(52)은 예를 들어 열산화 공정을 이용하여 형성되는 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물층(52)은 기판(50)과 상부 패드 질화물층(56) 사이의 접착층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물층(56)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물 등 또는 이의 조합으로 형성될 수 있으며, 예를 들어 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition, LPCVD) 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)을 이용하여 형성될 수 있다.
마스크층은 포토 리소그래피 기술을 이용하여 패터닝될 수 있다. 일반적으로, 포토 리소그래피 기술은 포토 레지스트 재료(미도시)를 이용하고, 포토 레지스트 재료는 퇴적, 조사(노광)되고, 포토 레지스트 재료의 일부를 제거하도록 현상된다. 나머지 포토 레지스트 재료는 본 예시에서 마스크층과 같은 하부 재료를 에칭과 같은 후속 처리 단계로부터 보호한다. 본 예시에서, 포토 레지스트 재료는, 도 3에 도시된 바와 같이, 패드 산화물층(52) 및 패드 질화물층(56)을 패터닝하여 패터닝된 마스크(58)를 형성하는 데 이용된다.
패터닝된 마스크(58)는 이어서 트렌치(61)를 형성하도록 기판(50)의 노출된 부분을 패터닝하는 데 이용되어, 도 3에 도시된 바와 같이 인접한 트렌치(61) 사이에 반도체 핀(64)을 규정한다. 일부 실시예에서, 반도체 핀(64)은, 예를 들어 반응성 이온 에칭(Reactive Ion Etch, RIE), 중성 빔 에칭(Neutral Beam Etch, NBE) 등 또는 이의 조합을 이용하여 기판(50)에 트렌치를 에칭함으로써 형성된다. 에칭은 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는, 서로 평행하고 서로에 대해 인접한 위치에서 이격된 스트립(평면에서 볼 때)일 수 있다. 일부 실시예에서, 트렌치(61)는 연속적이고 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)은 이하에서 핀(64)으로 지칭될 수도 있다.
핀(64)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(64)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토 리소그래피와 자기 정렬 공정(self-aligned process)을 결합하여, 예를 들어 단일 직접 포토 리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고, 포토 리소그래피 공정을 이용하여 패터닝된다. 스페이서는 자기 정렬 공정을 이용하여 패터닝된 희생층과 나란히 형성된다. 이어서 희생층을 제거하고, 나머지 스페이서, 또는 맨드럴을 이용하여 핀(64)을 패터닝할 수 있다.
도 4는 이웃하는 반도체 핀(64) 사이에 절연 재료가 형성되어 격리 영역(62)을 형성하는 것을 도시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등 또는 이의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition, HDP-CVD), 유동성 CVD(Flowable CVD, FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 재료를 퇴적시키고, 이를 사후 경화하여 산화물과 같은 다른 재료로 변환시킨다) 등, 또는 이의 조합에 의해 형성될 수 있다. 다른 절연 재료 및/또는 다른 형성 공정이 이용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성되는 실리콘 산화물이다. 절연 재료가 형성되면, 어닐링 공정이 수행될 수 있다. 화학적 기계적 연마(Chemical Mechanical Polish, CMP)와 같은 평탄화 공정이 임의의 과잉 절연 재료를 제거하고, 동일 평면에 위치하는 격리 영역(62)의 최상부 표면 및 반도체 핀(64)의 최상부 표면을 형성할 수 있다(미도시). 패터닝된 마스크(58)(도 3 참조) 또한 평탄화 공정에 의해 제거될 수 있다.
일부 실시예에서, 격리 영역(62)은, 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에서, 라이너, 예를 들어, 라이너 산화물(미도시)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키도록 형성된다. 유사하게, 라이너 산화물은 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키도록 형성된다. 라이너 산화물(예를 들어, 실리콘 산화물)은 기판(50)의 표면층의 열 산화를 통해 형성되는 열 산화물일 수 있지만, 라이너 산화물을 형성하기 위해 기타 다른 적절한 방법 또한 이용될 수 있다.
다음으로, 격리 영역(62)이 리세스되어 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역을 형성한다. 격리 영역(62)이 리세스되어, 반도체 핀(64)의 상부 부분이 이웃하는 격리 영역(62) 사이로부터 돌출되도록 한다. 격리 영역(62)의 최상부 표면은 평탄한 표면(도시된 바와 같이), 볼록한 표면, 오목한 평면(디싱과 같은), 또는 이의 조합을 가질 수 있다. 격리 영역(62)의 최상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 격리 영역(62)은, 격리 영역(62)의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 이용하여 리세스될 수 있다. 예를 들어, 희석한 불화 수소(dilute hydrofluoric, dHF)산을 이용한 건식 에칭 또는 습식 에칭이 수행되어 격리 영역(62)를 리세스할 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 다른 공정에서 형성될 수 있다. 예를 들어, 기판(50)의 최상부 부분이, 형성될 반도체 디바이스의 의도된 유형(예를 들어, N형 또는 P형)에 적절한 에피택시 재료와 같은 적절한 재료로 대체될 수 있다. 그 후에, 에피택시 재료가 최상부 부분에 있는 기판(50)이, 에피택시 재료를 포함하는 반도체 핀(64)을 형성하도록 패터닝된다.
다른 예에서, 유전체층이 기판의 최상부 표면 위에 형성될 수 있고; 트렌치가 유전체층을 통해 에칭될 수 있고; 호모 에피택시 구조물이 트렌치에서 에피택시 성장할 수 있으며; 호모 에피택시 구조물이 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세스될 수 있다.
또 다른 예에서, 유전체층이 기판의 최상부 표면 위에 형성될 수 있고; 트렌치가 유전체층을 통해 에칭될 수 있고; 헤테로 에피택시 구조물이 기판과 다른 재료를 이용하여 트렌치에서 에피택시 성장할 수 있으며; 헤테로 에피택시 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 유전체층이 리세스될 수 있다.
에피택시 재료(들) 또는 에피택시 구조물(예를 들어, 헤테로 에피텍시 구조물 또는 호모 에피텍시 구조물)이 성장하는 일부 실시예에서, 성장하는 재료(들)은 성장 중에 인시츄(in situ) 도핑될 수 있으며, 이로 인해, 인시츄 도핑 및 이온 주입(implantation) 도핑이 함께 이용될 수 있지만, 사전 또는 사후 이온 주입이 배제될 수 있다. 또한, PMOS 영역의 재료와 다른 재료를 NMOS 영역에 에피택시 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1일 수 있다), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하도록 이용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 제한되지는 않는다.
도 5는 더미 게이트 구조물(75)의 형성을 도시한다. 더미 게이트 구조물(75)은, 일부 실시예에서 게이트 유전체(66) 및 게이트(68)를 포함한다. 더미 게이트 구조물(75) 위에 마스크(70)가 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위해, 유전체층이 반도체 핀(64) 위에 형성된다. 유전체층은 예를 들어 실리콘 산화물, 실리콘 질화물, 이의 다층 등일 수 있고, 증착되거나 열적으로 성장될 수 있다.
게이트층이 유전체층 위에 형성되고, 마스크층이 게이트층 위에 형성된다. 게이트층이 유전체층 위에 퇴적된 다음, 예를 들어 CMP 공정에 의해 평탄화될 수 있다. 마스크층은 게이트층 위에 퇴적될 수 있다. 게이트층은, 예를 들어 폴리 실리콘으로 형성될 수 있지만, 다른 재료 또한 이용될 수 있다. 마스크층은 예를 들어 실리콘 질화물 등으로 형성될 수 있다.
층(예를 들어, 유전체층, 게이트층 및 마스크층)이 형성된 후에, 마스크층이 허용 가능한 포토 리소그래피 및 에칭 기술을 이용하여 패터닝되어 마스크(70)를 형성할 수 있다. 마스크(70)의 패턴은 적절한 에칭 기술에 의해 게이트층 및 게이트 유전체층으로 전사되어 각각 게이트(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각각의 채널 영역을 덮는다. 게이트(68)는 또한 각각의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
게이트 유전체(66)는 도 5의 예에서 핀(64) 위에(예를 들어, 핀(64)의 최상부 표면 및 측벽 위에) 그리고 STI 영역(62) 위에 형성되는 것으로 도시되어 있다. 다른 실시예에서, 게이트 유전체(66)는, 예를 들어, 핀(64)의 재료의 열 산화에 의해 형성될 수 있고, 따라서 핀(64) 위에 형성될 수 있지만 STI 영역(62) 위에는 형성되지 않을 수 있다. 이러한 변형 및 다른 변형은 본 개시의 범위에 전적으로 포함되도록 의도된다.
도 6, 도 7a 및 도 8-21은 (핀(64)의 세로 축을 따라) 단면(A-A)를 따른 FinFET 디바이스(100)의 추가적인 처리의 단면도를 도시한다. 도 7b 및 도 7c는, 도 7a의 처리 단계에서, 그러나 단면(C-C)를 따른, FinFET 디바이스(100)의 두 개의 실시예의 단면도를 도시한다. 도 6-8에서, 세 개의 더미 게이트 구조물(75A, 75B 및 75C)가 핀(64) 위에 도시되어 있다. 간략화를 위해, 더미 게이트 구조물(75A, 75B, 75C)은 집합적으로 더미 게이트 구조물(75)로 지칭될 수 있다. 당업자는, 세 개보다 많거나 적은 게이트 구조물이 핀(64) 위에 형성될 수 있으며, 이러한 변형 및 다른 변형은 본 개시의 범위에 전적으로 포함되도록 의도된다.
도 6에 도시된 바와 같이, 저농도 도핑된 드레인(Lightly Doped Drain, LDD) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 플라즈마 도핑 공정에 의해 형성될 수 있다. 플라즈마 도핑 공정은 플라즈마 도핑 공정으로부터 보호될 FinFET의 영역을 커버하기 위해 포토 레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 플라즈마 도핑 공정은 핀(64)에 N형 또는 P형 불순물을 주입(implant)하여 LDD 영역(65)을 형성할 수 있다. 예를 들어, 붕소와 같은 P형 불순물이 핀(64)에 주입되어 P형 디바이스를 위한 LDD 영역(65)을 형성할 수 있다. 다른 예로서, 인(phosphorus)과 같은 N형 불순물이 핀(64)에 주입되어 N형 디바이스를 위한 LDD 영역(65)을 형성할 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역에 인접(abut)한다. LDD 영역(65)의 일부는 게이트(68) 아래에서 FinFET 디바이스(100)의 채널 영역으로 연장될 수 있다. 도 6은 LDD 영역(65)의 비제한적인 예를 도시한다. LDD 영역(65)의 다른 구성, 형상 및 형성 방법 또한 가능하며 본 개시의 범위에 전적으로 포함되도록 의도된다. 예를 들어, LDD 영역(65)은 게이트 스페이서(87/85)가 형성된 후에 형성될 수 있다. 일부 실시예에서, LDD 영역(65)은 생략된다.
여전히 도 6을 참조하면, LDD 영역(65)이 형성된 후에, 제1 게이트 스페이서(85)가, 더미 게이트 구조물(75) 주위에(예를 들어, 측벽을 따라 그리고 측벽과 접촉하여) 형성되고, 제2 게이트 스페이서(87)는 제1 게이트 스페이서(85)의 주위에(예를 들어, 측벽을 따라 그리고 측벽과 접촉하여) 형성된다. 예를 들어, 제1 게이트 스페이서(85)는 더미 게이트 구조물(75)의 대향하는 양 측벽 위에 형성될 수 있다. 제2 게이트 스페이서(87)가 제1 게이트 스페이서(85) 위에 형성된다. 제1 게이트 스페이서(85)는 저-k 스페이서일 수 있고, 실리콘 산화물, 실리콘 산화탄화질화물 등과 같은 적절한 유전체 재료로 형성될 수 있다. 제2 게이트 스페이서(87)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물 등과 같은 질화물 또는 이의 조합으로 형성될 수 있다. 열 산화, 화학 기상 증착(Chemical　Vapor　Deposition, CVD) 등과 같은 임의의 적절한 증착 방법이 제1 게이트 스페이서(85) 및 제2 게이트 스페이서(87)를 형성하기 위해 이용될 수 있다. 도시된 실시예에서, 제1 게이트 스페이서(85) 및 제2 게이트 스페이서(87)는 후속 공정에서 에칭 선택성을 제공하기 위해 상이한 재료로 형성된다. 제1 게이트 스페이서(85) 및 제2 게이트 스페이서(87)는 집합적으로 게이트 스페이서(85/87)로 지칭될 수 있다.
도 6에 도시된 바와 같은 게이트 스페이서(예를 들어, 85 및 87)의 형상 및 형성 방법은 다만 비제한적인 예이며, 다른 형상 및 형성 방법도 가능하다. 이러한 변형 및 다른 변형은 본 개시의 범위에 전적으로 포함되도록 의도된다.
다음으로, 도 7a에서, 더미 게이트 구조물(75)에 인접한 핀(64)에, 예를 들어 인접한 더미 게이트 구조물(75) 사이에 및/또는 더미 게이트 구조물(75) 옆에 리세스가 형성되고, 소스/드레인 영역(80)이 리세스에 형성된다. 리세스는, 예를 들어 더미 게이트 구조물(75)을 에칭 마스크로서 이용하는 이방성 에칭 공정에 의해 형성되지만, 임의의 다른 적절한 에칭 공정이 이용될 수도 있다.
소스/드레인 영역(80)은, 금속 유기 CVD(Metal-Organic CVD, MOCVD), 분자선 에피택시(Molecular Beam Epitaxy, MBE), 액상 에피택시(Liquid Phase Epitaxy, LPE), 기상 에피택시(Vapor Phase Epitaxy, VPE), 선택적 에피택시 성장(Selective Epitaxial Growth, SEG) 등 또는 이의 조합과 같은 적절한 방법을 이용하여 리세스에 재료를 에피택시 성장시킴으로써 형성된다.
도 7a에 도시된 바와 같이, 에피택시 소스/드레인 영역(80)은 핀(64)의 각각의 표면으로부터 상승된 표면(예를 들어, 핀(64)의 리세스되지 않은 부분 위로 상승된 표면)을 가질 수 있고, 패싯(facet)을 가질 수 있다. 인접한 핀(64)의 소스/드레인 영역(80)이 병합되어 연속적인 에피택시 소스/드레인 영역(80)을 형성할 수 있다(도 7b 참조). 일부 실시예에서, 인접한 핀(64)을 위한 소스/드레인 영역(80)은 서로 병합되지 않고 별도의 소스/드레인 영역(80)으로 유지된다(도 7c 참조). 일부 실시예에서, 생성된 FinFET이 n형 FinFET이고, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인으로 도핑된 실리콘 탄소(SiCP) 등을 포함한다. 일부 실시예에서, 생성된 FinFET이 p형 FinFET인 대안적인 실시예에서, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p형 불순물을 포함한다.
에피택시 소스/드레인 영역(80)에 도펀트가 주입되어 소스/드레인 영역(80)을 형성한 후에, 어닐링 공정이 이어질 수 있다. 이온 주입 공정은, 이온 주입 공정으로부터 보호될 FinFET의 영역을 덮기 위한 포토 레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P형 불순물이 P형 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N형 불순물이 N형 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 일부 실시예에서, 에피택시 소스/드레인 영역은 성장 중에 인시츄(in situ) 도핑될 수 있다.
다음으로, 도 8에 도시된 바와 같이, 접촉 에칭 정지층(Contact Etch Stop Layer, CESL)(83)이 도 7a에 도시된 구조물 위에 형성된다. CESL(83)은 후속하는 에칭 공정에서 에칭 정지층으로서 기능하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이의 조합 등과 같은 적절한 재료를 포함할 수 있고, CVD, PVD, 또는 이의 조합 등과 같은 적절한 형성 방법에 의해 형성될 수 있다.
다음으로, 층간 유전체(Interlayer Dielectric, ILD)(90)가 CESL(83) 및 더미 게이트 구조물(75)(예를 들어, 75A, 75B 및 75C) 위에 형성된다. 일부 실시예에서, ILD(90)는 실리콘 질화물, 포스포실리케이트 유리(Phosphosilicate Glass, PSG), 보로실리케이트 유리(Borosilicate Glass, BSG), 붕소 도핑된 포스포실리케이트 유리(Boron-doped Phosphosilicate Glass; BPSG), 미도핑 실리케이트 유리(Undoped Silicate Glass, USG) 등과 같은 유전체 재료로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. ILD(90)가 형성된 후에, 유전체층(91)이 ILD(90) 위에 형성된다. 유전체층(91)은 후속하는 에칭 공정에서 ILD(90)의 손실을 방지하거나 감소시키기 위한 보호층으로서 기능한다. 유전체층(91)은 CVD, PECVD 또는 FCVD와 같은 적절한 방법을 이용하여 실리콘 질화물, 실리콘 탄화질화물 등과 같은 적절한 재료로 형성될 수 있다. 유전체층(91)이 형성된 후에, CMP 공정과 같은 평탄화 공정이 유전체층(91)의 평평한 상부 표면을 달성하기 위해 수행될 수 있다. CMP는 또한 게이트(68) 위에 배치된 마스크(70) 및 CESL(83)의 일부를 제거할 수 있다. 평탄화 공정 후에, 일부 실시예에서, 유전체층(91)의 상부 표면은 게이트(68)의 상부 표면과 평평하다.
일 실시예에서, 게이트 라스트 공정(때때로 대체 게이트 공정으로 지칭된다)이 수행되어, 후속하여 더미 게이트 구조물(75)의 게이트(68) 및 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로 지칭될 수도 있다)로 대체한다.
다음으로, 도 9에서, 더미 게이트 구조물(75A, 75B, 75C)(도 7a 참조)이 제거되어 게이트 트렌치(89A, 89B, 또는 89C)를 각각 형성한다. 다음으로, 제1 게이트 스페이서(85)의 상부 부분을 제거함으로써, 게이트 트렌치(89A, 89B, 89C)의 상부 부분이 확장되어, 게이트 트렌치(89A, 89B, 89C) 각각이 상부 트렌치(89U) 및 하부 트렌치(89L)를 갖도록 한다. 여기서, 상부 트렌치(89U)는 하부 트렌치(89L)보다 더 넓다. 게이트 트렌치(89A, 89B, 89C)를 형성하는 세부 사항은 이하에서 논의된다. 간략화를 위해, 게이트 트렌치(89A, 89B, 89C)는 집합적으로 게이트 트렌치(89)로 지칭될 수 있다.
일부 실시예에서, 더미 게이트 구조물(75)을 제거하기 위해, 하나 이상의 에칭 단계가 수행되어 게이트(68) 및 게이트(68) 바로 아래의 게이트 유전체(66)를 제거함으로써, 게이트 트렌치(89)(리세스로 지칭될 수도 있음)가 각각의 제1 게이트 스페이서(85) 사이에 형성되도록 한다. 각각의 게이트 트렌치(89)는 각각의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트를 제거하는 동안, 게이트 유전체(66)는 게이트(68)가 에칭될 때 에칭 정지층으로서 이용될 수 있다. 게이트 유전체(66)는 게이트(68)가 제거된 후에 제거될 수 있다.
다음으로, 건식 에칭 공정과 같은 이방성 에칭 공정이 수행되어 제1 게이트 스페이서(85)의 상부 부분을 제거한다. 일부 실시예에서, 제1 게이트 스페이서(85)의 재료에 대해 선택적인(예를 들어, 더 높은 에칭 속도를 가지는) 에칭제(etchant)를 이용하여 이방성 에칭 공정이 수행되어, 제2 게이트 스페이서(87) 및 유전체층(91)을 실질적으로 공격하지 않으면서, 제1 게이트 스페이서(85)가 리세스(예를 들어, 상부 부분이 제거된다)될 수 있다. 제1 게이트 스페이서(85)의 상부 부분이 제거된 후에, 제2 게이트 스페이서(87)의 상부 측벽(87SU)이 노출된다.
도 9에 도시된 바와 같이, 제1 게이트 스페이서(85)의 상부 부분이 제거된 후에, 각각의 게이트 트렌치(89)는 상부 트렌치(89U) 및 하부 트렌치(89L)를 가진다. 하부 트렌치(89L)는 제1 게이트 스페이서(85)의 나머지 하부 부분 사이에 위치한다. 상부 트렌치(89U)는 하부 트렌치 위에 위치하며, 제2 게이트 스페이서(87)의 상부 측벽(87SU)에 의해 규정(예를 들어, 경계)된다. 도 9는 상부 트렌치(89U)와 하부 트렌치(89L) 사이의 계면(86)을 도시하며, 여기서 계면(86)은 제1 게이트 스페이서(85)의 나머지 하부 부분의 상부 표면(85U)과 평평하다. 게이트 트렌치(89) 각각은, 더 넓은 상부 트렌치(89U) 및 더 좁은 하부 트렌치(89L)를 가져서, 문자 "Y"를 닮았고, 따라서 게이트 트렌치(89)는 Y자형 게이트 트렌치로 지칭될 수 있다.
일부 실시예에서, 상부 트렌치(89U)는 약 20 nm 내지 약 30 nm의 폭(W1)(예를 들어, 각각의 대향하는 상부 측벽(87SU) 사이의 거리)을 가지고, 약 40 nm 내지 약 80 nm의 깊이(H1)(예를 들어, 제2 게이트 스페이서(87)의 상부 표면과 계면(86) 사이의 거리)를 가진다. 하부 트렌치(89L)는 약 10 nm 내지 약 20 nm 사이의 폭(W2)(예를 들어, 제1 게이트 스페이서(85)의 나머지 하부 부분의 각각의 대향하는 측벽 사이의 거리)을 가지며, 약 20 nm 내지 약 40 nm의 깊이(H2)(예를 들어, 게이트 트렌치(89)의 최하부와 계면(86) 사이의 거리)를 가진다. 후속 처리에서 설명되는 바와 같이, 금속 게이트(97)(예를 들어, 도 21 참조)가 하부 트렌치(89L)에 형성된다. 예를 들어, 텅스텐과 같은 게이트 전극 재료(예를 들어, 도 21의 101 참조)가 하부 트렌치(89L)를 채워서 금속 게이트의 게이트 전극을 형성하는 데 이용된다. 따라서, 하부 트렌치(89L)의 크기는 금속 게이트의 크기 및 게이트 전극의 크기를 결정한다.
다음으로, 도 10에서, 게이트 유전체층(92), 일함수층(94), 선택적 캡핑층(96), 및 글루층(98)이 게이트 트렌치(89)에 연속적으로 형성된다. 게이트 유전체층(92)이, 핀(64)의 최상부 표면 및 측벽, 게이트 스페이서(85/87)의 최상부 표면 및 측벽, 및 유전체층(91)의 최상부 표면 위와 같이, 게이트 트렌치(89) 내에 컨포멀하게 퇴적된다. 일부 실시예에서, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물 또는 이의 다층을 포함한다. 예시적인 실시예에서, 게이트 유전체층(92)은 고-k 유전체 재료를 포함하고, 이 실시예에서, 게이트 유전체층(92)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트 및 이의 조합을 포함할 수 있다. 게이트 유전체층(92)의 형성 방법은 분자선 증착(Molecular-Beam Deposition; MBD), 원자층 증착(Atomic Layer Deposition, ALD), 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD) 등을 포함할 수 있다. 게이트 유전체층(92)의 두께는, 예를 들어 약 8옹스트롬 내지 약 20옹스트롬일 수 있다. 일부 실시예에서, 게이트 유전체층(92)이 형성되기 전에, 계면층(Interfacial　Layer, IL)이 게이트 트렌치(89)에 형성된다.
다음으로, 일함수층(94)이 게이트 유전체층(92) 위에 (예를 들어, 컨포멀하게) 형성된다. 일부 실시예에서, 일함수층(94)은 P형 일함수층, N형 일함수층, 이의 다층 또는 이의 조합일 수 있다. 도 10에 예시된 예에서, 일함수층(94)은 N형 일함수층이다. 본 명세서의 논의에서, 일함수층은 일함수 금속으로 지칭될 수도 있다. P형 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 P형 일함수 금속은, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 그 밖의 적절한 P형 일함수 재료, 또는 이의 조합을 포함한다. N형 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 N형 일함수 금속은, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 그 밖의 적절한 N형 일함수 재료 또는 이의 조합을 포함한다. 일함수 값은 일함수층의 재료 조성과 연관되고, 따라서 형성될 디바이스에서 목표 임계 전압(Vt)이 달성되도록 일함수층의 재료가 선택되어 이의 일함수 값을 조정한다. 일함수층(들)은 CVD, 물리적 기상 증착(Physical Vapor Deposition, PVD), ALD 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다. 예를 들어, P형 일함수층의 두께는 약 8옹스트롬 내지 약 15옹스트롬일 수 있고, N형 일함수층의 두께는 약 15옹스트롬 내지 약 30옹스트롬일 수 있다.
다음으로, 선택적인 캡핑층(96)이 일함수층(94) 위에 (예를 들어, 컨포멀하게) 형성된다. 캡핑층(96)이 형성되는 경우, 캡핑층(96)은 그 아래에 위치하는 일함수층(94)이 산화되지 않도록 보호한다. 일부 실시예에서, 캡핑층(96)은, ALD, MBD, CVD 등과 같은 적절한 방법에 의해 형성되는 실리콘층, 실리콘 산화물층 또는 실리콘 질화물층과 같은 실리콘 함유층일 수 있다. 캡핑층(96)의 두께는 약 8옹스트롬 내지 약 15옹스트롬일 수 있다. 일부 실시예에서, 캡핑층(96)은 생략된다.
다음으로, 글루층(98)이 캡핑층(96) 위에, 또는 캡핑층(96)이 생략되면 일함수층(94) 위에 (예를 들어, 컨포멀하게) 형성된다. 글루층(98)은, 하부층(예를 들어, 96)과 글루층(98) 위에 후속하여 형성되는 게이트 전극 재료 사이의 접착층으로서 기능한다. 글루층(98)은, 예를 들어 CVD, PVD, ALD 등과 같은 적절한 증착 방법에 의해, 티타늄 질화물과 같은 적절한 재료로 형성될 수 있다. 하부 트렌치(89L)의 폭(W2) 및 게이트 트렌치에 이전에 형성된 층(예를 들어, 92, 94, 96)의 두께에 따라, 글루층(98)은, 도 10의 예에 도시된 바와 같이 하부 트렌치(89L)의 나머지 부분을 채울 수 있다.
도 11-20은 FinFET 디바이스(100)의 금속 게이트를 형성하기 위한 추가 처리 단계를 도시한다. 간략화를 위해, 도 11-20은 각각 FinFET 디바이스(100)의 일부만을 도시한다. 특히, 도 11-20은 각각 도 10의 영역(88)의 확대도를 도시한다. 예를 들어, 도 11은 글루층(98)이 형성된 후의 도 10의 영역(88)을 도시한다.
다음으로 도 12를 참조하면, 글루층(98)은 글루층 풀 백(pull back) 공정에 의해 게이트 트렌치(89)의 상부 트렌치(89U)로부터 제거된다. 일부 실시예에서, 하부층(예를 들어, 캡핑층(96))을 공격(예를 들어, 손상, 제거)하지 않고 상부 트렌치(89U)로부터 글루층(98)을 선택적으로 제거하기 위해, 습식 에칭 공정이 글루층 풀 백 공정으로서 수행된다. 일부 실시예에서, 습식 에칭 공정은 산 및 산화제를 포함하는 화학 물질을 이용하여 수행된다. 예를 들어, 이용되는 화학 물질은 염산(HCl)과 과산화수소(H2O2)의 혼합물일 수 있으며, 여기서 HCl은 산으로서 기능하고 H2O2는 산화제로서 기능한다. 일부 실시예에서, HCl과 H2O2 사이의 혼합비(예를 들어, 부피비)는 습식 에칭 공정에 대해 약 1:1 내지 1:20이다. 습식 에칭 공정은 약 1분 내지 약 5분의 지속 기간 동안 약 40℃ 내지 약 70℃의 온도에서 수행될 수 있다. 도 12에 도시된 바와 같이, 글루층 풀 백 공정 후에, 캡핑층(96)이 상부 트렌치(89U)에서 노출되고, 글루층(98)의 나머지 부분은 여전히 하부 트렌치(89L)를 채운다.
다음으로, 도 13에서, 캡핑층(96)은 캡핑층 파괴(break through) 공정에 의해 상부 트렌치(89U)에서 제거된다. 일부 실시예에서, 습식 에칭 공정이 상부 트렌치(89U)로부터 캡핑층(96)을 제거하기 위한 캡핑층 파괴 공정으로서 수행된다. 일부 실시예에서, 상부 트렌치(89U)에서 캡핑층(96)을 제거하기 위한 습식 에칭 공정은 불화물 함유 화학 물질을 이용하여 수행된다. 예를 들어, 불화물 함유 화학 물질은 불화 수소산(HF)과 물(예를 들어, H2O 또는 탈 이온수(De-Ionized　Water, DIW))의 혼합물일 수 있다. 일부 실시예에서, HF와 H2O 사이의 혼합비(예를 들어, 부피비)는 습식 에칭 공정에 대해 약 1:100 내지 1:2000이다. 습식 에칭 공정은 약 3분 내지 약 6분의 지속 기간 동안 약 20℃ 내지 약 40℃의 온도에서 수행될 수 있다. 도 13에 도시된 바와 같이, 캡핑층 파괴 공정 후에, 일함수층(94)이 상부 트렌치(89U)에서 노출된다. 일부 실시예에서, 불화물 함유 화학 물질의 에칭 선택성이 높지 않을 수 있으므로, 습식 에칭 공정(캡핑층 파괴 공정)은 시간 모드에서 수행된다. 다시 말해서, 습식 에칭 공정은 시간이 정해져서(예를 들어, 미리 결정된 시간 동안 수행된다), 일함수층(94) 및/또는 게이트 유전체층(92)를 실질적으로 공격하지 않고 상부 트렌치의 캡핑층(96)이 완전히 제거되도록 한다. 도 13에 도시된 바와 같이, 캡핑층 파괴 공정은 또한 하부 트렌치 내의 층(94/96/98)의 일부를 리세스하여, 하부 트렌치 내의 층(94/96/98)이 상부 트렌치(89U)와 하부 트렌치(89L) 사이의 계면(86) 아래로 연장되는 만곡된(예를 들어, 오목한) 상부 표면을 갖도록 한다.
다음으로, 도 14에서, 일함수층(94)이 상부 트렌치(89U)로부터 제거된다. 일부 실시예에서, 그 아래에 위치하는 게이트 유전체층(92)을 공격하지 않고 상부 트렌치(89U)로부터 일함수층(94)을 선택적으로 제거하도록, 습식 에칭 공정이 수행된다. 일부 실시예에서, 습식 에칭 공정은 일부에서 염기 및 산화제를 포함하는 화학 물질을 이용하여 수행된다. 예를 들어, 이용되는 화학 물질은 암모늄 수산화물(NH4OH)과 과산화수소(H2O2)의 혼합물일 수 있으며, 여기서 NH4OH는 염기로서 기능하고 H2O2는 산화제로서 기능한다. 일부 실시예에서, NH4OH와 H2O2 사이의 혼합비(예를 들어, 부피비)는 습식 에칭 공정에 대해 약 1:1 내지 1:2001이다. 습식 에칭 공정은 약 1분 내지 약 5분의 지속 기간 동안 약 40℃ 내지 약 70℃의 온도에서 수행될 수 있다. 도 14에 도시된 바와 같이, 습식 에칭 공정 후에, 게이트 유전체층(92)이 상부 트렌치(89U)에서 노출된다. 도 14는 또한, 일부 실시예에서, 하부 트렌치 내의 층(94/96/98)의 만곡된 상부 표면의 가장 낮은 위치(예를 들어, 기판(50)에 가장 가까운)와 상부 트렌치(89U)와 하부 트렌치(89L) 간의 계면(86) 사이에서 측정된 높이(H3)를 도시하며, 여기서 H3은 약 3 nm 내지 약 12 nm이다.
다음으로, 도 15에서, 글루층(98)이 게이트 트렌치(89)에 (예를 들어, 컨포멀하게) 다시 형성되고, 충전 금속(101)(게이트 금속 또는 게이트 전극 재료라고도 지칭된다)이 게이트 트렌치(89)의 나머지 부분을 채우도록 형성된다. 도 15에 도시된 바와 같이, 글루층(98)(예를 들어, TiN)은 게이트 유전체층(92)을 따라 그리고 하부 트렌치(89L) 내의 층(94/96/98)의 만곡된 상부 표면을 따라 컨포멀하게 형성된다. 새로 형성된 글루층(98)은 하부 트렌치(89L)에서 글루층(98)의 나머지 부분과 합쳐질 수 있다. 글루층(98)이 형성된 후에, 충전 금속(101)이 게이트 트렌치(89)를 충전하도록 형성된다. 충전 금속(101)은, 예를 들어 PVD, CVD, 전기 도금, 무전해 도금 등에 의해 텅스텐(W)과 같은 적절한 금속으로 형성될 수 있다. 텅스텐 외에, 구리, 금, 코발트, 이의 조합, 이의 다층, 또는 이의 합금 등과 같은 다른 적절한 재료 또한 충전 금속(101)으로 이용될 수 있다.
다음으로, 도 16에서, 충전 금속(101)은 습식 에칭 공정에 의해 에칭 백(예를 들어, 리세스)되며, 이는 그 아래에 위치하는 글루층(98)을 실질적으로 공격하지 않으면서, 충전 금속(101)을 선택적으로 제거한다. 충전 금속(101)을 에칭 백하기 위한 습식 에칭 공정은 일부 실시예에서 산 및 산화제를 포함하는 화학 물질을 이용하여 수행된다. 예를 들어, 이용되는 화학 물질은 염산(HCl)과 과산화수소(H2O2)의 혼합물일 수 있으며, 여기서 HCl은 산으로서 기능하고 H2O2는 산화제로서 기능한다. 일부 실시예에서, HCl과 H2O2 사이의 혼합비(예를 들어, 부피비)는 습식 에칭 공정에 대해 약 1:1 내지 1:20이다. 습식 에칭 공정은 약 5분 내지 약 10분의 지속 기간 동안 약 30℃ 내지 약 70℃의 온도에서 수행될 수 있다. 일부 실시예에서, HCl과 H2O2 사이의 혼합 비율은 충전 금속(101)과 글루층(98) 사이의 목표 에칭 선택도를 달성하도록 조정된다. 예를 들어, 혼합 비율을 조정함으로써, 충전 금속(101)(예를 들어, W)과 글루층(98)(예를 들어, TiN) 사이의 에칭 선택도(예를 들어, 에칭 속도의 비율)는 약 20 내지 약 60이다. 도 16에 도시된 바와 같이, 습식 에칭 공정 후에, 충전 금속(101)의 나머지 부분은 하부 트렌치(89L)를 채우고, 충전 금속(101)의 나머지 부분의 상부 표면은 제1 게이트 스페이서(85)의 상부 표면보다 약간 위에 위치한다.
다음으로, 도 17에서, 상부 트렌치(89U)로부터 글루층(98)을 제거하기 위해 제2 글루층 풀 백 공정이 수행된다. 일부 실시예에서, 충전 금속(101)을 실질적으로 공격하지 않고 상부 트렌치(89U)에서 글루층(98)을 선택적으로 제거하기 위해, 습식 에칭 공정이 제2 글루층 풀 백 공정으로서 수행된다. 일부 실시예에서, 습식 에칭 공정은 불화물 함유 화학 물질, 억제제, 및 산화제를 포함하는 화학 물질(예를 들어, 에칭제)을 이용하여 수행된다. 예를 들어, 불화물 함유 화학 물질은, 암모늄 불화물(NH4F), 테트라-n-부틸 암모늄 불화물(Tetra-N-Butylammonium　Fluoride, TBAF) 또는 테트라메틸 암모늄 불화물(Tetramethylammonium Fluoride, TMAF)일 수 있다. 억제제는 벤지미 다졸(C7H6N2), 톨리트리아졸(Tolyltriazole, TTA) 또는 5-클로로-1H-벤조트리아졸일 수 있다. 억제제는 습식 에칭 공정에 의해 충전 금속(101)이 에칭되지 않도록 보호할 수 있다. 산화제는 과산화수소(H2O2), 질산(HNO3) 또는 이 둘의 혼합물일 수 있다. 일부 실시예에서, 불화물 함유 화학 물질, 억제제 및 산화제 사이의 혼합비(예를 들어, 부피비)는 글루층(98)과 충전 금속(101) 사이의 목표 에칭 선택성을 달성하도록 조정된다. 예를 들어, 충전 금속(101)을 실질적으로 공격하지 않으면서 글루층(98)을 제거하도록 약 20 내지 약 60의 선택성이 달성될 수 있다. 일부 실시예에서, 습식 에칭 공정은 약 1분 내지 약 5분의 지속 시간 동안 약 30℃ 내지 약 60℃의 온도에서 수행된다. 도 17에 도시된 바와 같이, 습식 에칭 공정 후에, 게이트 유전체층(92)은 상부 트렌치(89U)에서 노출되고, 충전 금속(101)의 나머지 부분의 상부 표면은 제1 게이트 스페이서(85)의 상부 표면과 평평하거나, 또는 상부 트렌치(89U)와 하부 트렌치(89L) 사이의 계면(86)과 평평하다.
다음으로, 도 18에서, 예를 들어 제 2 게이트 스페이서(87)의 내부 측벽을 따라, 상부 트렌치(89U)에 배치된 게이트 유전체층(92)의 일부가 제거된다. 일부 실시예에서, 게이트 유전체층(92)의 일부를 제거하기 위해 건식 에칭 공정이 수행된다. 충전 금속(101)의 나머지 부분은 게이트 전극(101)을 형성한다. 도 18에 도시된 바와 같이, 게이트 유전체층(92), 일함수층(94), 캡핑층(96), 글루층(98) 및 충전 금속(101)과 같은 하부 트렌치(89L) 내의 다양한 층의 나머지 부분이 금속 게이트(97)를 형성한다.
도 18에서, 금속 게이트(97)의 상부 표면은 제 1 게이트 스페이서(85)의 상부 표면과 실질적으로 평평하다. 게이트 유전체층(92), 일함수층(94) 및 캡핑층(96)은 모두 도 18에서 U자형 단면을 가진다. 글루층(98)은 게이트 전극(101)과 캡핑층(96) 사이에 수직으로 배치되며, 글루층(98)의 하부 부분은 U자형 캡핑층(96)으로 둘러싸인 중심 영역으로 연장되어서 이를 채운다. 또한, 글루층(98)은 U자형 일함수층(94)의 두 개의 대향하는 내부 측벽 사이에 수평으로 배치된다.
다음으로, 도 19에서, 실리콘과 같은 반도체 재료(111)이 PVD, CVD 등과 같은 적절한 형성 방법을 이용하여 게이트 트렌치(89)에 형성된다. 다음으로, 게이트 접촉부(102)가 게이트 전극(101)에 전기적으로 연결되도록 반도체 재료(111)에 게이트 접촉부(102)가 형성된다. 게이트 접촉부(102)(접촉 플러그라고도 지칭된다)를 형성하기 위해, 접촉 개구부가 예를 들어, 포토 리소그래피 및 에칭을 이용하여 반도체 재료(111)에 형성되어 게이트 전극(101)을 노출시킨다. 접촉 개구부가 형성되면, 배리어층(104), 시드층(109), 및 충전 금속(110)이 접촉 개구부에 연속적으로 형성되어 게이트 접촉부(102)를 형성한다.
일부 실시예에서, 배리어층(104)은 티타늄 질화물과 같은 전기적 도전성 재료를 포함하지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 재료가 대안적으로 이용될 수 있다. 배리어층(104)은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 그러나, 스퍼터링, 금속 유기 화학 기상 증착(Metal　Organic　Chemical　Vapor　Deposition, MOCVD) 또는 ALD와 같은 다른 대안적인 공정이 대안적으로 이용될 수 있다.
다음으로, 시드층(109)이 배리어층(104) 위에 형성된다. 시드층(109)은 구리, 티타늄, 탄탈럼, 티타늄 질화물, 탄탈럼 질화물 등 또는 이의 조합을 포함할 수 있고, ALD, 스퍼터링, PVD 등에 의해 퇴적될 수 있다. 일부 실시예에서, 시드층은 금속층이며, 이는 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 예를 들어, 시드층(109)은 티타늄층 및 티타늄층 위의 구리층을 포함할 수 있다.
다음으로, 충전 금속(110)이 시드층(109) 위에 퇴적되고, 접촉 개구부의 나머지 부분을 채운다. 충전 금속(110)은 Cu, Al, W 등과 같은 금속 함유 재료, 이의 조합 또는 이의 다층일 수 있으며, 예를 들어 전기 도금, 무전해 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 충전 금속(110)의 형성 후에, CMP와 같은 평탄화 공정이 수행되어, 유전체층(91)(도 21 참조)의 상부 표면 위에 그리고 제2 게이트 스페이서(87)의 상부 표면 위에 위치하는, 배리어층(104), 시드층(109) 및 충전 금속(110)의 과잉 부분을 제거할 수 있다. 배리어층(104), 시드층(109) 및 충전 금속(110)의 결과적인 나머지 부분이 게이트 접촉부(102)를 형성한다.
다음으로, 도 20에서, 반도체 재료(111)가 유전체 재료(113)로 대체된다. 반도체 재료(111)는 반도체 재료(111)에 선택적인 에칭제를 이용하는 에칭 공정에 의해 제거될 수 있다. 반도체 재료(111)가 제거된 후에, 유전체 재료(113)(예를 들어, 실리콘 산화물, 실리콘 질화물, 저-k 유전체 재료 등)는 반도체 재료(111)에 의해 이미 점유된 공간을 채우도록 형성된다.
도 21은 유전체 재료(113)가 반도체 재료(111)를 대체한 후의 FinFET 디바이스(100)의 단면도를 도시한다. 도 21에 도시된 바와 같이, 더미 게이트 구조물(75A, 75B, 75C)을 각각 대체하는 금속 게이트(97A, 97B, 97C)가 핀(64) 위에 형성된다. 당업자는, 유전체층(91) 위에 금속화층의 형성 및 소스/드레인 접촉부의 형성과 같이, FinFET 디바이스(100)의 제조를 완료하기 위한 추가 처리가 수행될 수 있음을 이해할 것이다. 간결성을 위해, 본 명세서에서는 세부 사항이 논의되지 않는다.
반도체 제조 공정이 계속 진행됨에 따라, 인접한 금속 게이트(97) 사이의 거리(예를 들어, 피치)가 점차 가까워진다. 5nm 또는 이를 초과하는 고급 처리 노드의 경우, 금속 게이트(97) 사이의 작은 피치는 금속 게이트 누설을 야기할 수 있으며, 이는 형성되는 디바이스의 신뢰성을 감소시킨다. 금속 게이트(97)가 제2 게이트 스페이서(87) 사이에 형성되는 기준 설계(예를 들어, 제1 게이트 스페이서(85)가 완전히 제거되고 금속 게이트(97)가 제2 게이트 스페이서(87) 사이의 공간을 채우는)와 비교하여, 본 개시는 리세스된 제1 게이트 스페이서(85) 사이에 금속 게이트(97)를 형성함으로써 금속 게이트(97) 사이의 피치를 증가시키고, 이로 인해 금속 게이트 누설을 감소시키고 디바이스 신뢰성을 증가시킨다. 인접한 금속 게이트(97) 사이의 피치가 증가되면, 인접한 게이트 접촉부(102) 사이의 피치 또한 증가될 수 있으며, 이는 게이트 접촉부(102)가 제2 게이트 스페이서(87)에 의해 둘러싸여 있다는 사실로 인해, 인접 게이트 접촉부(102) 사이의 전기적 단락 가능성을 방지하거나 감소시킨다.
도 21의 예에서, 모든 금속 게이트(97)는 동일한 구조물(예를 들어, 금속 게이트에서 동일한 막 방식)을 가진다. 다른 실시예에서, 금속 게이트(97)는 상이한 구조물을 가질 수 있다. 예를 들어, 상이한 임계 전압을 달성하기 위해 및/또는 FinFET 디바이스(100)의 상이한 영역(예를 들어, N형 디바이스 영역 또는 P형 디바이스 영역)에 금속 게이트를 형성하기 위해, 각각의 금속 게이트(97)는 상이한 일함수층(들)을 가질 수 있다. 일 예가 도 22에 도시되어 있다.
도 22는 일 실시예에서 FinFET 디바이스(100A)의 일부의 단면도를 도시한다. FinFET 디바이스(100A)는 도 21의 FinFET 디바이스(100)와 유사하지만, 각각의 금속 게이트에 대해 상이한 일함수층(들)을 가진다. 간결성을 위해, 도 22는 FinFET 디바이스(100A)의 영역(88)(도 10 참조)의 일부와 같이, 금속 게이트(97A, 97B, 97C)에 인접한 FinFET 디바이스(100A)의 일부만을 도시한다. 금속 게이트(97A, 97B, 97C)는 분배기(121)에 의해 분리되며, 분배기(121)는 간결성을 위해 생략된 금속 게이트(97A, 97B, 97C) 사이의 추가적인 특징부(예를 들어, 도 21 참조)를 나타낸다.
도 22에서, 금속 게이트(97A)는 도 21의 금속 게이트(97A)와 동일하고 N형 일함수층(94)을 가진다. 금속 게이트(97B)는 두 개의 일함수층을 가진다. 특히, 금속 게이트(97B)는 게이트 유전체층(92)과 접촉하고(예를 들어, 물리적으로 접촉하고) 게이트 유전체층(92)을 따라 연장되는 P형 일함수층(94A)을 가지고, P형 일함수층(94A)과 접촉하고(예를 들어, 물리적으로 접촉하고) P형 일함수층(94A)을 따라 연장되는 N형 일함수층(94)을 가진다. 금속 게이트(97A)의 캡핑층(96)은 U자형 단면을 갖는 반면, 금속 게이트(97B)의 캡핑층(96)은 직사각형의 단면을 가짐에 유의한다. 이는 캡핑층(96)에 이용 가능한 공간이 더 작은 금속 게이트(97B)의 이중 일함수층 구조물에 기인할 수 있다. 따라서, 금속 게이트(97A)의 글루층(98)은 U자형 캡핑층(96)에 의해 둘러싸인 중심 영역으로 돌출되는 하부 부분을 갖는 반면, 금속 게이트(97B)의 글루층(98)은 직사각형 형상의 캡핑층(96) 위에 배치되고 그러한 하부 부분을 갖지 않는다. 금속 게이트(97C)는 금속 게이트(97B)와 유사하지만, 상이한 P형 일함수층(94B)을 가진다.
본 개시는 상이한 막 방식(예를 들어, 상이한 일함수층)을 갖는 금속 게이트(97A, 97B, 97C)를 갖는 FinFET 디바이스를 형성하는 데 있어서 많은 이점을 제공한다. 여기에서, 막 방식이라는 용어는 금속 게이트(97)의 층(예를 들어, 92, 94/94A/94B, 96, 98)의 스택의 재료 및 구조를 지칭한다. 이러한 이점을 이해하기 위해, 이방성 플라즈마 에칭 공정과 같은 건식 에칭 공정을 수행하여, 글루층(98), 캡핑층(96) 및 일함수층(94/94A/94B)(도 12-14의 처리 참조)이 상부 트렌치(89U)에서 제거되는 기준 방법을 고려해본다. 게이트 트렌치(89A, 89B, 89C) 내의 금속 게이트의 상이한 막 방식(예를 들어, 상이한 일함수층)으로 인해, 게이트 트렌치(89A, 89B, 89C) 내의 층의 상이한 조합에 대한 에칭 속도는 서로 다르고, 이는 게이트 트렌치에서 층을 제거할 때 로딩 효과(예를 들어, 불균일)를 초래한다. 다시 말해서, 게이트 트렌치(89A, 89B, 89C)에서 제거되는 층의 양이 서로 다르다. 이는 후속적으로 형성되는 금속 게이트(97A, 97B, 97C)의 게이트 높이의 불균일을 초래할 수 있다. 또한, 건식 에칭 공정은 게이트 유전체층(92), 유전체층(91) 및/또는 ILD(90)를 손상시킬 수 있고, 형성된 피처부의 임계 치수(Critical　Dimension, CD)(예를 들어, 금속 게이트의 CD)를 변경할 수 있다.
대조적으로, 본 개시 방법은 습식 에칭 공정을 이용하여 상부 트렌치(89U)로부터 글루층(98), 캡핑층(96) 및 일함수층(94/94A/94B)을 제거한다. 습식 에칭 공정의 엔드 포인트는, 예를 들어 제거되는 층에 선택적인 에칭제를 이용함으로써 정확하게 제어될 수 있다. 습식 에칭 공정에 의해 로딩 효과가 감소되거나 회피된다. 결과적으로, 후속적으로 형성되는 금속 게이트(97A, 97B, 97C)는 잘 제어되고 균일한 게이트 높이를 가진다. 또한, 게이트 유전체층(92)에 대한 손상이 회피되고, ILD(90) 및/또는 유전체층(91)의 손실이 감소되며, 금속 게이트의 임계 치수가 보존된다.
도 23은 일 실시예에 따른 FinFET 디바이스(100B)의 일부의 단면도를 도시한다. FinFET 디바이스(100B)는 도 22의 FinFET 디바이스(100A)와 유사하지만, 캡핍층(96)이 없다.　도 23에서, 게이트 유전체층(92) 및 일함수층(예를 들어, 94, 94A, 94B)은 모두 U자형 단면을 가진다. 결과적으로, 금속 게이트(97A)의 글루층(98)은 U자형 일함수층(94)(예를 들어, N형 일함수층)의 중심 영역에 배치된다. 금속 게이트(97B)의 글루층(98)은 U자형 일함수층(94)(예를 들어, N형 일함수층) 위에 배치되는 상부 부분을 가지며, U자형 일함수층(94)에 의해 둘러싸인 중심 영역으로 돌출되는 하부 부분을 가진다. 또한, 금속 게이트(97B)의 글루층(98)의 상부 부분은 P형 일함수층(94A)에 의해 둘러싸인 중심 영역에 배치되고, 게이트 전극(101)은 글루층(98)에 의해 둘러싸인다. 금속 게이트(97C)의 구조물은 금속 게이트(97B)의 구조물과 유사하므로, 세부 사항은 반복하여 설명되지 않는다.
개시된 실시예에 대한 변형 또는 수정이 가능하며 본 개시의 범위에 전적으로 포함되도록 의도된다. 예를 들어, FinFET 디바이스의 금속 게이트를 형성하는 것 외에도, 개시된 실시예는 게이트 높이의 정확한 제어가 필요한 다른 금속 게이트 노출 공정에 이용될 수 있다. 또한, 목표 게이트 높이를 달성하기 위해, 에칭제의 온도, 지속 시간 및/또는 화학적 조성과 같이, 상부 트렌치로부터 다양한 층을 제거하기 위해 이용되는 습식 에칭 공정의 조건 및/또는 파라미터가 에칭 속도를 미세 조정하도록 수정될 수 있다. 다른 예로서, 개시된 실시예는 금속 아일랜드 또는 금속 게이트의 높이를 제어하는 데 이용될 수 있다.
실시예는 이점을 달성한다. 예를 들어, 개시된 실시예는 인접한 금속 게이트 사이의 피치를 증가시킴으로써, 금속 게이트 누설을 감소시키고 형성되는 디바이스의 신뢰성을 증가시킨다. 증가된 게이트 피치는 또한 인접한 게이트 접촉부 사이의 전기적 단락 가능성을 감소시킨다. 상부 트렌치(89U)로부터 다양한 층(예를 들어, 94, 96, 98)을 제거하기 위해 습식 에칭 공정을 이용하는 것은 로딩 효과를 감소시키고, 형성되는 금속 게이트의 게이트 높이를 정확하게 제어하는 것을 돕는다. 또한, 게이트 유전체층(92)의 손상 및 ILD층(90)/유전체층(91)의 손실이 방지되거나 감소된다. 또한, 형성되는 피처부의 임계 치수(Critical Dimension, CD)(예를 들어, 금속 게이트의 CD)가 보존된다.
도 24는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다. 도 24에 도시된 실시예 방법은 많은 가능한 실시예 방법의 예일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 24에 도시된 다양한 단계가 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 24를 참조하면, 단계(1010)에서, 핀 위에 배치되는 더미 게이트는 유전체 재료로 둘러싸인다. 단계(1020)에서, 더미 게이트를 제거하고 더미 게이트의 측벽을 따라 배치된 제1 게이트 스페이서의 상부 부분을 제거함으로써 유전체 재료에 게이트 트렌치가 형성되고, 게이트 트렌치는 제1 게이트 스페이서의 나머지 하부 부분 사이에 위치하는 하부 트렌치를 포함하고 하부 트렌치 위의 상부 트렌치를 포함한다. 단계(1030)에서, 게이트 유전체층, 일함수층 및 글루층이 게이트 트렌치에 연속적으로 형성된다. 단계(1040)에서, 글루층 및 일함수층이 상부 트렌치에서 제거된다. 단계(1050)에서, 제거 후에, 게이트 트렌치는 게이트 전극 재료로 채워진다. 단계(1060)에서, 게이트 전극 재료가 상부 트렌치에서 제거되고, 게이트 전극 재료의 나머지 부분이 게이트 전극을 형성한다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은, 핀 위에 배치된 더미 게이트를 유전체 재료로 둘러싸는 단계; 상기 더미 게이트를 제거하고 상기 더미 게이트의 측벽을 따라 배치된 제1 게이트 스페이서의 상부 부분을 제거함으로써, 게이트 트렌치를 상기 유전체 재료에 형성하는 단계로서, 상기 게이트 트렌치는 상기 제1 게이트 스페이서의 나머지 하부 부분 사이의 하부 트렌치를 포함하고 상기 하부 트렌치 위의 상부 트렌치를 포함하는 것인 단계; 게이트 유전체층, 일함수층 및 글루층을 상기 게이트 트렌치에 연속적으로 형성하는 단계; 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계; 상기 제거하는 단계 후에, 상기 게이트 트렌치를 게이트 전극 재료로 채우는 단계; 및 상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계로서, 상기 게이트 전극 재료의 나머지 부분은 게이트 전극을 형성하는 것인 단계를 포함한다. 일 실시예에서, 상기 글루층 및 상기 일함수층을 제거하는 단계 후에, 상기 글루층의 나머지 부분 및 상기 일함수층의 나머지 부분은 상기 상부 트렌치와 상기 하부 트렌치 사이의 계면 아래로 연장되는 만곡된 상부 표면을 갖는다. 일 실시예에서, 상기 게이트 트렌치를 형성하는 단계는, 상기 더미 게이트를 제거하도록 하나 이상의 에칭 공정을 수행하는 단계; 및 상기 더미 게이트가 제거된 후에, 상기 제1 게이트 스페이서의 상부 부분을 제거하도록 다른 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 제2 게이트 스페이서는 상기 제1 게이트 스페이서를 둘러싸고, 상기 제1 게이트 스페이서의 상부 부분을 제거하는 단계 후에, 상기 제1 게이트 스페이서의 나머지 하부 부분 위에 위치하는 상기 제2 게이트 스페이서의 측벽이 상기 상부 트렌치를 규정한다. 일 실시예에서, 상기 상부 트렌치는 상기 하부 트렌치보다 넓다. 일 실시예에서, 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는, 상기 글루층을 상기 상부 트렌치에서 선택적으로 제거하도록 제1 에칭 공정을 수행하는 단계; 및 상기 제1 에칭 공정 후에, 상기 일함수층을 상기 상부 트렌치에서 선택적으로 제거하도록 제2 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 방법은 실리콘 함유 캡핑층을 상기 일함수층과 상기 글루층 사이에 형성하는 단계; 및 상기 게이트 트렌치를 상기 게이트 전극 재료로 충전하는 단계 전에, 상기 실리콘 함유 캡핑층을 상기 상부 트렌치에서 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 실리콘 함유 캡핑층을 제거하는 단계는 상기 제1 에칭 공정 후에 그리고 상기 제2 에칭 공정 전에 제3 에칭 공정을 수행하는 단계를 포함하고, 상기 제3 에칭 공정은 상기 실리콘 함유 캡핑층의 일부, 상기 글루층의 일부 및 상기 일함수층의 일부를 제거한다. 일 실시예에서, 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는 상기 상부 트렌치에 배치된 상기 게이트 유전체층의 상부 부분을 노출시키고, 상기 방법은, 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계 후에 그리고 상기 게이트 트렌치를 채우는 단계 전에, 상기 게이트 트렌치에 그리고 상기 게이트 유전체층의 노출된 상부 부분 위에 상기 글루층을 두 번째로 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계는 상기 게이트 전극 재료를 선택적으로 제거하도록 제1 습식 에칭 공정을 수행하는 단계를 포함하고, 상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계는 상기 상부 트렌치에 배치된 상기 글루층의 상부 부분을 노출시킨다. 일 실시예에서, 상기 방법은 상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계 후에, 상기 상부 트렌치에 배치된 상기 글루층의 상부 부분을 선택적으로 제거하도록 제2 습식 에칭 공정을 수행하는 단계; 및 상기 제2 습식 에칭 공정 후에, 상기 상부 트렌치에 배치된 상기 게이트 유전체층의 상부 부분을 제거하도록 건식 에칭 공정을 수행하는 단계를 더 포함한다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은, 더미 게이트를 제거하고 상기 더미 게이트 주위의 제1 게이트 스페이서의 상부 부분을 제거함으로써, 게이트 트렌치를 유전체 재료에 형성하는 단계로서, 상기 게이트 트렌치는 상기 제1 게이트 스페이서의 나머지 하부 부분 사이의 하부 트렌치를 포함하고 상기 하부 트렌치 위의 상부 트렌치를 포함하는 것인 단계; 게이트 유전체층, 일함수층, 캡핑층 및 제1 글루층을 상기 게이트 트렌치에 연속적으로 형성함으로써 상기 게이트 트렌치의 측벽 및 최하부를 라이닝하는 단계; 상기 제1 글루층, 상기 캡핑층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계; 상기 제1 글루층, 상기 캡핑층 및 상기 일함수층을 제거하는 단계 후에, 제2 글루층을 상기 게이트 트렌치에 형성하는 단계; 상기 제2 글루층을 형성하는 단계 후에, 상기 게이트 트렌치를 게이트 금속으로 채우는 단계; 상기 게이트 금속을 상기 상부 트렌치에서 제거하는 단계로서, 상기 하부 트렌치 내의 상기 게이트 금속의 나머지 부분은 게이트 전극을 형성하는 것인 단계; 및 상기 게이트 금속을 제거하는 단계 후에, 상기 제2 글루층 및 상기 게이트 유전체층을 상기 상부 트렌치에서 제거하는 단계를 포함한다. 일 실시예에서, 상기 상부 트렌치의 제1 폭은 상기 하부 트렌치의 제2 폭보다 크다. 일 실시예에서, 상기 제1 글루층, 상기 캡핑층, 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는, 상기 제1 글루층을 선택적으로 제거하도록, 산 및 제1 산화제의 제1 혼합물을 이용하여 제1 습식 에칭 공정을 수행하는 단계; 상기 제1 습식 에칭 공정 후에, 상기 캡핑층을 제거하도록, 불화물 함유 화학 물질을 이용하여 제2 습식 에칭 공정을 수행하는 단계; 및 상기 제2 습식 에칭 공정 후에, 상기 일함수층을 선택적으로 제거하도록, 베이스 및 제2 산화제의 제2 혼합물을 이용하여 제3 습식 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 제2 글루층 및 상기 게이트 유전체층을 상기 상부 트렌치에서 제거하는 단계는, 상기 제2 글루층을 선택적으로 제거하도록, 불화물 함유 화학 물질, 금속 억제제 및 산화제의 혼합물을 이용하여 습식 에칭 공정을 수행하는 단계; 및 상기 습식 에칭 공정 후에, 상기 게이트 유전체층을 제거하도록, 건식 에칭 공정을 수행하는 단계를 포함한다.
일 실시예에서, 반도체 디바이스는, 기판 위로 돌출된 핀; 상기 핀 위의 제1 금속 게이트; 상기 제1 금속 게이트의 측벽을 따라 연장되는 제1 게이트 스페이서; 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제2 게이트 스페이서로서, 상기 기판으로부터 멀리 떨어진 상기 제2 게이트 스페이서의 제2 상부 표면은 상기 기판으로부터 멀리 떨어진 상기 제1 게이트 스페이서의 제1 상부 표면보다 상기 기판으로부터 더 연장되는 것인, 제2 게이트 스페이서; 상기 제2 게이트 스페이서에 의해 둘러싸이고, 상기 제1 게이트 스페이서의 상기 제1 상부 표면에서 상기 제2 게이트 스페이서의 상기 제2 상부 표면까지 연장되는 유전체 재료; 및 상기 유전체 재료를 통해 연장되고, 상기 제1 금속 게이트에 전기적으로 결합되는 제1 게이트 접촉부를 포함한다. 일 실시예에서, 상기 제1 게이트 스페이서의 제1 상부 표면은 상기 제1 금속 게이트의 상부 표면과 실질적으로 평평하다. 일 실시예에서, 상기 제1 금속 게이트는 게이트 유전체층을 포함하고, 상기 제1 게이트 스페이서의 측벽은 상기 제1 금속 게이트의 게이트 유전체층과 접촉하고, 상기 제2 게이트 스페이서의 측벽은 상기 제1 게이트 스페이서의 측벽과 접촉한다. 일 실시예에서, 상기 제1 금속 게이트는, 상기 게이트 유전체층 위의 일함수층, 상기 일함수층 위의 실리콘 함유 캡핑층, 상기 실리콘 함유 캡핑층 위의 글루층, 및 상기 글루층 위의 게이트 전극을 더 포함한다. 일 실시예에서, 상기 실리콘 함유 캡핑층은 U자형 단면을 갖는다.
전술한 바는 몇몇 실시예의 피처부를 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 변화하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성물이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변화, 치환 및 변형을 행할 수 있음을 알 것이다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
핀(fin) 위에 배치된 더미 게이트를 유전체 재료로 둘러싸는 단계;
상기 더미 게이트를 제거하고 상기 더미 게이트의 측벽을 따라 배치된 제1 게이트 스페이서의 상부 부분을 제거함으로써, 게이트 트렌치를 상기 유전체 재료에 형성하는 단계 - 상기 게이트 트렌치는 상기 제1 게이트 스페이서의 나머지 하부 부분들 사이의 하부 트렌치를 포함하고 상기 하부 트렌치 위의 상부 트렌치를 포함함 -;
게이트 유전체층, 일함수층(work funtion layer), 및 글루층(glue layer)을 상기 게이트 트렌치에 연속적으로 형성하는 단계;
상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계;
상기 제거하는 단계 후에, 상기 게이트 트렌치를 게이트 전극 재료로 채우는 단계; 및
상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계 - 상기 게이트 전극 재료의 나머지 부분은 게이트 전극을 형성함 -
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 글루층 및 상기 일함수층을 제거하는 단계 후에, 상기 글루층의 나머지 부분 및 상기 일함수층의 나머지 부분은 상기 상부 트렌치와 상기 하부 트렌치 사이의 계면 아래로 연장되는 만곡된 상부 표면을 갖는 것인, 반도체 디바이스를 형성하는 방법.
실시예 3. 실시예 1에 있어서, 상기 게이트 트렌치를 형성하는 단계는,
상기 더미 게이트를 제거하도록 하나 이상의 에칭 공정을 수행하는 단계; 및
상기 더미 게이트가 제거된 후에, 상기 제1 게이트 스페이서의 상부 부분을 제거하도록 또 다른 에칭 공정을 수행하는 단계
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 게이트 스페이서를 제2 게이트 스페이서가 둘러싸고, 상기 제1 게이트 스페이서의 상부 부분을 제거하는 단계 후에, 상기 제1 게이트 스페이서의 나머지 하부 부분 위에 위치하는 상기 제2 게이트 스페이서의 측벽이 상기 상부 트렌치를 규정하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 5. 실시예 1에 있어서,
상기 상부 트렌치는 상기 하부 트렌치보다 넓은 것인, 반도체 디바이스를 형성하는 방법.
실시예 6. 실시예 1에 있어서, 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는,
상기 글루층을 상기 상부 트렌치에서 선택적으로 제거하도록 제1 에칭 공정을 수행하는 단계; 및
상기 제1 에칭 공정 후에, 상기 일함수층을 상기 상부 트렌치에서 선택적으로 제거하도록 제2 에칭 공정을 수행하는 단계
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 7. 실시예 6에 있어서,
실리콘 함유 캡핑층을 상기 일함수층과 상기 글루층 사이에 형성하는 단계; 및
상기 게이트 트렌치를 상기 게이트 전극 재료로 충전하는 단계 전에, 상기 실리콘 함유 캡핑층을 상기 상부 트렌치에서 제거하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 8. 실시예 7에 있어서,
상기 실리콘 함유 캡핑층을 제거하는 단계는 상기 제1 에칭 공정 후에 그리고 상기 제2 에칭 공정 전에 제3 에칭 공정을 수행하는 단계를 포함하고, 상기 제3 에칭 공정은 상기 실리콘 함유 캡핑층의 일부, 상기 글루층의 일부, 및 상기 일함수층의 일부를 제거하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 9. 실시예 1에 있어서,
상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는 상기 상부 트렌치에 배치된 상기 게이트 유전체층의 상부 부분을 노출시키고,
상기 방법은, 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계 후에 그리고 상기 게이트 트렌치를 채우는 단계 전에, 상기 게이트 트렌치에 그리고 상기 게이트 유전체층의 노출된 상부 부분 상에 상기 글루층을 두 번째로 형성하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 10. 실시예 9에 있어서,
상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계는 상기 게이트 전극 재료를 선택적으로 제거하도록 제1 습식 에칭 공정을 수행하는 단계를 포함하고, 상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계는 상기 상부 트렌치에 배치된 상기 글루층의 상부 부분을 노출시키는 것인, 반도체 디바이스를 형성하는 방법.
실시예 11. 실시예 10에 있어서,
상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계 후에, 상기 상부 트렌치에 배치된 상기 글루층의 상부 부분을 선택적으로 제거하도록 제2 습식 에칭 공정을 수행하는 단계; 및
상기 제2 습식 에칭 공정 후에, 상기 상부 트렌치에 배치된 상기 게이트 유전체층의 상부 부분을 제거하도록 건식 에칭 공정을 수행하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 12. 반도체 디바이스를 형성하는 방법에 있어서,
더미 게이트를 제거하고 상기 더미 게이트 주위의 제1 게이트 스페이서의 상부 부분을 제거함으로써, 게이트 트렌치를 유전체 재료에 형성하는 단계 - 상기 게이트 트렌치는 상기 제1 게이트 스페이서의 나머지 하부 부분들 사이에 하부 트렌치를 포함하고 상기 하부 트렌치 위에 상부 트렌치를 포함함 -;
게이트 유전체층, 일함수층, 캡핑층, 및 제1 글루층을 상기 게이트 트렌치에 연속적으로 형성함으로써 상기 게이트 트렌치의 측벽 및 최하부를 라이닝하는 단계;
상기 제1 글루층, 상기 캡핑층, 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계;
상기 제1 글루층, 상기 캡핑층, 및 상기 일함수층을 제거하는 단계 후에, 제2 글루층을 상기 게이트 트렌치에 형성하는 단계;
상기 제2 글루층을 형성하는 단계 후에, 상기 게이트 트렌치를 게이트 금속으로 채우는 단계;
상기 게이트 금속을 상기 상부 트렌치에서 제거하는 단계 - 상기 하부 트렌치 내의 상기 게이트 금속의 나머지 부분은 게이트 전극을 형성함 -; 및
상기 게이트 금속을 제거하는 단계 후에, 상기 제2 글루층 및 상기 게이트 유전체층을 상기 상부 트렌치에서 제거하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 13. 실시예 12에 있어서,
상기 상부 트렌치의 제1 폭은 상기 하부 트렌치의 제2 폭보다 큰 것인, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 12에 있어서, 상기 제1 글루층, 상기 캡핑층, 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는,
상기 제1 글루층을 선택적으로 제거하도록, 산 및 제1 산화제의 제1 혼합물을 이용하여 제1 습식 에칭 공정을 수행하는 단계;
상기 제1 습식 에칭 공정 후에, 상기 캡핑층을 제거하도록, 불화물 함유 화학 물질을 이용하여 제2 습식 에칭 공정을 수행하는 단계; 및
상기 제2 습식 에칭 공정 후에, 상기 일함수층을 선택적으로 제거하도록, 베이스(base) 및 제2 산화제의 제2 혼합물을 이용하여 제3 습식 에칭 공정을 수행하는 단계
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 12에 있어서, 상기 제2 글루층 및 상기 게이트 유전체층을 상기 상부 트렌치에서 제거하는 단계는,
상기 제2 글루층을 선택적으로 제거하도록, 불화물 함유 화학 물질, 금속 억제제 및 산화제의 혼합물을 이용하여 습식 에칭 공정을 수행하는 단계; 및
상기 습식 에칭 공정 후에, 상기 게이트 유전체층을 제거하도록, 건식 에칭 공정을 수행하는 단계
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 16. 반도체 디바이스에 있어서,
기판 위로 돌출된 핀;
상기 핀 위의 제1 금속 게이트;
상기 제1 금속 게이트의 측벽을 따라 연장되는 제1 게이트 스페이서;
상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제2 게이트 스페이서 - 상기 기판으로부터 멀리 떨어진(distal) 상기 제2 게이트 스페이서의 제2 상부 표면은 상기 기판으로부터 멀리 떨어진 상기 제1 게이트 스페이서의 제1 상부 표면보다 상기 기판으로부터 더 연장됨 -;
상기 제2 게이트 스페이서에 의해 둘러싸이고, 상기 제1 게이트 스페이서의 상기 제1 상부 표면에서 상기 제2 게이트 스페이서의 상기 제2 상부 표면까지 연장되는 유전체 재료; 및
상기 유전체 재료를 관통해 연장되고, 상기 제1 금속 게이트에 전기적으로 결합되는 제1 게이트 접촉부(contact)
를 포함하는 반도체 디바이스.
실시예 17. 실시예 16에 있어서,
상기 제1 게이트 스페이서의 제1 상부 표면은 상기 제1 금속 게이트의 상부 표면과 실질적으로 평평한 것인, 반도체 디바이스.
실시예 18. 실시예 16에 있어서,
상기 제1 금속 게이트는 게이트 유전체층을 포함하고, 상기 제1 게이트 스페이서의 측벽은 상기 제1 금속 게이트의 게이트 유전체층과 접촉하며, 상기 제2 게이트 스페이서의 측벽은 상기 제1 게이트 스페이서의 측벽과 접촉하는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 제1 금속 게이트는, 상기 게이트 유전체층 위의 일함수층, 상기 일함수층 위의 실리콘 함유 캡핑층, 상기 실리콘 함유 캡핑층 위의 글루층, 및 상기 글루층 위의 게이트 전극을 더 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 실리콘 함유 캡핑층은 U자형 단면을 갖는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    핀(fin) 위에 배치된 더미 게이트를 유전체 재료로 둘러싸는 단계;
    상기 더미 게이트를 제거하고 상기 더미 게이트의 측벽을 따라 배치된 제1 게이트 스페이서의 상부 부분을 제거함으로써, 게이트 트렌치를 상기 유전체 재료에 형성하는 단계 - 상기 게이트 트렌치는 상기 제1 게이트 스페이서의 나머지 하부 부분들 사이의 하부 트렌치를 포함하고 상기 하부 트렌치 위의 상부 트렌치를 포함함 -;
    게이트 유전체층, 일함수층(work funtion layer), 및 글루층(glue layer)을 상기 게이트 트렌치에 연속적으로 형성하는 단계;
    상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계;
    상기 제거하는 단계 후에, 상기 게이트 트렌치를 게이트 전극 재료로 채우는 단계; 및
    상기 게이트 전극 재료를 상기 상부 트렌치에서 제거하는 단계 - 상기 게이트 전극 재료의 나머지 부분은 게이트 전극을 형성함 -
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 글루층 및 상기 일함수층을 제거하는 단계 후에, 상기 글루층의 나머지 부분 및 상기 일함수층의 나머지 부분은 상기 상부 트렌치와 상기 하부 트렌치 사이의 계면 아래로 연장되는 만곡된 상부 표면을 갖는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서, 상기 게이트 트렌치를 형성하는 단계는,
    상기 더미 게이트를 제거하도록 하나 이상의 에칭 공정을 수행하는 단계; 및
    상기 더미 게이트가 제거된 후에, 상기 제1 게이트 스페이서의 상부 부분을 제거하도록 또 다른 에칭 공정을 수행하는 단계
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제3항에 있어서,
    상기 제1 게이트 스페이서를 제2 게이트 스페이서가 둘러싸고, 상기 제1 게이트 스페이서의 상부 부분을 제거하는 단계 후에, 상기 제1 게이트 스페이서의 나머지 하부 부분 위에 위치하는 상기 제2 게이트 스페이서의 측벽이 상기 상부 트렌치를 규정하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서, 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는,
    상기 글루층을 상기 상부 트렌치에서 선택적으로 제거하도록 제1 에칭 공정을 수행하는 단계; 및
    상기 제1 에칭 공정 후에, 상기 일함수층을 상기 상부 트렌치에서 선택적으로 제거하도록 제2 에칭 공정을 수행하는 단계
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계는 상기 상부 트렌치에 배치된 상기 게이트 유전체층의 상부 부분을 노출시키고,
    상기 방법은, 상기 글루층 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계 후에 그리고 상기 게이트 트렌치를 채우는 단계 전에, 상기 게이트 트렌치에 그리고 상기 게이트 유전체층의 노출된 상부 부분 상에 상기 글루층을 두 번째로 형성하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  7. 반도체 디바이스를 형성하는 방법에 있어서,
    더미 게이트를 제거하고 상기 더미 게이트 주위의 제1 게이트 스페이서의 상부 부분을 제거함으로써, 게이트 트렌치를 유전체 재료에 형성하는 단계 - 상기 게이트 트렌치는 상기 제1 게이트 스페이서의 나머지 하부 부분들 사이에 하부 트렌치를 포함하고 상기 하부 트렌치 위에 상부 트렌치를 포함함 -;
    게이트 유전체층, 일함수층, 캡핑층, 및 제1 글루층을 상기 게이트 트렌치에 연속적으로 형성함으로써 상기 게이트 트렌치의 측벽 및 최하부를 라이닝하는 단계;
    상기 제1 글루층, 상기 캡핑층, 및 상기 일함수층을 상기 상부 트렌치에서 제거하는 단계;
    상기 제1 글루층, 상기 캡핑층, 및 상기 일함수층을 제거하는 단계 후에, 제2 글루층을 상기 게이트 트렌치에 형성하는 단계;
    상기 제2 글루층을 형성하는 단계 후에, 상기 게이트 트렌치를 게이트 금속으로 채우는 단계;
    상기 게이트 금속을 상기 상부 트렌치에서 제거하는 단계 - 상기 하부 트렌치 내의 상기 게이트 금속의 나머지 부분은 게이트 전극을 형성함 -; 및
    상기 게이트 금속을 제거하는 단계 후에, 상기 제2 글루층 및 상기 게이트 유전체층을 상기 상부 트렌치에서 제거하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  8. 반도체 디바이스에 있어서,
    기판 위로 돌출된 핀;
    상기 핀 위의 제1 금속 게이트;
    상기 제1 금속 게이트의 측벽을 따라 연장되는 제1 게이트 스페이서;
    상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제2 게이트 스페이서 - 상기 기판으로부터 멀리 떨어진(distal) 상기 제2 게이트 스페이서의 제2 상부 표면은 상기 기판으로부터 멀리 떨어진 상기 제1 게이트 스페이서의 제1 상부 표면보다 상기 기판으로부터 더 연장됨 -;
    상기 제2 게이트 스페이서에 의해 둘러싸이고, 상기 제1 게이트 스페이서의 상기 제1 상부 표면에서 상기 제2 게이트 스페이서의 상기 제2 상부 표면까지 연장되는 유전체 재료; 및
    상기 유전체 재료를 관통해 연장되고, 상기 제1 금속 게이트에 전기적으로 결합되는 제1 게이트 접촉부(contact)
    를 포함하는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 게이트 스페이서의 제1 상부 표면은 상기 제1 금속 게이트의 상부 표면과 평평한(level) 것인, 반도체 디바이스.
  10. 제8항에 있어서,
    상기 제1 금속 게이트는 게이트 유전체층을 포함하는 것이고, 상기 제1 게이트 스페이서의 측벽은 상기 제1 금속 게이트의 게이트 유전체층과 접촉하는 것이고, 상기 제2 게이트 스페이서의 측벽은 상기 제1 게이트 스페이서의 측벽과 접촉하는 것인, 반도체 디바이스.
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