KR20170078514A - 반도체 디바이스 및 반도체 디바이스를 제조하는 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스를 제조하는 방법 Download PDF

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KR20170078514A
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Abstract

반도체 디바이스는 기판 상에 배치되고 제 1 방향으로 연장되는 제 1 게이트 구조물을 포함한다. 제 1 게이트 구조물은 제 1 게이트 전극, 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 제 1 게이트 전극과 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 제 1 측벽 스페이서 위에 배치된 제 2 측벽 스페이서를 포함한다. 반도체 디바이스는 제 1 캡 절연층, 제 1 측벽 스페이서, 및 제 2 측벽 스페이서 위에 형성된 제 1 보호층을 더 포함한다. 제 1 보호층은 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는다.

Description

반도체 디바이스 및 반도체 디바이스를 제조하는 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
관련 출원에 대한 상호 참조
본 출원은 2015년 11월 29일자에 출원된 미국 가특허 출원 제62/272,300호의 우선권을 주장하며, 이것의 전체 내용은 참조로써 본원에 포함된다.
기술분야
본 개시는 반도체 디바이스를 제조하기 위한 방법에 관한 것으로, 보다 구체적으로, 소스/드레인 영역 위에 자기 정렬 콘택 구조물을 위한 제조 방법 및 구조물에 관한 것이다.
반도체 디바이스의 치수의 감소로, 자기 정렬 콘택(self-aligned contact; SAC)이, 예컨대, 전계 효과 트랜지스터(field effect transistor; FET)에서 게이트 구조물에 더 가깝게 배치되는 소스/드레인(S/D) 콘택을 제조하는데 널리 사용되었다. 통상적으로, SAC는 층간 유전체(interlayer dielectric; ILD) 층을 패턴화함으로써 제조되고, ILD 층 아래에 콘택 에칭 정지층(contact etch-stop layer; CESL)이 측벽 스페이서를 갖는 게이트 구조물 위에 형성된다. ILD 층의 초기 에칭은 CESL에서 정지하고, 그런 다음 CESL은 SAC를 형성하기 위해 에칭된다. 디바이스 밀도가 증가(즉, 반도체 디바이스의 치수가 감소)함에 따라, 측벽 스페이서의 두께는 얇아지게 되고, 이는 S/D 콘택과 게이트 전극 사이에 단락을 일으킬 수 있다. 따라서, S/D 콘택과 게이트 전극 사이에 향상된 전기적 격리를 갖는 SAC 구조물 및 제조 공정을 제공하는 것이 요구되었다.
반도체 디바이스는 기판 상에 배치되고 제 1 방향으로 연장되는 제 1 게이트 구조물을 포함한다. 제 1 게이트 구조물은 제 1 게이트 전극, 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 제 1 게이트 전극과 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 제 1 측벽 스페이서 위에 배치된 제 2 측벽 스페이서를 포함한다. 반도체 디바이스는 제 1 캡 절연층, 제 1 측벽 스페이서, 및 제 2 측벽 스페이서 위에 형성된 제 1 보호층을 더 포함한다. 제 1 보호층은 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시의 일 실시예에 따라 반도체 디바이스의 순차적 제조 공정의 일 단계를 나타내는 예시적인 평면도(위에서 본 도면)를 도시한다.
도 1b는 도 1a의 라인(X1-X1)을 따른 예시적인 횡단면도를 도시한다.
도 1c는 도 1b에 도시된 게이트 구조물의 확대도이다.
도 1d는 본 개시의 일 실시예에 따라 반도체 디바이스의 순차적 제조 공정의 일 단계를 나타내는 예시적인 배경도를 도시한다.
도 2 내지 도 10은 본 개시의 일 실시예에 따라 반도체 디바이스의 순차적 제조 공정의 다양한 단계를 나타내는 도 1a의 라인(X1-X1)에 대응하는 예시적인 횡단면도를 도시한다.
다음의 개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 실시예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 디바이스의 원하는 특성 및/또는 공정 조건에 따라 좌우될 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 스케일로 임의적으로 그려질 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다. 게다가, 용어 "만들어지는"은 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다.
도 1a 및 도 1b는 본 개시의 일 실시예에 따라 반도체 디바이스의 순차적 제조 공정의 일 단계를 도시한다. 도 1a는 평면도(상면도)이고, 도 1b는 도 1a의 라인(X1-X1)을 따른 횡단면도를 도시한다.
도 1a 및 도 1b는 금속 게이트 구조물이 형성된 이후의 반도체 디바이스의 구조물을 도시한다. 도 1a 및 도 1b에서, 금속 게이트 구조물(10)이 채널층(5), 예를 들어, 핀 구조물의 일부, 위에 형성되고, 캡 절연층(20)이 Z 방향으로 금속 게이트 구조물(10) 위에 배치된다. 금속 게이트 구조물(10)은 Y 방향으로 연장되고, X 방향으로 배치된다. 일부 실시예들에서, 금속 게이트 구조물(10)의 두께는 대략 15 nm 내지 50 nm의 범위에 있다. 일부 실시예들에서, 캡 절연층(20)의 두께는 대략 10 nm 내지 대략 30 nm의 범위에 있고, 다른 실시예들에서, 대략 15 nm 내지 대략 20 nm의 범위에 있다. 제 1 측벽으로서 언급될 수 있는 측벽 스페이서(30)가 금속 게이트 구조물(10) 및 캡 절연층(20)의 측벽 상에 제공된다. 일부 실시예들에서, 측벽 스페이서의 하부에서 측벽 스페이서(30)의 막 두께는 대략 3 nm 내지 대략 15 nm의 범위에 있고, 다른 실시예들에서, 대략 4 nm 내지 대략 8 nm의 범위에 있다. 금속 게이트 구조물(10), 캡 절연층(20), 및 측벽 스페이서(30)의 조합은 총괄하여 게이트 구조물로서 언급될 수 있다. 게다가, 소스/드레인 영역(50)이 게이트 구조물에 인접하게 형성되고, 게이트 구조물 사이의 공간은 제 1 층간 유전체(ILD) 층(40)으로 충전된다. 또한, 제 2 측벽으로서 언급될 수 있는 콘택 에칭 정지층(CESL)(35)이 도 1a 및 도 1b에 도시된 바와 같이 측벽 스페이서(30) 상에 형성된다. 일부 실시예들에서, CESL(35)의 막 두께는 대략 3 nm 내지 대략 15 nm의 범위에 있고, 다른 실시예들에서, 대략 4 nm 내지 대략 8 nm의 범위에 있다.
도 1c는 게이트 구조물의 확대도이다. 금속 게이트 구조물(10)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 및 다른 전도성 물질과 같은 하나 이상의 금속 물질층(18)을 포함한다. 채널층(5)과 금속 게이트 사이에 배치된 게이트 유전체층(14)이 하이-k 금속 산화물과 같은 하나 이상의 금속 산화물층을 포함한다. 하이-k 유전체를 위해 사용되는 금속 산화물의 예는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물의 산화물을 포함한다. 일부 실시예들에서, 예를 들어 실리콘 이산화물로 만들어진 계면 유전체층(12)이 채널층(5)과 게이트 유전체층(14) 사이에 형성된다.
일부 실시예들에서, 하나 이상의 일함수 조정층(16)이 게이트 유전체층(14)과 금속 물질(18) 사이에 개재된다. 일 함수 조정층(16)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이러한 물질들 중 두 개 이상의 다층과 같은 전도성 물질로 만들어진다. n 채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정층으로서 이용되고, p 채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상의 일 함수 조정층으로서 이용된다.
캡 절연층(20)은 SiN, SiCN 및 SiOCN을 포함하는 실리콘 질화물 기반 물질과 같은 하나 이상의 절연 물질층을 포함한다. 측벽 스페이서(30)는 캡 절연층(20)과는 상이한 물질로 만들어지고, 대략 3 내지 대략 4의 유전 상수를 갖는 로우-k 유전체 물질 또는 SiOC 및 SiOCN을 포함하는 실리콘 산화물 기반 물질과 같은 하나 이상의 절연 물질층을 포함한다. 일부 실시예들에서, CESL(35)은 캡 절연층(20)과는 상이한 물질로 만들어지고, SiN, SiCN 및 SiOCN을 포함하는 실리콘 질화물 기반 물질과 같은 하나 이상의 절연 물질층을 포함한다. 일부 실시예들에서, CESL(35)은 캡 절연층(20)과 동일한 물질로 만들어진다. 제 1 ILD 층(40)은 실리콘 이산화물(SiO2) 및 SiON과 같은 실리콘 산화물 기반 물질을 포함하는 하나 이상의 절연 물질층을 포함한다.
특정 실시예들에서, 측벽 스페이서(30) 및 CESL(35)의 물질, 캡 절연층(20)의 물질, 및 제 1 ILD 층(40)의 물질은 서로 상이하여, 이러한 층들 각각은 선택적으로 에칭될 수 있다. 일 실시예에서, 측벽 스페이서(30)는 SiOC 또는 SiOCN으로 만들어지고, 캡 절연층(20) 및 CESL(35)은 SiN으로 만들어지며, 제 1 ILD 층(40)은 SiO2로 만들어진다.
이 실시예에서, 게이트 교체 공정으로 제조된 핀 전계 효과 트랜지스터(Fin FET)가 이용된다.
도 1d는 Fin FET 구조물의 예시적인 배경도를 도시한다.
먼저, 핀 구조물(310)이 기판(300) 위에 제조된다. 핀 구조물은 채널 영역(315)으로서의 상위 영역 및 하부 영역을 포함한다. 기판은, 예를 들어, 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3 범위의 불순물 농도를 갖는 p 형 실리콘 기판이다. 다른 실시예들에서, 기판은 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3 범위의 불순물 농도를 갖는 n 형 실리콘 기판이다. 대안적으로, 기판은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판은 SOI(silicon-on insulator; 실리콘 온 인슐레이터) 기판의 실리콘층이다.
핀 구조물(310)을 형성한 이후에, 격리 절연층(320)이 핀 구조물(310) 위에 형성된다. 격리 절연층(320)은 LPCVD(low pressure chemical vapor deposition; 저압 화학적 기상 증착), 플라즈마 CVD, 또는 유동성 CVD에 의해 형성된, 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물과 같은 하나 이상의 절연 물질층을 포함한다. 격리 절연층은 SOG(spin-on-glass; 스핀 온 글래스), SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 글래스(fluoride-doped silicate glass; FSG)의 하나 이상의 층으로 형성될 수 있다.
핀 구조물 위에 격리 절연층(30)을 형성한 이후에, 평탄화 동작이 격리 절연층(320)의 일부를 제거하기 위해서 수행된다. 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에치백 공정을 포함할 수 있다. 그런 다음, 격리 절연층(320)은 핀 구조물의 상위 영역이 노출되도록 추가로 제거(리세스)된다.
더미 게이트 구조물이 노출된 핀 구조물 위에 형성된다. 더미 게이트 구조물은 더미 게이트 유전체층 및 폴리 실리콘으로 만들어진 더미 게이트 전극층을 포함한다. 하나 이상의 절연 물질층을 포함하는 측벽 스페이서(350)가 또한 더미 게이트 전극층의 측벽 상에 형성된다. 더미 게이트 구조물이 형성된 이후에, 더미 게이트 구조물에 의해 커버되지 않은 핀 구조물(310)은 격리 절연층(320)의 상위 표면 아래로 리세스된다. 그런 다음, 소스/드레인 영역(360)이 에피택설 성장 방법을 사용함으로써 리세스된 핀 구조물 위에 형성된다. 소스/드레인 영역은 채널 영역(315)에 응력을 인가하기 위해 변형 물질을 포함할 수 있다.
그런 다음, 층간 유전체 층(ILD)(370)이 소스/드레인 영역(360) 및 더미 게이트 구조물 위에 형성된다. 평탄화 동작 이후에, 더미 게이트 구조물은 게이트 공간을 만들기 위해서 제거된다. 그런 다음, 게이트 공간에서, 하이-k 유전체층과 같은 게이트 유전체층 및 금속 게이트 전극을 포함하는 금속 게이트 구조물(330)이 형성된다. 또한, 캡 절연층(340)이 금속 게이트 구조물(330) 위에 형성된다. 게다가, CESL(도 1d에 도시되지 않음)이 측벽(330) 상에 형성된다. 도 1d에서, 금속 게이트 구조물(330), 캡 절연층(340), 측벽(330) 및 ILD(370)의 일부의 보기는 밑에 있는 구조물을 도시하기 위해 절단되었다.
도 1d의 금속 게이트 구조물(330), 캡 절연층(340), 측벽(330), 소스/드레인(360), 및 ILD(370)는 실질적으로 도 1a 및 도 1b의 금속 게이트 구조물(10), 캡 절연층(20), 측벽 스페이서(30), 소스/드레인 영역(50), 및 제 1 층간 유전체층(ILD)(40)에 각각 대응한다.
도 2 내지 도 10은 본 개시의 일 실시예에 따라 반도체 디바이스의 순차적 제조 공정의 다양한 단계를 나타내는 도 1a의 라인(X1-X1)에 대응하는 예시적인 횡단면도를 도시한다. 추가의 동작들이 도 2 내지 도 10에 의해 도시된 공정 이전에, 공정 동안에, 그리고 공정 이후에 제공될 수 있고, 아래에 기술된 동작들의 일부는 상기 방법의 추가의 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/공정들의 순서는 교체할 수 있다.
도 2에 도시된 바와 같이, 캡 절연층(20) 및 CESL(35)은 건식 및/또는 습식 에칭 공정을 사용함으로써 리세스된다. 캡 절연층(20) 및 CESL(35)이 동일한 물질로 만들어지고, 측벽 스페이서(30) 및 제 1 ILD 층(40)과는 상이한 물질로 만들어지기 때문에, 캡 절연층(20) 및 CESL(35)은 실질적으로 선택적으로 에칭될 수 있다. 일부 실시예들에서, 제 1 ILD 층(40)의 상위 표면으로부터 측정되는 리세스된 캡 절연층(20) 위의 리세스된 공간(25)의 깊이(D1)는 대략 10 nm 내지 대략 30 nm의 범위에 있고, 다른 실시예들에서, 대략 15 nm 내지 대략 25 nm의 범위에 있다. 리세스된 CESL(35) 위의 리세스된 공간(26)의 깊이는 실질적으로 깊이(D1)와 동일하다(그 차이는 대략 1 nm 보다 작다). 그러나, 리세스된 공간(26)의 깊이는 깊이(D1)보다 작거나 클 수 있다(그 차이는 대략 1 nm보다 작지 않다).
도 3에 도시된 바와 같이, 측벽 스페이서(30)는 건식 및/또는 습식 에칭 공정을 사용함으로써 리세스되어, 리세스된 공간(37)을 형성한다. 측벽 스페이서(30)가 캡 절연층(20), CESL(35) 및 제 1 ILD 층(40)과는 상이한 물질로 만들어지기 때문에, 측벽 스페이서(30)는 실질적으로 선택적 에칭될 수 있다. 도 3에 도시된 바와 같이, 리세스는 X 방향을 따른 단면에서, 헤드 부분(62) 및 두 개의 레그 부분(61, 63)을 갖는 π 형상을 갖는다. 일부 실시예들에서, 제 1 ILD 층(40)의 상위 표면으로부터 측정되는 리세스된 공간(37)의 깊이(D2)는 D1보다 적어도 대략 5 nm 이상이고, 대략 20 nm 내지 대략 50 nm의 범위에 있고, 다른 실시예들에서, 대략 10 nm 내지 대략 30 nm의 범위에 있다. 일부 실시예들에서, 게이트 구조물(10)의 상위 표면으로부터 측정되는 리세스된 공간(37)의 하부의 높이(H1)는 대략 5 nm 내지 30 nm의 범위에 있다.
도 3에 도시된 바와 같이, 깊이(D2)는 깊이(D1)보다 크고, 그 차이는 대략 3 nm 이상이다. 측벽 스페이서(30)가 리세스된 이후에, 캡 절연층(20) 및 CESL(35)이 리세스될 수 있다는 것을 유의한다.
보호층이 리세스된 공간(25, 26 및 37)에 후속적으로 형성된다. 도 4에 도시된 바와 같이, 절연 물질(71)의 하나 이상의 블랭킷 층이 도 3에 도시된 구조물 위에 형성되고, 에치 백 공정 및/또는 화학적 기계적 연마(CMP) 공정과 같은 평탄과 동작이 수행되어, 도 5의 구조물을 획득한다. 절연 물질(71)은 CVD, 스퍼터링을 포함하는 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 또는 다른 적합한 막 형성 방법에 의해 형성될 수 있다. 평탄화 동작 이후에, 일부 실시예들에서, 캡 절연층(20)의 상위 표면으로부터 측정되는 보호층(70)의 두께(H2)는 대략 5 nm 내지 대략 20 nm의 범위에 있고, 다른 실시예들에서, 대략 7 nm 내지 대략 15 nm의 범위에 있다.
보호층(70)은 실리콘 산화물 기반 물질에 대하여 높은 에칭 저항력을 갖는 물질로 만들어진다. 일부 실시예들에서, 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 중 적어도 하나가 보호층(70)으로서 사용된다.
도 5에 도시된 바와 같이, 보호층(70)은 X 방향을 따른 단면에서, 헤드 부분(72) 및 두 개의 레그 부분(73, 75)을 갖는 π 형상을 갖는다. 일부 실시예들에서, 레그 부분의 길이(H3)는 대략 5 nm 내지 10 nm의 범위에 있다.
보호층(70)이 형성된 이후에, 소스/드레인 영역(50) 위의 제 1 ILD 층(40)이 도 6에 도시된 바와 같이 적합한 리소그래피 및 에칭 동작을 사용함으로써 제거되어, 적어도 하나의 소스/드레인 영역(50)을 노출시키기 위해 콘택 개구부(85)를 형성한다.
일부 실시예들에서, 제 1 ILD는 완전히 제거되고, 그런 다음 제 2 ILD가 게이트 구조물 위에 형성된다. 그런 다음, 콘택 개구부(85)는 도 6에 도시된 바와 같이 적어도 하나의 소스/드레인 영역(50)을 노출시키기 위해, 리소그래피 동작 및 에칭 동작을 사용함으로써 형성된다.
도 6에 도시된 바와 같이, 콘택 개구부 에칭 동안에, 보호층(70)의 일부가 또한 에칭된다. 그러나, 보호층(70)은 산화물 에칭인 콘택 홀 에칭 동안 CESL(35)보다 높은 에칭 저항력을 갖기 때문에, CESL(35)의 에칭된 부분의 양은 최소화될 수 있다. 더욱이, 보호층(70)으로 인해, 캡 절연층(20) 및 측벽 스페이서(30)는 콘택 개구부 에칭 동안 에칭되지 않는다. 따라서, 캡 절연층(20)의 상단부는 실질적으로 직각 코너를 유지한다. 캡 절연층(20)이 에칭되는 것으로부터 보호되기 때문에, 금속 게이트(10)와 소스/드레인 콘택(95)(도 8 및 도 9 참조) 사이의 단락은 방지될 수 있다.
콘택 홀(85)이 형성된 이후에, 전도성 물질(90)이 도 6의 구조물 위에 형성된다. 도 7에 도시된 바와 같이, 텅스텐, 티타늄, 코발트, 탄탈륨, 구리, 알루미늄 또는 니켈, 또는 이들의 실리사이드, 또는 다른 적합한 물질과 같은 하나 이상의 전도성 물질층(90)이 도 6의 구조물 위에 형성된다. 그런 다음, CMP 공정과 같은 평탄화 동작이 도 8의 구조물을 획득하기 위해서 수행된다. 두 개의 게이트 구조물 사이의 공간은 전도성 물질로 충전되어, 소스/드레인 영역(50)과 접촉하는 소스/드레인 콘택(95)을 형성한다.
이 실시예에서, 보호층(70)은 제거되지 않고 도 9에 도시된 바와 같이 남아 있다. 이와 같은 경우, 보호층(70)은 CMP 공정에서 연마 정지층의 역할을 할 수 있다. 소스/드레인 콘택(95)은 소스/드레인 영역(50)과 접촉한다. 일부 실시예들에서, 보호층(70)은 또한 CMP 공정 동안에, 또는 S/D 캡 절연층에 대한 후속적인 CMP 공정에 의해 제거된다.
소스/드레인 콘택(95)이 형성된 이후에, 소스/드레인 콘택(95)의 상위 부분은 제거(리세스)되고, S/D 캡 절연층(100)이 도 9에 도시된 바와 같이 형성된다. SiC 또는 SiOC와 같은 절연 물질의 블랭킷 층이 형성되고, CMP 동작이 수행된다. 도 9에서, 일부 실시예들에서, π 형상의 보호층(70) 중 헤드 부분의 두께(H3)는 대략 1 nm 내지 5 nm의 범위에 있다. 또한, π 형상의 보호층(70) 중 레그 부분의 두께(H4)(길이)는 헤드 부분의 두께(H3)보다 크다. 일부 실시예들에서, H3에 대한 H4의 비(H4/H3)는 대략 1 내지 대략 10의 범위에 있고, 다른 실시예들에서, 대략 2 내지 대략 6의 범위에 있다.
에칭 정지층(ESL)(105) 및 제 3 ILD 층(108)이 도 9의 구조물 위에 후속적으로 형성된다. 그런 다음, 패턴화 동작이 비아 홀을 형성하도록 수행된다. 비아 홀은 비아 플러그(110, 115)를 형성하기 위해 하나 이상의 전도성 물질로 충전되고, 제 1 금속 배선(120) 및 제 2 금속 배선(125)이 도 10에 도시된 바와 같이 각각 비아 플러그(110 및 115) 위에 형성된다. 제 1 및 제 2 금속 배선 및 비아 플러그는 듀얼 다마신 방법에 의해 형성될 수 있다. 일부 실시예들에서, ESL(105)은 형성되지 않는다.
도 10에 도시된 디바이스는 상호 접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 공정들을 겪는다는 것을 이해한다.
본 명세서에 기술된 다양한 실시예들 또는 예들은 기존 기술에 비해 여러 장점을 제공한다. 예를 들어, 본 개시에서, 보호층(70)이 금속 게이트, 측벽 스페이서 및 캡 절연층 위에 형성되기 때문에, 콘택 홀 에칭 동안 캡 절연층이 에칭되는 것을 방지할 수 있어, 금속 게이트와 소스/드레인 콘택 사이의 단락을 방지할 수 있다.
모든 장점이 반드시 본원에 논의된 것은 아니고, 어떠한 특별한 이점도 모든 실시예들 또는 예들에 요구되지 않으며, 다른 실시예들 또는 예들이 상이한 장점을 제공할 수 있다는 것이 이해될 것이다.
본 개시의 일 양태에 따라, 반도체 디바이스를 제조하는 방법에 있어서, 제 1 게이트 구조물이 기판 위에 형성된다. 제 1 게이트 구조물은 제 1 게이트 전극, 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 제 1 게이트 전극과 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함한다. 제 1 게이트 구조물은 제 1 방향을 따라 연장된다. 제 1 소스/드레인 영역이 형성된다. 제 1 절연층이 제 1 소스/드레인 영역 위에 형성된다. 제 1 절연층을 형성한 이후에, 제 1 캡 절연층 및 제 2 측벽 스페이서가 리세스되고, 제 1 측벽 스페이서가 리세스되어, 제 1 리세스된 공간을 형성한다. 제 1 보호층이 제 1 리세스된 공간에 형성된다. 제 1 리세스된 공간은 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 제 1 캡 절연층 및 제 2 측벽 스페이서 위의 헤드 부분, 및 제 1 측벽 스페이서 위의 두 개의 레그 부분을 갖는 π 형상을 갖는다. 제 1 보호층은 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는다.
본 개시의 다른 양태에 따라, 반도체 디바이스를 제조하는 방법에 있어서, 제 1 게이트 구조물 및 제 2 게이트 구조물이 기판 위에 형성된다. 제 1 게이트 구조물은 제 1 게이트 전극, 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 제 1 게이트 전극과 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 제 1 측벽 스페이서 상에 배치된 제 1 에칭 정지층을 포함한다. 제 2 게이트 구조물은 제 2 게이트 전극, 제 2 게이트 전극 위에 배치된 제 2 캡 절연층, 제 2 게이트 전극과 제 2 캡 절연층의 대향 측면 상에 배치된 제 2 측벽 스페이서, 및 제 1 측벽 스페이서 상에 배치된 제 2 에칭 정지층을 포함한다. 제 1 및 제 2 게이트 구조물은 제 1 방향을 따라 연장된다. 제 1 소스/드레인 영역이 제 1 게이트 구조물과 제 2 게이트 구조물 사이의 영역에 형성된다. 제 1 절연층이 제 1 소스/드레인 영역 위에, 그리고 제 1 게이트 구조물과 제 2 게이트 구조물 사이에 형성된다. 제 1 절연층을 형성한 이후에, 제 1 및 제 2 캡 절연층 및 제 1 및 제 2 에칭 정지층이 리세스되고, 제 1 및 제 2 측벽 스페이서가 리세스되어, 제 1 게이트 전극 위의 제 1 리세스된 공간 및 제 2 게이트 전극 위의 제 2 리세스된 공간을 형성한다. 제 1 보호층이 제1 리세스된 공간에 형성되고, 제 2 보호층이 제 2 리세스된 공간에 형성된다. 제 1 및 제 2 리세스된 공간 각각은 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형을 갖는다. 제 1 및 제 2 보호층 각각은 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는다.
본 개시의 또 다른 양태에 따라, 반도체 디바이스는 기판 상에 배치되고 제 1 방향으로 연장되는 제 1 게이트 구조물을 포함한다. 제 1 게이트 구조물은 제 1 게이트 전극, 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 제 1 게이트 전극과 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 제 1 측벽 스페이서 위에 배치된 제 2 측벽 스페이서를 포함한다. 반도체 디바이스는 제 1 캡 절연층, 제 1 측벽 스페이서 및 제 2 측벽 스페이서 위에 형성된 제 1 보호층을 더 포함한다. 제 1 보호층은 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들 또는 예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들 또는 예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제 1 게이트 구조물을 형성하는 단계로서, 상기 제 1 게이트 구조물은 제 1 게이트 전극, 상기 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 상기 제 1 게이트 전극과 상기 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 상기 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함하고, 상기 제 1 게이트 구조물은 제 1 방향으로 연장되는 것인, 상기 기판 위에 상기 제 1 게이트 구조물을 형성하는 단계;
    제 1 소스/드레인 영역을 형성하는 단계;
    상기 제 1 소스/드레인 영역 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 형성한 이후에, 상기 제 1 캡 절연층 및 상기 제 2 측벽 스페이서를 리세스하고, 상기 제 1 측벽 스페이서를 리세스하여, 제 1 리세스된 공간을 형성하는 단계; 및
    상기 제 1 리세스된 공간에 제 1 보호층을 형성하는 단계
    를 포함하고,
    상기 제 1 리세스된 공간은 상기 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 상기 제 1 캡 절연층 및 상기 제 2 측벽 스페이서 위의 헤드 부분, 및 상기 제 1 측벽 스페이서 위의 두 개의 레그 부분을 갖는 π 형상을 갖고,
    상기 제 1 보호층은 상기 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 캡 절연층은 상기 제 2 측벽 스페이서와 동일한 물질로 만들어지고, 상기 제 1 측벽 스페이서와는 상이한 물질로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제 2 항에 있어서, 상기 제 1 캡 절연층 및 상기 제 2 측벽 스페이서는 실리콘 질화물 기반 물질로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제 1 항에 있어서, 상기 제 1 보호층은 알루미늄 질화물, 알루미늄 산화질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 중 적어도 하나로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제 1 항에 있어서, 상기 제 1 캡 절연층 및 상기 제 2 측벽 스페이서를 리세스하는 것은, 상기 제 1 측벽 스페이서를 리세스하기 전에 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제 1 항에 있어서, 상기 제 1 캡 절연층 및 상기 제 2 측벽 스페이서를 리세스하는 것은, 상기 제 1 측벽 스페이서를 리세스한 이후에 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제 1 항에 있어서, 상기 제 1 보호층을 형성한 이후에,
    상기 소스/드레인 영역 위의 상기 제 1 절연층의 일부분을 제거하여, 콘택 홀을 형성하는 단계;
    상기 콘택 홀을 전도성 물질로 충전하는 단계;
    상기 충전된 전도성 물질을 리세스하는 단계; 및
    상기 리세스된 전도성 물질 위에 제 2 절연층을 형성하는 단계
    를 더 포함하고,
    상기 콘택 홀을 형성할 때, 상기 제 1 캡 절연층은 에칭되지 않는 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제 1 게이트 구조물 및 제 2 게이트 구조물을 형성하는 단계로서, 상기 제 1 게이트 구조물은 제 1 게이트 전극, 상기 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 상기 제 1 게이트 전극과 상기 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 상기 제 1 측벽 스페이서 상에 배치된 제 1 에칭 정지층을 포함하고, 상기 제 2 게이트 구조물은 제 2 게이트 전극, 상기 제 2 게이트 전극 위에 배치된 제 2 캡 절연층, 상기 제 2 게이트 전극과 상기 제 2 캡 절연층의 대향 측면 상에 배치된 제 2 측벽 스페이서, 및 상기 제 1 측벽 스페이서 상에 배치된 제 2 에칭 정지층을 포함하고, 상기 제 1 및 제 2 게이트 구조물은 제 1 방향으로 연장되는 것인, 상기 기판 위에 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물을 형성하는 단계;
    상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이의 영역에 제 1 소스/드레인 영역을 형성하는 단계;
    상기 제 1 소스/드레인 영역 위에, 그리고 상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층을 형성한 이후에, 상기 제 1 및 제 2 캡 절연층 및 상기 제 1 및 제 2 에칭 정지층을 리세스하고, 상기 제 1 및 제 2 측벽 스페이서를 리세스하여, 상기 제 1 게이트 전극 위에 제 1 리세스된 공간을 형성하고 상기 제 2 게이트 전극 위에 제 2 리세스된 공간을 형성하는 단계; 및
    상기 제1 리세스된 공간에 제 1 보호층을 형성하고 상기 제 2 리세스된 공간에 제 2 보호층을 형성하는 단계
    를 포함하고,
    상기 제 1 및 제 2 리세스된 공간 각각은 상기 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형을 갖고,
    상기 제 1 및 제 2 보호층 각각은 상기 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  9. 제 8 항에 있어서, 상기 제 1 보호층을 형성한 이후에,
    상기 소스/드레인 영역 위에 배치된 상기 제 1 절연층을 제거하여, 콘택 홀을 형성하는 단계;
    상기 콘택 홀을 전도성 물질로 충전하는 단계;
    상기 충전된 전도성 물질을 리세스하는 단계; 및
    상기 리세스된 전도성 물질 위에 제 2 절연층을 형성하는 단계
    를 더 포함하고,
    상기 콘택 홀을 형성할 때, 상기 제 1 및 제 2 캡 절연층은 에칭되지 않는 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    제 1 게이트 구조물로서, 상기 제 1 게이트 구조물은 제 1 게이트 전극, 상기 제 1 게이트 전극 위에 배치된 제 1 캡 절연층, 상기 제 1 게이트 전극과 상기 제 1 캡 절연층의 대향 측면 상에 배치된 제 1 측벽 스페이서, 및 상기 제 1 측벽 스페이서 상에 배치된 제 2 측벽 스페이서를 포함하고, 상기 제 1 게이트 구조물은 제 1 방향으로 연장되는 것인, 상기 제 1 게이트 구조물; 및
    상기 제 1 캡 절연층, 상기 제 1 측벽 스페이서, 및 상기 제 2 측벽 스페이서 위에 형성된 제 1 보호층
    을 포함하고,
    상기 제 1 보호층은 상기 제 1 방향에 수직인 제 2 방향을 따른 단면에서, 헤드 부분 및 두 개의 레그 부분을 갖는 π 형상을 갖는 것인, 반도체 디바이스.
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