KR101960574B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR101960574B1
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주이야오 라이
루건 리우
사이후이 영
옌밍 첸
영성 옌
잉얀 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

반도체 소자는 제1 게이트 구조체, 제2 게이트 구조체, 제1 소스/드레인 구조체 및 제2 소스/드레인 구조체를 포함한다. 제1 게이트 구조체는 제1 게이트 전극과 상기 제1 게이트 전극 상에 배치된 제1 캡 절연층을 포함한다. 제2 게이트 구조체는 제2 게이트 전극과 상기 제2 게이트 전극 상에 배치된 제1 도전성 접촉층을 포함한다. 제1 소스/드레인 구조체는 제1 소스/드레인 도전층과 상기 제1 소스/드레인 도전층 위에 배치된 제2 캡 절연층을 포함한다. 제2 소스/드레인 구조체는 제2 소스/드레인 도전층과 상기 제2 소스/드레인 도전층 위에 배치된 제2 도전성 접촉층을 포함한다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
관련 출원
본 출원은 2015년 12월 30일자 출원된 미국 가출원 제62/273,378호의 우선권을 주장하며, 이러한 가출원의 전체 내용은 참조로 여기에 통합된다.
기술 분야
본 개시 내용은 반도체 소자를 제조하는 방법에 관한 것으로, 보다 상세하게는 소스/드레인 영역 위에 자기 정렬(self-align) 접촉부 또는 희생층 구조체를 위한 구조체 및 제조 방법에 관한 것이다.
반도체 소자의 크기 감소에 따라 예컨대, 전계 효과 트랜지스터(FET)에서 게이트 구조체에 더 근접 배치된 소스/드레인(S/D)을 제조하는 데 희생층 구조체(SAC)가 널리 사용되고 있다. 통상, SAC는 게이트 구조체의 상부 위와 측벽 스페이서 사이의 층간 절연체(ILD)를 패턴화하는 것에 의해 제조된다. SAC 층은 금속 게이트를 에치 백(etch back) 처리한 후 유전체 충전 및 평탄화를 거쳐 형성된다. 통상 질화물인 게이트의 상부의 SAC 층은 통상 산화물인 S/D의 상부의 ILD의 유전체에 비해 양호한 에칭 선택비를 제공한다. 이러한 선택적 에칭 공정은 S/D 접촉 프로세스 윈도우(process window)를 향상시킨다. 소자 밀도가 증가함에 따라(즉, 반도체 소자의 크기가 감소됨에 따라), 측벽 스페이서의 두께가 얇아지는 데, 이는 S/D 접촉부와 게이트 전극 간에 단락을 야기할 수 있다. 따라서, S/D 접촉부와 게이트 전극 사이에 전기적 절연 형성의 프로세스 윈도우를 얻기 위해 SAC 구조체를 제공하는 것이 요구되고 있다.
본 개시 내용의 일 양태에 따르면, 반도체 소자를 제조하는 방법에 있어서, 제1 방향으로 연장되고 상기 제1 방향을 가로지르는 제2 방향으로 배열되는 게이트 구조체가 형성된다. 각각의 게이트 구조체는 게이트 전극, 상기 게이트 전극 위에 배치된 게이트 캡 절연층, 상기 게이트 전극 및 상기 게이트 캡 절연층의 대향 측면 상에 배치된 측벽 스페이서를 포함한다. 인접하는 2개의 게이트 구조체 사이에 소스/드레인 구조체가 형성된다. 각각의 소스/드레인 구조체는 소스/드레인 도전층과 상기 소스/드레인 도전층 상에 배치된 소스/드레인 캡 절연층을 포함한다. 상기 게이트 구조체 중 적어도 하나로부터 상기 게이트 캡 절연층이 선택적으로 제거되는 동시에 나머지 게이트 구조체 중 적어도 하나가 보호됨으로써, 상기 게이트 구조체 중 상기 적어도 하나의 게이트 구조체의 상기 게이트 전극이 노출된다. 상기 소스/드레인 구조체 중 적어도 하나로부터 상기 소스/드레인 캡 절연층이 선택적으로 제거되는 동시에 나머지 소스/드레인 구조체 중 적어도 하나가 보호됨으로써, 상기 소스/드레인 구조체 중 상기 적어도 하나의 소스/드레인 구조체의 상기 소스/드레인 도전층이 노출된다. 상기 노출된 게이트 전극과 상기 노출된 소스/드레인 도전층 상에 도전성 접촉층이 형성된다
본 개시 내용의 다른 양태에 따르면, 반도체 소자를 제조하는 방법에 있어서, 제1 방향으로 연장되는 제1 게이트 구조체, 제2 게이트 구조체, 제3 게이트 구조체 및 제4 게이트 구조체가 기판 위에 형성된다. 상기 제1 게이트 구조체는 제1 게이트 전극, 제1 게이트 유전층 및 상기 제1 게이트 전극의 대향 측면 상에 배치된 제1 측벽 스페이서를 포함한다. 상기 제2 게이트 구조체는 제2 게이트 전극, 제2 게이트 유전층 및 상기 제2 게이트 전극의 대향 측면 상에 배치된 제2 측벽 스페이서를 포함한다. 상기 제3 게이트 구조체는 제3 게이트 전극, 제3 게이트 유전층 및 상기 제3 게이트 전극의 대향 측면 상에 배치된 제3 측벽 스페이서를 포함한다. 상기 제4 게이트 구조체는 제4 게이트 전극, 제4 게이트 유전층 및 상기 제4 게이트 전극의 대향 측면 상에 배치된 제4 측벽 스페이서를 포함한다. 상기 제1∼4 게이트 구조체는 상기 제1 방향을 가로지르는 제2 방향으로 배열된다. 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 제1 소스/드레인 영역이 형성되고, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체 사이에 제2 소스/드레인 영역이 형성되고, 상기 제3 게이트 구조체와 상기 제4 게이트 구조체 사이에 제3 소스/드레인 영역이 형성된다. 상기 제1∼3 소스/드레인 영역 위에 제1 절연층이 형성된다. 상기 제1∼4 게이트 전극에 대해 상기 제1∼4 측벽 스페이서의 상부면 아래로 리세스가 형성되어 각각 제1∼4 게이트 개구가 형성된다. 상기 제1∼4 게이트 개구 각각에 제1∼4 게이트 캡 절연층이 형성된다. 상기 제1 및 제3 소스/드레인 영역을 노출시키도록 상기 제1 절연층이 제거된다. 상기 제1 및 제3 소스/드레인 영역 위에 각각 제1 및 제3 소스/드레인 도전층이 형성된다. 상기 제1 및 제3 소스/드레인 도전층에 대해 상기 제1∼4 측벽 스페이서의 상부면 아래로 리세스가 형성되어, 각각 제1 및 제3 소스/드레인 개구가 형성된다. 상기 제1 및 제3 소스/드레인 개구 각각에 제1 및 제3 소스/드레인 캡 절연층이 형성된다. 상기 제3 및 제4 게이트 캡 절연층과 상기 제3 소스/드레인 캡 절연층을 보호하면서 상기 제1 및 제2 게이트 캡 절연층이 제거되어, 상기 제1 및 제2 게이트 전극이 노출된다. 상기 제1 소스/드레인 캡 절연층을 보호하면서 상기 제3 소스/드레인 캡 절연층이 제거되어, 상기 제3 소스/드레인 영역이 노출된다. 상기 노출된 제1 및 제2 게이트 전극과 상기 노출된 제3 소스/드레인 영역 상에 도전성 접촉층이 형성된다.
본 개시 내용의 또 다른 양태에 따르면, 반도체 소자는 제1 게이트 구조체, 제2 게이트 구조체, 제1 소스/드레인 구조체 및 제2 소스/드레인 구조체를 포함한다. 제1 게이트 구조체는 제1 게이트 전극과 상기 제1 게이트 전극 상에 배치된 제1 캡 절연층을 포함한다. 제2 게이트 구조체는 제2 게이트 전극과 상기 제2 게이트 전극 상에 배치된 제1 도전성 접촉층을 포함한다. 제1 소스/드레인 구조체는 제1 소스/드레인 도전층과 상기 제1 소스/드레인 도전층 위에 배치된 제2 캡 절연층을 포함한다. 제2 소스/드레인 구조체는 제2 소스/드레인 도전층과 상기 제2 소스/드레인 도전층 위에 배치된 제2 도전성 접촉층을 포함한다.
본 개시 내용의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도되지 않으며 예시의 목적만으로 이용됨을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 본 개시 내용의 일 실시예에 따른 반도체 소자의 순차적 제조 공정 중의 일 단계를 나타낸 예시적인 평면도(상부에서 바라본)를 도시한다.
도 1b는 도 1a의 X1-X1 선을 따른 예시적인 단면도를 도시한다.
도 1c는 도 1b에 도시된 게이트 구조체의 확대도이다.
도 1d는 본 개시 내용의 일 실시예에 따른 반도체 소자의 순차적 제조 공정 중의 일 단계를 나타낸 예시적인 사시도를 도시한다.
도 2-13은 본 개시 내용의 일 실시예에 따른 반도체 소자의 순차적 제조 공정 중의 여러 단계를 나타낸 예시적인 단면도를 도시한다.
도 14-23은 본 개시 내용의 일 실시예에 따른 반도체 소자의 순차적 제조 공정 중의 여러 단계를 나타낸 예시적인 단면도를 도시한다.
도 24는 본 실시 형태의 장점 중 하나를 나타낸 예시적인 단면도를 도시한다.
도 25는 본 개시 내용의 일 실시예에 따른 예시적인 레이아웃 구조를 도시한다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시 형태 또는 예를 제공하는 것임을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 실시 형태 또는 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 요소의 치수는 개시된 범위 또는 값에 한정되지 않고, 소자의 공정 조건 및/또는 원하는 특성에 의존할 수 있다. 또한, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순성 및 명확성을 위해 임의의 다른 비율로 작도될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 추가로, "형성(made of)"이란 용어는 "포함하다" 또는 "구성되다"를 의미할 수 있다.
도 1a 및 도 1b는 본 개시 내용의 일 실시예에 따른 반도체 소자의 순차적 제조 공정 중의 일 단계를 도시한다. 도 1a는 평면도(상면도)이고 도 1b는 도 1a의 X1-X1 선을 따른 단면도를 도시한다.
도 1a 및 도 1b는 금속 게이트 구조체가 형성된 후의 반도체 소자의 구조체를 도시한다. 도 1a 및 도 1b에서, 예컨대, 기판(10) 위에 형성된 핀 구조체(20)의 일부인 채널층 위에 금속 게이트 구조체(40)가 형성된다. 금속 게이트 구조체(40)는 제1∼제4 금속 게이트 구조체(40A, 40B, 40C, 40D)를 포함하고, Y 방향으로 연장되면서 X 방향으로 배열된다. 금속 게이트 구조체(40)의 두께는 일부 실시예에서 약 20 nm∼약 80 nm의 범위에 있다. 각각의 게이트 구조체(40)는 게이트 유전층(42), 금속 게이트 전극(44) 및 상기 금속 게이트 전극(44)의 주 측벽 상에 제공된 측벽 스페이서(46)를 포함한다. 측벽 스페이서(46)는 SiN, SiON, SiCN, 또는 SiOCN 중 적어도 하나로 형성된다. 측벽 스페이서의 바닥에서 측벽 스페이서(46)의 막 두께는 일부 실시예에서 약 3 nm∼약 15 nm의 범위에 있으며, 다른 실시예에서 약 4 nm∼약 8 nm의 범위에 있다. 또한, 게이트 구조체에 인접하게 소스/드레인 영역(25)이 형성되며, 게이트 구조체 사이의 공간은 제1 층간 절연체(ILD) 층(50)으로 충전된다. 제1 ILD 층(50)은 SiO2, SiON, SiOCN 또는 SiCN과 같은 절연 재료의 층을 일층 이상 포함한다. 일 실시예에서는 SiO2가 사용된다. 본 개시 내용에서, 소스와 드레인은 호환되게 사용되며, "소스/드레인"은 소스와 드레인 중 하나를 말한다.
도 1c는 게이트 구조체의 확대도이다. 금속 게이트 구조체(40)는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 및 다른 도전성 재료로 된 일층 이상의 금속 재료층(45)을 포함한다. 채널층과 금속 게이트 전극(44) 사이에 배치된 게이트 유전층(42)은 고-k 금속 산화물과 같은 일층 이상의 금속 산화물 층을 포함한다. 고-k 유전체에 사용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물을 포함한다. 일부 실시예에서, 예컨대 실리콘 산화물로 형성된 계면 유전층(41)이 채널층과 게이트 유전층(42) 사이에 형성된다.
일부 실시예에서, 게이트 유전층(42)과 금속 재료(45) 사이에 하나 이상의 일 함수 조정층(43)이 배치된다. 일 함수 조정층(43)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi 또는 TiAlC로 된 단일층 또는 2개층 이상의 다층의 도전성 재료로 형성된다. n-채널 FET의 경우, 일 함수 조정층으로서 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 일종 이상이 사용되고, p-채널 FET의 경우, 일 함수 조정층으로서 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 일종 이상이 사용된다.
본 실시예에서, 게이트 대체 공정에 의해 제조된 핀 전계효과 트랜지스터(Fin FET)가 채용된다.
도 1d는 Fin FET의 예시적인 사시도를 도시한다.
먼저, 기판(300) 위에 핀 구조체(310)가 제조된다. 핀 구조체는 채널 영역(315)으로서 바닥 영역과 상부 영역을 포함한다. 기판은 예컨대, 약 1×1015cm-3 ∼ 약 1×1018cm-3의 범위의 불순물 농도를 갖는 p-형 실리콘 기판이다. 다른 실시예에서, 기판은 약 1×1015cm-3 ∼ 약 1×1018cm-3의 범위의 불순물 농도를 갖는 n-형 실리콘 시판이다. 대안적으로, 기판은 게르마늄과 같은 다른 원소 반도체; SiC와 SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 III-V족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판은 실리콘-온-인슐레이터(SOI) 기판의 실리콘 기판이다.
핀 구조체(310)를 형성한 후, 핀 구조체(310) 위에 격리(isolation) 절연층(320)이 형성된다. 격리 절연층(320)은 저압 화학적 기상 증착(LPCVD), 플라즈마-CVD 또는 유동성 CVD에 의해 형성된, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연 재료로 된 일층 이상의 절연층을 포함한다. 격리 절연층은 일층 이상의 스핀-온-글래스(SOG), SiO, SiON, SiOCN 및/또는 불소-도핑된 실리케이트 유리(FSG) 층에 의해 형성될 수 있다.
핀 구조체 위에 격리 절연층(320)을 형성한 후, 격리 절연층(320)의 일부를 제거하도록 평탄화 조작이 수행된다. 평탄화 조작은 화학적 기계적 연마(CMP) 및/또는 에치-백 공정을 포함할 수 있다. 이후, 핀 구조체의 상부가 노출되도록 격리 절연층(320)이 더 제거된다(오목화된다).
노출된 핀 구조체 위에 더미 게이트 구조체가 형성된다. 더미 게이트 구조체는 폴리 실리콘으로 형성된 더미 게이트 전극층과 더미 게이트 유전층을 포함한다. 더미 게이트 전극층의 측벽 상에는 일층 이상의 절연 재료층을 포함하는 측벽 스페이서(350)도 형성된다. 더미 게이트 구조체가 형성된 후, 더미 게이트 구조체에 의해 피복되지 않은 핀 구조체(310)는 격리 절연층(320)의 상부면 아래로 오목화된다. 이후, 오목화된 핀 구조체 위로 에피택셜 성장법을 이용하는 것으로써 소스/드레인 영역(360)이 형성된다. 소스/드레인 영역은 채널 영역(315)에 응력을 인가하는 변형 재료를 포함할 수 있다.
이후, 더미 게이트 구조와 소스/드레인 영역(360) 위로 층간 절연층(ILD)(370)이 형성된다. 평탄화 조작 후, 더미 게이트 구조체가 제거됨으로써 게이트 공간이 형성된다. 이후, 게이트 공간 내에는 금속 게이트 전극과 고-k 유전층과 같은 게이트 유전층을 포함하는 금속 게이트 구조체(330)가 형성된다. 도 1d에서는 기본 구조를 보여주기 위해 금속 게이트 구조체(330), 측벽(330) 및 ILD(370)의 일부가 절단되어 있다.
도 1d의 금속 게이트 구조체(330)와 측벽(330), 소스/드레인(360) 및 ILD(370)는 실질적으로 도 1a 및 도 1b 각각의 금속 게이트 구조체(40), 소스/드레인 영역(25) 및 제1 층간 절연층(ILD)(50)에 대응한다.
도 2-13은 본 개시 내용의 일 실시예에 따른 반도체 소자의 순차적 제조 공정 중의 여러 단계를 나타낸, 도 1a의 X1-X1 선에 대응하는 예시적인 단면도를 도시한다. 도 2-13에 예시된 공정의 이전, 도중 및 이후에 추가적인 조작이 제공될 수 있으며, 방법의 추가적인 실시예에서 아래 설명되는 조작 중 일부가 대체되거나 제거될 수 있음을 이해하여야 한다. 조작/공정의 순서는 상호 변경될 수 있다.
도 2에 예시된 바와 같이, 금속 게이트 전극(44)은 건식 및/또는 습식 에칭 조작에 의해 측벽 스페이서(46)의 상부면 아래로 오목화된다. 오목화된 게이트 전극(44)의 나머지 높이(H1)는 일부 실시예에서 약 15 nm∼약 50 nm의 범위에 있다.
게이트 전극(44)이 오목화된 후, 도 2에 예시된 바와 같이 제1 절연 재료의 블랭킷 피복층(61)이 형성된다. 제1 절연 재료는 SiC, SiON, SiOCN, SiCN 및 SiN 중 일종 이상을 포함한다.
블랭킷 피복층(61)에는 에치-백 공정 또는 화학적 기계적 연마(CMP) 공정과 같은 평탄화 조작이 수행됨으로써, 도 3에 예시된 바와 같이 게이트 전극(44) 위에 게이트 캡 절연층(60)이 형성된다.
도 4에 예시된 바와 같이, 건식 및/또는 습식 에칭에 의해 제1 ILD 층(50)이 제거됨으로써 개구(65)가 형성되어 상기 개구(65)의 바닥의 소스/드레인 구조체(25)가 노출된다.
후속하여, 도 5에 예시된 바와 같이, 제1 도전성 재료(71)의 블랭킷 피복층이 형성된다. 제1 도전성 재료(71)는 W, Co, Ni 또는 Ti 중 일종 이상을 포함한다. 제1 도전성 재료(71)와 소스/드레인 구조체(25) 사이의 계면에는 WSi, CoSi2 또는 TiSi와 같은 실리사이드 층이 형성될 수 있다. 일 실시예에서, W가 사용된다.
블랭킷 피복층(제1 도전성 재료: 71)에 에치-백 공정 또는 CMP 공정과 같은 평탄화 조작이 수행됨으로써 도 6에 예시된 바와 같이 소스/드레인 영역(25) 위에 소스/드레인 도전층(70)이 형성된다.
이후, 도 7에 예시된 바와 같이, 건식 및/또는 습식 에칭 조작에 의해 소스/드레인 도전층(70)이 측벽 스페이서(46)의 상부면 아래로 오목화된다. 오목화된 소스/드레인 도전층(70)의 나머지 높이(H2)는 약 15 nm∼약 50 nm의 범위에 있다.
후속하여, 도 8에 예시된 바와 같이 제2 절연 재료(81)의 블랭킷 피복층이 형성된다. 제2 절연 재료(81)는 제1 절연 재료(61)와 다르며, SiC, SiON, Al2O3, SiOCN, SiCN 및 SiN 중의 일종 이상을 포함한다. 제1 및 제2 절연 재료용의 2종의 재료는 상이한 처리 요건을 충족시키기 위해 호환 가능하다.
블랭킷 피복층(제2 절연 재료: 81)에 에치-백 공정 또는 CMP 공정과 같은 평탄화 조작이 수행됨으로써 도 9에 예시된 바와 같이 소스/드레인 도전층(70) 위에 소스/드레인 캡 절연층(80)이 형성된다. 도 9에 예시된 바와 같이, Y 방향으로 연장되는 복수의 게이트 구조체가 등간격으로 X 방향으로 배열된다. 각각의 게이트 구조체는 게이트 전극(44), 상기 게이트 전극(44) 위에 배치된 게이트 캡 절연층(60), 게이트 전극(44)과 게이트 캡 절연층(60)의 대향 측면 상에 배치된 측벽 스페이서(46)를 포함한다. 또한, 인접한 2개의 게이트 구조체 사이에 복수의 소스/드레인 구조체가 배치된다. 각각의 소스/드레인 구조체는 소스/드레인 도전층(70)과 상기 소스/드레인 도전층(70) 상에 배치된 소스/드레인 캡 절연층(80)을 포함한다.
게이트 캡 절연층(60)의 두께(H3)는 일부 실시예에서 약 10 nm∼약 40 nm의 범위에 있다. 소스/드레인 캡 절연층(80)의 두께(H4)는 일부 실시예에서 약 10 nm∼약 40 nm의 범위에 있다.
다음에, 도 10에 예시된 바와 같이, 적어도 하나의 게이트 구조체[예, 게이트 구조체(40C, 40D)]와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체가 제1 마스크층(72)에 의해 피복되는 반면, 적어도 하나의 게이트 구조체(예, 40A, 40B)와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체는 노출된다. 이후, 게이트 캡 절연층(60)이 선택적으로 제거됨으로써 게이트 개구(85)가 형성된다.
여기서, 게이트 캡 절연층(60), 소스/드레인 캡 절연층(80) 및 측벽 스페이서(45)는 다른 절연 재료로 형성된다. 특히, 소스/드레인 캡 절연층(80) 및 측벽 스페이서(45)는 게이트 캡 절연층(60)의 에칭시 게이트 캡 절연층(60)에 대해 높은 에칭 선택비(약 4 이상)를 갖는 재료이다. 일부 실시예에서, 에칭 선택비는 약 6∼20이다. 따라서, 게이트 캡 절연층(60)은 자기-정렬(self-aligned) 방식으로 선택적으로 제거될 수 있다. 도 10에 예시된 바와 같이, 제1 마스크 층(72)의 개구 패턴은 그 엣지가 적어도 하나의 소스/드레인 캡 절연층(80) 상에 위치된다.
일부 실시예에서, 제1 마스크 층(72)을 형성하기 전에, 도 9의 구조체 위에 예컨대, SiO2(또는 SiON, SiOCN, SiCN 또는 SiCO 중 일종 이상)로 형성된 제2 ILD 층(110)(도 24 참조)이 형성된다. 이러한 경우, 제1 마스크 층(72)을 에칭 마스크로 사용하는 것으로써 제2 ILD 층이 먼저 에칭된 후, 게이트 캡 절연층(60)이 에칭된다. 제2 ILD 층을 에칭하기 위한 에칭 조건은 게이트 캡 절연층의 에칭을 위한 에칭 조건과 상이할 수 있다.
유사하게, 도 11에 예시된 바와 같이, 적어도 하나의 게이트 구조체[예, 게이트 구조체(40A, 40A)]와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체가 제2 마스크층(74)에 의해 피복되는 반면, 적어도 하나의 게이트 구조체(예, 40D)와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체는 노출된다. 이후, 소스/드레인 캡 절연층(80)이 선택적으로 제거됨으로써 소스/드레인 개구(87)가 형성된다. 여기서, 게이트 캡 절연층(60)과 측벽 스페이서(45)는 소스/드레인 캡 절연층(80)의 에칭시 소스/드레인 캡 절연층(80)에 대해 높은 에칭 선택비(약 4 이상)를 갖는 재료이다. 일부 실시예에서, 에칭 선택비는 약 6∼20이다. 따라서, 소스/드레인 캡 절연층(80)은 자기-정렬 방식으로 선택적으로 제거될 수 있다. 도 11에 예시된 바와 같이, 제2 마스크 층(74)의 개구 패턴은 그 엣지가 적어도 하나의 게이트 캡 절연층(60) 상에 위치된다.
게이트 캡 절연층(60)의 제거와 소스/드레인 캡 절연층(80)의 제거의 순서는 상호 변경 가능하다.
후속하여, 도 12에 예시된 바와 같이, 제2 도전성 재료의 블랭킷 피복층(101)이 형성된다. 제2 도전성 재료는 Cu, W, Co, Ni, Ti 또는 이들이 합금 중 일종 이상을 포함한다.
블랭킷 피복층(101)에 에치-백 공정 또는 CMP 공정과 같은 평탄화 조작이 수행됨으로써 도 13에 예시된 바와 같이 게이트 전극(44)과 소스/드레인 도전층(70) 위에 게이트 접촉층(100)과 소스/드레인 접촉층(105)이 형성된다.
도 13에 예시된 소자는 배선 금속층, 유전층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 처리를 받을 수 있음을 알아야 한다.
도 14-23은 본 개시 내용의 일 실시예에 따른 반도체 소자의 순차적 제조 공정 중의 여러 단계를 나타낸 예시적인 단면도를 도시한다. 도 14-23에 예시된 공정의 이전, 도중 및 이후에 추가적인 조작이 제공될 수 있으며, 방법의 추가적인 실시예에서 아래 설명되는 조작 중 일부가 대체되거나 제거될 수 있음을 이해하여야 한다. 조작/공정의 순서는 상호 변경될 수 있다. 본 실시예에는 전술한 실시예와 실질적으로 동일한 구성, 구조체, 재료, 공정 및/또는 조작을 적용할 수 있으므로, 그 상세한 설명은 생략될 수 있다.
도 3의 구조체가 형성된 후, 도 14에 예시된 바와 같이, 제1 ILD(50)를 갖는 소스/드레인 영역 중 적어도 하나가 마스크 층(53)에 의해 피복된다. 마스크 층(53)은 하드 마스크 층(52)과 유기 수지층(54)을 포함한다. 하드 마스크 층(52)은 일층 이상의 TiN, SiN, Ti, Si, TiO2 및 SiO2를 포함한다. 일부 실시예에서, SiO2/Si/SiO2의 적층이 사용된다. 하드 마스크 층(52)의 실리콘/산화물 적층 상에는 포토레지스트 층 또는 바닥 반사-방지 코팅층(54)이 형성된다.
마스크 층(53)을 에칭 마스크로서 사용하는 것에 의해, 마스크 층(53)에 의해 피복되지 않은 소스/드레인 영역으로부터 제1 ILD 층(50)이 제거된다.
이후, 도 5와 유사하게, 도 15에 예시된 바와 같이 제1 도전성 재료(71)의 블랭킷 피복층이 형성된다. 제1 도전성 재료층을 형성하기 전에, 적어도 유기 수지층(54)은 제거된다. 후속하여, 블랭킷 피복층(71)에 에치-백 공정 또는 CMP 공정과 같은 평탄화 조작이 수행됨으로써 도 16에 예시된 바와 같이 소스/드레인 영역(25) 위에 소스/드레인 도전층(70)이 형성된다. 평탄화 조작에 의해 하드 마스크 층(52)이 제거된다.
다음에, 도 7과 유사하게, 도 17에 예시된 바와 같이, 건식 및/또는 습식 에칭 조작에 의해 소스/드레인 도전층(70)이 측벽 스페이서(46)의 상부면 아래로 오목화된다.
이후, 도 8과 유사하게, 도 18에 예시된 바와 같이 제2 절연 재료(81)의 블랭킷 피복층이 형성된다. 도 9와 유사하게, 블랭킷 피복층(81)에 에치-백 공정 또는 CMP 공정과 같은 평탄화 조작이 수행됨으로써 도 19에 예시된 바와 같이 소스/드레인 도전층(70) 위에 소스/드레인 캡 절연층(80)이 형성된다.
다음에, 도 10과 유사하게, 적어도 하나의 게이트 구조체[예, 게이트 구조체(40C, 40D)]와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체가 제1 마스크층(72)에 의해 피복되는 반면, 적어도 하나의 게이트 구조체(예, 40A, 40B)와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체는 노출된다. 이후, 도 20에 예시된 바와 같이 게이트 캡 절연층(60)이 선택적으로 제거됨으로써 게이트 개구(85)가 형성된다. 도 20에 예시된 바와 같이, 제1 마스크 층(72)의 개구 패턴은 그 엣지가 적어도 하나의 소스/드레인 영역(25) 상에 배치된 제1 ILD 층(50) 상에 위치된다.
여기서, 게이트 캡 절연층(60), 소스/드레인 캡 절연층(80), 측벽 스페이서(45) 및 제1 ILD 층(50)는 상이한 재료로 형성된다. 특히, 소스/드레인 캡 절연층(80), 측벽 스페이서(45) 및 제1 ILD 층(50)는 게이트 캡 절연층(60)의 에칭시 게이트 캡 절연층(60)에 대해 높은 에칭 선택비(약 4 이상)를 갖는 재료이다. 일부 실시예에서, 에칭 선택비는 약 6∼20이다. 따라서, 게이트 캡 절연층(60)은 자기-정렬 방식으로 선택적으로 제거될 수 있다.
도 11과 유사하게, 적어도 하나의 게이트 구조체[예, 게이트 구조체(40A, 40A)]와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체가 제2 마스크층(74)에 의해 피복되는 반면, 적어도 하나의 게이트 구조체(예, 40D)와 소스/드레인 캡 절연층을 갖는 적어도 하나의 소스/드레인 구조체는 노출된다. 이후, 도 21에 예시된 바와 같이 소스/드레인 캡 절연층(80)이 선택적으로 제거됨으로써 소스/드레인 개구(87)가 형성된다. 도 21에 예시된 바와 같이, 제2 마스크 층(74)의 개구 패턴은 그 엣지가 적어도 하나의 게이트 캡 절연층(60) 상에 위치될 수 있다.
게이트 캡 절연층(60)의 제거와 소스/드레인 캡 절연층(80)의 제거의 순서는 상호 변경 가능하다.
이후, 도 12와 유사하게, 도 22에 예시된 바와 같이 제2 도전성 재료의 블랭킷 피복층(101)이 형성된다. 블랭킷 피복층(101)에 에치-백 공정 또는 CMP 공정과 같은 평탄화 조작이 수행됨으로써 도 23에 예시된 바와 같이 게이트 전극(44)과 소스/드레인 도전층(70) 위에 게이트 접촉층(100)과 소스/드레인 접촉층(105)이 형성된다.
도 23에 예시된 소자는 배선 금속층, 유전층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 처리를 받을 수 있음을 알아야 한다.
여기 설명되는 다양한 실시 형태 또는 예는 종래 기술에 비해 여러 가지 장점을 제공한다.
도 24는 본 실시 형태의 장점 중 하나를 나타낸 예시적인 단면도를 도시한다.
도 24는 공정 변화에 따라 예컨대 D1만큼 좌측으로 게이트 전극(44) 위의 개구-형성 마스크 패턴(예, 접촉 홀 패턴)이 오정렬된 경우의 구조체를 예시한다. 마스크 패턴에 의해, 제2 ILD 층(110)이 에칭되며, 이후 게이트 캡 절연층(60)이 에칭된다. 오정렬에 기인하여, 측벽 스페이서(46)의 일부 및/또는 소스/드레인 캡 절연층(80)의 일부가 에칭될 수 있다. 그러나, 측벽 스페이서(46)와 소스/드레인 캡 절연층(80)의 에칭 선택비는 게이트 캡 절연층(60)에 대해 충분히 크기 때문에, 에칭량은 최소화될 수 있다. 따라서, 소스/드레인 도전층(70)에 대한 단락을 피하면서 자기-정렬 방식으로 게이트 접촉부(100)가 형성될 수 있다.
유사하게, 도 24에 예시된 바와 같이, 공정 변화에 따라 예컨대 D2만큼 우측으로 소수/드레인 도전층(70) 위의 개구-형성 마스크 패턴(예, 접촉 홀 패턴)이 오정렬될 수 있다. 마스크 패턴에 의해, 제2 ILD 층(110)이 에칭되며, 이후 소스/드레인 캡 절연층(80)이 에칭된다. 오정렬에 기인하여, 측벽 스페이서(46)의 일부 및/또는 게이트 캡 절연층(60)의 일부가 에칭될 수 있다. 그러나, 측벽 스페이서(46)와 게이트 캡 절연층(60)의 에칭 선택비는 소스/드레인 캡 절연층(80)에 대해 충분히 크기 때문에, 에칭량은 최소화될 수 있다. 따라서, 게이트 전극(44)에 대한 단락을 피하면서 자기-정렬 방식으로 소스/드레인 접촉부(105)가 형성될 수 있다.
상기 자기 정렬 접촉부의 장점 때문에, 게이트 패턴 밀도를 감소시키는 것도 가능하다.
도 25는 본 개시 내용의 일 실시예에 따른 예시적인 레이아웃 구조를 도시한다. 도 25는 2개의 표준 셀의 셀 경계 부근의 예시적인 레이아웃 구조를 도시한다.
도 25에서, Y 방향으로 연장되는 4개의 게이트 패턴(P40)이 X 방향으로 등간격으로 배열된다. 인접하는 2개의 게이트 패턴 사이에 소스/드레인 패턴(P70)이 배치된다. 핀 패턴(P20) 상의 게이트 패턴 위에 게이트 접촉 패턴(P100A)이 배치된다. 또한, 핀 패턴(P20) 이외의 영역 상의 게이트 패턴 위에 게이트 접촉 패턴(P100B)이 배치된다. 소스/드레인 패턴(P70) 위에 소스/드레인 접촉부(P105)가 배치된다.
본 실시예에서는 게이트 접촉부(100)가 실질적으로 소스/드레인 도전층(70)에 대한 단락이 없이 자기-정렬 방식으로 형성될 수 있으므로, 도 25의 영역(A1)에 나타낸 바와 같이 소스/드레인 패턴(P70)(소스/드레인 도전층(70))이 배치된 핀 패턴(P20)(핀 구조체(20)) 위에 게이트 접촉 패턴(P100A)(게이트 접촉부(100))가 배열될 수 있다.
유사하게, 도 25의 영역(A2)에는 게이트 접촉 패턴(P100B)이 핀 패턴(P20)에 더 인접하게 배치될 수 있다. 게이트 접촉 패턴(P100B)과 핀 패턴(P20) 사이의 공간(S1)은 약 15 nm 미만으로 일부 실시예에서 약 5 nm∼약 12 nm의 범위에 있다.
따라서, 게이트 패턴 밀도를 감소시키는 것이 가능하다.
모든 장점들을 필수적으로 여기에서 논의한 것은 아니며, 모든 실시 형태 또는 예에 대해 특별한 장점이 요구되는 것은 아니며, 다른 실시 형태 또는 예는 다른 장점을 제공할 수 있음을 알 것이다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시 형태 또는 예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자를 제조하는 방법으로서,
    제1 방향으로 연장되고 상기 제1 방향을 가로지르는 제2 방향으로 배열되는 게이트 구조체를 형성하는 단계로서, 각각의 게이트 구조체는 게이트 전극, 상기 게이트 전극 위에 배치된 게이트 캡 절연층, 상기 게이트 전극 및 상기 게이트 캡 절연층의 대향 측면 상에 배치된 측벽 스페이서를 포함하는 것인, 상기 게이트 구조체를 형성하는 단계와,
    인접하는 2개의 게이트 구조체 사이의 소스/드레인 구조체를 형성하는 단계로서, 각각의 소스/드레인 구조체는 소스/드레인 도전층과 상기 소스/드레인 도전층 상에 배치된 소스/드레인 캡 절연층을 포함하는 것인, 상기 소스/드레인 구조체를 형성하는 단계와,
    나머지 게이트 구조체 중 적어도 하나를 보호하면서 상기 게이트 구조체 중 적어도 하나로부터 상기 게이트 캡 절연층을 선택적으로 제거하여, 상기 게이트 구조체 중 상기 적어도 하나의 게이트 구조체의 게이트 전극을 노출시키는 단계와,
    나머지 소스/드레인 구조체 중 적어도 하나를 보호하면서 상기 소스/드레인 구조체 중 적어도 하나로부터 상기 소스/드레인 캡 절연층을 선택적으로 제거하여, 상기 소스/드레인 구조체 중 상기 적어도 하나의 소스/드레인 구조체의 소스/드레인 도전층을 노출시키는 단계와,
    상기 노출된 게이트 전극과 상기 노출된 소스/드레인 도전층 상에 도전성 접촉층을 형성하는 단계
    를 포함하고,
    상기 측벽 스페이서는 상기 게이트 캡 절연층 및 상기 소스/드레인 캡 절연층과 다른 재료로 제조되는 것인 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 캡 절연층을 선택적으로 제거시, 적어도 하나의 소스/드레인 캡 절연층은 보호되지 않는 것인 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 소스/드레인 캡 절연층을 선택적으로 제거시, 적어도 하나의 게이트 절연층은 보호되지 않는 것인 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 캡 절연층을 선택적으로 제거시, 나머지 게이트 구조체 중 상기 적어도 하나의 게이트 구조체가 보호 패턴에 의해 보호되며,
    적어도 하나의 소스/드레인 캡 절연층 상에, 상기 보호 패턴의 엣지가 위치되는 것인 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 소스/드레인 캡 절연층을 선택적으로 제거시, 나머지 소스/드레인 구조체 중 상기 적어도 하나의 소스/드레인 구조체가 보호 패턴에 의해 보호되며,
    적어도 하나의 게이트 캡 절연층 상에, 상기 보호 패턴의 엣지가 위치되는 것인 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 게이트 전극의 상부면은 상기 소스/드레인 도전층의 상부면과 다른 높이로 위치되는 것인 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 게이트 캡 절연층은 상기 소스/드레인 캡 절연층과 다른 재료로 제조되는 것인 반도체 소자의 제조 방법.
  8. 삭제
  9. 반도체 소자를 제조하는 방법으로서,
    제1 방향으로 연장되는 제1 게이트 구조체, 제2 게이트 구조체, 제3 게이트 구조체 및 제4 게이트 구조체를 기판 위에 형성하는 단계로서, 상기 제1 게이트 구조체는 제1 게이트 전극, 제1 게이트 유전층 및 상기 제1 게이트 전극의 대향 측면 상에 배치된 제1 측벽 스페이서를 포함하고, 상기 제2 게이트 구조체는 제2 게이트 전극, 제2 게이트 유전층 및 상기 제2 게이트 전극의 대향 측면 상에 배치된 제2 측벽 스페이서를 포함하고, 상기 제3 게이트 구조체는 제3 게이트 전극, 제3 게이트 유전층 및 상기 제3 게이트 전극의 대향 측면 상에 배치된 제3 측벽 스페이서를 포함하고, 상기 제4 게이트 구조체는 제4 게이트 전극, 제4 게이트 유전층 및 상기 제4 게이트 전극의 대향 측면 상에 배치된 제4 측벽 스페이서를 포함하고, 상기 제1 내지 제4 게이트 구조체는 상기 제1 방향을 가로지르는 제2 방향으로 배열되는 것인, 상기 제1, 2, 3, 4 게이트 구조체를 기판 위에 형성하는 단계와,
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 제1 소스/드레인 영역을, 상기 제2 게이트 구조체와 상기 제3 게이트 구조체 사이에 제2 소스/드레인 영역을, 상기 제3 게이트 구조체와 상기 제4 게이트 구조체 사이에 제3 소스/드레인 영역을 형성하는 단계와,
    상기 제1 내지 제3 소스/드레인 영역 위에 제1 절연층을 형성하는 단계와,
    상기 제1 내지 제4 게이트 전극에 대해 상기 제1 내지 제4 측벽 스페이서의 상부면 아래로 리세스를 형성하여, 각각 제1 내지 제4 게이트 개구를 형성하는 단계와,
    상기 제1 내지 제4 게이트 개구 내에 각각 제1 내지 제4 게이트 캡 절연층을 형성하는 단계와,
    상기 제1 및 제3 소스/드레인 영역을 노출시키도록 상기 제1 절연층을 제거하는 단계와,
    상기 제1 및 제3 소스/드레인 영역 위에 각각 제1 및 제3 소스/드레인 도전층을 형성하는 단계와,
    상기 제1 및 제3 소스/드레인 도전층에 대해 상기 제1 내지 제4 측벽 스페이서의 상부면 아래로 리세스를 형성하여, 각각 제1 및 제3 소스/드레인 개구를 형성하는 단계와,
    상기 제1 및 제3 소스/드레인 개구 내에 각각 제1 및 제3 소스/드레인 캡 절연층을 형성하는 단계와,
    상기 제3 및 제4 게이트 캡 절연층과 상기 제3 소스/드레인 캡 절연층을 보호하면서 상기 제1 및 제2 게이트 캡 절연층을 제거하여, 상기 제1 및 제2 게이트 전극을 노출시키는 단계와,
    상기 제1 소스/드레인 캡 절연층을 보호하면서 상기 제3 소스/드레인 캡 절연층을 제거하여, 상기 제3 소스/드레인 영역을 노출시키는 단계와,
    상기 노출된 제1 및 제2 게이트 전극과 상기 노출된 제3 소스/드레인 영역 상에 도전성 접촉층을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 반도체 소자로서,
    제1 게이트 전극과 상기 제1 게이트 전극 상에 배치된 제1 캡 절연층을 포함하는 제1 게이트 구조체와,
    제2 게이트 전극과 상기 제2 게이트 전극 상에 배치된 제1 도전성 접촉층을 포함하는 제2 게이트 구조체와,
    제1 소스/드레인 도전층과 상기 제1 소스/드레인 도전층 위에 배치된 제2 캡 절연층을 포함하는 제1 소스/드레인 구조체와,
    제2 소스/드레인 도전층과 상기 제2 소스/드레인 도전층 위에 배치된 제2 도전성 접촉층을 포함하는 제2 소스/드레인 구조체
    를 포함하고,
    상기 제1 게이트 구조체는 상기 제1 소스/드레인 구조체 및 상기 제2 소스/드레인 구조체 중 하나의 소스/드레인 구조체에 인접하도록 배치되고, 스페이서 층이 상기 제1 소스/드레인 구조체 및 상기 제2 소스/드레인 구조체 중 상기 하나의 소스/드레인 구조체와 상기 제1 게이트 구조체 사이에 배치되며, 상기 스페이서 층은 상기 제1 캡 절연층 및 상기 제2 캡 절연층과 다른 재료로 제조되는 것인 반도체 소자.
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