KR20180079161A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법에서, 기저 구조물 위에 층간 유전체(ILD)층이 형성된다. 기저 구조물은 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물, 및 핀 구조물의 소스/드레인 영역에 배치되는 제 1 소스/드레인 에피택셜층을 포함한다. ILD층의 일부 및 제 1 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 제 1 소스/드레인 에피택셜층 위에 제 1 개구부가 형성된다. 에칭된 제 1 소스/드레인 에피택셜층 위에 제 2 소스/드레인 에피택셜층이 형성된다. 제 2 소스/드레인 에피택셜층 위에 도전 재료가 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2016년 12월 30일에 출원된 미국 특허 가출원 제 62/440,778 호를 우선권으로 주장하며, 이 가출원의 전체 개시는 참조로서 본원에 포함된다.
본 개시는 반도체 디바이스를 제조하기 위한 방법, 보다 구체적으로는 감소된 소스/드레인(source/drain; S/D) 접촉 저항을 갖는 반도체 디바이스에 대한 구조물 및 제조 방법에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 핀 FET(fin field effect transistor; FinFET)을 포함하는 다중 게이트 전계 효과 트랜지스터(FET)와 같은 삼차원 설계들의 개발을 초래시켜왔다. FinFET에서, 게이트 전극이 채널 영역의 3개의 측면들에 인접해 있고 이들 사이에 게이트 유전체층이 개재된다. FinFET의 사이즈가 축소될수록 S/D 상의 전극 접촉 면적이 축소되어, 접촉 저항을 증가시킨다. 트랜지스터 치수(dimension)들이 지속적으로 스케일 다운될수록, FinFET의 추가 향상들이 요구된다.
본 개시는 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들이 축척대로 도시되지 않았으며 단지 예시 목적들을 위해서만 사용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시의 실시예들에 따른 반도체 디바이스의 단면도를 도시하고, 도 1b는 반도체 디바이스의 다른 단면도이며, 도 1c는 반도체 디바이스의 평면도이고, 도 1d는 반도체 디바이스의 다른 평면도이다. 도 1e는 본 개시의 실시예들에 따른 반도체 디바이스의 게이트 구조물의 단면도이고, 도 1f는 반도체 디바이스의 사시도이다.
도 2a는 본 개시의 다른 실시예들에 따른 반도체 디바이스의 단면도를 도시하고, 도 2b는 반도체 디바이스의 다른 단면도이다.
도 3은 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 4a, 도 4b 및 도 4c는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 각각 도시한다.
도 5는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 6은 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 7a 및 도 7b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 8a 및 도 8b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 9a 및 도 9b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 10a 및 도 10b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 11a 및 도 11b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 12a 및 도 12b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 13a 및 도 13b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 14a 및 도 14b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 15a 및 도 15b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 16a 및 도 16b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 17a 및 도 17b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 18a 및 도 18b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 19a 및 도 19b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다.
도 20a는 본 개시의 다른 실시예들에 따른 반도체 디바이스의 단면도를 도시하고, 도 20b는 반도체 디바이스의 다른 단면도이다.
다음의 개시가 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 점이 이해될 것이다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시되는 범위 또는 값들에 한정되는 것은 아니고, 프로세스 조건들 및/또는 디바이스의 희망하는 특성들에 의존할 수 있다. 또한, 다음의 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들에 개재되어 형성될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순화 및 명확성을 위해 상이한 축척들로 임의적으로 도시될 수 있다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 추가적으로, 용어 “제조되는”은 “포함하는” 또는 “구성하는” 중 어느 하나를 의미할 수 있다.
게이트 대 게이트 공간(<10 nm)이 점점 더 작아지고 있기 때문에, 소스/드레인 접촉부들과 소스/드레인(S/D) 에피택셜층들 사이의 접촉 저항은 5 nm 노드 이상에서는 문제가 된다. 일반적으로, 하이 k(high-k) 유전체층을 포함하는 금속 게이트 구조물이 형성되기 전에 S/D 에피택셜층이 형성되고, S/D 에피택셜층 및 금속 게이트 구조물 위에 층간 유전체(interlayer dielectric; ILD)층이 형성되며, S/D 에피택셜층 위에 접촉 개구부가 형성되고, 이어서 S/D 에피택셜층 상에 소스/드레인 접촉부가 형성된다. 그러한 프로세스에서, 접촉 개구부를 형성하기 위한 후속 에칭 동안 S/D 에피택셜층의 일부가 손실되거나 또는 에칭되어, 타이트한 프로세스 윈도우 및 보다 높은 접촉 저항을 초래할 수 있다. 또한, 후속 손실을 고려하여 S/D 에피택셜층의 체적에 있어서의 증가가 시도되면, 타이트한 핀 피치가 체적 증가를 방해할 수 있다.
본 개시의 실시예들에 따르면, 접촉 랜딩 면적을 확장시키고 접촉 저항을 감소시키기 위해, 접촉 개구부가 형성된 후 추가적인 에피택셜층이 형성되므로, 큰 체적의 S/D 에피택셜층을 추가로 형성하는 것이 필요하지 않다.
도 1a는 도 1c 및 도 1d의 라인(X1-X1)에 대응하는 반도체 디바이스의 X 방향으로의 단면도를 도시하고, 도 1b는 도 1c 및 도 1d의 라인(Y1-Y1)에 대응하는 Y 방향을 따른 단면도이다. 도 1c는 소스/드레인(S/D) 에피택셜층을 도시하는 반도체 디바이스의 평면도이고, 도 1d는 S/D 접촉층을 도시하는 반도체 디바이스의 평면도이다.
본 실시예들에서, 게이트 대체 기술에 의해 제작된 핀 전계 효과 트랜지스터(FinFET)가 이용된다. 그러나, 다음의 제조 동작들은, 게이트 올 어라운드 FET 또는 평면형 FET과 같은 다른 FET, 또는 게이트 퍼스트 기술에 적용될 수 있다.
도 1a 및 도 1b에 도시된 바와 같이, 기판(5) 위에 핀 구조물들(10)이 배치된다. 핀 구조물(10)은 채널 영역(14) 및 웰 영역(12)을 포함한다. 웰 영역(12)에서, 안티 펀치 스루(anti-punch-through; APT) 주입이 수행되므로, 웰 영역(12)은 채널 영역(14)과는 상이한 도펀트 농도/특성들을 갖는다. 핀 구조물들(10)은 몇몇 실시예들에서 예를 들어 Si로 제조되고, 도 1a, 도 1c 및 도 1d에 도시된 바와 같이 X 방향으로 배치되고 연장된다. 다른 실시예들에서, 핀 구조물들(10)은 SiGe, SiC, Ge 또는 III-V족 반도체로 제조된다. 금속 게이트 구조물들(40)이 Y 방향으로 연장되고, 인접해 있는 금속 게이트 구조물들(40) 사이에 하부 소스/드레인(S/D) 에피택셜층들(20)이 배치된다. 도 1c 및 도 1d에서, 다수의 핀 구조물들(10)(예를 들어, 4개) 위에 하나의 금속 게이트 구조물이 배치되고, 2개의 핀 구조물들(10) 위에 하나의 하부 S/D 에피택셜층(20)이 배치되어 병합된 S/D 에피택셜층(20)을 형성한다. 그러나, 본 실시예들이 이 구성에 제한되는 것은 아니다. 핀 구조물들(10)은 기판(5) 위에 배치되고 격리 절연층(15)[예를 들어, 얕은 트렌치 격리부(shallow trench isolation; STI)]으로부터 돌출된다.
금속 게이트 구조물(40)은 게이트 유전체층(42), 금속성 게이트 전극층(44), 및 금속성 게이트 전극층(44)의 측벽들 상에 제공되는 측벽 스페이서들(46)을 포함한다. 측벽 스페이서들의 바닥부에 있는 측벽 스페이서들(46)의 막 두께는 몇몇 실시예들에서 약 3 nm 내지 약 15 nm 범위 내에 있고, 다른 실시예들에서 약 4 nm 내지 약 10 nm 범위 내에 있다. 몇몇 실시예들에서, 금속성 게이트 전극층(44) 위에 게이트 캡 절연층이 제공되고, 금속성 게이트 전극층(44)의 측벽들 및 게이트 캡 절연층의 측벽들 상에 측벽 스페이서들(46)이 제공된다. 금속 게이트 구조물들(40) 사이의 공간들은 제 1 층간 유전체(ILD)층(70)으로 충전된다. ILD층(70)은 실리콘 산화물, SiOC, SiOCN 또는 SiCN 또는 다른 로우 k(low-k) 재료들, 또는 다공성(porous) 재료들, 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층을 포함한다. ILD층(70)은 LPCVD(low pressure chemical vapor deposition), 플라즈마 CVD(plasma-CVD), 유동가능 CVD(flowable CVD) 또는 다른 적절한 막 형성 방법들에 의해 형성될 수 있다.
본 개시에서, 소스 및 드레인은 상호교환가능하게 사용되고 실질적으로 구조적 차이가 없다. 용어 “소스/드레인”(S/D)은 소스 및 드레인 중 하나, 또는 둘 다를 지칭한다.
게이트 캡 절연층은 SiN, SiON, SiCN 및 SiOCN을 포함하는 실리콘 질화물계 재료와 같은 절연 재료, 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층을 포함한다. 측벽 스페이서들(46)은 게이트 캡 절연층과는 상이한 재료로 제조되고, SiN, SiON, SiCN 및 SiOCN을 포함하는 실리콘 질화물계 재료와 같은 절연 재료, 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층을 포함한다. 도 1a 내지 도 1d에 도시되었지만 위에서 설명되지 않은 다양한 엘리먼트들은 이후에 설명될 것이다.
도 1e는 금속 게이트 구조물(40)의 확대 단면도이다. 금속 게이트 구조물(40)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi와 같은 금속 재료, 또는 임의의 다른 적절한 도전 재료들의 하나 이상의 층을 포함한다. 게이트 유전체층(42)은 핀 구조물(10)의 채널 영역과 금속 게이트 유전체층(44) 사이에 배치되고, 하이 k 금속 산화물과 같은 금속 산화물들의 하나 이상의 층을 포함한다. 하이 k 유전체들용으로 사용되는 금속 산화물들의 예시들은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물들의 산화물들, 또는 임의의 다른 적절한 유전체 재료를 포함한다. 몇몇 실시예들에서, 채널 영역(10)과 하이 k 게이트 유전체층(42) 사이에 1 nm 내지 3 nm 두께를 갖는 SiO2로 제조되는 계면층이 형성된다.
몇몇 실시예들에서, 게이트 유전체층(42)과 금속 재료(442) 사이에 하나 이상의 일함수 조정층(work function adjustment layer)(441)이 개재된다. 일함수 조정층(441)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이들 재료들 중 2개 이상의 다중층과 같은 도전 재료, 또는 임의의 다른 적절한 도전 재료로 제조된다. n채널(n-channel) FET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi, 또는 임의의 다른 적절한 도전 재료의 하나 이상의 층이 일함수 조정층(441)으로서 사용되고, p채널(p-channel) FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co, 또는 임의의 다른 적절한 도전 재료의 하나 이상의 층이 일함수 조정층(441)으로서 사용된다.
몇몇 실시예들에서, 하부 S/D 에피택셜층(20)은 핀 구조물(10)의 소스/드레인 영역 내에 배치되는 [하부 S/D 에피택셜층(20)과 핀 구조물(10) 사이의 계면에 의해 규정되는] 리세스 내에 그리고 이 리세스 위에 형성된다. 도 1b에 도시된 바와 같이, 격리 절연층(15) 내에 하부 S/D 에피택셜층(20)의 바닥 부분이 임베딩되고, 나머지 상부 부분은 격리 절연층(15)으로부터 돌출된다. 돌출 부분의 바닥부는 핀 측벽 스페이서들(22)을 갖는다. 몇몇 실시예들에서, 핀 측벽 스페이서들(22)은 실리콘 질화물 및 실리콘 산화질화물과 같은 실리콘 질화물계 재료, 또는 임의의 다른 적절한 절연 재료의 하나 이상의 층으로 제조된다. 또한, 몇몇 실시예들에서 하부 S/D 에피택셜층(20)의 상부 부분은 횡측으로(laterally) 연장된 부분(21)을 갖는다. 몇몇 실시예들에서, 횡측으로 연장된 부분은 인접해 있는 하부 S/D 에피택셜층의 횡측으로 연장된 부분과 병합된다.
또한, 도 1b에 도시된 바와 같이, 하부 S/D 에피택셜층(20)의 상단 부분과 핀 측벽 스페이서들(22)의 측면들, 및 격리 절연층(15)의 상면 상에 접촉 에칭 저지층(contact etch-stop layer; CESL)(24)이 형성된다. 몇몇 실시예들에서, CESL(24)은 게이트 캡 절연층 및 측벽 스페이서들(46)과는 상이한 재료로 제조되고, SiN, SiON, SiCN 및 SiOCN을 포함하는 실리콘 질화물계 재료와 같은 절연 재료, 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층을 포함한다.
본 실시예들에서, FinFET의 S/D 구조물은 도 1a 및 도 1b에 도시된 바와 같이 상부 S/D 에피택셜층(50)을 더 포함한다. 몇몇 실시예들에서, 하부 S/D 에피택셜층(20) 위에 접촉 개구부가 형성된 후에 상부 S/D 에피택셜층(50)이 형성되기 때문에, 상부 S/D 에피택셜층(50)은 도 1b에 도시된 바와 같이 CESL(24)의 상부 부분 상에 배치된 횡측 부분을 갖는다. 몇몇 실시예들에서, 상부 에피택셜층의 횡측 부분은 2개의 인접해 있는 핀 구조물들 사이의 ILD층(70) 상에 배치된다.
몇몇 실시예들에서, 상부 S/D 에피택셜층(50) 위에 규화물(silicide)층(55)이 형성된다. 규화물층(55)은 가열 동작에 의해 금속 재료 및 상부 S/D 에피택셜층(50)의 재료를 반응시킴으로써 형성된다. 몇몇 실시예들에서, 규화물층(55)은 TiSi, NiSi, WSi, CoSi 및 MoSi 중 하나 이상을 포함한다. 다른 실시예들에서, 규화물층(55)은 Ge를 포함하거나 또는 저마나이드(germanide)로 제조된다.
도 1a 및 도 1b에 도시된 바와 같이, 규화물층들(55) 위에 S/D 접촉부들(60)이 배치된다. S/D 접촉부(60)는 몇몇 실시예들에서 접착층(62) 및 메인 금속층(64)을 포함한다. 접착층(62)은 몇몇 실시예들에서 Ti, TiN, Ta 및/또는 TaN을 포함한다. 메인 금속층(64)은 Co, Ni, Cu 및/또는 W를 포함한다. 접착층(62)은 몇몇 실시예들에서 접촉 개구부 내에 컨포멀하게(conformally) 형성되고 규화물층(55) 및 상부 S/D 에피택셜층(50)과 직접 접촉해 있다. 다른 실시예들에서, 접착층(62)은 규화물층(55)과만 접촉한다. 또한, 몇몇 실시예들에서, 접촉 라이너층(61)은, 예를 들어 SiN, SiCN 또는 SiOCN으로 제조되고, S/D 접촉부(60)를 형성하기 전에 형성된다.
도 1f는 본 개시의 실시예들에 따른 FinFET 구조물의 사시도를 도시한다. FinFET 구조물은 다음의 동작들에 의해 제작될 수 있다.
먼저, 기판(300) 위에 핀 구조물(310)이 제작된다. 핀 구조물들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스 및 자가 정렬(self-aligned) 프로세스를 결합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되도록 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들이 이어서 핀 구조물들을 패터닝하는데 사용될 수 있다.
핀 구조물은 채널 영역(315)으로서 바닥 영역 및 상부 영역을 포함한다. 기판은, 예를 들어 불순물 농도가 약 1 × 1015 cm-3 내지 약 1 × 1019 cm-3 범위 내에 있는, 다른 실시예들에서 불순물 농도가 약 1 × 1016 cm-3 내지 약 1 × 1018 cm-3 범위 내에 있는 p형 실리콘 기판일 수 있다. 다른 실시예들에서, 기판은 불순물 농도가 약 1 × 1015 cm-3 내지 약 1 × 1019 cm-3 범위 내에 있는, 다른 실시예들에서 불순물 농도가 약 1 × 1016 cm-3 내지 약 1 × 1018 cm-3 범위 내에 있는 n형 실리콘 기판일 수 있다. 대안적으로, 기판은 게르마늄과 같은 다른 원소(elementary) 반도체; SiC 및 SiGe과 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP, 또는 임의의 다른 적절한 반도체 재료와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 기판은 SOI(silicon-on insulator) 기판의 실리콘 층이다.
핀 구조물(310)을 형성한 후, 핀 구조물(310) 위에 격리 절연층(320)이 형성된다. 격리 절연층(320)은 LPCVD, 플라즈마 CVD 또는 유동가능 CVD에 의해 형성되는, 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물과 같은 절연 재료들의 하나 이상의 층을 포함한다. 격리 절연층은 스핀 온 글래스(spin-on-glass; SOG), SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass; FSG), 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층에 의해 형성될 수 있다.
핀 구조물 위에 격리 절연층(320)을 형성한 후, 격리 절연층(320)의 일부를 제거하기 위해 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 및/또는 에치백(etch-back) 프로세스를 포함할 수 있다. 이어서, 격리 절연층(320)이 추가로 제거(리세싱)되어 핀 구조물의 상부 영역이 노출된다.
노출된 핀 구조물 위에 더미 게이트 구조물이 형성된다. 더미 게이트 구조물은 폴리 실리콘으로 제조된 더미 게이트 전극층 및 더미 게이트 유전체층을 포함한다. 절연 재료들의 하나 이상의 층을 포함하는 측벽 스페이서들(350)이 더미 게이트 전극층의 측벽들 상에 또한 형성된다. 더미 게이트 구조물이 형성된 후, 더미 게이트 구조물에 의해 커버되지 않는 핀 구조물(310)이 격리 절연층(320)의 상면 아래까지 리세싱된다. 이이서, 리세싱된 핀 구조물 위에 에피택셜 성장 방법을 사용함으로써 소스/드레인 영역(360)이 형성된다. 소스/드레인 영역은 채널 영역(315)에 응력을 인가하기 위한 스트레인 재료를 포함할 수 있다.
이어서, 더미 게이트 구조물 및 소스/드레인 영역 위에 층간 유전체층(ILD)(370)이 형성된다. ILD층(370)은 실리콘 산화물, SiOC, SiOCN 또는 SiCN 또는 다른 로우 k 재료들, 또는 다공성 재료들, 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층을 포함한다. 평탄화 동작 후, 더미 게이트 구조물이 제거되어 게이트 공간을 만든다. 이어서, 게이트 공간 내에, 금속 게이트 전극, 및 하이 k 유전체층과 같은 게이트 유전체층을 포함하는 금속 게이트 구조물(330)이 형성된다.
또한, 몇몇 실시예들에서, 도 1f에 도시된 FinFET 구조물을 획득하기 위해, 금속 게이트 구조물(330) 위에 캡 절연층(340)이 형성된다.
도 1f에서, 기저 구조물을 보이기 위해, 금속 게이트 구조물(330), 캡 절연층(340), 측벽 스페이서들(350) 및 ILD층(370)의 일부가 커팅된다. 몇몇 실시예들에서, 인접해 있는 소스/드레인 영역들(360)이 서로 병합되고, 병합된 소스/드레인 영역들 상에 규화물층이 형성된다.
도 1f의 금속 게이트 구조물(330), 캡 절연층(340), 측벽 스페이서들(350), 소스/드레인 영역들(360) 및 ILD층(370)은 도 1a 내지 도 1e의 게이트 유전체층(42) 및 금속성 게이트 전극층(44), 캡 절연층들, 측벽 스페이서들(46), 하부 소스/드레인 에피택셜층들(20) 및 층간 유전체층(ILD)(70)에 각각 대응한다.
도 2a는 본 개시의 다른 실시예들에 따른 X 방향으로의 반도체 디바이스의 단면도를 도시하고, 도 2b는 Y 방향으로의 반도체 디바이스의 단면도이다. 도 1a 내지 도 1f와 관련하여 설명된 이전의 실시예들과 동일하거나 유사한 재료, 구성, 치수들 및/또는 프로세스들이 다음의 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 2a 및 도 2b에서, S/D 접촉부(70)에 대해 접촉 개구부가 형성될 때, 하부 S/D 에피택셜층(20)이 도 1a 및 도 1b의 경우보다 더 깊게 에칭된다. 그러한 경우, 상부 S/D 에피택셜층(50)은 에칭된 하부 S/D 에피택셜층(20)의 비교적 더 넓은 면적들 상에 형성된다. 몇몇 실시예들에서, 상부 S/D 에피택셜층(50)은 도 2b에 도시된 바와 같이 횡측으로 성장되고, 인접해 있는 상부 S/D 에피택셜층과 병합된다. 또한, 하나의 규화물층으로서 규화물층(55)이 또한 형성될 수 있다. 도 1b와 유사하게, 상부 S/D 에피택셜층(50)은 도 2b에 도시된 바와 같이 CESL(24)의 상부 부분 상에 배치된 횡측 부분을 갖는다. 이 실시예에서, 상부 S/D 에피택셜층(50)이 체적 또는 면적에 있어서 더 크게 형성되기 때문에, S/D 접촉 저항을 더 감소시키는 것이 가능하다.
도 3 내지 도 19b는 본 개시의 일 실시예에 따른 순차적 반도체 디바이스 제작 프로세스의 다양한 스테이지들을 도시한다. 도 7a 내지 도 19b에서, “a” 도면들(도 7a, 도 8a,…)은 n채널 FinFET의 단면도들을 도시하고, “b” 도면들 (도 7b, 도 8b,…)은 p채널 FinFET의 단면도들을 도시한다. 도 3 내지 도 19b에 의해 도시된 프로세스들 전에, 그 동안에, 및 그 후에 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 몇몇 동작들은 방법의 추가적인 실시예들을 위해 대체되거나 또는 제거될 수 있다는 점이 이해되어야 한다. 동작들/프로세스들의 순서는 상호변경가능할 수 있다. 도 1a 내지 도 2b와 관련하여 설명된 이전의 실시예들과 동일하거나 유사한 재료, 구성, 치수들 및/또는 프로세스들이 다음의 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 3 내지 도 6의 제조 동작들은 n채널(n형) FinFET 및 p채널(p형) FinFET 둘 다에 대해 실질적으로 공통이다.
금속 게이트 구조물(42, 44 및 46) 및 하부 S/D 에피택셜층(20)을 포함하는 기저 구조물 위에 층간 유전체(ILD)층(70)이 형성된 후, 도 3에 도시된 바와 같이 개구 패턴(101)을 갖는 제 1 마스크층(100)이 ILD층(70) 위에 형성된다. 제 1 마스크층(100)은 몇몇 실시예들에서 포토 레지스트 패턴이고, 다른 실시예들에서 실리콘 산화물, 실리콘 질화물 또는 임의의 다른 적절한 재료를 포함하는 하드 마스크층이다.
제 1 마스크층(100)을 에칭 마스크로서 사용함으로써, ILD층(70), 접촉 에칭 저지층(CESL)(24) 및 하부 S/D 에피택셜층(20)이 순차적으로 에칭되어, 도 4a에 도시된 바와 같이 S/D 접촉 개구부(102)를 형성한다.
도 4b 및 도 4c는 상이한 에칭 깊이들을 갖는, Y 방향을 따른, 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 일 스테이지를 도시하는 단면도들을 도시한다. 도 4b에서, 높이(H1)는 접촉 개구부(102)가 형성되기 전의 하부 S/D 에피택셜층(20)의 본래 높이이고, 높이(H2)는 핀 측벽 스페이서(22)의 높이이다. 깊이들(D1 및 D2)은 하부 S/D 에피택셜층(20)의 에칭 깊이들(양들)이다.
몇몇 실시예들에서, 에칭 깊이(D1 및 D2)는 0 < D1, D2 < (H1-H2)/2를 만족시킨다. 도 4b에서, 2개의 S/D 구조물들 사이의 V형 부분에 ILD층(70)의 일부가 남아있고, 도 4c에서 더 깊은 에칭으로 인해 2개의 S/D 구조물들 사이에 ILD층이 남아있지 않다. 환언하면, CESL(24)에 의해 형성된 V형 부분이 없다. 하부 S/D 에피택셜층(20)이 Y 방향으로 가장 큰 폭을 갖는 레벨에서 하부 S/D 에피택셜층(20)의 에칭이 저지될 때, 하부 S/D 에피택셜층(20)의 에칭된 상면이 가장 큰 면적을 가질 수 있다. 핀 피치(FP)가 약 10 nm 내지 약 40 nm 범위 내에 있을 때, 보다 큰 D1 또는 D2가 보다 낮은 하부 S/D 접촉 저항을 초래할 것이다.
S/D 접촉 개구부(102)가 형성된 후, 도 5에 도시된 바와 같이 제 1 마스크층(100)이 제거된다.
이어서, 도 6에 도시된 바와 같이, 접촉 개구부(102) 내에 그리고 ILD층(70)의 상면 상에 제 1 커버층(105)이 컨포멀하게 형성된다. 제 1 커버층(105)은 SiN, SiOC, SiOCN, SiCO 또는 임의의 적절한 유전체 재료 중 하나 이상을 포함하고, 몇몇 실시예들에서 약 1 nm 내지 약 10 nm 범위 내에 있는 두께를 가지며, 다른 실시예들에서 두께는 약 2 nm 내지 약 8 nm 범위 내에 있을 수 있다. 제 1 커버층(105)은 CVD 또는 ALD에 의해 형성될 수 있다.
도 7a 및 도 7b는 본 개시의 실시예들에 따른 반도체 디바이스에 대한 순차적 제조 동작의 다양한 스테이지들 중 하나를 도시한다. 도 7a는 n채널 FinFET에 대한 단면도를 도시하고, 도 7b는 p채널 FinFET에 대한 단면도를 도시한다. 몇몇 실시예들에서, n채널 FinFET은 하부 S/D 에피택셜층(20N)을 포함하고, p채널 FinFET은 하부 S/D 에피택셜층(20N)과는 상이한 하부 S/D 에피택셜층(20P)을 포함한다.
제 1 커버층(105) 위에 제 2 마스크층(110)이 형성되고, 도 7b에 도시된 바와 같이 p형 영역에 대해 제 2 마스크층(110)을 에칭 마스크로서 사용함으로써 제 1 커버층(105)이 패터닝되어 개구부(112)를 형성하는 반면, 도 7a에 도시된 바와 같이 n형 영역은 제 2 마스크층(110)에 의해 커버된다. 제 2 마스크층(110)은 몇몇 실시예들에서 포토 레지스트 패턴이고, 다른 실시예들에서 실리콘 산화물, 실리콘 질화물 또는 임의의 다른 적절한 재료를 포함하는 하드 마스크층이다.
개구부(112)가 형성된 후, 도 8a 및 도 8b에 도시된 바와 같이 제 2 마스크층(110)이 제거된다.
이어서, 도 9b에 도시된 바와 같이, p채널 FinFET에 대한 상부 S/D 에피택셜층(50P)이 형성되는 반면, 도 9a에 도시된 n형 영역은 제 1 커버층(105)에 의해 보호된다. 상부 S/D 에피택셜층(50P)은 금속 유기 CVD(metal organic CVD; MOCVD), ALD 및/또는 분자 빔 에피택시(molecular beam epitaxy; MBE)에 의해 형성될 수 있다.
p채널 FET에 대해, 몇몇 실시예들에서, 상부 S/D 에피택셜층(50P)은 SiB, SiGe, SiBGe 또는 GaAs를 포함한다. 다른 실시예들에서, 하부 S/D 에피택셜층(20P) 및 상부 S/D 에피택셜층(50P)은 Ge를 포함하고, 몇몇 실시예들에서 상부 S/D 에피택셜층(50P) 내의 Ge의 농도는 하부 S/D 에피택셜층(20P) 내의 Ge의 농도보다 높다. 몇몇 실시예들에서, 하부 S/D 에피택셜층(20P)은 Si1 - xGex(0.15 ≤ x ≤ 0.8)를 포함하고, 상부 S/D 에피택셜층(50P)은 Si1 - yGey(0.2 ≤ y ≤ 1.0)(x < y)를 포함한다. 또한, 하부 S/D 에피택셜층 및 상부 S/D 에피택셜층 중 적어도 하나는 B(붕소)를 더 포함하고, 몇몇 실시예들에서 B의 농도는 약 1.0×1020 cm-3 내지 약 6.0×1021 cm-3 범위 내에 있고, 다른 실시예들에서 약 5.0×1020 cm-3 내지 약 1.0×1021 cm-3 범위 내에 있다.
이어서, 도 10a 및 도 10b에 도시된 바와 같이 적절한 에칭 및/또는 세정 동작들에 의해 제 1 커버층(105)이 제거된다.
이어서, 도 11a 및 도 11b에 도시된 바와 같이, 접촉 개구부들 내에 그리고 ILD층(70)의 상면 상에 n채널 영역 및 p채널 영역 둘 다에 대해 제 2 커버층(115)이 컨포멀하게 형성된다. 제 2 커버층(115)은 SiN, SiOC, SiOCN, SiCO 또는 임의의 적절한 유전체 재료 중 하나 이상을 포함하고, 몇몇 실시예들에서 약 1 nm 내지 약 10 nm 범위 내에 있는 두께를 가지며, 다른 실시예들에서 두께는 약 2 nm 내지 약 8 nm 범위 내에 있을 수 있다. 제 2 커버층(115)은 CVD 또는 ALD에 의해 형성될 수 있다.
제 2 커버층(115) 위에 제 3 마스크층(120)이 형성되고, 도 12a에 도시된 바와 같이 n형 영역에 대해 제 3 마스크층(120)을 에칭 마스크로서 사용함으로써 제 2 커버층(115)이 패터닝되어 개구부(122)를 형성하는 반면, 도 12a에 도시된 바와 같이 p형 영역은 제 3 마스크층(120)에 의해 커버된다. 제 3 마스크층(120)은 몇몇 실시예들에서 포토 레지스트 패턴이고, 다른 실시예들에서 실리콘 산화물, 실리콘 질화물 또는 임의의 다른 적절한 재료를 포함하는 하드 마스크층이다.
개구부(122)가 형성된 후, 도 13a 및 도 13b에 도시된 바와 같이 제 3 마스크층(120)이 제거된다.
이어서, n채널 FinFET에 대한 상부 S/D 에피택셜층(50N)이 형성되는 반면, 도 14b에 도시된 바와 같이 p형 영역은 제 2 커버층(115)에 의해 보호된다. 상부 S/D 에피택셜층(50N)은 금속 유기 CVD(MOCVD), ALD 및/또는 분자 빔 에피택시(MBE)에 의해 형성될 수 있다.
n채널 FET에 대해, 몇몇 실시예들에서, 상부 S/D 에피택셜층(50N)은 SiP, InP, SiCP, SiC 또는 GaInP를 포함한다. 몇몇 실시예들에서, 하부 S/D 에피택셜층(20N)은 또한 SiP, InP, SiCP, SiC 또는 GaInP를 포함하지만, 상부 S/D 에피택셜층(50N)과는 상이한 조성을 가질 수 있다. “상이한 조성”은, 예를 들어 상이한 재료, 상이한 원소 조성비, 상이한 도펀트 농도 등을 의미한다. 몇몇 실시예들에서, 하부 S/D 에피택셜층(20N)은 Si이다. 몇몇 실시예들에서, 하부 S/D 에피택셜층(20N) 및 상부 S/D 에피택셜층(50N)은 P(인)을 포함하고, 상부 S/D 에피택셜층 내의 P의 농도는 하부 S/D 에피택셜층(20N) 내의 P의 농도보다 높다. 또한, 상부 S/D 에피택셜층이 P를 포함할 때, 몇몇 실시예들에서 P의 농도는 약 1.0×1020 cm-3 내지 약 6.0×1021 cm-3 범위 내에 있고, 다른 실시예들에서 약 5.0×1020 cm-3 내지 약 1.0×1021 cm-3 범위 내에 있다.
이어서, 도 15a 및 도 15b에 도시된 바와 같이 적절한 에칭 및/또는 세정 동작들에 의해 제 2 커버층(115)이 제거된다.
또한, 도 16a 및 도 16b에 도시된 바와 같이, S/D 에피택셜층들(50P, 50N) 위에, 개구부들 내측에 그리고 ILD층(70)의 상면 위에 접촉 라이너층(61)이 형성된다. 접촉 라이너층(61)은 CVD 또는 ALD에 의해 형성될 수 있다. 접촉 라이너층(61)은 SiN, SiOC, SiOCN, SiCO 또는 임의의 적절한 유전체 재료 중 하나 이상을 포함하고, 몇몇 실시예들에서 약 1 nm 내지 약 10 nm 범위 내에 있는 두께를 가지며, 다른 실시예들에서 두께는 약 2 nm 내지 약 8 nm 범위 내에 있을 수 있다.
패터닝 동작을 사용함으로써, 도 17a 및 도 17b에 도시된 바와 같이, 상부 S/D 에피택셜층들(50P, 50N) 위에 형성된 접촉 라이너층(61)이 제거된다. 몇몇 실시예들에서, 노출된 상부 S/D 에피택셜층들(50P, 50N) 상에 사전 비정질화(pre-amorphous) 주입(130)이 수행된다. 몇몇 실시예들에서, 게르마늄(Ge)이 주입되어 상부 S/D 에피택셜층들(50P, 50N)의 상부 부분을 비정질로 만든다.
이어서, 규화물 형성을 위한 금속(예를 들어, W, Ni, Co, Ti, 및/또는 Mo)층이 퇴적된다. 금속층은 CVD, PVD 또는 ALD 또는 임의의 다른 적절한 막 형성 방법들에 의해 형성될 수 있다. 금속층이 형성된 후, 약 450 °C 내지 약 1000 °C에서 급속 열 어닐링 동작과 같은 열 동작이 수행되어 도 18a 및 도 18b에 도시된 바와 같이 상부 S/D 에피택셜층들(50N, 50P)의 컴포넌트들(예를 들어, Si) 및 금속층의 금속(예를 들어, W, Ni, Co, Ti, 및/또는 Mo)으로부터 규화물층들(55N 및 55P)을 형성한다. 몇몇 실시예들에서, 금속층의 형성 동안 규화물층이 형성될 수 있기 때문에 열 동작이 수행되지 않는다.
규화물층들(55N, 55P)이 형성된 후, 도전 재료층(60)이 형성되어 접촉 개구부를 충전한다. 몇몇 실시예들에서, 도전 재료층(60)은 도 1a 및 도 1b에 도시된 바와 같이 접착(글루)층(62) 및 바디 금속층(64)의 블랭킷(blanket)층을 포함한다. 접착층(62)은 도전 재료들의 하나 이상의 층을 포함한다. 몇몇 실시예들에서, 접착층(62)은 Ti층 위에 형성되는 TiN층을 포함한다. 임의의 다른 적절한 도전 재료가 사용될 수 있다. TiN층 및 Ti층의 각각의 두께는 몇몇 실시예들에서 약 1 nm 내지 약 5 nm 범위 내에 있고, 다른 실시예들에서 두께는 약 2 nm 내지 약 3 nm 범위 내에 있을 수 있다. 접착층(62)은 CVD, PVD, ALD, 전기 도금(electro-plating) 또는 이들의 조합, 또는 다른 적절한 막 형성 방법들에 의해 형성될 수 있다. 접착층(62)은 바디 금속층이 박락(peeling off)되는 것을 방지하는데 사용된다. 몇몇 실시예들에서, 접착층이 사용되지 않고, 바디 금속층이 접촉 개구부들 내에 직접적으로 형성된다. 그러한 경우들에서, 바디 금속층(64)은 규화물층들(55N, 55P)과 직접 접촉해 있다.
몇몇 실시예들에서, 접착층의 Ti층은 규화물층을 형성하기 위한 금속층으로서 사용될 수 있다.
바디 금속층(64)은 몇몇 실시예들에서 Co, W, Mo 및 Cu, 또는 임의의 다른 적절한 도전 재료 중 하나이다. 일 실시예에서, 바디 금속층으로서 Co가 사용된다. 바디 금속층은 CVD, PVD, ALD, 전기 도금 또는 이들의 조합, 또는 다른 적절한 막 형성 방법들에 의해 형성될 수 있다. 도전 재료층(60)이 형성된 후, 도 19a 및 도 19b에 도시된 바와 같이 과잉 재료들을 제거하여 S/D 접촉부(60)를 형성하기 위해, 화학적 기계적 폴리싱(CMP) 또는 에치백 동작들과 같은 평탄화 동작이 수행된다.
도 19a 및 도 19b에 도시된 디바이스가 추가적인 CMOS 프로세스들을 거쳐서, 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다는 점이 이해되어야 한다.
도 20a는 본 개시의 다른 실시예들에 따른 반도체 디바이스의 단면도를 도시하고, 도 20b는 반도체 디바이스의 다른 단면도이다. 도 1a 내지 도 19b와 관련하여 설명된 이전의 실시예들과 동일하거나 유사한 재료, 구성, 치수들 및/또는 프로세스들이 다음의 실시예들에서 이용될 수 있고, 그 상세한 설명은 생략될 수 있다.
이 실시예에서, 핀 구조물(10’), 핀 구조물(10’)의 적어도 상부 부분은 SiGe로 제조된다. SiGe 핀 구조물(10’)은 채널 영역(14’) 및 웰 영역(12’)을 포함한다. 웰 영역(12’)에서, 안티 펀치 스루(APT) 주입이 수행되고, 따라서 웰 영역(12’)은 채널 영역(14’)과는 상이한 도펀트 농도/특성들을 갖는다.
핀 구조물(10’)은 또한 게이트 구조물에 의해 커버되지 않는 소스/드레인 영역들을 갖는다. S/D 영역들에서, 추가적인 반도체층(145)이 컨포멀하게 형성되어 SiGe 핀 구조물(10’)의 S/D 영역들을 커버하여 경도핑 드레인(lightly doped drain; LDD) 구조물(145)을 형성한다. 추가적으로, S/D 영역들에서, 이온 주입 동작이 수행되고 S/D 영역들은 중도핑(heavily doped) 영역들(140)을 포함한다.
S/D 접촉 개구부를 형성하기 위한 에칭 동작에서, S/D 영역들의 상부 부분들은 에칭되지 않는다. 따라서, S/D 영역들은 S/D 접촉 개구부의 바닥부로부터 돌출된다. S/D 접촉 개구부가 형성된 후, 상부 S/D 에피택셜층(160)이 형성되고, 규화물층(155)이 형성된다. 몇몇 실시예들에서, 상부 S/D 에피택셜층(160)은 S/D 핀 구조물보다 높은 Ge 함유량을 갖는 SiGe를 포함한다. 몇몇 실시예들에서, 규화물층(155)을 형성하기 위해 상부 S/D 에피택셜층(160)이 완전히 소모되고, 최종 구조물에 존재하지 않는다.
본원에서 설명되는 다양한 실시예들 또는 예시들은 기존의 기술에 비해 여러가지 장점들을 제공한다. 예를 들어, S/D 접촉 개구부가 형성된 후 상부 S/D 에피택셜층을 형성함으로써, 접촉 랜딩 면적이 확장되어 S/D 접촉 저항을 감소시킨다. 또한, 핀 피치를 감소시킬 수 있는 큰 체적의 하부 S/D 에피택셜층을 먼저 형성할 필요가 없다.
본원에서 모든 장점들이 반드시 논의되지 않고, 모든 실시예들 또는 예시들에 대한 특정 장점이 요구되는 것도 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 점이 이해될 것이다.
본 개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 기저 구조물 위에 층간 유전체(ILD)층이 형성된다. 기저 구조물은 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물, 및 핀 구조물의 소스/드레인 영역에 배치되는 제 1 소스/드레인 에피택셜층을 포함한다. ILD층의 일부 및 제 1 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 제 1 소스/드레인 에피택셜층 위에 제 1 개구부가 형성된다. 에칭된 제 1 소스/드레인 에피택셜층 위에 제 2 소스/드레인 에피택셜층이 형성된다. 제 2 소스/드레인 에피택셜층 위에 도전 재료가 형성된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 기저 구조물은 에칭 저지층을 더 포함하고, 제 1 개구부를 형성할시 에칭 저지층의 일부가 또한 에칭된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 2 소스/드레인 에피택셜층을 형성한 후, 제 2 소스/드레인 에피택셜층 위에 금속층이 형성되고, 금속층과 제 2 소스/드레인 에피택셜층을 반응시킴으로써 규화물층이 형성된다. 규화물층 상에 도전 재료가 형성된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 금속층을 형성하기 전에, 제 2 소스/드레인 에피택셜층 상에 주입 동작이 수행된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 개구부를 형성한 후, 제 1 개구부 내에 그리고 ILD층 위에 커버층이 형성되고, 커버층이 패터닝되어 커버층 내에 제 2 개구부를 형성한다. 제 2 개구부 내에 제 2 소스/드레인 에피택셜층이 형성된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 소스/드레인 에피택셜층은 제 2 소스/드레인 에피택셜층과는 상이한 조성을 갖는다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 소스/드레인 에피택셜층 및 제 2 소스/드레인 에피택셜층은 Ge를 포함하고, 제 2 소스/드레인 에피택셜층 내의 Ge의 농도는 제 1 소스/드레인 에피택셜층 내의 Ge의 농도보다 높다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 소스/드레인 에피택셜층 및 제 2 소스/드레인 에피택셜층 중 적어도 하나는 B를 더 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 2 소스/드레인 에피택셜층은 SiP, InP 및 GaInP로 구성되는 그룹으로부터 선택되는 하나를 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 소스/드레인 에피택셜층은 핀 구조물 내에 배치되는 리세스 내에 그리고 이 리세스 위에 형성된다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 기저 구조물 위에 층간 유전체(ILD)층이 형성된다. 기저 구조물은 제 1 도전 유형 핀 전계 효과 트랜지스터(FinFET)에 대한 제 1 게이트 구조물 및 제 1 소스/드레인 에피택셜층, 및 제 2 도전 유형 핀 전계 효과 트랜지스터(FinFET)에 대한 제 2 게이트 구조물 및 제 2 소스/드레인 에피택셜층을 포함한다. ILD층의 일부 및 제 1 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 제 1 소스/드레인 에피택셜층 위에 제 1 개구부가 형성되고, ILD층의 일부 및 제 2 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 제 2 소스/드레인 에피택셜층 위에 제 2 개구부가 형성된다. 제 2 개구부를 제 1 커버층으로 커버하면서, 에칭된 제 1 소스/드레인 에피택셜층 위에 제 3 소스/드레인 에피택셜층이 형성된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 커버층이 제거되고, 에칭된 제 2 소스/드레인 에피택셜층 위에 제 4 소스/드레인 에피택셜층이 형성되는 반면, 제 2 커버층으로 제 3 소스/드레인 에피택셜층을 커버한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 4 소스/드레인 에피택셜층을 형성한 후, 제 2 커버층이 제거되고, 제 3 및 제 4 소스/드레인 에피택셜층들 위에 금속층이 형성되며, 금속층과 제 3 소스/드레인 에피택셜층을 반응시킴으로써 제 1 규화물층이 형성되고 금속층과 제 4 소스/드레인 에피택셜층을 반응시킴으로써 제 2 규화물층을 형성하며, 제 1 규화물층 상에는 제 1 접촉층이, 제 2 규화물층 상에는 제 2 접촉층이 형성된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 개구부 내에 그리고 ILD층 위에 제 1 커버층이 또한 형성된다. 또한, 제 1 개구부 내에 형성된 제 1 커버층이 패터닝되어 제 1 커버층 내에 제 3 개구부를 형성하고, 제 3 개구부 내에 제 3 소스/드레인 에피택셜층이 형성된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 2 개구부 내에 그리고 ILD층 위에 제 2 커버층이 또한 형성된다. 또한, 제 2 개구부 내에 형성된 제 2 커버층이 패터닝되어 제 2 커버층 내에 제 4 개구부를 형성하고, 제 4 개구부 내에 제 4 소스/드레인 에피택셜층이 형성된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 소스/드레인 에피택셜층은 제 3 소스/드레인 에피택셜층과는 상이한 조성을 갖고, 제 2 소스/드레인 에피택셜층은 제 4 소스/드레인 에피택셜층과는 상이한 조성을 갖는다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 도전 유형은 p형이고, 제 1 소스/드레인 에피택셜층 및 제 3 소스/드레인 에피택셜층은 Ge를 포함하며, 제 3 소스/드레인 에피택셜층 내의 Ge의 농도는 제 1 소스/드레인 에피택셜층 내의 Ge의 농도보다 높다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 소스/드레인 에피택셜층 및 제 3 소스/드레인 에피택셜층 중 적어도 하나는 B를 더 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 도전 유형은 n형이고, 제 3 소스/드레인 에피택셜층은 SiP, InP 및 GaInP로 구성되는 그룹으로부터 선택되는 하나를 포함한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 기저 구조물 위에 층간 유전체(ILD)층이 형성된다. 기저 구조물은 제 1 핀 구조물의 채널 영역 및 제 2 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물, 제 1 핀 구조물의 소스/드레인 영역에 배치되는 제 1 소스/드레인 에피택셜층, 및 제 2 핀 구조물의 소스/드레인 영역에 배치되는 제 2 소스/드레인 에피택셜층을 포함한다. ILD층의 일부 및 제 1 및 제 2 소스/드레인 에피택셜층들의 상부 부분들을 에칭함으로써 제 1 및 제 2 소스/드레인 에피택셜층들 위에 제 1 개구부가 형성된다. 에칭된 제 1 및 제 2 소스/드레인 에피택셜층들 위에 제 3 소스/드레인 에피택셜층이 형성된다. 제 3 소스/드레인 에피택셜층 위에 도전 재료가 형성된다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물, 핀 구조물의 소스/드레인 영역에 배치되는 소스/드레인 구조물, 소스/드레인 구조물의 측면들을 커버하는 에칭 저지층, 및 소스/드레인 구조물 위에 배치되는 도전 접촉부를 포함한다. 소스/드레인 구조물은 제 1 에피택셜층, 및 제 1 에피택셜층 위에 배치되는 제 2 에피택셜층을 포함한다. 제 2 에피택셜층은 에칭 저지층의 상부 부분 상에 배치된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 2 에피택셜층은 제 1 에피택셜층 내에 형성되는 리세스 내에 배치된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 반도체 디바이스는 제 2 에피택셜층과 도전 접촉부 사이에 배치되는 규화물층을 더 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 규화물층은 TiSi를 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 층은 에피택셜층과는 상이한 조성을 갖는다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 에피택셜층 및 제 2 에피택셜층은 Ge를 포함하고, 제 2 에피택셜층 내의 Ge의 농도는 제 1 에피택셜층 내의 Ge의 농도보다 높다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 소스/드레인 에피택셜층 및 제 2 소스/드레인 에피택셜층 중 적어도 하나는 B를 더 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, B의 농도는 1.0×1020 cm-3 내지 6.0×1021 cm-3 범위 내에 있다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 에피택셜층은 Si1 - xGex를 포함하고, 제 2 에피택셜층은 Si1 -yGey를 포함한다(0.15 ≤ x ≤ 0.8, 0.2 ≤ y ≤ 1.0 및 x < y). 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 2 에피택셜층은 SiP, InP 및 GaInP로 구성되는 그룹으로부터 선택되는 하나를 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 2 에피택셜층 내의 P의 농도는 1.0×1020 cm-3 내지 6.0×1021 cm-3 범위 내에 있다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 에피택셜층은 핀 구조물 내에 배치되는 리세스 내에 형성된다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 제 1 핀 구조물의 제 1 채널 영역 위에 배치되는 제 1 게이트 구조물, 제 1 핀 구조물의 제 1 소스/드레인 영역에 배치되는 제 1 소스/드레인 구조물, 및 제 1 소스/드레인 구조물의 측면들을 커버하는 제 1 에칭 저지층을 포함하는 제 1 핀 전계 효과 트랜지스터(FinFET); 및 제 2 핀 구조물의 제 2 채널 영역 위에 배치되는 제 2 게이트 구조물, 제 2 핀 구조물의 제 2 소스/드레인 영역에 배치되는 제 2 소스/드레인 구조물, 및 제 2 소스/드레인 구조물의 측면들을 커버하는 제 2 에칭 저지층을 포함하는 제 2 핀 전계 효과 트랜지스터를 포함한다. 제 1 FinFET은 제 1 도전 유형이고 제 2 FinFET은 제 2 도전 유형이다. 제 1 소스/드레인 구조물은 제 1 하부 에피택셜층, 및 제 1 하부 에피택셜층 위에 배치되는 제 1 상부 에피택셜층을 포함한다. 제 1 상부 에피택셜층은 제 1 에칭 저지층의 상부 부분 상에 배치된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 반도체 디바이스는 제 1 상부 에피택셜층 상에 배치되는 제 1 규화물층, 및 제 1 규화물층 상에 배치되는 제 1 도전 접촉부를 더 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서,제 2 소스/드레인 구조물은 제 2 하부 에피택셜층, 및 제 2 하부 에피택셜층 위에 배치되는 제 2 상부 에피택셜층을 포함하고, 제 2 상부 에피택셜층은 제 2 에칭 저지층의 상부 부분 상에 배치된다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 반도체 디바이스는 제 1 상부 에피택셜층 상에 배치되는 제 1 규화물층, 및 제 1 규화물층 상에 배치되는 제 1 도전 접촉부를 더 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 2 상부 에피택셜층은 SiP, InP 및 GaInP로 구성되는 그룹으로부터 선택되는 하나를 포함한다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 하부 에피택셜층 및 제 1 상부 에피택셜층은 Ge를 포함하고, 제 1 상부 에피택셜층 내의 Ge의 농도는 제 1 하부 에피택셜층 내의 Ge의 농도보다 높다. 이전의 또는 다음의 실시예들 중 하나 이상의 실시예에서, 제 1 하부 에피택셜층 및 제 1 상부 에피택셜층 중 적어도 하나는 B를 더 포함한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 제 1 핀 구조물의 채널 영역 및 제 2 핀 구조물의 채널 영역 위에 배치되는 게이트 구조물, 제 1 핀 구조물의 소스/드레인 영역에 배치되는 제 1 에피택셜층, 제 2 핀 구조물의 소스/드레인 영역에 배치되는 제 2 에피택셜층, 제 3 에피택셜층, 및 제 1 및 제 2 소스/드레인 에피택셜층들의 측면들을 커버하는 에칭 저지층을 포함한다. 제 3 에피택셜층은 에칭 저지층의 상부 부분들 상에 그리고 제 1 및 제 2 에피택셜층들 상에 배치된다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들 또는 예시들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에서 소개되는 실시예들 또는 예시들과 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변형하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 점을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
기저 구조물 위에 층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계로서, 상기 기저 구조물은,
핀 구조물의 채널 영역 위에 배치되는 게이트 구조물; 및
상기 핀 구조물의 소스/드레인 영역에 배치되는 제 1 소스/드레인 에피택셜층을 포함하는 것인, 상기 층간 유전체(ILD)층을 형성하는 단계;
상기 ILD층의 일부 및 상기 제 1 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 상기 제 1 소스/드레인 에피택셜층 위에 제 1 개구부를 형성하는 단계;
상기 에칭된 제 1 소스/드레인 에피택셜층 위에 제 2 소스/드레인 에피택셜층을 형성하는 단계; 및
상기 제 2 소스/드레인 에피택셜층 위에 도전 재료를 형성하는 단계를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 기저 구조물은 에칭 저지층(etch-stop layer)을 더 포함하고,
상기 제 1 개구부를 형성할시, 상기 에칭 저지층의 일부가 또한 에칭되는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제 2 소스/드레인 에피택셜층을 형성한 후,
상기 제 2 소스/드레인 에피택셜층 위에 금속층을 형성하는 단계; 및
상기 금속층과 상기 제 2 소스/드레인 에피택셜층을 반응시킴으로써 규화물층을 형성하는 단계를 더 포함하고,
상기 규화물층 상에 도전 재료가 형성되는 것인, 방법.
실시예 4. 실시예 3에 있어서, 상기 금속층을 형성하기 전에, 상기 제 2 소스/드레인 에피택셜층 상에 주입 동작을 수행하는 단계를 더 포함하는, 방법.
실시예 5. 실시예 1에 있어서, 상기 제 1 개구부를 형성한 후,
상기 제 1 개구부 내에 그리고 상기 ILD층 위에 커버층을 형성하는 단계; 및
상기 커버층을 패터닝하여, 상기 커버층 내에 제 2 개구부를 형성하는 단계를 더 포함하고,
상기 제 2 개구부 내에 상기 제 2 소스/드레인 에피택셜층이 형성되는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제 1 소스/드레인 에피택셜층은 상기 제 2 소스/드레인 에피택셜층과는 상이한 조성을 갖는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 제 1 소스/드레인 에피택셜층 및 상기 제 2 소스/드레인 에피택셜층은 Ge를 포함하고,
상기 제 2 소스/드레인 에피택셜층 내의 Ge의 농도는 상기 제 1 소스/드레인 에피택셜층 내의 Ge의 농도보다 높은 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 제 1 소스/드레인 에피택셜층 및 상기 제 2 소스/드레인 에피택셜층 중 적어도 하나는 B를 더 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 제 2 소스/드레인 에피택셜층은 SiP, InP 및 GaInP로 구성되는 그룹으로부터 선택되는 하나를 포함하는 것인, 방법.
실시예 10. 실시예 1에 있어서, 상기 제 1 소스/드레인 에피택셜층은 상기 핀 구조물 내에 배치되는 리세스 내에 그리고 상기 리세스 위에 형성되는 것인, 방법.
실시예 11. 반도체 디바이스를 제조하는 방법에 있어서,
기저 구조물 위에 층간 유전체(ILD)층을 형성하는 단계로서, 상기 기저 구조물은,
제 1 도전 유형 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 대한 제 1 게이트 구조물 및 제 1 소스/드레인 에피택셜층; 및
제 2 도전 유형 핀 전계 효과 트랜지스터(FinFET)에 대한 제 2 게이트 구조물 및 제 2 소스/드레인 에피택셜층을 포함하는 것인, 상기 층간 유전체(ILD)층을 형성하는 단계;
상기 ILD층의 일부 및 상기 제 1 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 상기 제 1 소스/드레인 에피택셜층 위에 제 1 개구부를 형성하고, 상기 ILD층의 일부 및 상기 제 2 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 상기 제 2 소스/드레인 에피택셜층 위에 제 2 개구부를 형성하는 단계; 및
상기 제 2 개구부를 제 1 커버층으로 커버하면서, 상기 에칭된 제 1 소스/드레인 에피택셜층 위에 제 3 소스/드레인 에피택셜층을 형성하는 단계를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 제 1 커버층을 제거하는 단계; 및
상기 제 3 소스/드레인 에피택셜층을 제 2 커버층으로 커버하면서, 상기 에칭된 제 2 소스/드레인 에피택셜층 위에 제 4 소스/드레인 에피택셜층을 형성하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 12에 있어서, 상기 제 4 소스/드레인 에피택셜층을 형성한 후,
상기 제 2 커버층을 제거하는 단계;
상기 제 3 소스/드레인 에피택셜층 및 상기 제 4 소스/드레인 에피택셜층 위에 금속층을 형성하는 단계; 및
상기 금속층과 상기 제 3 소스/드레인 에피택셜층을 반응시킴으로써 제 1 규화물층을 형성하고, 상기 금속층과 상기 제 4 소스/드레인 에피택셜층을 반응시킴으로써 제 2 규화물층을 형성하는 단계; 및
상기 제 1 규화물층 상에 제 1 접촉층을 형성하고, 상기 제 2 규화물층 상에 제 2 접촉층을 형성하는 단계를 더 포함하는, 방법.
실시예 14. 실시예 12에 있어서,
상기 제 1 커버층은 상기 제 1 개구부 내에 그리고 상기 ILD층 위에 형성되고,
상기 방법은 상기 제 1 개구부 내에 형성된 상기 제 1 커버층을 패터닝하여 상기 제 1 커버층 내에 제 3 개구부를 형성하는 단계를 더 포함하며,
상기 제 3 개구부 내에 상기 제 3 소스/드레인 에피택셜층이 형성되는 것인, 방법.
실시예 15. 실시예 14에 있어서,
상기 제 2 커버층은 또한 상기 제 2 개구부 내에 그리고 상기 ILD층 위에 형성되고,
상기 방법은 상기 제 2 개구부 내에 형성된 상기 제 2 커버층을 패터닝하여 상기 제 2 커버층 내에 제 4 개구부를 형성하는 단계를 더 포함하며,
상기 제 4 개구부 내에 상기 제 4 소스/드레인 에피택셜층이 형성되는 것인, 방법.
실시예 16. 실시예 12에 있어서,
상기 제 1 소스/드레인 에피택셜층은 상기 제 3 소스/드레인 에피택셜층과는 상이한 조성을 갖고,
상기 제 2 소스/드레인 에피택셜층은 상기 제 4 소스/드레인 에피택셜층과는 상이한 조성을 갖는 것인, 방법.
실시예 17. 실시예 12에 있어서,
상기 제 1 도전 유형은 p형이고,
상기 제 1 소스/드레인 에피택셜층 및 상기 제 3 소스/드레인 에피택셜층은 Ge를 포함하며,
상기 제 3 소스/드레인 에피택셜층 내의 Ge의 농도는 상기 제 1 소스/드레인 에피택셜층 내의 Ge의 농도보다 높은 것인, 방법.
실시예 18. 실시예 17에 있어서, 상기 제 1 소스/드레인 에피택셜층 및 상기 제 3 소스/드레인 에피택셜층 중 적어도 하나는 B를 더 포함하는 것인, 방법.
실시예 19. 실시예 12에 있어서,
상기 제 1 도전 유형은 n형이고,
상기 제 3 소스/드레인 에피택셜층은 SiP, InP 및 GaInP로 구성되는 그룹으로부터 선택되는 하나를 포함하는 것인, 방법.
실시예 20. 반도체 디바이스에 있어서,
핀 구조물의 채널 영역 위에 배치되는 게이트 구조물;
상기 핀 구조물의 소스/드레인 영역에 배치되는 소스/드레인 구조물;
상기 소스/드레인 구조물의 측면들을 커버하는 에칭 저지층; 및
상기 소스/드레인 구조물 위에 배치되는 도전 접촉부를 포함하는 반도체 디바이스로서,
상기 소스/드레인 구조물은 제 1 에피택셜층, 및 상기 제 1 에피택셜층 위에 배치되는 제 2 에피택셜층을 포함하고,
상기 제 2 에피택셜층은 상기 에칭 저지층의 상부 부분 상에 배치되는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기저 구조물 위에 층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계로서, 상기 기저 구조물은,
    핀 구조물의 채널 영역 위에 배치되는 게이트 구조물; 및
    상기 핀 구조물의 소스/드레인 영역에 배치되는 제 1 소스/드레인 에피택셜층을 포함하는 것인, 상기 층간 유전체(ILD)층을 형성하는 단계;
    상기 ILD층의 일부 및 상기 제 1 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 상기 제 1 소스/드레인 에피택셜층 위에 제 1 개구부를 형성하는 단계;
    상기 에칭된 제 1 소스/드레인 에피택셜층 위에 제 2 소스/드레인 에피택셜층을 형성하는 단계; 및
    상기 제 2 소스/드레인 에피택셜층 위에 도전 재료를 형성하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 기저 구조물은 에칭 저지층(etch-stop layer)을 더 포함하고,
    상기 제 1 개구부를 형성할시, 상기 에칭 저지층의 일부가 또한 에칭되는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 2 소스/드레인 에피택셜층을 형성한 후,
    상기 제 2 소스/드레인 에피택셜층 위에 금속층을 형성하는 단계; 및
    상기 금속층과 상기 제 2 소스/드레인 에피택셜층을 반응시킴으로써 규화물층을 형성하는 단계를 더 포함하고,
    상기 규화물층 상에 도전 재료가 형성되는 것인, 방법.
  4. 제 3 항에 있어서, 상기 금속층을 형성하기 전에, 상기 제 2 소스/드레인 에피택셜층 상에 주입 동작을 수행하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서, 상기 제 1 개구부를 형성한 후,
    상기 제 1 개구부 내에 그리고 상기 ILD층 위에 커버층을 형성하는 단계; 및
    상기 커버층을 패터닝하여, 상기 커버층 내에 제 2 개구부를 형성하는 단계를 더 포함하고,
    상기 제 2 개구부 내에 상기 제 2 소스/드레인 에피택셜층이 형성되는 것인, 방법.
  6. 제 1 항에 있어서, 상기 제 1 소스/드레인 에피택셜층은 상기 핀 구조물 내에 배치되는 리세스 내에 그리고 상기 리세스 위에 형성되는 것인, 방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    기저 구조물 위에 층간 유전체(ILD)층을 형성하는 단계로서, 상기 기저 구조물은,
    제 1 도전 유형 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 대한 제 1 게이트 구조물 및 제 1 소스/드레인 에피택셜층; 및
    제 2 도전 유형 핀 전계 효과 트랜지스터(FinFET)에 대한 제 2 게이트 구조물 및 제 2 소스/드레인 에피택셜층을 포함하는 것인, 상기 층간 유전체(ILD)층을 형성하는 단계;
    상기 ILD층의 일부 및 상기 제 1 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 상기 제 1 소스/드레인 에피택셜층 위에 제 1 개구부를 형성하고, 상기 ILD층의 일부 및 상기 제 2 소스/드레인 에피택셜층의 상부 부분을 에칭함으로써 상기 제 2 소스/드레인 에피택셜층 위에 제 2 개구부를 형성하는 단계; 및
    상기 제 2 개구부를 제 1 커버층으로 커버하면서, 상기 에칭된 제 1 소스/드레인 에피택셜층 위에 제 3 소스/드레인 에피택셜층을 형성하는 단계를 포함하는, 방법.
  8. 제 7 항에 있어서,
    상기 제 1 커버층을 제거하는 단계; 및
    상기 제 3 소스/드레인 에피택셜층을 제 2 커버층으로 커버하면서, 상기 에칭된 제 2 소스/드레인 에피택셜층 위에 제 4 소스/드레인 에피택셜층을 형성하는 단계를 더 포함하는, 방법.
  9. 제 8 항에 있어서, 상기 제 4 소스/드레인 에피택셜층을 형성한 후,
    상기 제 2 커버층을 제거하는 단계;
    상기 제 3 소스/드레인 에피택셜층 및 상기 제 4 소스/드레인 에피택셜층 위에 금속층을 형성하는 단계; 및
    상기 금속층과 상기 제 3 소스/드레인 에피택셜층을 반응시킴으로써 제 1 규화물층을 형성하고, 상기 금속층과 상기 제 4 소스/드레인 에피택셜층을 반응시킴으로써 제 2 규화물층을 형성하는 단계; 및
    상기 제 1 규화물층 상에 제 1 접촉층을 형성하고, 상기 제 2 규화물층 상에 제 2 접촉층을 형성하는 단계를 더 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    핀 구조물의 채널 영역 위에 배치되는 게이트 구조물;
    상기 핀 구조물의 소스/드레인 영역에 배치되는 소스/드레인 구조물;
    상기 소스/드레인 구조물의 측면들을 커버하는 에칭 저지층; 및
    상기 소스/드레인 구조물 위에 배치되는 도전 접촉부를 포함하는 반도체 디바이스로서,
    상기 소스/드레인 구조물은 제 1 에피택셜층, 및 상기 제 1 에피택셜층 위에 배치되는 제 2 에피택셜층을 포함하고,
    상기 제 2 에피택셜층은 상기 에칭 저지층의 상부 부분 상에 배치되는 것인, 반도체 디바이스.
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