KR20210145061A - 트랜지스터 내의 규화물 구조물 및 형성하는 방법 - Google Patents

트랜지스터 내의 규화물 구조물 및 형성하는 방법 Download PDF

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KR20210145061A
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첸-밍 리
푸-카이 양
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Abstract

디바이스는 게이트 스택; 상기 게이트 스택의 측벽 상의 게이트 스페이서; 상기 게이트 스택에 인접한 소스/드레인 영역; 규화물; 및 상기 규화물을 통하여 상기 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택트를 포함한다. 상기 규화물은 상기 소스/드레인 영역 내로 연장되고 금속 및 실리콘을 포함하는 컨포멀한 제1 부분; 및 상기 컨포멀한 제1 부분 위에 있고, 상기 게이트 스페이서의 측벽 위에 배치되며, 금속, 실리콘, 및 질소를 포함하는 컨포멀한 제2 부분을 포함한다.

Description

트랜지스터 내의 규화물 구조물 및 형성하는 방법{SILICIDE STRUCTURES IN TRANSISTORS AND METHODS OF FORMING}
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용에 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성 층 및 반도체층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 물질층을 패터닝하여 그 위에 회로 컴포넌트 및 소자를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소에 의하여 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속 향상시키고, 이는 더 많은 부품이 주어진 영역 내에 통합될 수 있게 한다. 그러나 최소 피처 크기가 줄어들면서, 해결해야 할 추가 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 축척에 맞게 그려지지 않는다는 점에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위하여 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원 뷰로 도시한 것이다.
도 2, 3, 4, 5, 6, 7, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 14c, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b 및 22c는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 단면도이다.
도 17c 및 18c는 일부 실시예에 따른 퇴적 공정의 개략도이다.
도 23은 일부 실시예에 따른 퇴적 챔버를 도시한다.
도 24는 일부 실시예에 따라 퇴적된 층의 두께를 도시한다.
도 25a, 25b, 26a 및 26b는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 단면도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 컴포넌트 및 장치(arrangement)의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 콘택트하여 형성되는 실시예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 콘택트하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 논의된 다양한 실시예 및/또는 구성 사이의 관계를 그 자체로 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자 또는 피처 간의 관계를 설명하기 위하여 설명의 용이함을 위하여 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
다양한 실시예는 소스/드레인 영역에서 컨포멀한(conformal) 규화물을 포함한다. (예를 들어, 물리적 기상 증착(physical vapor deposition, PVD) 공정을 사용하여 형성되는) 컨포멀하지 않은(non-conformal) 규화물과 비교하여, 컨포멀한 규화물은 감소된 소스/드레인 콘택트 저항(Rcsd)을 허용할 수 있다. 예를 들어, finFET 트랜지스터의 핀당 약 0.2kΩ 내지 약 0.4kΩ의 Rcsd 감소가 NMOS 및 PMOS finFET 트랜지스터 모두에 컨포멀한 규화물을 포함시킴으로써 관찰되었다. 컨포멀한 규화물은 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 등과 같은 컨포멀 퇴적 공정을 사용하여 금속(예를 들어, 티타늄 등)을 퇴적함으로써 형성될 수 있다. 컨포멀 퇴적 공정으로 인하여, 소스/드레인 콘택트 개구의 측벽 상에서 과잉 금속 물질 오버행(overhang)이 제어될 수 있어, 바람직하지 않은 금속 오버행을 제거하기 위한 별도의 측벽 세정 단계를 제거할 수 있다. 금속은 또한 소스/드레인 영역의 결정질 물질과 혼합(intermix)하기에 충분한 온도에서 퇴적될 수 있으며, 이는 퇴적 후 별도의 어닐링 단계에 대한 필요성을 제거한다. 따라서, 실시예의 방법은 제조 단계들을 감소시킬 수 있으며, 이는 유리하게 제조 효율을 증가시키고 비용을 감소시킨다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원 뷰로 도시한 것이다. FinFET는 기판(50)(예를 들어, 반도체 기판) 상에 핀(52)을 포함한다. 격리 영역(56)은 기판(50) 내에 배치되고, 핀(52)은 이웃하는 격리 영역들(56) 위에서 그 사이로부터 돌출된다. 격리 영역(56)은 기판(50)과 분리된 것으로 기술/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판(substrate)"은 격리 영역을 포함하는 반도체 기판 또는 반도체 기판만을 지칭하는 데 사용될 수 있다. 또한, 핀(52)은 기판(50)으로서 단일의 연속 물질로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 격리 영역들(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(92)은 측벽을 따라 핀(52)의 상부면(top surface) 위에 있고, 게이트 전극(94)은 게이트 유전체층(92) 위에 있다. 소스/드레인 영역(82)은 게이트 유전체층(92) 및 게이트 전극(94)에 대하여 핀(52)의 반대 측에 배치된다. 도 1은 이후의 도면에서 사용되는 참조 단면들을 추가로 도시한다. 단면 A-A는 게이트 전극(94)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 직교하는 방향을 따른다. 단면 B-B는 단면 A-A에 직교하고 핀(52)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향을 따른다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 통하여 연장된다. 후속 도면들은 명확성을 위하여 이들 참조 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트(gate-last) 공정을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트(gate-first) 공정이 사용될 수 있다. 또한, 일부 실시예는 평면(planar) FET와 같은 평면 디바이스에 사용되는 측면을 고려한다.
도 2 내지 도 16b는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 단면도이다. 도 2 내지 도 7은 다수의 핀/FinFET를 제외하고, 도 1에 도시된 참조 단면 A-A를 도시한다. 도 8a, 9a, 10a, 11a, 12a, 13a 및 14a는 도 1에 도시된 참조 단면 A-A를 따라 도시되며, 도 8b, 9b, 10b, 11b, 12b, 13b, 14b, 14c, 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a는 다수의 핀/핀펫을 제외하고 도 1에 도시된 유사한 단면 B-B를 따라 도시되어 있다. 도 10c, 10d, 15b, 16b, 17b, 18b, 19b, 20b, 21b 및 22b는 다수의 핀/FinFET를 제외하고 도 1에 도시된 참조 단면 C-C를 따라 도시되어 있다.
도 2에서 기판(50)이 제공된다. 기판(50)은 (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질의 층이다. 절연체층은, 예를 들어 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들도 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 예를 들어, 다수의 다이를 위한 다양한 구조물이 웨이퍼(10) 상에 함께 형성될 수 있다. 이어서, 웨이퍼(10)의 다른 다이로부터 각각의 다이를 분리하기 위하여 개별화(singulation) 공정이 웨이퍼(10)에 적용될 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터와 같은 n 형 디바이스, 예를 들어 n 형 FinFET을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p 형 디바이스, 예를 들어 p 형 FinFET을 형성하기 위한 것일 수 있다. 영역(50N)은 (디바이더(51)에 의하여 도시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(52)은 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적합한 방법에 의하여 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있은 것보다 더 작은 피치를 갖는 패턴이 만들어지게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체 정렬된 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 이어서 희생층을 제거하고, 이후 나머지 스페이서를 사용하여 핀을 패터닝할 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(52) 상에 남아 있을 수 있다.
도 4에서, 절연 물질(54)이 기판(50) 위에 그리고 인접 핀들(52) 사이에 형성된다. 절연 물질(54)은 실리콘 산화물, 질화물 등과 같은 산화물일 수 있거나 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition, HDP-CVD), 유동성 CVD(flowable CVD, FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적 및 산화물과 같은 다른 물질로 변환할 수 있는 후 경화(post curing)) 등, 또는 이들의 조합에 의하여 형성될 수 있다. 임의의 허용 가능한 공정에 의하여 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질(54)은 FCVD 공정에 의하여 형성된 실리콘 산화물이다. 절연 물질이 일단 형성되면 어닐링 공정이 수행될 수 있다. 실시예에서, 절연 물질(54)은 과잉 절연 물질(54)이 핀(52)을 덮도록 형성된다. 절연 물질(54)은 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층을 이용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(도시되지 않음)가 먼저 기판(50)의 표면 및 핀(52)을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것들과 같은 충전(fill) 물질이 라이너 위에 형성될 수 있다.
도 5에서, 제거 공정이 핀(52) 위에서 과잉 절연 물질(54)을 제거하기 위하여 절연 물질(54)에 적용된다. 일부 실시예에서, 화학적 기계적 광택(chemical mechanical polish, CMP), 에치백(etch-back) 공정과 같은 평탄화 공정, 이들의 조합 등이 이용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 핀(52) 및 절연 물질(54)의 상부면이 수평이 되도록 핀(52)을 노출시킨다. 마스크가 핀(52) 상에 남아 있는 실시예에서, 평탄화 공정은 마스크 또는 핀(52)의 상부면 각각 및 절연 물질(54)이 평탄화 공정이 완료된 후에 수평이 되도록, 마스크를 노출시키거나 마스크를 제거할 수 있다.
도 6에서, 절연 물질(54)은 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역(56)을 형성하기 위하여 리세싱된다. 절연 물질(54)은 영역(50N) 및 영역(50P)에서 핀(52)의 상부 부분(upper portion)이 이웃 STI 영역(56) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역(56)의 상부면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예를 들어 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부면은 적절한 에칭에 의하여 평탄하고 볼록하고/하거나 오목하게 형성될 수 있다. STI 영역(56)은 절연 물질(54)의 물질에 선택적인(예를 들어, 핀(52)의 물질보다 빠른 속도로 절연 물질(54)의 물질을 에칭하는) 것과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 묽은 불화 수소산(dilute hydrofluoric, dHF)을 사용한 산화물 제거가 예를 들어 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 공정은 핀(52)이 어떻게 형성될 수 있는지에 대한 일 예일 뿐이다. 일부 실시예에서, 핀은 에피택셜 성장 공정에 의하여 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상부면 위에 형성될 수 있고, 트렌치가 유전체층을 통하여 에칭되어 하부(underlying) 기판(50)을 노출시킬 수 있다. 호모 에피택셜(homoepitaxial) 구조물은 트렌치에서 에피택셜 성장될 수 있고, 유전체층은 호모 에피택셜 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 리세싱될 수 있다. 또한, 일부 실시예에서, 헤테로 에피택셜(heteroepitaxial) 구조물이 핀(52)에 사용될 수 있다. 예를 들어, 도 5의 핀(52)이 리세싱될 수 있고, 핀(52)과 상이한 물질이 리세싱된 핀(52) 위에 에피택셜 성장될 수 있다. 그러한 실시예에서 핀(52)은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜 성장된 물질을 포함한다. 또 다른 실시예에서, 유전체층이 기판(50)의 상부면 위에 형성될 수 있고, 트렌치가 유전체층을 통하여 에칭될 수 있다. 그 후 헤테로 에피택셜 구조물은 기판(50)과 상이한 물질을 사용하여 트렌치에서 에피택셜 성장될 수 있고, 헤테로 에피택셜 구조물이 유전체층으로부터 돌출되어 핀(52)을 형성하도록 유전체층이 리세싱될 수 있다. 호모 에피택셜 또는 헤테로 에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장 물질은 성장 동안 인시츄(in situ) 도핑될 수 있고, 이는 인시츄 및 주입(implantation) 도핑이 함께 사용될 수 있더라도, 사전 및 후속 주입을 제거할 수 있다.
또한, 영역(50P)의 물질(예를 들어, PMOS 영역)과 상이한 영역(50N)(예를 들어, NMOS 영역)의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상부 부분은 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 카바이드, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위하여 이용 가능한 물질은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되지 않는다.
또한 도 6에서, 적절한 웰(도시되지 않음)이 핀(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰이 영역(50N)에 형성될 수 있고, N 웰이 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 영역(50N) 및 영역(50P) 모두에 형성된다.
상이한 웰 유형을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 영역(50N)에서 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n 형 불순물이 NMOS 영역과 같은 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 형 불순물은 1018 cm-3 이하, 예컨대 약 1016 cm-3 내지 약 1018 cm-3의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 예를 들어 허용 가능한 애싱(ashing) 공정에 의하여 제거된다.
영역(50P)의 주입 후, 영역(50P)에서 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p 형 불순물이 PMOS 영역과 같은 영역(50P)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 형 불순물은 1018 cm-3 이하, 예컨대 약 1016 cm-3 내지 약 1018 cm-3의 농도로 이 영역에 주입된 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예를 들어 허용 가능한 애싱 공정에 의하여 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p 형 및/또는 n 형 불순물을 활성화시키기 위하여 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장 물질이 성장 동안 인시츄 도핑될 수 있고, 이는 인시츄 및 주입 도핑이 함께 사용될 수 있더라도, 주입을 제거(obviate)할 수 있다.
도 7에서, 더미 유전체층(60)은 핀(52) 상에 형성된다. 더미 유전체층(60)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 허용 가능한 기법에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트층(62)은 더미 유전체층(60) 위에 형성되고, 마스크층(64)은 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 후, 예컨대 CMP에 의하여 평탄화될 수 있다. 마스크층(64)은 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(polysilicon), poly-SiGe(poly-crystalline silicon-germanium), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 선택된 물질을 퇴적하기 위하여 당 업계에 공지되고 사용된 다른 기법에 의하여 퇴적될 수 있다. 더미 게이트층(62)은 격리 영역의 에칭으로부터 높은 에칭 선택성을 갖는 다른 물질로 제조될 수 있다. 마스크층(64)은 예를 들어 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체층(60)은 단지 예시의 목적으로 핀(52)만을 덮는 것으로 도시되어 있다는 점에 유의한다. 일부 실시예에서, 더미 유전체층(60)이 더미 게이트층(62)과 STI 영역(56) 사이에서 연장되는 STI 영역(56)을 덮도록, 더미 유전체층(60)이 퇴적될 수 있다.
도 8a 내지 22b는 실시예의 디바이스의 제조에서 다양한 추가 단계를 도시한다. 도 8a 내지 22b는 영역(50N) 및 영역(50P) 중 하나에서의 피처들을 도시한다. 예를 들어, 도 8a 내지 16b에 도시된 구조물은 영역(50N) 및 영역(50P) 모두에 적용 가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물에서의 차이점(있는 경우)은 각 도면에 동반된 텍스트에 기술되어 있다.
도 8a 및 8b에서, 마스크층(64)(도 7 참조)은 마스크(74)를 형성하기 위하여 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 패터닝될 수 있다. 그 후 마스크(74)의 패턴은 더미 게이트층(62)으로 전사(transfer)될 수 있다. 일부 실시예(미도시)에서, 마스크(74)의 패턴은 또한 더미 게이트(72)를 형성하기 위하여 허용 가능한 에칭 기법에 의하여 더미 유전체층(60)으로 전사될 수 있다. 더미 게이트(72)는 핀(52)의 각각의 채널 영역(58)을 덮는다. 마스크(74)의 패턴은 더미 게이트(72) 각각을 인접한 더미 게이트로부터 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(72)는 또한 각각의 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 도 8a 및 도 8b에서, 게이트 밀봉 스페이서(gate seal spacer)(80)는 더미 게이트(72), 마스크(74) 및/또는 핀(52)의 노출된 표면 상에 형성될 수 있다. 열 산화 또는 퇴적 후에 이방성 에칭이 게이트 밀봉 스페이서(80)를 형성할 수 있다. 게이트 밀봉 스페이서(80)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성될 수 있다.
게이트 밀봉 스페이서(80)의 형성 후에, 저농도 소스/드레인(lightly doped source/drain, LDD) 영역(명시적으로 도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 6에서 위에서 논의된 주입과 유사하게, 영역(50P)을 노출시키면서 포토레지스트와 같은 마스크가 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p 형) 불순물이 영역(50P)에서 노출된 핀(52) 내에 주입될 수 있다. 이후 마스크는 제거될 수 있다. 이어서, 영역(50N)을 노출시키면서 포토레지스트와 같은 마스크가 영역(50P) 위에 형성될 수 있고, 적절한 타입의 불순물(예를 들어, n 형)이 영역(50N)에서 노출된 핀(52) 내에 주입될 수 있다. 이후 마스크는 제거될 수 있다. n 형 불순물은 이전에 논의된 n 형 불순물 중 임의의 것일 수 있고, p 형 불순물은 이전에 논의된 p 형 불순물 중 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위하여 사용될 수 있다.
도 9a 및 도 9b에서, 게이트 스페이서(86)는 더미 게이트(72) 및 마스크(74)의 측벽을 따라 게이트 밀봉 스페이서(80) 상에 형성된다. 게이트 스페이서(86)는 절연 물질을 컨포멀하게 퇴적하고 이어서 절연 물질을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물, 또는 이들의 조합 등일 수 있다.
상기 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 공정을 기술하고 있음에 유의한다. 다른 공정 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계가 이용될 수 있다(예를 들어, 게이트 밀봉 스페이서(80)는 게이트 스페이서(86)를 형성하기 전에 에칭되지 않을 수 있으며, "L 자형" 게이트 밀봉 스페이서를 생성할 수 있고, 스페이서는 형성 및 제거 등이 될 수 있다). 또한, n 형 및 p 형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다. 예를 들어, n 형 디바이스를 위한 LDD 영역은 게이트 밀봉 스페이서(80)를 형성하기 전에 형성될 수 있는 반면, p 형 디바이스를 위한 LDD 영역은 게이트 밀봉 스페이서(80)를 형성한 후에 형성될 수 있다.
도 10a 및 10b에서 에피택셜 소스/드레인 영역(82)은 핀(52)에 형성되어 각각의 채널 영역(58)에 응력을 가함으로써 성능을 향상시킨다. 에피택셜 소스/드레인 영역(82)은 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(82)의 각각의 이웃 쌍 사이에 배치되도록 핀(52) 내에 형성된다. 일부 실시예에서 에피택셜 소스/드레인 영역(82)은 핀(52) 내로 연장될 수 있으며, 또한 핀(52)을 관통할 수 있다. 일부 실시예에서, 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(82)이 결과적으로 생성된 FinFET의 후속 형성된 게이트를 단락시키지 않도록, 에피택셜 소스/드레인 영역(82)을 적절한 측면 거리만큼 더미 게이트(72)로부터 분리하는 데 사용된다.
영역(50N), 예를 들어, NMOS 영역에서의 에피택셜 소스/드레인 영역(82)은 핀(52) 내에 리세스를 형성하기 위하여, 영역(50P), 예를 들어 PMOS 영역을 마스킹하고, 영역(50N)에서 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 리세스 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 n 형 FinFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N)의 에피택셜 소스/드레인 영역(82)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은 채널 영역(58)에서 인장(tensile) 변형을 가하는 물질을 포함할 수 있다. 영역(50N)의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예를 들어, PMOS 영역에서의 에피택셜 소스/드레인 영역(82)은 핀(52) 내에 리세스를 형성하기 위하여, 영역(50N), 예를 들어 NMOS 영역을 마스킹하고, 영역(50P)에서 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 후, 영역(50P)의 에피택셜 소스/드레인 영역(82)은 리세스 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 p 형 FinFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50P)의 에피택셜 소스/드레인 영역(82)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 채널 영역(58)에서 압축(compressive) 변형을 가하는 물질을 포함할 수 있다. 영역(50P)의 에피택셜 소스/드레인 영역(82)은 또한 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(82) 및/또는 핀(52)은 이전에 논의된 저농도 도핑 소스/드레인 영역을 형성하기 위한 공정과 유사하게, 도펀트가 주입되어 소스/드레인 영역을 형성할 수 있으며, 이어서 어닐링이 뒤따른다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n 형 및/또는 p 형 불순물은 이전에 논의된 불순물 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 성장 동안 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에서 에피택셜 소스/드레인 영역(82)을 형성하기 위하여 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부면은 핀(52)의 측벽을 넘어 측면으로 외측으로 확장되는 패싯을 갖는다. 일부 실시예들에서, 이들 패싯들은 동일한 FinFET의 인접한 소스/드레인 영역(82)이 도 10c에 도시된 바와 같이 병합되게 한다. 다른 실시예들에서, 인접한 소스/드레인 영역(82)은 도 10d에 의하여 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 10c 및 10d에 도시된 실시예에서, 게이트 스페이서(86)는 STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 덮도록 형성되고 이에 의하여 에피택셜 성장을 차단한다. 일부 다른 실시예에서, 게이트 스페이서(86)를 형성하는 데 사용된 스페이서 에칭은 에피택셜 성장 영역이 STI 영역(56)의 표면으로 연장되게 하기 위하여 스페이서 물질을 제거하도록 조정될 수 있다.
도 11a 및 11b에서, 제1 층간 유전체(ILD)(88)는 도 10a 및 10b에 도시된 구조물 위에 퇴적된다. 제1 ILD(88)는 유전체 물질로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의하여 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의하여 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예에서, 콘택트 에칭 정지층(contact etch stop layer, CESL)(87)은 제1 ILD(88)와 에피택셜 소스/드레인 영역(82), 마스크(74) 및 게이트 스페이서(86) 사이에 배치된다. CESL(87)은 위에 놓인 제1 ILD(88)의 물질과 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 물질을 포함할 수 있다.
도 12a 및 12b에서, 더미 게이트(72) 또는 마스크(74)의 상부면과 제1 ILD(88)의 상부면을 같은 높이로 하기 위하여 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 더미 게이트(72) 상의 마스크(74), 및 게이트 밀봉 스페이서(80) 및 게이트 스페이서(86)의 일부를 마스크(74)의 측벽을 따라 제거한다. 평탄화 공정 후, 더미 게이트(72), 게이트 밀봉 스페이서(80), 게이트 스페이서(86) 및 제1 ILD(88)의 상부면은 같은 높이이다. 따라서, 더미 게이트(72)의 상부면은 제1 ILD(88)를 통하여 노출된다. 일부 실시예에서, 마스크(74)는 유지될 수 있으며, 이 경우에 평탄화 공정은 제1 ILD(88)의 상부면을 마스크(74)의 상부면과 같은 높이로 한다.
도 13a 및 도 13b에서, 더미 게이트(72) 및 마스크(74)는 만일 있다면 에칭 단계에서 제거되어 리세스(90)가 형성된다. 리세스(90) 내의 더미 유전체층(60)의 일부가 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만이 제거되고 더미 유전체층(60)은 유지되고 리세스(90)에 의하여 노출된다. 일부 실시예에서, 더미 유전체층(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)에서 리세스(90)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)에서 리세스(90)에 유지된다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의하여 제거된다. 예를 들어, 에칭 공정은 제1 ILD(88) 또는 게이트 스페이서(86)를 에칭하지 않고 더미 게이트(72)를 선택적으로 에칭하는 반응 가스를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 리세스(90)는 각각의 핀(52)의 채널 영역(58)을 노출시키고/노출시키거나 채널 영역(58) 위에 놓인다. 각 채널 영역(58)은 에피택셜 소스/드레인 영역(82)의 이웃 쌍 사이에 배치된다. 제거 동안, 더미 유전체층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 이후 더미 유전체층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 14a 및 14b에서, 게이트 유전체층(92) 및 게이트 전극(94)이 대체 게이트를 위하여 형성된다. 도 14c는 도 14b의 영역(89)의 상세도를 도시한다. 게이트 유전체층(92)은 예를 들어 핀(52)의 상부면 및 측벽 상에 그리고 게이트 밀봉 스페이서(80)/게이트 스페이서(86)의 측벽 상에서 리세스(90)에 컨포멀하게 퇴적된다. 게이트 유전체층(92)은 또한 제1 ILD(88)의 상부면 상에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 일부 실시예들에서, 게이트 유전체층들(92)은 고유전율(high-k) 유전체 물질을 포함하고, 이들 실시예들에서, 게이트 유전체층들(92)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체층(92)의 형성 방법은 MBD(Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 일부가 리세스(90)에 남아있는 실시예에서, 게이트 유전체층(92)은 더미 게이트 유전체(60)의 물질(예를 들어, SiO2)을 포함한다.
게이트 전극(94)은 각각 게이트 유전체층(92) 위에 퇴적되고, 리세스(90)의 나머지 부분을 채운다. 게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(94)이 도 14b에 도시되어 있지만, 게이트 전극(94)은 도 14c에 도시된 바와 같이 임의의 수의 라이너층(94A), 임의의 수의 일 함수 조정층(work function tuning layer)(94B) 및 충전 물질(94C)을 포함할 수 있다. 리세스(90)의 충전 후에, 게이트 유전체층(92)의 과잉 부분과 게이트 전극(94)의 물질을 제거하기 위하여 CMP와 같은 평탄화 공정이 수행될 수 있으며, 이 과잉 부분은 ILD(88)의 상부면 위에 있다. 따라서, 게이트 전극(94) 및 게이트 유전체층(92)의 물질의 나머지 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체층(92)은 집합적으로 "게이트 스택(98)"으로 지칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체층(92)의 형성은 게이트 유전체층(92)이 각각의 영역에서 동일한 물질로 형성되도록 동시에 일어날 수 있고, 게이트 전극(94)의 형성은 게이트 전극(94)이 각각의 영역에서 동일한 물질로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체층(92)은 별개의 공정에 의하여 형성되어, 게이트 유전체층(92)이 상이한 물질일 수 있고/있거나, 각 영역의 게이트 전극(94)은 별개의 공정에 의하여 형성되어, 게이트 전극(94)이 상이한 물질일 수 있다. 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위하여 다양한 마스킹 단계가 사용될 수 있다.
도 15a 내지 22b는 다양한 실시예에 따른 컨포멀한 소스/드레인 규화물 및 소스/드레인 콘택트를 형성하기 위한 다양한 중간 공정 단계를 도시한다. 도 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a는 2 개의 인접한 게이트 스택(98) 사이의 영역을 제외하고는 도 1의 B-B 선에 따른 단면과 유사한 단면을 도시한다. 도 15b, 16b, 17b, 18b, 19b, 20b, 21b 및 22b는 도 1의 C-C 선을 따르는 단면과 유사한 단면을 도시한다. 도 10b 구성과 유사한 병합된 소스/드레인이 도시되어 있지만, 다양한 실시예가 또한 도 10c와 유사한 분리된 소스/드레인 영역들에 적용될 수 있다(예를 들어, 병합되지 않은 에피택셜 소스/드레인 영역(82) 상에 형성된 소스/드레인 콘택트(114) 및 컨포멀한 규화물(104)의 실시예를 도시한 도 22c를 참조한다). 그러한 실시예들에서, 개별 소스/드레인 콘택트가 개별 소스/드레인 영역 각각과 콘택트하도록 형성될 수 있다. 대안적으로, 공통 소스/드레인 콘택트는 분리된 소스/드레인 영역 중 둘 이상과 콘택트하도록 형성될 수 있다.
도 15a 및 15b를 참조하면, 2 개의 게이트 스택(98)이 제1 ILD(88) 및 CESL(97)에 의하여 분리되고, 에피택셜 소스/드레인 영역(82)이 2 개의 게이트 스택(98) 사이에 형성된다. 도 15b의 병합된 소스/드레인 구성에서, 공극(91)은 에피택셜 소스/드레인 영역(82) 아래의 영역(예를 들어, 에피택셜 소스/드레인 영역(82)의 병합 경계 아래에 있는 영역)에 존재할 수 있다. 공극(91)은 제1 ILD(88)를 형성하기 위하여 사용된 퇴적 공정의 결과로서 형성될 수 있다. 예를 들어, 공극은 에피택셜 소스/드레인 영역(82)의 병합 경계 아래 영역으로 전구체 가스 흐름을 제어함으로써 형성될 수 있다. 대안적인 실시예에서, 공극은 생략될 수 있다. 또 다른 실시예에서, 제1 ILD(88)는 에피택셜 소스/드레인 영역(82)의 병합 경계 아래에서 완전히 생략될 수 있다. 예를 들어, 공극(91)은 인접한 게이트 스페이서(86) 사이에서 연속적으로 연장될 수 있고, 공극(91)은 에피택셜 소스/드레인 영역(82)으로부터 STI(56)까지 연장될 수 있다.
도 16a 및 16b에서, 개구(100)는 소스/드레인 에피택셜 영역(82)까지 형성된다. 개구(100)는 허용 가능한 포토리소그래피 및 에칭 기법(예를 들어, 습식 및/또는 건식 에칭 공정)을 사용하여 형성될 수 있다. 에칭은 이방성일 수 있다. 개구들(100)은 ILD(88)를 에칭하여 CESL(87)을 노출시킴으로써 형성될 수 있다. 그 다음, 개구들(100) 내의 CESL(87)의 부분들도 또한 제거될 수 있다. ILD(88) 및 CESL(87)을 에칭하는 데 사용된 에천트는 동일하거나 상이할 수 있다. 개구(100)를 형성하는 것은 개구가 게이트 스택(98)의 바닥보다 아래로 연장되도록 에피택셜 소스/드레인 영역(82)을 에칭하는 단계를 더 포함할 수 있다. 에피택셜 소스/드레인 영역(82)을 오버 에칭함으로써 후속적으로 형성된 소스/드레인 콘택트(도 22a 및 22b 참조)는 안전한 전기적 연결을 위하여 에피택셜 소스/드레인 콘택트(82) 내에 내장될 수 있다.
도 17a 및 17b에서, 규화물(104)의 제1 부분(104A)(도 19a 및 19b 참조)은 컨포멀 퇴적 공정(102)을 사용하여 에피택셜 소스/드레인 영역(82)의 노출된 영역 상에 형성된다. 컨포멀 퇴적 공정(102)은 예를 들어, 퇴적 챔버(250)(도 23 참조)와 같은 퇴적 챔버에서 발생할 수 있는 PECVD 공정일 수 있다. 도 23을 참조하면, 퇴적 챔버(250)는 (예를 들어, 접지 및 전원에 연결된) RF(radio frequency) 제너레이터(252), RF 제어기(254), 샤워 헤드(256), 웨이퍼 스테이지(258), 벽(wall)(260) 및 제어기(262)를 포함한다. 샤워 헤드(256)는 전구체 화학 물질(precursor chemical)을 퇴적 챔버(250) 내로 분배하고, RF 제너레이터(252)는 전구체 화학 물질을 RF 제어기(254)에 의하여 제어되는 바와 같이, 플라즈마 형태로 변환한다. 웨이퍼(10)에 인가되는 전류를 제어/안정화시키기 위하여 제어기(262)가 사용될 수 있다. 일부 실시예에서, 제어기(262)는 웨이퍼 스테이지(258)를 위한 임피던스 히터를 포함할 수 있다. 웨이퍼(10)는 웨이퍼 스테이지(258) 상에 배치된다. 일부 실시예에서, 웨이퍼 스테이지(258)는 정전 척(electrostatic chuck)을 포함할 수 있다. 웨이퍼 스테이지(258)는 전압원(262)에 연결될 수 있고, 전압원(262)은 퇴적 공정 동안 웨이퍼 스테이지(258)를 충전하고 플라즈마 이온(예를 들어, RF 제너레이터(252)에 의하여 충전된 전구체 화학 물질)을 웨이퍼(10)의 상부면으로 끌어당긴다. 퇴적 챔버(250)의 벽들(260)은 또한 접지될 수 있다. 도 23은 퇴적 챔버의 실시예를 도시한다. 그러나, 다른 유형의 퇴적 챔버도 또한 사용될 수 있다.
도 17c는 컨포멀 퇴적 공정(102)을 개략적으로 도시한다. 도 17c에 의하여 도시된 바와 같이, 샤워 헤드(256)는 전구체 화학 물질(204)을 퇴적 챔버(예를 들어, 도 23의 퇴적 챔버(250)) 내로 분배한다. 규화물(104)이 티타늄 규화물인 실시예에서, 전구체 화학 물질(204)은 티타늄 테트라클로라이드(TiCl4), 수소(H2) 및 아르곤(Ar)을 포함할 수 있다. 티타늄은 쇼트키 장벽 높이(Schottky barrier height, SBH)가 더 낮고 다른 금속(예를 들어, 니켈)에 비하여 실리콘 소비가 향상되기 때문에 규화물 형성에 바람직한 금속인 것으로 관찰되었다. 다른 실시예에서, 에피택셜 소스/드레인 영역(82)의 규화(silicidation)를 위하여 상이한 금속(예를 들어, 니켈, 코발트 등)이 퇴적될 수 있다. 이러한 실시예에서, 전구체 화학 물질(204)은 그에 따라 조정될 수 있다.
전구체 화학 물질(204)은 예를 들어 RF 제너레이터(252)를 사용하여 여기되고 플라즈마(206)로 변환된다(도 23 참조). 규화물(104)이 티타늄 규화물인 실시예에서, (예를 들어, TiCl4, H2 및 Ar을 포함하는) 전구체 화학 물질(204)은 주로 티타늄(III) 클로라이드(TiCl3), 수소 이온(H*) 및 아르곤 이온(AR*+)으로 변환될 수 있지만, 티타늄(II) 클로라이드(TiCl2) 및 잔류물(residue)(TiCl4)도 또한 존재할 수 있다. 예를 들어, 플라즈마(206)는 TiCl2 또는 TiCl4보다 더 많은 양의 TiCl3을 포함할 수 있고, 플라즈마(206) 내의 티타늄 클로라이드의 대부분은 TiCl2이다. 플라즈마(206)는 온도에서 추가로 반응할 수 있고, 결과적으로, 염소 환원에 뒤이어, 반응 메커니즘이 발생하여 부산물로서 염화수소(HCl) 및 아르곤을 발생시키면서 웨이퍼(10) 상에 티타늄층을 퇴적한다. 부산물(예를 들어, HCL 및 아르곤)은 펌프에 의하여 플라즈마 체인저(plasma changer)로부터 퍼지될 수 있다.
TiCl3 + H* + Ar*+ → Ti + HCl + Ar*
다양한 실시예들에서, 컨포멀 퇴적 공정(102)은 플라즈마(206)의 전술한 화학 반응을 트리거하기에 충분히 높은 온도에서 수행될 수 있다. 예를 들어, 컨포멀 퇴적 공정(102) 동안 처리 온도는 적어도 약 400 ℃이다. 비교적 높은 처리 온도(예를 들어, 적어도 약 400 ℃)는 또한 퇴적된 티타늄층이 에피택셜 소스/드레인 영역(82)의 노출된 표면에서 실리콘 분자와 혼합되어 다음 반응 메커니즘에 따라 티타늄 규화물(예를 들어, 제1 부분(104A))을 형성하기에 충분히 높다. 따라서, 규화물을 형성하기 위하여 별도의 어닐링 단계가 필요하지 않으며, 이는 제조 용이성을 증가시키고 제조 비용을 감소시킨다.
Ti + Si → TiSi
컨포멀 퇴적 공정(102) 동안, RF 제너레이터(252)의 전력, 압력 및/또는 가스 흐름은 상대적으로 낮게 제어될 수 있다. 따라서, TiCl4는 티타늄(II) 클로라이드(TiCl2) 대신에 주로 TiCl3으로 변환될 수 있다. 예를 들어, 컨포멀 퇴적 공정(102) 동안, 약 80 W 내지 약 500 W 범위의 LF 전력; 약 100 W 내지 약 600 W 범위의 HF 전력; 약 4 Torr 내지 약 10 Torr의 압력; 약 5 sccm(standard cubic centimeters per minute) 내지 약 100 sccm의 가스 유량이 사용될 수 있다. TiCl3을 사용하는 것은 에피택셜 소스/드레인 영역(82)의 결정 표면에 선택적인 퇴적/에칭 타입 공정을 제공하는 것으로 관찰되었다. 따라서, 규화물(104)의 제1 부분(104A)은 웨이퍼(10)의 다른 노출된 표면들(예를 들어, 게이트 스페이서(86), 게이트 스택(98) 또는 제1 ILD(88)의 표면) 상에서 크게 성장되지 않고 애피택셜 소스/드레인 영역(82) 상에서 선택적으로 성장될 수 있다.
또한, 컨포멀 퇴적 공정(102)은 제1 부분(104A)이 두께(T1)로 성장하면 퇴적 공정이 자체 종료되도록 자체 제한(self-limiting) 공정일 수 있다. 일부 실시예들에서, 두께(T1)는 약 2nm 내지 약 4nm의 범위에 있을 수 있다. 컨포멀 퇴적 공정(102)으로부터 생성된 제1 부분(104A)은 실질적으로 컨포멀할 수 있다. 예를 들어, 제1 부분(104A)을 가로지르는 두께(T1)는 제1 부분(104A)이 퇴적되는 에피택셜 소스/드레인 영역(82)의 표면의 기본 각도(underlying angle)에 관계없이 실질적으로 균일하다. 예를 들어, 도 24는 실시예의 퇴적 방법을 사용하여 형성된 티타늄 규화물층의 실험 데이터 차트 두께를 도시한다. x 축은 기본 표면(underlying surface)의 각도에 대응하고, y 축은 퇴적된 티타늄 규화물의 두께에 대응한다. 실험 데이터의 RMS(root mean square) 라인(270)으로 예시된 바와 같이, 실시예의 방법을 사용하여 형성된 티타늄 규화물의 두께는 기본 표면의 각도에 관계없이 비교적 균일하다.
도 17c를 다시 참조하면, 일부 실시예에서, 두께(T1)는 약 1.71 nm(예를 들어, 가장 얇은 지점) 내지 약 3.69 nm(예를 들어, 가장 두꺼운 지점)의 범위이다. 공정 제한으로 인하여, 제1 부분(104A)의 최소 두께와 제1 부분(104A)의 최대 두께 사이에는 여전히 편차가 있을 수 있다. 그러나, 제1 부분(104A)은 컨포멀할 수 있다. 예를 들어, 제1 부분(104A)의 최소 두께 대 제1 부분(104A)의 최대 두께의 비는 약 3.5 : 1 내지 약 5 : 1의 범위일 수 있다. 상기 범위의 두께 변화를 갖는 규화물을 형성함으로써, 에피택셜 소스/드레인 영역(82) 상의 규화물의 커버리지가 개선된 결과로서 소스/드레인 콘택트 저항이 감소될 수 있음이 관찰되었다. 또한, 규화물의 향상된 커버리지는 규화물이 형성되는 소스/드레인 영역의 표면의 기본 각도에 의존하지 않는다.
컨포멀 퇴적 공정(102)은 자체 제한 공정이기 때문에, 규화물의 두께를 증가시키고 도 18a 내지 18c에 도시된 바와 같이 소스/드레인 콘택트 저항을 더 감소시키기 위하여 제2 퇴적 공정이 수행될 수 있다. 도 18a 및 18b는 규화물(104)의 제2 부분(104B)을 형성하기 위하여 웨이퍼(10) 상에 제2 컨포멀 퇴적 공정(106)을 적용하는 단면도를 도시한다(도 19a 및 19b 참조). 제2 부분(104B)은 제1 부분(104A) 상에 형성된다. 컨포멀 퇴적 공정(106)은 컨포멀 퇴적 공정(102)으로서 그 자리에서(예를 들어, 동일한 퇴적 챔버에서) 수행될 수 있다.
도 18c는 컨포멀 퇴적 공정(106)을 개략적으로 도시한다. 도 18c에 의하여 도시된 바와 같이, 샤워 헤드(256)는 전구체 화학 물질(204)을 퇴적 챔버(예를 들어, 도 23의 퇴적 챔버(250)) 내로 계속 분배한다. 전구체 화학 물질(204)은 컨포멀 퇴적 공정(102) 동안 사용된 전구체 화학 물질과 동일할 수 있다.
전구체 화학 물질(204)은 예를 들어 RF 제너레이터(252)를 사용하여 여기되고 플라즈마(208)로 변환된다(도 23 참조). 규화물(104)이 티타늄 규화물인 실시예에서, (예를 들어, TiCl4, H2 및 Ar을 포함하는) 전구체 화학 물질(204)은 주로 티타늄(II) 클로라이드(TiCl2), 수소 이온(H*) 및 아르곤 이온(Ar*+)으로 변환될 수 있지만, TiCl3 및 잔류물 TiCl4가 또한 존재할 수 있다. 예를 들어, 플라즈마(208)는 TiCl3 또는 TiCl4보다 더 많은 양의 TiCl2를 포함할 수 있고, 플라즈마(208) 내의 티타늄 클로라이드의 대부분은 TiCl2이다. 플라즈마(208)는 온도에서 추가로 반응하여 다음과 같은 염소 환원 반응 메커니즘을 야기하며, 이는 부산물로서 염화수소(HCl)를 발생시키면서 웨이퍼(10)의 노출된 표면 상에 티타늄층을 퇴적한다.
TiCl2 + H* + Ar*+ → Ti + HCl
다양한 실시예에서, 컨포멀 퇴적 공정(106)은 플라즈마(206)의 화학 반응을 트리거하기에 충분히 높은 온도에서 수행될 수 있다. 예를 들어, 컨포멀 퇴적 공정(106) 동안 처리 온도는 적어도 약 400 ℃이다.
컨포멀 퇴적 공정(106) 동안, RF 제너레이터(252)의 전력, 압력 및/또는 가스 흐름은 컨포멀 퇴적 공정(102)에 비하여 증가될 수 있다. 따라서, TiCl4는 주로 TiCl3 대신 TiCl2로 변환될 수 있다. 예를 들어, 컨포멀 퇴적 공정(106) 동안, 약 80 W 내지 약 500 W 범위의 LF 전력; 약 700 W 내지 약 1500 W 범위의 HF 전력; 약 1 Torr 내지 약 3 Torr의 압력; 약 5 sccm 내지 약 100 sccm의 가스 유량이 사용될 수 있다. 반응물로서 TiCl2를 사용함으로써, 컨포멀 퇴적 공정(106)은 에피택셜 소스/드레인 영역(82)의 결정질 표면에 대해 선택적이지 않다는 것이 관찰되었다. 따라서, 티타늄은 게이트 스페이서(86), 게이트 스택(98) 및 제1 ILD(88)의 표면을 포함하는 웨이퍼(10)의 모든 노출된 표면 상에 퇴적될 수 있다.
컨포멀 퇴적 공정(106)의 비교적 높은 처리 온도(예를 들어, 적어도 약 400 ℃)는 또한 티타늄층이 에피택셜 소스/드레인 영역(82) 및 제1 부분(104A)의 노출된 표면에서 실리콘 분자와 계속 혼합되어, 다음 반응 메커니즘에 따라 티타늄 규화물을 생성하기에 충분히 높다. 따라서, 규화물(104)을 형성하기 위하여 별도의 어닐링 단계가 필요하지 않으며, 이는 제조 용이성을 증가시키고 제조 비용을 감소시킨다. 예를 들어, 컨포멀 퇴적 공정(106)과 소스/드레인 콘택트(114)를 형성하는 것 사이에 추가적인 어닐링 단계가 수행되지 않는다(도 22a-22c 참조).
Ti + Si → TiSi
또한, 컨포멀 퇴적 공정(102 및/또는 106)의 염소-포함 부산물은 게이트 스페이서의 실리콘 질화물의 물질과 반응하여, 실리콘 분자와 질소 분자 사이의 결합을 파괴할 수 있다. 결과적으로, 게이트 스페이서(86) 상의 티타늄층은 또한 실리콘 분자와 혼합되어, 게이트 스페이서(86) 상에 티타늄 규화물을 또한 형성할 수 있다. 또한, ILD(88)와 콘택트하는 금속층(104C)은 ILD(88)의 실리콘 산화물 물질과 반응하여 티타늄 산화물층을 형성할 수 있다. 따라서, ILD(88)와 콘택트하는 금속층(104C)의 일부는 티타늄 규화물이 아닌 티타늄 산화물로 변환될 수 있다.
컨포멀 퇴적 공정(106)은 제2 부분(104B)이 원하는 두께(T2)로 성장할 때 퇴적 공정이 종료되도록 시간이 정해질 수 있다. 두께(T2)는 제1 부분(104A)의 두께(T1)보다 작을 수 있다. 예를 들어, 일부 실시예들에서, 두께(T2)는 약 1nm 내지 약 2nm의 범위에 있을 수 있다. 제2 부분(104B)은 실질적으로 컨포멀할 수 있다. 예를 들어, 제2 부분(104B)을 가로지르는 두께(T2)는 제2 부분(104B)이 성장되는 표면의 기본 각도에 관계없이 실질적으로 균일하다. 공정 제한으로 인하여, 제2 부분(104B)의 최소 두께와 제2 부분(104B)의 최대 두께 사이에는 여전히 편차가 있을 수 있다. 그러나, 제2 부분(104B)은 컨포멀할 수 있다. 예를 들어, 제2 부분(104B)의 최소 두께 대 제2 부분(104B)의 최대 두께의 비는 약 1 : 1 내지 약 1.5 : 1의 범위일 수 있다. 상기 범위의 두께 변화를 갖는 규화물을 형성함으로써, 규화물이 형성되는 소스/드레인 영역의 표면의 기본 각도에 의존하지 않는 규화물의 개선된 커버리지의 결과로서 소스/드레인 콘택트 저항이 감소될 수 있음이 관찰되었다. 또한, 개구(100)의 측벽 상에 얇은 컨포멀한 규화물층만을 형성함으로써, 개구(100)의 측벽 상의 과잉 오버행이 방지될 수 있다. 다양한 실시예에서, 개구(100)의 입구는 제2 부분(104B)이 퇴적된 후에도 비교적 넓게 유지된다. 따라서, 규화물층(예를 들어, 제2 부분(104B))은 소스/드레인 콘택트 형성 전에 개구(100)의 측벽으로부터 제거될 필요가 없으며, 이는 유리하게 제조 용이성을 증가시키고 제조 비용을 감소시킨다.
컨포멀 퇴적 공정들(102 및 106) 중 하나 또는 둘 모두 후에, 퍼지 단계가 수행되어 퇴적 챔버로부터 부산물을 제거할 수 있다. 예를 들어, 규화물(104)이 티타늄 규화물인 경우, 염소-포함 부산물이 생성된다. 규화물에서 과잉 염소 수준(level)은 소스/드레인 콘택트 저항 증가와 같은 유해한 영향을 일으킬 수 있다. 따라서, 수소 가스가 퇴적 챔버 내로 펌핑되어 챔버로부터 그리고 웨이퍼(10)의 표면으로부터 부산물을 제거할 수 있다. 일부 실시예에서, 미량의 염소 분자가 퍼지 후 제1 부분(104A) 및/또는 제2 부분(104B) 내에 잔류할 수 있다. 예를 들어, 약 0.5 at.% 미만의 염소 수준이 규화물의 제1 부분(104A) 및/또는 제2 부분(104B)에 잔류할 수 있다. 그러나, 이 범위의 염소 수준은 완성된 디바이스에서 소스/드레인 콘택트 저항을 증가시키기에 불충분하다는 것이 관찰되었다.
도 19a 및 19b는 웨이퍼(10) 상의 패시베이션 처리(108)를 도시한다. 일부 실시예에서, 패시베이션 처리(108)는 컨포멀 퇴적 공정(102 및 106)과 함께 그 자리에서(예를 들어, 동일한 공정 챔버에서) 수행될 수 있다. 일부 실시예에서, 패시베이션 처리는 암모니아 및 질소를 포함하는 가스 혼합물을 퇴적 챔버 내로 도입하는 단계를 포함한다. 이어서 암모니아 및 질소는 플라즈마로 변환되어(예를 들어, RF 제너레이터(252)를 사용함, 도 23 참조) 질소 이온을 제공한다. 질소 이온은 제2 부분(104B)의 노출된 표면과 반응하여 질화물 부분(104D)을 형성한다. 질화물 부분(104D)과 제1 부분(104A)의 조합은 에피택셜 소스/드레인 영역(82)을 위한 규화물(104)이다. 규화물(104)이 티타늄 규화물인 실시예에서, 질화물 부분(104D)은 에피택셜 소스/드레인 영역(82) 및 게이트 스페이서(86) 상의 티타늄 실리콘 질화물(TSN)층일 수 있고, 질화물 부분(104D)은 ILD(88) 상의 티타늄 산화질화물층일 수 있다. 질화물 부분(104D)은 예를 들어 약 1 nm 내지 약 2 nm 범위의 두께(T2)를 가질 수 있다. 패시베이션 처리(108)는 후속 처리 단계에서 규화물(104)의 산화를 방지하기 위하여 수행될 수 있다. 상기 범위의 질화물층을 형성함으로써, 콘택트 저항을 크게 증가시키지 않으면서 산화가 유리하게 방지될 수 있음이 관찰되었다.
공정 제한으로 인하여, 질화물 부분(104D)의 최소 두께와 질화물 부분(104D)의 최대 두께 사이에는 여전히 편차가 있을 수 있다. 그러나, 질화물 부분(104D)은 컨포멀할 수 있다. 예를 들어, 질화물 부분(104D)의 최소 두께 대 질화물 부분(104D)의 최대 두께의 비는 약 2 : 1 내지 약 3 : 1의 범위일 수 있다. 컨포멀한 질화물 부분(104D)을 형성함으로써 개구의 측벽들 상의 과잉 오버행이 회피될 수 있으며, 개구의 측벽들로부터 질화물 부분(104D)을 제거하기 위한 에치백 공정의 필요성을 제거하여 제조 용이성을 증가시키고 비용을 감소시킨다는 것이 관찰되었다.
도 20a 및 20b에서, 라이너(110)는 규화물(104) 상에 퇴적된다. 일부 실시예에서, 라이너(110)는 확산 장벽층, 접착층, 또는 이들의 조합 등을 포함할 수 있다. 라이너(110)는 티타늄 질화물, 탄탈럼 질화물, 티타늄 산화물, 탄탈럼 산화물, 또는 이들의 조합 등을 포함할 수 있고, 라이너(110)는 CVD, PECVD, ALD 등과 같은 컨포멀한 공정을 사용하여 퇴적될 수 있다. 라이너(110)는 약 1.2 nm와 같이 약 1 nm 내지 약 2 nm의 범위에 있을 수 있는 두께(T3)를 가질 수 있다.
도 20a 및 도 20b에 또한 도시된 바와 같이, 개구(100)의 나머지 부분은 금속(112)으로 채워질 수 있다. 금속(112)은 예를 들어 먼저 (예를 들어, CVD, PECVD, ALD 등을 사용하여) 시드층을 퇴적하고 그 후 도금(plating) 공정을 수행함으로써 형성될 수 있다. 금속(112)은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다.
도금 후, 도 21a 및 도 21b에 의하여 도시된 바와 같이 ILD(88) 및 게이트 스택(98)의 표면으로부터 과잉 물질을 제거하기 위하여 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너(110) 및 전도성 물질(112)은 소스/드레인 콘택트(114)를 형성하고, 이는 규화물(104)을 통하여 에피택셜 소스/드레인 영역(82)에 전기적으로 연결된다. 규화물(104)은 컨포멀 퇴적 공정을 이용하여 형성되었기 때문에, 감소된 소스/드레인 콘택트 저항(Rcsd)이 달성될 수 있다. 예를 들어, finFET 트랜지스터의 핀당 약 0.2 kΩ 내지 약 0.4 kΩ의 Rcsd 감소가 NMOS 및 PMOS finFET 트랜지스터 모두에 컨포멀한 규화물을 포함함으로써 관찰되었다.
도 22a 및 22b에서, 제2 ILD(120)는 제1 ILD(88) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(120)는 유동성(flowable) CVD 방법에 의하여 형성된 유동성 필름이다. 일부 실시예들에서, 제2 ILD(120)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의하여 퇴적될 수 있다. 일부 실시예들에 따르면, 제2 ILD(120)의 형성 전에, (게이트 유전체층(92) 및 대응하는 상부(overlying) 게이트 전극(94)을 포함하는) 게이트 스택(98)은 선택적으로 리세싱되어, 리세스는 도 22a 및 22b에 도시된 바와 같이, 게이트 스택 위에 직접 그리고 게이트 스페이서(86)의 양측 부분들 사이에 형성된다. 실리콘 질화물, 실리콘 산화질화물 등과 같은 하나 이상의 유전체 물질층을 포함하는 게이트 마스크(96)가 리세스 내에 채워지고, 제1 ILD(88) 위로 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 공정이 이어진다. 후속하여 형성된 게이트 콘택트(110)는 게이트 마스크(96)를 관통하여, 리세싱된 게이트 전극(94)의 상부면과 콘택트한다. 게이트 스택(98)의 리세싱 및 게이트 마스크(96)의 형성은 규화물(104) 및/또는 소스/드레인 콘택트(114)의 형성 이전 또는 이후에 수행될 수 있다.
일부 실시예들에 따라, 게이트 콘택트(118) 및 제2 레벨 소스/드레인 콘택트(116)가 제2 ILD(120)를 통하여 형성된다. 소스/드레인 콘택트(116)를 위한 개구는 제2 ILD(120)를 통하여 형성되고, 게이트 콘택트(118)를 위한 개구는 제2 ILD(120) 및 게이트 마스크(96)를 통하여 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 형성될 수 있다. 개구에는 확산 장벽층, 접착층 등의 라이너 및 전도성 물질이 형성되어 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이 제2 ILD(120)의 표면으로부터 과잉 물질을 제거하기 위하여 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구에서 소스/드레인 콘택트(116) 및 게이트 콘택트(118)를 형성한다. 소스/드레인 콘택트(116)는 소스/드레인 콘택트(114)를 통하여 에피택셜 소스/드레인 영역(82)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택트(118)는 게이트 스택(98)의 게이트 전극(94)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택트(116) 및 게이트 콘택트(118)는 상이한 공정으로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트(116) 및 게이트 콘택트(118) 각각은 상이한 단면으로 형성될 수 있으며, 이는 콘택트의 단락을 피할 수 있음을 이해해야 한다.
도 22c는 소스/드레인 콘택트(114) 및 규화물(104)이 단일의 병합되지 않은 에피택셜 소스/드레인 영역(82) 상에 형성되는 대안적인 실시예를 도시한다. 도 22c의 다양한 소자는 유사한 참조 번호가 유사한 공정을 사용하여 형성되는 유사한 소자를 나타내는 도 22b의 소자와 유사하다. 그러나, 에피택셜 소스/드레인 영역(82)은 임의의 인접한 소스/드레인 영역(예를 들어, 인접 핀 상에서 성장된 영역)에 연결되지 않은 병합되지 않은 소스/드레인 영역이다.
제2 ILD(120)가 퇴적된 후 규화물(104) 및 소스/드레인 콘택트(114)를 형성하기 위하여 다양한 실시예의 공정이 또한 사용될 수 있다. 예를 들어, 도 25a 내지 26b는 이러한 실시예를 도시한다. 도 25a 및 25b는 유사한 참조 번호가 유사한 공정을 사용하여 형성된 유사한 소자를 나타내는 대응하는 도 16a 및 16b와 유사하다. 그러나, 도 25a 및 도 25b에서, 소스/드레인 콘택트 개구(122)는 허용 가능한 포토리소그래피 및 에칭 공정을 사용하여 제1 ILD(88) 및 제2 ILD(120) 모두를 통하여 패터닝된다. 이 실시예에서, 개구(122)는 제2 ILD(120)가 퇴적된 후에 패터닝된다. 또한, 제2 ILD(120)가 제1 ILD(88)와 직접 콘택트하는 것으로 도시되어 있지만, 하나 이상의 중간층(예를 들어, 에칭 정지층)이 제1 ILD(88)와 제2 ILD(120) 사이에 형성될 수 있다. 개구(122)는 이들 중간층을 통하여 에칭된다.
도 26a 및 26b에서, (제1 부분(104A) 및 질화물 부분(104D)을 포함하는) 규화물(104)은 도 17a 내지 19b와 관련하여 전술한 바와 유사한 공정을 사용하여 에피택셜 소스/드레인 영역(82)의 노출된 표면 상에 형성된다. 규화물(104)의 질화물 부분(104D)은 게이트 스페이서(86)의 측벽, 제1 ILD(88)의 측벽 및 제2 ILD(120)의 측벽과 같은 개구(122)의 측벽 상에 추가로 형성될 수 있다. 소스/드레인 콘택트(114)는 도 20a 내지 22c와 관련하여 전술한 바와 유사한 공정을 사용하여 규화물(104) 상에 형성된다. 소스/드레인 콘택트(114)는 일부 실시예에서 컨포멀한 라이너(110)를 포함할 수 있다.
본 명세서에 기술된 다양한 실시예는 소스/드레인 영역에서 컨포멀한 규화물을 포함한다. 컨포멀한 규화물은 감소된 소스/드레인 콘택트 저항(Rcsd)을 허용할 수 있다. 예를 들어, finFET 트랜지스터의 핀당 약 0.2 kΩ 내지 약 0.4 kΩ의 Rcsd 감소가 NMOS 및 PMOS finFET 트랜지스터 모두에 컨포멀한 규화물을 포함함으로써 관찰되었다. 컨포멀한 규화물은 컨포멀 퇴적 공정을 사용하여 금속(예를 들어, 티타늄 등)을 퇴적함으로써 형성될 수 있다. 컨포멀 퇴적 공정은 플라즈마 공정을 포함할 수 있으며, 플라즈마 공정은 비선택적 공정과 조합된 선택적 공정을 포함할 수 있다. 컨포멀 퇴적 공정으로 인하여, 소스/드레인 콘택트 개구의 측벽에서 과잉 금속 물질 오버행이 제어될 수 있어, 바람직하지 않은 금속 오버행을 제거하기 위한 별도의 측벽 세정 단계가 제거된다. 금속은 또한 소스/드레인 영역의 결정질 물질과 혼합하기에 충분한 온도에서 퇴적될 수 있으며, 이는 퇴적 후 별도의 어닐링 단계에 대한 필요성을 제거한다. 따라서, 실시예의 방법은 제조 단계를 감소시킬 수 있으며, 이는 유리하게 제조 효율을 증가시키고 비용을 감소시킨다.
일부 실시예들에서, 디바이스는 게이트 스택; 상기 게이트 스택의 측벽 상의 게이트 스페이서; 상기 게이트 스택에 인접한 소스/드레인 영역; 규화물; 및 상기 규화물을 통하여 상기 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택트를 포함하고, 상기 규화물은: 상기 소스/드레인 영역 내로 연장되고 금속 및 실리콘을 포함하는 컨포멀한 제1 부분; 및 상기 컨포멀한 제1 부분 위에 있고, 상기 게이트 스페이서의 측벽 상에 배치되며, 금속, 실리콘, 및 질소를 포함하는 컨포멀한 제2 부분을 포함한다. 일부 실시예에서, 상기 금속은 티타늄이고, 상기 컨포멀한 제1 부분은 티타늄 실리콘(TiSi)을 포함하고, 상기 컨포멀한 제2 부분은 티타늄 실리콘 질소(TSN)를 포함한다. 일부 실시예에서, 상기 컨포멀한 제1 부분의 두께는 2 nm 내지 4 nm의 범위 내에 있다. 일부 실시예에서, 상기 컨포멀한 제2 부분의 두께는 1 nm 내지 2 nm의 범위 내에 있다. 일부 실시예에서, 상기 소스/드레인 콘택트는 라이너(liner); 및 상기 라이너 위의 금속을 포함한다. 일부 실시예에서, 상기 규화물이 염소를 포함한다. 일부 실시예에서, 상기 규화물 내의 염소가 0.5 원자 퍼센트(% atomic) 미만이다.
일부 실시예에서, 디바이스는 트랜지스터의 채널 영역 위의 게이트 스택; 상기 게이트 스택의 측벽 상의 게이트 스페이서; 상기 채널 영역에 인접한 소스/드레인 영역; 상기 소스/드레인 영역 내로 연장되는 규화물; 및 상기 규화물을 통하여 상기 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택트를 포함하고, 상기 규화물은 티타늄 실리콘 부분; 및 상기 티타늄 실리콘 부분 상의 티타늄 실리콘 질화물 부분을 포함하고, 상기 티타늄 실리콘 부분의 최소 두께 대 상기 티타늄 실리콘 부분의 최대 두께의 비가 3.5 : 1 내지 5 : 1의 범위 내에 있고, 상기 티타늄 실리콘 질화물 부분의 최소 두께 대 상기 티타늄 실리콘 질화물 부분의 최대 두께의 비는 1 : 1 내지 1.5 : 1의 범위 내에 있다. 일부 실시예에서, 상기 티타늄 실리콘 질화물 부분은 상기 티타늄 실리콘 부분 위에서 상기 티타늄 실리콘 부분의 측면을 따라 연장된다. 일부 실시예에서, 상기 티타늄 실리콘 질화물 부분은 상기 게이트 스페이서의 측벽을 따라 연장된다. 일부 실시예에서, 상기 디바이스는 상기 게이트 스택 주위에 제1 층간 유전체(interlayer dielectric, ILD)를 더 포함하고, 상기 규화물은 상기 제1 ILD의 측벽을 따라 연장된다. 일부 실시예에서, 상기 디바이스는 상기 제1 ILD 및 상기 게이트 스택 위에 제2 ILD를 더 포함하고, 상기 규화물은 상기 제2 ILD의 측벽을 따라 연장된다.
일부 실시예에서, 방법은 소스/드레인 영역의 표면을 노출시키는 개구를 층간 유전체(ILD)를 통하여 패터닝하는 단계; 상기 개구 내에 규화물을 형성하는 단계; 및 상기 규화물 위에서 상기 개구 내에 소스/드레인 콘택트를 형성하는 단계를 포함하고, 상기 규화물을 형성하는 단계는: 상기 소스/드레인 영역 상에 제1 금속-포함(metal-comprising) 부분을 형성하기 위하여 제1 컨포멀 퇴적 공정을 수행하는 단계; 상기 제1 금속-포함 부분 상에 제2 금속-포함 부분을 형성하기 위하여 제2 컨포멀 퇴적 공정을 수행하는 단계; 및 상기 제2 금속-포함 부분에 대하여 패시베이션 처리를 수행하는 단계를 포함하고, 상기 제1 컨포멀 퇴적 공정의 공정 파라미터는 상기 제2 컨포멀 퇴적 공정과 상이하다. 일부 실시예에서, 상기 제1 컨포멀 퇴적 공정 및 상기 제2 컨포멀 퇴적 공정은 각각 적어도 400 ℃의 온도에서 수행된다. 일부 실시예에서, 상기 제2 컨포멀 퇴적 공정과 상기 소스/드레인 콘택트를 형성하는 단계 사이에 어닐링 공정이 수행되지 않는다. 일부 실시예에서, 상기 제1 컨포멀 퇴적 공정 및 상기 제2 컨포멀 퇴적 공정은 각각 TiCl4 전구체를 사용하는 단계를 포함하고, 상기 제1 컨포멀 퇴적 공정은 다수의(a majority of) TiCl4 전구체를 TiCl3으로 변환하는 제1 플라즈마 공정을 포함하고, 상기 제2 컨포멀 퇴적 공정은 다수의 TiCl4 전구체를 TiCl2로 변환하는 제2 플라즈마 공정을 포함한다. 일부 실시예에서, 상기 제2 컨포멀 퇴적 공정은 상기 제1 컨포멀 퇴적 공정보다 더 높은 전력, 압력, 가스 흐름 또는 이들의 조합을 갖는다. 일부 실시예에서, 상기 패시베이션 처리를 수행하는 단계는 상기 제2 금속-포함 부분을 질화물로 변환한다. 일부 실시예에서, 방법은 상기 제1 컨포멀 퇴적 공정 또는 상기 제2 컨포멀 퇴적 공정의 부산물(byproducts)을 제거하기 위하여 퍼지(purging) 공정을 수행하는 단계를 더 포함한다. 일부 실시예에서, 상기 개구는 게이트 스페이서의 측벽을 노출시키고, 상기 제2 컨포멀 퇴적 공정은 상기 게이트 스페이서의 측벽 상에 상기 제2 금속-포함 부분을 형성하고, 상기 제2 금속-포함 부분은 상기 게이트 스페이서의 측벽으로부터 제거되지 않는다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 도입된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해하여야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식하여야 한다.
<부기>
1. 디바이스에 있어서,
게이트 스택;
상기 게이트 스택의 측벽 상의 게이트 스페이서;
상기 게이트 스택에 인접한 소스/드레인 영역;
규화물 - 상기 규화물은,
상기 소스/드레인 영역 내로 연장되고, 금속 및 실리콘을 포함하는 컨포멀한(conformal) 제1 부분; 및
상기 컨포멀한 제1 부분 위에 있고, 또한 상기 게이트 스페이서의 측벽 상에 배치되며, 상기 금속, 실리콘, 및 질소를 포함하는 컨포멀한 제2 부분
을 포함함 - ; 및
상기 규화물을 통하여 상기 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택트
를 포함하는, 디바이스.
2. 제1항에 있어서, 상기 금속은 티타늄이고, 상기 컨포멀한 제1 부분은 티타늄 실리콘(TiSi)을 포함하고, 상기 컨포멀한 제2 부분은 티타늄 실리콘 질소(TSN)를 포함하는, 디바이스.
3. 제1항에 있어서, 상기 컨포멀한 제1 부분의 두께는 2 nm 내지 4 nm의 범위 내에 있는, 디바이스.
4. 제1항에 있어서, 상기 컨포멀한 제2 부분의 두께는 1 nm 내지 2 nm의 범위 내에 있는, 디바이스.
5. 제1항에 있어서, 상기 소스/드레인 콘택트는,
라이너(liner); 및
상기 라이너 위의 금속
을 포함하는, 디바이스.
6. 제1항에 있어서, 상기 규화물은 염소를 포함하는, 디바이스.
7. 제6항에 있어서, 상기 규화물 내의 염소는 0.5 원자 퍼센트(% atomic) 미만인, 디바이스.
8. 디바이스에 있어서,
트랜지스터의 채널 영역 위의 게이트 스택;
상기 게이트 스택의 측벽 상의 게이트 스페이서;
상기 채널 영역에 인접한 소스/드레인 영역;
상기 소스/드레인 영역 내로 연장되는 규화물로서,
티타늄 실리콘 부분 - 상기 티타늄 실리콘 부분의 최소 두께 대 상기 티타늄 실리콘 부분의 최대 두께의 비는 3.5:1 내지 5:1의 범위 내에 있음 - ; 및
상기 티타늄 실리콘 부분 상의 티타늄 실리콘 질화물 부분 - 상기 티타늄 실리콘 질화물 부분의 최소 두께 대 상기 티타늄 실리콘 질화물 부분의 최대 두께의 비는 1:1 내지 1.5:1의 범위 내에 있음 -
을 포함하는 상기 규화물; 및
상기 규화물을 통하여 상기 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택트
를 포함하는, 디바이스.
9. 제8항에 있어서, 상기 티타늄 실리콘 질화물 부분은 상기 티타늄 실리콘 부분 위에서 상기 티타늄 실리콘 부분의 면을 따라 연장되는, 디바이스.
10. 제8항에 있어서, 상기 티타늄 실리콘 질화물 부분은 상기 게이트 스페이서의 측벽을 따라 연장되는, 디바이스.
11. 제8항에 있어서, 상기 게이트 스택 주위에 제1 층간 유전체(interlayer dielectric, ILD)를 더 포함하고, 상기 규화물은 상기 제1 ILD의 측벽을 따라 연장되는, 디바이스.
12. 제11항에 있어서, 상기 제1 ILD 및 상기 게이트 스택 위에 제2 ILD를 더 포함하고, 상기 규화물은 상기 제2 ILD의 측벽을 따라 연장되는, 디바이스.
13. 방법에 있어서,
층간 유전체(ILD)를 통하여 개구를 패터닝하는 단계 - 상기 개구는 소스/드레인 영역의 표면을 노출시킴 - ;
상기 개구 내에 규화물을 형성하는 단계로서,
상기 소스/드레인 영역 상에 제1 금속-포함(metal-comprising) 부분을 형성하기 위하여 제1 컨포멀 퇴적 공정을 수행하는 단계;
상기 제1 금속-포함 부분 상에 제2 금속-포함 부분을 형성하기 위하여 제2 컨포멀 퇴적 공정을 수행하는 단계 - 상기 제1 컨포멀 퇴적 공정의 공정 파라미터는 상기 제2 컨포멀 퇴적 공정과는 상이함 - ; 및
상기 제2 금속-포함 부분에 패시베이션 처리를 수행하는 단계
를 포함하는 상기 규화물을 형성하는 단계; 및
상기 규화물 위에서 상기 개구 내에 소스/드레인 콘택트를 형성하는 단계
를 포함하는, 방법.
14. 제13항에 있어서, 상기 제1 컨포멀 퇴적 공정 및 상기 제2 컨포멀 퇴적 공정은 적어도 400 ℃의 온도에서 각각 수행되는, 방법.
15. 제14항에 있어서, 상기 제2 컨포멀 퇴적 공정과 상기 소스/드레인 콘택트를 형성하는 단계 사이에 어닐링 공정이 수행되지 않는, 방법.
16. 제14항에 있어서, 상기 제1 컨포멀 퇴적 공정 및 상기 제2 컨포멀 퇴적 공정은, TiCl4 전구체를 사용하는 단계를 각각 포함하고, 상기 제1 컨포멀 퇴적 공정은, 상기 TiCl4 전구체의 다수(majority)를 TiCl3으로 변환시키는 제1 플라즈마 공정을 포함하고, 상기 제2 컨포멀 퇴적 공정은, 상기 TiCl4 전구체의 다수를 TiCl2로 변환시키는 제2 플라즈마 공정을 포함하는, 방법.
17. 제16항에 있어서, 상기 제2 컨포멀 퇴적 공정은 상기 제1 컨포멀 퇴적 공정보다 더 높은 전력, 압력, 가스 유량, 또는 이들의 조합을 갖는, 방법.
18. 제13항에 있어서, 상기 패시베이션 처리를 수행하는 단계는 상기 제2 금속-포함 부분을 질화물로 변환시키는, 방법.
19. 제13항에 있어서, 상기 제1 컨포멀 퇴적 공정 또는 상기 제2 컨포멀 퇴적 공정의 부산물(byproducts)을 제거하기 위하여 퍼지(purging) 공정을 수행하는 단계를 더 포함하는, 방법.
20. 제13항에 있어서, 상기 개구는 게이트 스페이서의 측벽을 노출시키고, 상기 제2 컨포멀 퇴적 공정은 상기 게이트 스페이서의 측벽 상에 상기 제2 금속-포함 부분을 형성하고, 상기 제2 금속-포함 부분은 상기 게이트 스페이서의 측벽으로부터 제거되지 않는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    게이트 스택;
    상기 게이트 스택의 측벽 상의 게이트 스페이서;
    상기 게이트 스택에 인접한 소스/드레인 영역;
    규화물 - 상기 규화물은,
    상기 소스/드레인 영역 내로 연장되고, 금속 및 실리콘을 포함하는 컨포멀한(conformal) 제1 부분; 및
    상기 컨포멀한 제1 부분 위에 있고, 또한 상기 게이트 스페이서의 측벽 상에 배치되며, 상기 금속, 실리콘, 및 질소를 포함하는 컨포멀한 제2 부분
    을 포함함 - ; 및
    상기 규화물을 통하여 상기 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택트
    를 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 금속은 티타늄이고, 상기 컨포멀한 제1 부분은 티타늄 실리콘(TiSi)을 포함하고, 상기 컨포멀한 제2 부분은 티타늄 실리콘 질소(TSN)를 포함하는, 디바이스.
  3. 제1항에 있어서, 상기 컨포멀한 제1 부분의 두께는 2 nm 내지 4 nm의 범위 내에 있는, 디바이스.
  4. 제1항에 있어서, 상기 컨포멀한 제2 부분의 두께는 1 nm 내지 2 nm의 범위 내에 있는, 디바이스.
  5. 제1항에 있어서, 상기 소스/드레인 콘택트는,
    라이너(liner); 및
    상기 라이너 위의 금속
    을 포함하는, 디바이스.
  6. 제1항에 있어서, 상기 규화물은 염소를 포함하는, 디바이스.
  7. 디바이스에 있어서,
    트랜지스터의 채널 영역 위의 게이트 스택;
    상기 게이트 스택의 측벽 상의 게이트 스페이서;
    상기 채널 영역에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 내로 연장되는 규화물로서,
    티타늄 실리콘 부분 - 상기 티타늄 실리콘 부분의 최소 두께 대 상기 티타늄 실리콘 부분의 최대 두께의 비는 3.5:1 내지 5:1의 범위 내에 있음 - ; 및
    상기 티타늄 실리콘 부분 상의 티타늄 실리콘 질화물 부분 - 상기 티타늄 실리콘 질화물 부분의 최소 두께 대 상기 티타늄 실리콘 질화물 부분의 최대 두께의 비는 1:1 내지 1.5:1의 범위 내에 있음 -
    을 포함하는 상기 규화물; 및
    상기 규화물을 통하여 상기 소스/드레인 영역에 전기적으로 연결된 소스/드레인 콘택트
    를 포함하는, 디바이스.
  8. 제7항에 있어서, 상기 게이트 스택 주위에 제1 층간 유전체(interlayer dielectric, ILD)를 더 포함하고, 상기 규화물은 상기 제1 ILD의 측벽을 따라 연장되는, 디바이스.
  9. 제8항에 있어서, 상기 제1 ILD 및 상기 게이트 스택 위에 제2 ILD를 더 포함하고, 상기 규화물은 상기 제2 ILD의 측벽을 따라 연장되는, 디바이스.
  10. 방법에 있어서,
    층간 유전체(ILD)를 통하여 개구를 패터닝하는 단계 - 상기 개구는 소스/드레인 영역의 표면을 노출시킴 - ;
    상기 개구 내에 규화물을 형성하는 단계로서,
    상기 소스/드레인 영역 상에 제1 금속-포함(metal-comprising) 부분을 형성하기 위하여 제1 컨포멀 퇴적 공정을 수행하는 단계;
    상기 제1 금속-포함 부분 상에 제2 금속-포함 부분을 형성하기 위하여 제2 컨포멀 퇴적 공정을 수행하는 단계 - 상기 제1 컨포멀 퇴적 공정의 공정 파라미터는 상기 제2 컨포멀 퇴적 공정과는 상이함 - ; 및
    상기 제2 금속-포함 부분에 패시베이션 처리를 수행하는 단계
    를 포함하는 상기 규화물을 형성하는 단계; 및
    상기 규화물 위에서 상기 개구 내에 소스/드레인 콘택트를 형성하는 단계
    를 포함하는, 방법.
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