JP2002184717A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 シリサイド膜の熱処理における結晶粒の凝集
を抑制して極端な局所的薄膜化部分や分断部分のない半
導体装置及びその製造方法を提供する。 【解決手段】 半導体層であるゲート電極４や高濃度ソ
ース・ドレイン領域７などの上に金属膜であるコバルト
膜を堆積し、第１の熱処理により、シリサイド化反応を
起こさせて多結晶構造のコバルトシリサイド膜１０ａを
形成する。次に、コバルトシリサイド膜１０ａ内に砒素
やシリコンなどのイオンを注入して、コバルトシリサイ
ド膜１０ａをアモルファス構造のコバルトシリサイド膜
１０ｂに変える。あるいは、窒素をシリサイド膜に導入
する。第２の熱処理を行なうと、結晶粒の凝集がほとん
どない多結晶構造のコバルトシリサイド膜１０ｃが得ら
れる。窒素は、コバルトシリサイド膜の形成前に、半導
体層のうちシリサイド化される部分に導入してもよい。
を抑制して極端な局所的薄膜化部分や分断部分のない半
導体装置及びその製造方法を提供する。 【解決手段】 半導体層であるゲート電極４や高濃度ソ
ース・ドレイン領域７などの上に金属膜であるコバルト
膜を堆積し、第１の熱処理により、シリサイド化反応を
起こさせて多結晶構造のコバルトシリサイド膜１０ａを
形成する。次に、コバルトシリサイド膜１０ａ内に砒素
やシリコンなどのイオンを注入して、コバルトシリサイ
ド膜１０ａをアモルファス構造のコバルトシリサイド膜
１０ｂに変える。あるいは、窒素をシリサイド膜に導入
する。第２の熱処理を行なうと、結晶粒の凝集がほとん
どない多結晶構造のコバルトシリサイド膜１０ｃが得ら
れる。窒素は、コバルトシリサイド膜の形成前に、半導
体層のうちシリサイド化される部分に導入してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に金属をシリサイド化させてなるシリサ
イド層を形成する方法に関するものである。
方法に関し、特に金属をシリサイド化させてなるシリサ
イド層を形成する方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の微細化・高集積化に
つれて、ＭＩＳ型半導体装置のゲート電極や拡散層の低
抵抗化を図るための方法として、コバルト（Ｃｏ），チ
タン（Ｔｉ），タングステン（Ｗ）などの金属膜を用い
て自己整合的にゲート電極や拡散層にシリサイド膜を形
成する，いわゆるサリサイドプロセスがよく知られてい
る。以下、従来のサリサイドプロセスを用いた半導体装
置の製造方法について説明する。
つれて、ＭＩＳ型半導体装置のゲート電極や拡散層の低
抵抗化を図るための方法として、コバルト（Ｃｏ），チ
タン（Ｔｉ），タングステン（Ｗ）などの金属膜を用い
て自己整合的にゲート電極や拡散層にシリサイド膜を形
成する，いわゆるサリサイドプロセスがよく知られてい
る。以下、従来のサリサイドプロセスを用いた半導体装
置の製造方法について説明する。
【０００３】図１０（ａ）〜図１０（ｅ）は、従来例の
サリサイドプロセスを用いた半導体装置の製造工程を示
す断面図である。
サリサイドプロセスを用いた半導体装置の製造工程を示
す断面図である。
【０００４】まず、図１０（ａ）に示す工程で、半導体
基板１０１に活性領域を囲むトレンチ型の素子分離用絶
縁膜１０２を形成した後、半導体基板１０１の活性領域
上にシリコン酸化膜からなるゲート絶縁膜１０３を形成
する。その後、基板上にポリシリコン膜を堆積した後、
リソグラフィ及びドライエッチングにより、ポリシリコ
ン膜をパターニングして、ゲート絶縁膜１０３上にゲー
ト電極１０４を形成する。その後、ゲート電極１０４お
よび素子分離用絶縁膜１０２をマスクとして活性領域に
低濃度の不純物イオンを注入して、ＬＤＤ領域１０５を
ゲート電極１０４に対して自己整合的に形成する。その
後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸
化膜をエッチバックすることにより、ゲート電極１０４
の側面上に酸化膜からなるサイドウォール１０６を形成
する。その後、ゲート電極１０４、サイドウォール１０
６および素子分離用絶縁膜１０２をマスクとして活性領
域に高濃度の不純物イオンを注入して、高濃度ソース・
ドレイン領域１０７をゲート電極１０４に対して自己整
合的に形成する。
基板１０１に活性領域を囲むトレンチ型の素子分離用絶
縁膜１０２を形成した後、半導体基板１０１の活性領域
上にシリコン酸化膜からなるゲート絶縁膜１０３を形成
する。その後、基板上にポリシリコン膜を堆積した後、
リソグラフィ及びドライエッチングにより、ポリシリコ
ン膜をパターニングして、ゲート絶縁膜１０３上にゲー
ト電極１０４を形成する。その後、ゲート電極１０４お
よび素子分離用絶縁膜１０２をマスクとして活性領域に
低濃度の不純物イオンを注入して、ＬＤＤ領域１０５を
ゲート電極１０４に対して自己整合的に形成する。その
後、基板上にＣＶＤ法によって酸化膜を堆積し、この酸
化膜をエッチバックすることにより、ゲート電極１０４
の側面上に酸化膜からなるサイドウォール１０６を形成
する。その後、ゲート電極１０４、サイドウォール１０
６および素子分離用絶縁膜１０２をマスクとして活性領
域に高濃度の不純物イオンを注入して、高濃度ソース・
ドレイン領域１０７をゲート電極１０４に対して自己整
合的に形成する。
【０００５】次に、図１０（ｂ）に示す工程で、スパッ
タリング法により、基板上に、コバルト膜１０８を堆積
した後、コバルト膜１０８上に窒化チタン膜１０９を堆
積する。
タリング法により、基板上に、コバルト膜１０８を堆積
した後、コバルト膜１０８上に窒化チタン膜１０９を堆
積する。
【０００６】次に、図１０（ｃ）に示す工程で、窒素ガ
ス雰囲気中で、半導体基板１０１に４００〜５００℃程
度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲー
ト電極１０４及び高濃度ソース・ドレイン領域１０７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１１０ａ（ＣｏＳｉとＣｏ2 Ｓｉとの混
合体）を形成する。このとき、コバルト膜１０８のうち
サイドウォール１０６及び素子分離用絶縁膜１０２など
の絶縁膜上に位置する部分はシリサイド化されることは
なく、未反応のままのコバルト膜１０８ａが残存する。
ス雰囲気中で、半導体基板１０１に４００〜５００℃程
度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲー
ト電極１０４及び高濃度ソース・ドレイン領域１０７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１１０ａ（ＣｏＳｉとＣｏ2 Ｓｉとの混
合体）を形成する。このとき、コバルト膜１０８のうち
サイドウォール１０６及び素子分離用絶縁膜１０２など
の絶縁膜上に位置する部分はシリサイド化されることは
なく、未反応のままのコバルト膜１０８ａが残存する。
【０００７】次に、図１０（ｄ）に示す工程で、硫酸と
過酸化水素水の混合液などの溶液を用いて、窒化チタン
膜１０９及び未反応のまま残存するコバルト膜１０８ａ
を選択的に除去することによって、ゲート電極１０４及
び高濃度ソース・ドレイン領域１０７上に多結晶体の第
１のコバルトシリサイド膜１１０ａを選択的に残置させ
る。
過酸化水素水の混合液などの溶液を用いて、窒化チタン
膜１０９及び未反応のまま残存するコバルト膜１０８ａ
を選択的に除去することによって、ゲート電極１０４及
び高濃度ソース・ドレイン領域１０７上に多結晶体の第
１のコバルトシリサイド膜１１０ａを選択的に残置させ
る。
【０００８】次に、図１０（ｅ）に示す工程で、窒素ガ
ス雰囲気中で、半導体基板１０１を８００〜９００℃程
度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１
のコバルトシリサイド膜１１０ａを構造的に安定な第２
のコバルトシリサイド膜１１０ｂ（ＣｏＳｉ2 膜）に変
換する。この結果、第２のコバルトシリサイド膜１１０
ｂのシート抵抗は第１のコバルトシリサイド膜１１０ａ
のシート抵抗よりも小さくなり、ゲート電極１０４及び
高濃度ソース・ドレイン領域１０７の低抵抗化を図るこ
とができる。
ス雰囲気中で、半導体基板１０１を８００〜９００℃程
度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１
のコバルトシリサイド膜１１０ａを構造的に安定な第２
のコバルトシリサイド膜１１０ｂ（ＣｏＳｉ2 膜）に変
換する。この結果、第２のコバルトシリサイド膜１１０
ｂのシート抵抗は第１のコバルトシリサイド膜１１０ａ
のシート抵抗よりも小さくなり、ゲート電極１０４及び
高濃度ソース・ドレイン領域１０７の低抵抗化を図るこ
とができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のサリサイドプロセスを用いた半導体装置の
製造方法においては、シリサイド膜の凝集による影響を
受けやすく、シリサイド膜の抵抗値が高抵抗化するとい
う不具合があった。ゲート電極やソース・ドレイン領域
の上に、シリサイド化反応によって形成されたコバルト
シリサイドの結晶粒は、６５０℃以上の熱処理を受ける
と凝集するという性質を有する。そのため、安定なコバ
ルトシリサイド膜を形成するために必要な第２の短時間
熱処理（８００〜９００℃）を行なうと、結晶粒の凝集
によって、コバルトシリサイド膜の一部が破断したり、
極端に薄くなるという現象が見られた。
ような従来のサリサイドプロセスを用いた半導体装置の
製造方法においては、シリサイド膜の凝集による影響を
受けやすく、シリサイド膜の抵抗値が高抵抗化するとい
う不具合があった。ゲート電極やソース・ドレイン領域
の上に、シリサイド化反応によって形成されたコバルト
シリサイドの結晶粒は、６５０℃以上の熱処理を受ける
と凝集するという性質を有する。そのため、安定なコバ
ルトシリサイド膜を形成するために必要な第２の短時間
熱処理（８００〜９００℃）を行なうと、結晶粒の凝集
によって、コバルトシリサイド膜の一部が破断したり、
極端に薄くなるという現象が見られた。
【００１０】図１１（ａ），（ｂ）は、それぞれ図１０
（ｃ），（ｅ）の工程における半導体装置の形状を示す
断面図である。図１１（ａ）に示すように、第１の短時
間熱処理後に未反応なコバルト膜を除去して形成したコ
バルトシリサイド膜１１０ａは、比較的小さな粒径を有
する多くの結晶が連続した厚みのほぼ均一な１つの膜と
なっている。しかしながら、図１１（ｂ）に示すよう
に、第２の短時間熱処理によってコバルト結晶粒が凝集
して合体し各結晶の粒径が増大することによって、部分
的に膜厚が極端に薄くなって第２のコバルトシリサイド
膜１１０ｂの厚みの均一性が失われたり、第２のコバル
トシリサイド膜１１０ｂの分断部分１１１が生じてコバ
ルトシリサイド膜の連続性が失われることがある。その
結果、第２のコバルトシリサイド膜１１０ｂの導電性が
悪化し抵抗値が大幅に増大するため、ゲート電極１０４
及び高濃度ソース・ドレイン領域１０７の低抵抗化が難
しくなってきている。
（ｃ），（ｅ）の工程における半導体装置の形状を示す
断面図である。図１１（ａ）に示すように、第１の短時
間熱処理後に未反応なコバルト膜を除去して形成したコ
バルトシリサイド膜１１０ａは、比較的小さな粒径を有
する多くの結晶が連続した厚みのほぼ均一な１つの膜と
なっている。しかしながら、図１１（ｂ）に示すよう
に、第２の短時間熱処理によってコバルト結晶粒が凝集
して合体し各結晶の粒径が増大することによって、部分
的に膜厚が極端に薄くなって第２のコバルトシリサイド
膜１１０ｂの厚みの均一性が失われたり、第２のコバル
トシリサイド膜１１０ｂの分断部分１１１が生じてコバ
ルトシリサイド膜の連続性が失われることがある。その
結果、第２のコバルトシリサイド膜１１０ｂの導電性が
悪化し抵抗値が大幅に増大するため、ゲート電極１０４
及び高濃度ソース・ドレイン領域１０７の低抵抗化が難
しくなってきている。
【００１１】このようなシリサイド膜中の結晶粒の凝集
の原因は以下のように考えられる。コバルトシリサイド
膜が６５０℃以上の温度になると、各結晶粒中のコバル
ト原子が表面拡散をし始め、このコバルト原子の移動に
応じて界面エネルギーが最小になるように、各結晶粒が
移動する流動化が生じて全体の構造が変化する。つま
り、結晶方位の近い複数の結晶粒同士が合体して１つの
結晶粒になったり、ある結晶粒が粒界部分を取り込んで
大きな結晶粒に成長するなど、結晶粒の凝集が生じると
考えられている。
の原因は以下のように考えられる。コバルトシリサイド
膜が６５０℃以上の温度になると、各結晶粒中のコバル
ト原子が表面拡散をし始め、このコバルト原子の移動に
応じて界面エネルギーが最小になるように、各結晶粒が
移動する流動化が生じて全体の構造が変化する。つま
り、結晶方位の近い複数の結晶粒同士が合体して１つの
結晶粒になったり、ある結晶粒が粒界部分を取り込んで
大きな結晶粒に成長するなど、結晶粒の凝集が生じると
考えられている。
【００１２】特に、最近では、ゲート長が０．１μｍ程
度になるなどゲート電極，配線などの寸法が細線化され
ているので、上述のような凝集が生じると抵抗値の増大
だけでなくシリサイド配線の断線をも引き起こすおそれ
がある。また、最近では、ソース・ドレイン領域もシャ
ロー化されて浅くなっていることから、結晶粒の凝集に
よる部分的な結晶粒の粗大化などが生じると、シリサイ
ド膜の一部がＰＮ接合部に極端に近づくことによって接
合リークが増大するおそれもある。
度になるなどゲート電極，配線などの寸法が細線化され
ているので、上述のような凝集が生じると抵抗値の増大
だけでなくシリサイド配線の断線をも引き起こすおそれ
がある。また、最近では、ソース・ドレイン領域もシャ
ロー化されて浅くなっていることから、結晶粒の凝集に
よる部分的な結晶粒の粗大化などが生じると、シリサイ
ド膜の一部がＰＮ接合部に極端に近づくことによって接
合リークが増大するおそれもある。
【００１３】本発明の目的は、シリサイド膜中の結晶粒
の凝集による結晶粒の粗大化，不均一化を抑制する手段
を講ずることにより、低抵抗で信頼性の高いシリサイド
膜を有する半導体装置及びその製造方法を提供すること
である。
の凝集による結晶粒の粗大化，不均一化を抑制する手段
を講ずることにより、低抵抗で信頼性の高いシリサイド
膜を有する半導体装置及びその製造方法を提供すること
である。
【００１４】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、一部がシリサイド化された部材を備え
た半導体装置の製造方法であって、基板の半導体層の上
に金属膜を形成する工程（ａ）と、第１の熱処理によ
り、上記金属膜と上記半導体層との間でシリサイド化反
応を起こさせて、上記半導体層の上に多結晶構造の第１
のシリサイド膜を形成する工程（ｂ）と、上記工程
（ｂ）の後、上記金属膜の未反応部を除去する工程
（ｃ）と、上記第１のシリサイド膜内に不純物イオンを
注入して、上記第１のシリサイド膜をアモルファス構造
の第２のシリサイド膜に変える工程（ｄ）と、第２の熱
処理により、上記第２のシリサイド膜をアモルファス構
造から多結晶構造の第３のシリサイド膜に変えて、該第
３のシリサイド膜を上記部材の少なくとも一部とする工
程（ｅ）とを含んでいる。
置の製造方法は、一部がシリサイド化された部材を備え
た半導体装置の製造方法であって、基板の半導体層の上
に金属膜を形成する工程（ａ）と、第１の熱処理によ
り、上記金属膜と上記半導体層との間でシリサイド化反
応を起こさせて、上記半導体層の上に多結晶構造の第１
のシリサイド膜を形成する工程（ｂ）と、上記工程
（ｂ）の後、上記金属膜の未反応部を除去する工程
（ｃ）と、上記第１のシリサイド膜内に不純物イオンを
注入して、上記第１のシリサイド膜をアモルファス構造
の第２のシリサイド膜に変える工程（ｄ）と、第２の熱
処理により、上記第２のシリサイド膜をアモルファス構
造から多結晶構造の第３のシリサイド膜に変えて、該第
３のシリサイド膜を上記部材の少なくとも一部とする工
程（ｅ）とを含んでいる。
【００１５】この方法により、第１のシリサイド膜がい
ったんアモルファス状態の第２のシリサイド膜になった
時点で多結晶構造が破壊されるので、その後成長した第
３のシリサイド膜中の結晶粒は第１のシリサイド膜の結
晶粒とは独立に新たに成長したものである。したがっ
て、第３のシリサイド膜中の結晶粒の凝集による粗大化
を抑制することができ、分断部分のない厚みがほぼ均一
な連続したシリサイド膜を有する半導体装置を形成する
ことができる。
ったんアモルファス状態の第２のシリサイド膜になった
時点で多結晶構造が破壊されるので、その後成長した第
３のシリサイド膜中の結晶粒は第１のシリサイド膜の結
晶粒とは独立に新たに成長したものである。したがっ
て、第３のシリサイド膜中の結晶粒の凝集による粗大化
を抑制することができ、分断部分のない厚みがほぼ均一
な連続したシリサイド膜を有する半導体装置を形成する
ことができる。
【００１６】上記半導体層を、ＭＩＳＦＥＴのゲート電
極の一部とし、上記工程（ａ）の前に、ポリシリコン膜
を堆積する工程と、上記工程（ａ）の前又は後に、上記
半導体層となる上記ゲート電極を形成する工程とをさら
に含むことにより、断線のない低抵抗化されたゲート電
極を有するＭＩＳＦＥＴを形成することができる。
極の一部とし、上記工程（ａ）の前に、ポリシリコン膜
を堆積する工程と、上記工程（ａ）の前又は後に、上記
半導体層となる上記ゲート電極を形成する工程とをさら
に含むことにより、断線のない低抵抗化されたゲート電
極を有するＭＩＳＦＥＴを形成することができる。
【００１７】上記半導体層を、ＭＩＳＦＥＴのソース・
ドレイン領域の一部とし、上記工程（ａ）の前に、上記
半導体層を含む活性領域の上に、ゲート絶縁膜及びゲー
ト電極を形成する工程と、上記ゲート電極の側面上に絶
縁体サイドウォールを形成する工程と、上記活性領域の
うち上記ゲート電極の両側方に位置する領域に上記半導
体層となるソース・ドレイン領域を形成する工程とをさ
らに含むことにより、ソース・ドレイン領域にゲート電
極に対して自己整合的にシリサイド層を設けることがで
きる。
ドレイン領域の一部とし、上記工程（ａ）の前に、上記
半導体層を含む活性領域の上に、ゲート絶縁膜及びゲー
ト電極を形成する工程と、上記ゲート電極の側面上に絶
縁体サイドウォールを形成する工程と、上記活性領域の
うち上記ゲート電極の両側方に位置する領域に上記半導
体層となるソース・ドレイン領域を形成する工程とをさ
らに含むことにより、ソース・ドレイン領域にゲート電
極に対して自己整合的にシリサイド層を設けることがで
きる。
【００１８】上記工程（ｃ）の後で上記工程（ｄ）の前
に、基板上に保護膜を形成する工程をさらに含み、上記
工程（ｄ）では、上記保護膜越しに上記シリサイド膜に
イオン注入を行なうことにより、保護膜によるシリサイ
ド結晶粒の流動を抑制する機能がさらに付加されるの
で、より確実に上述の効果を発揮することができる。
に、基板上に保護膜を形成する工程をさらに含み、上記
工程（ｄ）では、上記保護膜越しに上記シリサイド膜に
イオン注入を行なうことにより、保護膜によるシリサイ
ド結晶粒の流動を抑制する機能がさらに付加されるの
で、より確実に上述の効果を発揮することができる。
【００１９】その場合、上記保護膜を形成する工程は、
上記シリサイド膜が凝集しない温度で行なわれることが
好ましい。
上記シリサイド膜が凝集しない温度で行なわれることが
好ましい。
【００２０】また、上記保護膜を形成する工程は、上記
第１の熱処理時の温度以下の温度で行なわれることが好
ましい。
第１の熱処理時の温度以下の温度で行なわれることが好
ましい。
【００２１】上記工程（ｄ）では、上記半導体層内まで
上記不純物イオンを注入して、上記半導体層の表面部を
アモルファス化することにより、第３のシリサイド膜の
結晶粒がより均一に成長するので、半導体層がゲート電
極である場合にはゲート抵抗をより小さくすることがで
き、半導体層がソース・ドレイン領域である場合にはス
パイク反応が抑制され接合リークの小さい半導体装置が
得られる。
上記不純物イオンを注入して、上記半導体層の表面部を
アモルファス化することにより、第３のシリサイド膜の
結晶粒がより均一に成長するので、半導体層がゲート電
極である場合にはゲート抵抗をより小さくすることがで
き、半導体層がソース・ドレイン領域である場合にはス
パイク反応が抑制され接合リークの小さい半導体装置が
得られる。
【００２２】上記工程（ｄ）では、上記不純物イオンと
して電気的に中性となるイオンを用いることが好まし
い。
して電気的に中性となるイオンを用いることが好まし
い。
【００２３】上記工程（ｄ）では、上記電気的に中性と
なるイオンとしてシリコンイオンを用いることにより、
シリサイド化反応によるシリコンの消費を補うことがで
き、スパイク反応の要請効果がより顕著に発揮される。
なるイオンとしてシリコンイオンを用いることにより、
シリサイド化反応によるシリコンの消費を補うことがで
き、スパイク反応の要請効果がより顕著に発揮される。
【００２４】本発明の第２の半導体装置の製造方法は、
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上に第１の金属膜を
形成する工程（ａ）と、第１の熱処理により、上記第１
の金属膜と上記半導体層との間でシリサイド化反応を起
こさせて、上記半導体層の上に金属リッチな第１のシリ
サイド膜を形成する工程（ｂ）と、上記工程（ｂ）の
後、上記第１の金属膜の未反応部を除去する工程（ｃ）
と、上記工程（ｃ）の後、基板上に上記第１の金属膜よ
りも薄い第２の金属膜を堆積する工程（ｄ）と、第２の
熱処理により、上記第１のシリサイド膜がシリコンリッ
チな構造に変化した部分と、上記第２の金属膜がシリサ
イド化された部分とからなる第２のシリサイド膜を形成
し、該第２のシリサイド膜を上記部材の少なくとも一部
とする工程（ｅ）と、第３の熱処理により、上記第２の
金属膜と上記半導体層との間でシリサイド化反応を起こ
させて、上記半導体層の上に第３のシリサイド膜を形成
する工程（ｆ）とを含んでいる。
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上に第１の金属膜を
形成する工程（ａ）と、第１の熱処理により、上記第１
の金属膜と上記半導体層との間でシリサイド化反応を起
こさせて、上記半導体層の上に金属リッチな第１のシリ
サイド膜を形成する工程（ｂ）と、上記工程（ｂ）の
後、上記第１の金属膜の未反応部を除去する工程（ｃ）
と、上記工程（ｃ）の後、基板上に上記第１の金属膜よ
りも薄い第２の金属膜を堆積する工程（ｄ）と、第２の
熱処理により、上記第１のシリサイド膜がシリコンリッ
チな構造に変化した部分と、上記第２の金属膜がシリサ
イド化された部分とからなる第２のシリサイド膜を形成
し、該第２のシリサイド膜を上記部材の少なくとも一部
とする工程（ｅ）と、第３の熱処理により、上記第２の
金属膜と上記半導体層との間でシリサイド化反応を起こ
させて、上記半導体層の上に第３のシリサイド膜を形成
する工程（ｆ）とを含んでいる。
【００２５】この方法により、第２の熱処理において第
２のシリサイド膜中で結晶粒が凝集して薄膜化した部分
や分断部分が生じても、第３の熱処理によって、第２の
金属膜がシリサイド化した部分により、薄膜化した部分
や分断部分が補われるので、厚みが比較的均一で分断部
分のない第２のシリサイド膜を有する半導体装置が得ら
れる。また、第２の金属膜が第１の金属膜よりも薄いこ
とで、第２の金属膜のうち半導体層と接していない領域
へのシリサイド膜の侵入による短絡などの不具合は回避
される。
２のシリサイド膜中で結晶粒が凝集して薄膜化した部分
や分断部分が生じても、第３の熱処理によって、第２の
金属膜がシリサイド化した部分により、薄膜化した部分
や分断部分が補われるので、厚みが比較的均一で分断部
分のない第２のシリサイド膜を有する半導体装置が得ら
れる。また、第２の金属膜が第１の金属膜よりも薄いこ
とで、第２の金属膜のうち半導体層と接していない領域
へのシリサイド膜の侵入による短絡などの不具合は回避
される。
【００２６】上記第３のシリサイド膜は、金属リッチな
シリサイド膜であり、上記工程（ｆ）の後に、第４の熱
処理により、上記第３のシリサイド膜をシリコンリッチ
な第４のシリサイド膜に変化させて、上記第２のシリサ
イド膜及び第４のシリサイド膜を上記部材の少なくとも
一部とする工程をさらに含むことが好ましい。
シリサイド膜であり、上記工程（ｆ）の後に、第４の熱
処理により、上記第３のシリサイド膜をシリコンリッチ
な第４のシリサイド膜に変化させて、上記第２のシリサ
イド膜及び第４のシリサイド膜を上記部材の少なくとも
一部とする工程をさらに含むことが好ましい。
【００２７】本発明の第３の半導体装置の製造方法は、
基板の半導体層の上に第１の金属膜を形成する工程
（ａ）と、第１の熱処理により、上記第１の金属膜と上
記半導体層との間でシリサイド化反応を起こさせて、上
記半導体層の上に金属リッチな第１のシリサイド膜を形
成する工程（ｂ）と、上記工程（ｂ）の後、上記第１の
金属膜の未反応部を除去する工程（ｃ）と、第２の熱処
理により、上記第１のシリサイド膜をシリコンリッチな
第２のシリサイド膜に変化させる工程（ｄ）と、上記工
程（ｄ）の後、基板上に第２の金属膜を堆積する工程
（ｅ）と、第３の熱処理により、上記第２の金属膜と上
記半導体層との間でシリサイド化反応を起こさせて、上
記半導体層の上に金属リッチな第３のシリサイド膜を形
成する工程（ｆ）と、第４の熱処理により、上記第３の
シリサイド膜をシリコンリッチな第４のシリサイド膜に
変化させて、上記第２のシリサイド膜及び第４のシリサ
イド膜を上記部材の少なくとも一部とする工程（ｇ）と
を含んでいる。
基板の半導体層の上に第１の金属膜を形成する工程
（ａ）と、第１の熱処理により、上記第１の金属膜と上
記半導体層との間でシリサイド化反応を起こさせて、上
記半導体層の上に金属リッチな第１のシリサイド膜を形
成する工程（ｂ）と、上記工程（ｂ）の後、上記第１の
金属膜の未反応部を除去する工程（ｃ）と、第２の熱処
理により、上記第１のシリサイド膜をシリコンリッチな
第２のシリサイド膜に変化させる工程（ｄ）と、上記工
程（ｄ）の後、基板上に第２の金属膜を堆積する工程
（ｅ）と、第３の熱処理により、上記第２の金属膜と上
記半導体層との間でシリサイド化反応を起こさせて、上
記半導体層の上に金属リッチな第３のシリサイド膜を形
成する工程（ｆ）と、第４の熱処理により、上記第３の
シリサイド膜をシリコンリッチな第４のシリサイド膜に
変化させて、上記第２のシリサイド膜及び第４のシリサ
イド膜を上記部材の少なくとも一部とする工程（ｇ）と
を含んでいる。
【００２８】この方法により、第２の熱処理において第
２のシリサイド膜中で結晶粒が凝集して分断部分が生じ
ても、第２の金属膜がシリサイド化した第４のシリサイ
ド膜により、分断部分が補われるので、分断部分のない
連続したシリサイド膜を有する半導体装置が得られる。
また、第２の金属膜が第１の金属膜よりも薄いことで、
第２の金属膜のうち半導体層と接していない領域へのシ
リサイド膜の侵入による短絡などの不具合は回避され
る。
２のシリサイド膜中で結晶粒が凝集して分断部分が生じ
ても、第２の金属膜がシリサイド化した第４のシリサイ
ド膜により、分断部分が補われるので、分断部分のない
連続したシリサイド膜を有する半導体装置が得られる。
また、第２の金属膜が第１の金属膜よりも薄いことで、
第２の金属膜のうち半導体層と接していない領域へのシ
リサイド膜の侵入による短絡などの不具合は回避され
る。
【００２９】上記工程（ａ）では、上記第１の金属膜と
してチタン膜を形成し、上記工程（ｇ）では、上記第２
のシリサイド膜としてコバルト膜を形成することによ
り、反応温度の高いチタンシリサイドからなる第２のシ
リサイド膜中の結晶粒に影響を与えることなく、第３，
第４の熱処理を行なうことができる。
してチタン膜を形成し、上記工程（ｇ）では、上記第２
のシリサイド膜としてコバルト膜を形成することによ
り、反応温度の高いチタンシリサイドからなる第２のシ
リサイド膜中の結晶粒に影響を与えることなく、第３，
第４の熱処理を行なうことができる。
【００３０】本発明の第４の半導体装置の製造方法は、
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上にコバルトを主成
分とする金属膜を形成する工程（ａ）と、第１の熱処理
により、上記金属膜と上記半導体層との間でシリサイド
化反応を起こさせて、上記半導体層の上に多結晶構造の
第１のコバルトシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記金属膜の未反応部を除去する
工程（ｃ）と、上記工程（ｃ）の後、７２５℃以下の第
２の熱処理により、上記第１のコバルトシリサイド膜を
第２のコバルトシリサイド膜に変えて、該第２のコバル
トシリサイド膜を上記部材の少なくとも一部とする工程
（ｄ）とを含んでいる。
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上にコバルトを主成
分とする金属膜を形成する工程（ａ）と、第１の熱処理
により、上記金属膜と上記半導体層との間でシリサイド
化反応を起こさせて、上記半導体層の上に多結晶構造の
第１のコバルトシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記金属膜の未反応部を除去する
工程（ｃ）と、上記工程（ｃ）の後、７２５℃以下の第
２の熱処理により、上記第１のコバルトシリサイド膜を
第２のコバルトシリサイド膜に変えて、該第２のコバル
トシリサイド膜を上記部材の少なくとも一部とする工程
（ｄ）とを含んでいる。
【００３１】この方法により、第２の熱処理によって生
じるコバルトシリサイド膜中にＣｏＳｉ2 結晶粒が生じ
にくいので、分断部分のない厚みがほぼ均一な連続した
シリサイド膜を有する半導体装置を形成することができ
る。
じるコバルトシリサイド膜中にＣｏＳｉ2 結晶粒が生じ
にくいので、分断部分のない厚みがほぼ均一な連続した
シリサイド膜を有する半導体装置を形成することができ
る。
【００３２】上記工程（ｄ）の後に、基板上に上記第２
のコバルトシリサイド膜を覆う保護膜を形成する工程
と、上記第２のコバルトシリサイド膜を、上記保護膜に
よって覆われた状態で上記第２の熱処理よりも高温条件
で、第３の熱処理を行なう工程とをさらに含むことによ
り、ゲート電極，ゲート配線などの細線化による切断を
抑制しつつ、半導体基板の拡散層における接合リークの
抑制を図ることができる。
のコバルトシリサイド膜を覆う保護膜を形成する工程
と、上記第２のコバルトシリサイド膜を、上記保護膜に
よって覆われた状態で上記第２の熱処理よりも高温条件
で、第３の熱処理を行なう工程とをさらに含むことによ
り、ゲート電極，ゲート配線などの細線化による切断を
抑制しつつ、半導体基板の拡散層における接合リークの
抑制を図ることができる。
【００３３】本発明の第５の半導体装置の製造方法は、
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上に金属膜を形成す
る工程（ａ）と、第１の熱処理により、上記金属膜と上
記半導体層との間でシリサイド化反応を起こさせて、上
記半導体層の上に多結晶構造の第１のシリサイド膜を形
成する工程（ｂ）と、上記工程（ｂ）の後、上記金属膜
の未反応部を除去する工程（ｃ）と、上記工程（ａ）の
前から上記工程（ｃ）の後までのいずれかのときに、上
記第１のシリサイド膜中に窒素を導入する工程（ｄ）
と、上記工程（ｄ）の後、第２の熱処理により、上記第
１のシリサイド膜を第２のシリサイド膜に変えて、該第
２のシリサイド膜を上記部材の少なくとも一部とする工
程（ｅ）とを含んでいる。
一部がシリサイド化された部材を備えた半導体装置の製
造方法であって、基板の半導体層の上に金属膜を形成す
る工程（ａ）と、第１の熱処理により、上記金属膜と上
記半導体層との間でシリサイド化反応を起こさせて、上
記半導体層の上に多結晶構造の第１のシリサイド膜を形
成する工程（ｂ）と、上記工程（ｂ）の後、上記金属膜
の未反応部を除去する工程（ｃ）と、上記工程（ａ）の
前から上記工程（ｃ）の後までのいずれかのときに、上
記第１のシリサイド膜中に窒素を導入する工程（ｄ）
と、上記工程（ｄ）の後、第２の熱処理により、上記第
１のシリサイド膜を第２のシリサイド膜に変えて、該第
２のシリサイド膜を上記部材の少なくとも一部とする工
程（ｅ）とを含んでいる。
【００３４】この方法により、第２の熱処理後における
シリサイド膜中の結晶粒の凝集が生じにくくなり、分断
部分のない厚みがほぼ均一な連続したシリサイド膜を有
する半導体装置を形成することができる。
シリサイド膜中の結晶粒の凝集が生じにくくなり、分断
部分のない厚みがほぼ均一な連続したシリサイド膜を有
する半導体装置を形成することができる。
【００３５】上記工程（ｄ）では、上記工程（ｅ）の後
において上記半導体層における窒素の濃度が１０17ｃｍ
-3以下となるように、上記窒素を導入することにより、
半導体層中の不純物の活性化に悪影響を与えることを回
避することができる。
において上記半導体層における窒素の濃度が１０17ｃｍ
-3以下となるように、上記窒素を導入することにより、
半導体層中の不純物の活性化に悪影響を与えることを回
避することができる。
【００３６】上記半導体層は、ＭＩＳＦＥＴのソース・
ドレイン領域の一部であり、上記工程（ａ）の前に、上
記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲ
ート電極を形成する工程と、上記ゲート電極の側面上に
絶縁体サイドウォールを形成する工程と、上記活性領域
のうち上記ゲート電極の両側方に位置する領域に不純物
イオンを注入した後、該不純物を活性化してソース・ド
レイン領域を形成する工程とをさらに含む場合には、上
記工程（ｄ）を、上記ソース・ドレイン領域を形成する
工程の後で上記工程（ａ）の前に行なうことができる。
ドレイン領域の一部であり、上記工程（ａ）の前に、上
記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲ
ート電極を形成する工程と、上記ゲート電極の側面上に
絶縁体サイドウォールを形成する工程と、上記活性領域
のうち上記ゲート電極の両側方に位置する領域に不純物
イオンを注入した後、該不純物を活性化してソース・ド
レイン領域を形成する工程とをさらに含む場合には、上
記工程（ｄ）を、上記ソース・ドレイン領域を形成する
工程の後で上記工程（ａ）の前に行なうことができる。
【００３７】上記工程（ａ）の前に、上記半導体層の表
面にプラズマを照射するプリクリーン工程をさらに含む
場合には、上記工程（ｄ）を、上記プリクリーン工程で
窒素を含むプラズマを用いて、半導体層に予め窒素を導
入することにより行なうことができる。
面にプラズマを照射するプリクリーン工程をさらに含む
場合には、上記工程（ｄ）を、上記プリクリーン工程で
窒素を含むプラズマを用いて、半導体層に予め窒素を導
入することにより行なうことができる。
【００３８】本発明の第１の半導体装置は、半導体層を
有する基板と、上記半導体層の上に形成され、第１の金
属のシリサイド膜と第２の金属のシリサイド膜とを一体
化してなるシリサイド層とを備えている。
有する基板と、上記半導体層の上に形成され、第１の金
属のシリサイド膜と第２の金属のシリサイド膜とを一体
化してなるシリサイド層とを備えている。
【００３９】これにより、第２のシリサイド膜中の結晶
粒が凝集していても、第４のシリサイド膜によって凝集
による結晶粒の存在部位の偏り，例えば分断部分や薄膜
化した部分などが補われるので、比較的厚みが均一な連
続したシリサイド層が得られる。
粒が凝集していても、第４のシリサイド膜によって凝集
による結晶粒の存在部位の偏り，例えば分断部分や薄膜
化した部分などが補われるので、比較的厚みが均一な連
続したシリサイド層が得られる。
【００４０】上記半導体層及び上記シリサイド層とによ
って、ＭＩＳＦＥＴのゲート電極や、ソース・ドレイン
領域を構成することができる。
って、ＭＩＳＦＥＴのゲート電極や、ソース・ドレイン
領域を構成することができる。
【００４１】上記第１の金属のシリサイド膜がチタンシ
リサイド膜であり、上記第２の金属のシリサイド膜がコ
バルトシリサイド膜であることにより、シリサイド化反
応温度の相違を利用して、製造の容易化を図ることがで
きる。
リサイド膜であり、上記第２の金属のシリサイド膜がコ
バルトシリサイド膜であることにより、シリサイド化反
応温度の相違を利用して、製造の容易化を図ることがで
きる。
【００４２】本発明の第２の半導体装置は、半導体層を
有する基板と、上記半導体層の上に形成され、窒素を含
むシリサイド膜、あるいは、多結晶体の積層構造を有す
るシリサイド膜とを備えている。
有する基板と、上記半導体層の上に形成され、窒素を含
むシリサイド膜、あるいは、多結晶体の積層構造を有す
るシリサイド膜とを備えている。
【００４３】多結晶体の積層構造を有するシリサイド膜
は、コバルトシリサイド結晶粒の凝集が生じにくいこと
が確認されている。そして、窒素を含むシリサイド膜
は、特に、多結晶体の積層構造を生じやすい。したがっ
て、シリサイド層の凝集による厚みのバラツキや分断が
抑制されるので、厚みの均一性のよいシリサイド層を有
する半導体装置が得られる。
は、コバルトシリサイド結晶粒の凝集が生じにくいこと
が確認されている。そして、窒素を含むシリサイド膜
は、特に、多結晶体の積層構造を生じやすい。したがっ
て、シリサイド層の凝集による厚みのバラツキや分断が
抑制されるので、厚みの均一性のよいシリサイド層を有
する半導体装置が得られる。
【００４４】上記シリサイド膜は、コバルトシリサイド
膜であることが好ましい。
膜であることが好ましい。
【００４５】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００４６】（第１の実施形態）図１（ａ）〜図１
（ｃ）及び図２（ａ）〜図２（ｃ）は、本発明の第１の
実施形態の半導体装置の製造工程を示す断面図である。
（ｃ）及び図２（ａ）〜図２（ｃ）は、本発明の第１の
実施形態の半導体装置の製造工程を示す断面図である。
【００４７】まず、図１（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４，サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４，サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
【００４８】この工程において、高濃度ソース・ドレイ
ン領域７に注入した不純物の活性化を行った後で、図２
（ｂ）に示す砒素イオンの注入に代えて、窒素イオン
（Ｎ+又はＮ2 +）の注入を行なっても、シリサイド膜の
凝集（agglomeration ）に起因するシリサイド膜の分断
や大きな凹凸の発生などを抑制することができる。
ン領域７に注入した不純物の活性化を行った後で、図２
（ｂ）に示す砒素イオンの注入に代えて、窒素イオン
（Ｎ+又はＮ2 +）の注入を行なっても、シリサイド膜の
凝集（agglomeration ）に起因するシリサイド膜の分断
や大きな凹凸の発生などを抑制することができる。
【００４９】また、窒素のイオン注入を行なう代わり
に、コバルト膜のスパッタリングの前処理であるプリク
リーン処理を行なう際に、窒素を含む雰囲気中でプラズ
マを発生させて、窒素プラズマをゲート電極４や高濃度
ソース・ドレイン領域７に導入してもよい。このプリク
リーン処理は、一般には、Ａｒイオンを下地層に照射し
て下地層中の物質の逆スパッタリングを行なう処理であ
る。シリサイドプロセス前においては、このプリクリー
ン処理は、シリサイド層が形成される半導体層（ゲート
電極４や高濃度ソース・ドレイン領域７）表面の酸化膜
除去を目的として行なわれる。
に、コバルト膜のスパッタリングの前処理であるプリク
リーン処理を行なう際に、窒素を含む雰囲気中でプラズ
マを発生させて、窒素プラズマをゲート電極４や高濃度
ソース・ドレイン領域７に導入してもよい。このプリク
リーン処理は、一般には、Ａｒイオンを下地層に照射し
て下地層中の物質の逆スパッタリングを行なう処理であ
る。シリサイドプロセス前においては、このプリクリー
ン処理は、シリサイド層が形成される半導体層（ゲート
電極４や高濃度ソース・ドレイン領域７）表面の酸化膜
除去を目的として行なわれる。
【００５０】次に、図１（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約２０ｎｍの窒化チタン膜９を堆積する。
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約２０ｎｍの窒化チタン膜９を堆積する。
【００５１】この工程において、窒化チタン膜９の堆積
の前又は後で、図２（ｂ）に示す砒素イオンの注入に代
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。
の前又は後で、図２（ｂ）に示す砒素イオンの注入に代
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。
【００５２】次に、図１（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜１０ａは、微
結晶の集合体になっていると考えられており、実際に図
１（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜１０ａは、微
結晶の集合体になっていると考えられており、実際に図
１（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。
【００５３】この工程において、図２（ｂ）に示す砒素
イオンの注入に代えて、砒素イオン（Ａｓ+ ）の注入又
は窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なっても、シ
リサイド膜の凝集（agglomeration ）に起因するシリサ
イド膜の分断や大きな凹凸の発生などを抑制することが
できる。
イオンの注入に代えて、砒素イオン（Ａｓ+ ）の注入又
は窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なっても、シ
リサイド膜の凝集（agglomeration ）に起因するシリサ
イド膜の分断や大きな凹凸の発生などを抑制することが
できる。
【００５４】次に、図２（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜１０ａを選択的に残置させる。
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜１０ａを選択的に残置させる。
【００５５】次に、図２（ｂ）に示す工程で、ｎ型の不
純物イオン例えばヒ素イオン（Ａｓ + ）をドーズ量１×
１０14atoms ／ｃｍ2 程度の条件で第１のコバルトシリ
サイド膜１０ａ内に注入して、少なくとも第１のコバル
トシリサイド膜１０ａをアモルファス化してアモルファ
ス構造の第２のコバルトシリサイド膜１０ｂとする。こ
のとき、第１のコバルトシリサイド膜１０ａの下方に位
置するゲート電極４及び高濃度ソース・ドレイン領域７
の表面部にも、後の第２の短時間熱処理でコバルトシリ
サイド膜に変換される深さまでイオン注入して、ポリシ
リコン又はシリコンをアモルファス化しておくことが好
ましい。
純物イオン例えばヒ素イオン（Ａｓ + ）をドーズ量１×
１０14atoms ／ｃｍ2 程度の条件で第１のコバルトシリ
サイド膜１０ａ内に注入して、少なくとも第１のコバル
トシリサイド膜１０ａをアモルファス化してアモルファ
ス構造の第２のコバルトシリサイド膜１０ｂとする。こ
のとき、第１のコバルトシリサイド膜１０ａの下方に位
置するゲート電極４及び高濃度ソース・ドレイン領域７
の表面部にも、後の第２の短時間熱処理でコバルトシリ
サイド膜に変換される深さまでイオン注入して、ポリシ
リコン又はシリコンをアモルファス化しておくことが好
ましい。
【００５６】また、この工程において、砒素イオンに代
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。このとき、窒素イオンとしてＮ+ よりも
Ｎ2 +を用いた方が、シリサイド膜及び下地のポリシリコ
ン又はシリコンをアモルファス化せさやすく，好まし
い。
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。このとき、窒素イオンとしてＮ+ よりも
Ｎ2 +を用いた方が、シリサイド膜及び下地のポリシリコ
ン又はシリコンをアモルファス化せさやすく，好まし
い。
【００５７】次に、図２（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、アモルファス構造の第２のコバルトシリサイド膜１
０ｂを構造的に安定な多結晶構造の第３のコバルトシリ
サイド膜１０ｃ（ＣｏＳｉ2 ）に変える。なお、第２の
短時間熱処理は、窒素ガス雰囲気中の代わりに真空中や
アルゴン雰囲気中で行ってもよい。
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、アモルファス構造の第２のコバルトシリサイド膜１
０ｂを構造的に安定な多結晶構造の第３のコバルトシリ
サイド膜１０ｃ（ＣｏＳｉ2 ）に変える。なお、第２の
短時間熱処理は、窒素ガス雰囲気中の代わりに真空中や
アルゴン雰囲気中で行ってもよい。
【００５８】なお、上述した図１（ｃ）又は図２（ｂ）
の工程で砒素イオンの注入を行なった場合には、図２
（ｃ）に示すように、第３のコバルトシリサイド膜１０
ｃは、横方向に粒界がほとんどないいわゆるバンブー構
造を有しているが、上記砒素イオン注入の代わりに、図
１（ａ），図１（ｂ），図１（ｃ）及び図２（ｂ）に示
す工程のうちのいずれかの工程で窒素イオンを注入した
場合には、図２（ｃ）の右上に示すように、横方向に粒
界のある多結晶体になり、結晶粒が重なったほぼ積層構
造となる。
の工程で砒素イオンの注入を行なった場合には、図２
（ｃ）に示すように、第３のコバルトシリサイド膜１０
ｃは、横方向に粒界がほとんどないいわゆるバンブー構
造を有しているが、上記砒素イオン注入の代わりに、図
１（ａ），図１（ｂ），図１（ｃ）及び図２（ｂ）に示
す工程のうちのいずれかの工程で窒素イオンを注入した
場合には、図２（ｃ）の右上に示すように、横方向に粒
界のある多結晶体になり、結晶粒が重なったほぼ積層構
造となる。
【００５９】図１４（ａ），（ｂ）は、窒素イオンの注
入を行なって形成されたシリサイド層の明視野及び暗視
野のＴＥＭ写真図である。図１４（ｃ），（ｄ）は、従
来の窒素イオンの注入を伴わないシリサイド膜の明視野
及び暗視野のＴＥＭ写真図である。図１４（ａ）〜
（ｄ）は、Ｎ2 イオンを、加速エネルギー２０ｋｅＶ，
ドーズ量１×１０15・ｃｍ-2の条件で、ソース・ドレイ
ン領域の不純物活性化のためのアニールの後に、第１の
コバルトシリサイド膜に注入して得られた第３のコバル
トシリサイド膜の構造を示している。
入を行なって形成されたシリサイド層の明視野及び暗視
野のＴＥＭ写真図である。図１４（ｃ），（ｄ）は、従
来の窒素イオンの注入を伴わないシリサイド膜の明視野
及び暗視野のＴＥＭ写真図である。図１４（ａ）〜
（ｄ）は、Ｎ2 イオンを、加速エネルギー２０ｋｅＶ，
ドーズ量１×１０15・ｃｍ-2の条件で、ソース・ドレイ
ン領域の不純物活性化のためのアニールの後に、第１の
コバルトシリサイド膜に注入して得られた第３のコバル
トシリサイド膜の構造を示している。
【００６０】図１４（ａ），（ｂ）に示すように、窒素
イオンを注入することにより、いわゆるバンブー構造で
はなく横方向に粒界のある，つまり多結晶体の積層構造
を有するシリサイド膜が形成されている。また、グレイ
ンサイズが小さく、ＣｏＳｉ 2 粒が上下に積層されてい
る。さらに、コバルトシリサイド膜の上面はスムーズで
ある。つまり、熱処理によって、上層のＣｏＳｉ2 粒界
に下層のＣｏＳｉ2 粒が入り込み、下層のＣｏＳｉ2 膜
には凝集（アグロメレーション）が生じていない。
イオンを注入することにより、いわゆるバンブー構造で
はなく横方向に粒界のある，つまり多結晶体の積層構造
を有するシリサイド膜が形成されている。また、グレイ
ンサイズが小さく、ＣｏＳｉ 2 粒が上下に積層されてい
る。さらに、コバルトシリサイド膜の上面はスムーズで
ある。つまり、熱処理によって、上層のＣｏＳｉ2 粒界
に下層のＣｏＳｉ2 粒が入り込み、下層のＣｏＳｉ2 膜
には凝集（アグロメレーション）が生じていない。
【００６１】それに対し、図１４（ｃ），（ｄ）に示す
ように、窒素イオンの注入を伴わずに形成されたコバル
トシリサイド膜は、いわゆるバンブー構造であり、横方
向に粒界がない。また、グレインサイズが大きく、アグ
ロメレーションが発生している。さらに、コバルトシリ
サイド膜の上面や、コバルトシリサイド膜−下地層間の
界面がラフである。
ように、窒素イオンの注入を伴わずに形成されたコバル
トシリサイド膜は、いわゆるバンブー構造であり、横方
向に粒界がない。また、グレインサイズが大きく、アグ
ロメレーションが発生している。さらに、コバルトシリ
サイド膜の上面や、コバルトシリサイド膜−下地層間の
界面がラフである。
【００６２】本実施形態の製造工程によると、図２
（ｂ）に示す工程で、多結晶構造の第１のコバルトシリ
サイド膜１０ａに砒素イオンの注入を行い、第１のコバ
ルトシリサイド膜１０ａをアモルファス構造の第２のコ
バルトシリサイド膜１０ｂにした後に、図２（ｃ）に示
す工程で、第２の短時間熱処理により多結晶構造の第３
のコバルトシリサイド膜１０ｃを形成するため、従来の
製造工程のように第２の短時間熱処理によって結晶粒の
凝集を生じることなく、アモルファス構造の第２のコバ
ルトシリサイド膜１０ｂの全領域がほぼ均一な多結晶か
らなる安定な第３のコバルトシリサイド膜１０ｃに変換
する。従って、最終的に形成されるコバルトシリサイド
膜１０ｃに部分的な分断は生じにくく、厚みが均一で連
続的な１つの膜である第３のコバルトシリサイド膜１０
ｃを形成することができる。したがって、ゲート電極４
や高濃度ソース・ドレイン領域７の低抵抗化を確実に実
現することができる。また、ゲート電極やゲート配線が
細線化された場合でも、一部が断線するような事態を回
避することができ、高濃度ソース・ドレイン領域７がシ
ャロー化されても、比較的均一な結晶粒径による均一な
厚みのシリサイド膜が得られることで、接合リークを抑
制することができる。
（ｂ）に示す工程で、多結晶構造の第１のコバルトシリ
サイド膜１０ａに砒素イオンの注入を行い、第１のコバ
ルトシリサイド膜１０ａをアモルファス構造の第２のコ
バルトシリサイド膜１０ｂにした後に、図２（ｃ）に示
す工程で、第２の短時間熱処理により多結晶構造の第３
のコバルトシリサイド膜１０ｃを形成するため、従来の
製造工程のように第２の短時間熱処理によって結晶粒の
凝集を生じることなく、アモルファス構造の第２のコバ
ルトシリサイド膜１０ｂの全領域がほぼ均一な多結晶か
らなる安定な第３のコバルトシリサイド膜１０ｃに変換
する。従って、最終的に形成されるコバルトシリサイド
膜１０ｃに部分的な分断は生じにくく、厚みが均一で連
続的な１つの膜である第３のコバルトシリサイド膜１０
ｃを形成することができる。したがって、ゲート電極４
や高濃度ソース・ドレイン領域７の低抵抗化を確実に実
現することができる。また、ゲート電極やゲート配線が
細線化された場合でも、一部が断線するような事態を回
避することができ、高濃度ソース・ドレイン領域７がシ
ャロー化されても、比較的均一な結晶粒径による均一な
厚みのシリサイド膜が得られることで、接合リークを抑
制することができる。
【００６３】また、第１のコバルトシリサイド膜１０ａ
へのイオン注入の際に、第１のコバルトシリサイド膜１
０ａの下方に位置するゲート電極４及び高濃度ソース・
ドレイン領域７の表面部までアモルファス化しておくこ
とによって、第２の短時間熱処理の際に第３のコバルト
シリサイド膜１０ｃの結晶粒が均一に成長する。したが
って、ゲート電極４の低抵抗化をより効果的に実現する
ことができるとともに、高濃度ソース・ドレイン領域７
の下方においてスパイク反応が起こりにくくなって、接
合リーク異常を抑制することができる。
へのイオン注入の際に、第１のコバルトシリサイド膜１
０ａの下方に位置するゲート電極４及び高濃度ソース・
ドレイン領域７の表面部までアモルファス化しておくこ
とによって、第２の短時間熱処理の際に第３のコバルト
シリサイド膜１０ｃの結晶粒が均一に成長する。したが
って、ゲート電極４の低抵抗化をより効果的に実現する
ことができるとともに、高濃度ソース・ドレイン領域７
の下方においてスパイク反応が起こりにくくなって、接
合リーク異常を抑制することができる。
【００６４】なお、上記実施形態では、図２（ｂ）に示
す工程で、ヒ素をイオン注入して第１のコバルトシリサ
イド膜１０ａをアモルファス構造に変化させたが、ヒ素
の代わりにシリコン（Ｓｉ）をイオン注入してアモルフ
ァス化してもよい。このようにシリコンをイオン注入し
た場合には、第２の短時間熱処理の反応におけるゲート
電極４及び高濃度ソース・ドレイン領域７のシリコンの
消費を補うことができるので、スパイク反応による接合
リークを抑制することができる。この結果、第３のコバ
ルトシリサイド膜１０ｃのシート抵抗が下がり、ゲート
電極４及び高濃度ソース・ドレイン領域７の低抵抗化を
図ることができる。あるいは、砒素の代わりに、アルゴ
ン（Ａｒ），ゲルマニウム（Ｇｅ），すず（Ｓｎ）など
の電気的に中性で第１のコバルトシリサイド膜１０ａを
アモルファス化することができる元素を注入してもよ
い。この場合、砒素イオンの注入と同様に、シリサイド
膜の凝集に起因するシリサイド膜の分断や大きな凹凸の
発生などを抑制することができる。
す工程で、ヒ素をイオン注入して第１のコバルトシリサ
イド膜１０ａをアモルファス構造に変化させたが、ヒ素
の代わりにシリコン（Ｓｉ）をイオン注入してアモルフ
ァス化してもよい。このようにシリコンをイオン注入し
た場合には、第２の短時間熱処理の反応におけるゲート
電極４及び高濃度ソース・ドレイン領域７のシリコンの
消費を補うことができるので、スパイク反応による接合
リークを抑制することができる。この結果、第３のコバ
ルトシリサイド膜１０ｃのシート抵抗が下がり、ゲート
電極４及び高濃度ソース・ドレイン領域７の低抵抗化を
図ることができる。あるいは、砒素の代わりに、アルゴ
ン（Ａｒ），ゲルマニウム（Ｇｅ），すず（Ｓｎ）など
の電気的に中性で第１のコバルトシリサイド膜１０ａを
アモルファス化することができる元素を注入してもよ
い。この場合、砒素イオンの注入と同様に、シリサイド
膜の凝集に起因するシリサイド膜の分断や大きな凹凸の
発生などを抑制することができる。
【００６５】また、ソース・ドレイン領域上のシリサイ
ド膜にキャリア発生用のドーパントとなる不純物をイオ
ン注入する場合は、当該ソース・ドレイン領域の導電型
と同じ導電型の不純物を注入する方が好ましい。例え
ば、ソース・ドレイン領域がｐ型の場合には、ガリウム
（Ｇａ）又はインジウム（Ｉｎ）を注入し、ソース・ド
レイン領域がｎ型の場合には、砒素（Ａｓ）又はアンチ
モン（Ｓｂ）を注入する。デュアルゲート構造を有する
ゲート電極上のシリサイド膜にイオン注入する場合にも
同様である。
ド膜にキャリア発生用のドーパントとなる不純物をイオ
ン注入する場合は、当該ソース・ドレイン領域の導電型
と同じ導電型の不純物を注入する方が好ましい。例え
ば、ソース・ドレイン領域がｐ型の場合には、ガリウム
（Ｇａ）又はインジウム（Ｉｎ）を注入し、ソース・ド
レイン領域がｎ型の場合には、砒素（Ａｓ）又はアンチ
モン（Ｓｂ）を注入する。デュアルゲート構造を有する
ゲート電極上のシリサイド膜にイオン注入する場合にも
同様である。
【００６６】ここで、砒素イオンの注入を行なうタイミ
ングは、図２（ｃ）に示す工程に限定されるものではな
く、図１（ｃ）に示す工程であってもよい。
ングは、図２（ｃ）に示す工程に限定されるものではな
く、図１（ｃ）に示す工程であってもよい。
【００６７】また、砒素イオンに代えて、図１（ａ）又
は（ｂ）に示す工程で（つまり、第１のコバルトシリサ
イド膜１０ａを形成する前に）窒素を半導体層（ゲート
電極４又は高濃度ソース・ドレイン領域７）のうちシリ
サイド膜が形成される部分に導入することができる。ま
た、図１（ｂ）又は図２（ｂ）に示す工程で、窒素を半
導体層（ゲート電極４又は高濃度ソース・ドレイン領域
７）に導入することもできる。
は（ｂ）に示す工程で（つまり、第１のコバルトシリサ
イド膜１０ａを形成する前に）窒素を半導体層（ゲート
電極４又は高濃度ソース・ドレイン領域７）のうちシリ
サイド膜が形成される部分に導入することができる。ま
た、図１（ｂ）又は図２（ｂ）に示す工程で、窒素を半
導体層（ゲート電極４又は高濃度ソース・ドレイン領域
７）に導入することもできる。
【００６８】窒素イオンを注入した場合には、第２の短
時間熱処理によって、図２（ｃ）の右上や図１４に示す
多結晶体の積層構造が現れる。その場合、第２の短時間
熱処理を行なっても、従来のようなコバルトシリサイド
結晶粒の凝集が生じにくいことが確認されている。よっ
て、分断部分のない厚みがほぼ均一な連続したシリサイ
ド膜を有するＭＩＳトランジスタを形成することができ
る。したがって、ゲート電極４及び高濃度ソース・ドレ
イン領域７の低抵抗化を図ることができる。
時間熱処理によって、図２（ｃ）の右上や図１４に示す
多結晶体の積層構造が現れる。その場合、第２の短時間
熱処理を行なっても、従来のようなコバルトシリサイド
結晶粒の凝集が生じにくいことが確認されている。よっ
て、分断部分のない厚みがほぼ均一な連続したシリサイ
ド膜を有するＭＩＳトランジスタを形成することができ
る。したがって、ゲート電極４及び高濃度ソース・ドレ
イン領域７の低抵抗化を図ることができる。
【００６９】その理由は完全に解明されているわけでは
ないが、例えば以下の機構が考えられる。図２（ｃ）の
右上に示す多結晶体の積層構造の場合、横方向に生じて
いる粒界でその上下の結晶中の原子の拡散が互いに逆向
きになることで拡散が妨害されたり、窒素が存在するこ
とで原子の拡散自体が抑制される結果、凝集が妨げられ
るものと考えることができる。結晶の凝集は、各結晶粒
中の金属原子やシリコン原子などの原子がある方向（例
えば時計回り）に拡散することで、結晶粒の表面積を減
少させる駆動力が生じることによると考えることもでき
るからである。
ないが、例えば以下の機構が考えられる。図２（ｃ）の
右上に示す多結晶体の積層構造の場合、横方向に生じて
いる粒界でその上下の結晶中の原子の拡散が互いに逆向
きになることで拡散が妨害されたり、窒素が存在するこ
とで原子の拡散自体が抑制される結果、凝集が妨げられ
るものと考えることができる。結晶の凝集は、各結晶粒
中の金属原子やシリコン原子などの原子がある方向（例
えば時計回り）に拡散することで、結晶粒の表面積を減
少させる駆動力が生じることによると考えることもでき
るからである。
【００７０】そして、シリサイド膜中に窒素を導入する
場合には、砒素を導入する場合のごとく半導体層のキャ
リア濃度に与える影響が少ないという利点がある。
場合には、砒素を導入する場合のごとく半導体層のキャ
リア濃度に与える影響が少ないという利点がある。
【００７１】図１２は、従来の方法によるシリサイド膜
（窒素注入なし）を有するＭＩＳＦＥＴと、窒素イオン
（Ｎ2 +）を導入したシリサイド膜を有するＭＩＳＦＥＴ
との接合リークを測定した結果を示す図である。ここで
は、窒素イオンを加速エネルギー２０ｋｅＶ，ドーズ量
１×１０15・ｃｍ-2の条件で注入している。同図に示す
ように、シリサイド膜に窒素を導入しない従来の方法に
よって形成されたＭＩＳトランジスタにおいては、接合
リークに大きなバラツキがあるのに対し、窒素が導入さ
れたシリサイド膜を有するＭＩＳトランジスタにおいて
は、接合リーク値のバラツキも小さいことがわかる。こ
の結果、ＣｏＳｉ2 膜の形成温度やこの工程以降の熱処
理温度を６５０℃〜７００℃程度にしても接合リークの
増大が生じない。したがって、トランジスタのショート
チャネル特性を悪化させることなく、７００℃程度で熱
処理を行なうことができる。
（窒素注入なし）を有するＭＩＳＦＥＴと、窒素イオン
（Ｎ2 +）を導入したシリサイド膜を有するＭＩＳＦＥＴ
との接合リークを測定した結果を示す図である。ここで
は、窒素イオンを加速エネルギー２０ｋｅＶ，ドーズ量
１×１０15・ｃｍ-2の条件で注入している。同図に示す
ように、シリサイド膜に窒素を導入しない従来の方法に
よって形成されたＭＩＳトランジスタにおいては、接合
リークに大きなバラツキがあるのに対し、窒素が導入さ
れたシリサイド膜を有するＭＩＳトランジスタにおいて
は、接合リーク値のバラツキも小さいことがわかる。こ
の結果、ＣｏＳｉ2 膜の形成温度やこの工程以降の熱処
理温度を６５０℃〜７００℃程度にしても接合リークの
増大が生じない。したがって、トランジスタのショート
チャネル特性を悪化させることなく、７００℃程度で熱
処理を行なうことができる。
【００７２】その場合、窒素イオンの注入条件を、Ｎ2
ドーズ量２×１０14〜２×１０15・ｃｍ-2の範囲で行な
うことが好ましい。ドーズ量が２×１０14・ｃｍ-2未満
であると、シリサイド結晶の凝集を抑制する効果が十分
得られず、ドーズ量が２×１０15・ｃｍ-2を越えると、
ＣｏＳｉ2 ／Ｓｉ界面における界面抵抗が増大するから
である。
ドーズ量２×１０14〜２×１０15・ｃｍ-2の範囲で行な
うことが好ましい。ドーズ量が２×１０14・ｃｍ-2未満
であると、シリサイド結晶の凝集を抑制する効果が十分
得られず、ドーズ量が２×１０15・ｃｍ-2を越えると、
ＣｏＳｉ2 ／Ｓｉ界面における界面抵抗が増大するから
である。
【００７３】また、導入された窒素はシリサイド膜だけ
ではなく半導体層（本実施形態では、ゲート電極４，高
濃度ソース・ドレイン領域７，ＬＤＤ領域５など）にも
導入されてしまうが、シリサイド膜以外の半導体層（ゲ
ート電極４，高濃度ソース・ドレイン領域７及びＬＤＤ
領域５）における窒素の濃度は、第３のコバルトシリサ
イド膜１０ｃを形成した後で、１×１０17ｃｍ-3以下で
あることが好ましい。言い換えると、１×１０17ｃｍ-3
を越える窒素を含む領域は、シリサイド膜だけに限定す
ることが好ましい。窒素濃度が高いと、半導体層中の不
純物（砒素，リン，ボロンなど）の活性化が十分に行わ
れないおそれがあり、その結果、ＭＩＳトランジスタの
ドレイン電流が低下したり、ゲート電極，ゲート配線の
抵抗が過度に増大することがあるからである。
ではなく半導体層（本実施形態では、ゲート電極４，高
濃度ソース・ドレイン領域７，ＬＤＤ領域５など）にも
導入されてしまうが、シリサイド膜以外の半導体層（ゲ
ート電極４，高濃度ソース・ドレイン領域７及びＬＤＤ
領域５）における窒素の濃度は、第３のコバルトシリサ
イド膜１０ｃを形成した後で、１×１０17ｃｍ-3以下で
あることが好ましい。言い換えると、１×１０17ｃｍ-3
を越える窒素を含む領域は、シリサイド膜だけに限定す
ることが好ましい。窒素濃度が高いと、半導体層中の不
純物（砒素，リン，ボロンなど）の活性化が十分に行わ
れないおそれがあり、その結果、ＭＩＳトランジスタの
ドレイン電流が低下したり、ゲート電極，ゲート配線の
抵抗が過度に増大することがあるからである。
【００７４】図１３は、ゲート電極，ゲート配線などの
シート抵抗の窒素の有無による相違を示すデータであ
る。同図に示すように、窒素を導入していない場合に
は、相当の確率でシート抵抗値の大きいサンプルが出現
している。それに対して、加速エネルギー１０ｋｅＶ，
ドーズ量６×１０14・ｃｍ-2の条件で窒素イオン
（Ｎ2 +）の注入を行なうことにより、シート抵抗値の大
きいサンプルは出現せず、安定したシート抵抗値が得ら
れている。すなわち、本発明の効果が示されている。
シート抵抗の窒素の有無による相違を示すデータであ
る。同図に示すように、窒素を導入していない場合に
は、相当の確率でシート抵抗値の大きいサンプルが出現
している。それに対して、加速エネルギー１０ｋｅＶ，
ドーズ量６×１０14・ｃｍ-2の条件で窒素イオン
（Ｎ2 +）の注入を行なうことにより、シート抵抗値の大
きいサンプルは出現せず、安定したシート抵抗値が得ら
れている。すなわち、本発明の効果が示されている。
【００７５】本実施形態及び後述の各実施形態におい
て、形成するシリサイド膜は必ずしもコバルトシリサイ
ド膜でなくてもよく、チタンシリサイド膜，タングステ
ンシリサイド膜，ニッケルシリサイド膜，モリブデンシ
リサイド膜、タンタルシリサイド膜など、各種金属シリ
サイド膜に対して、本発明を適用することができる。た
だし、コバルトシリサイド膜の場合、シリサイド化反応
をチタンシリサイド膜より低温で行なわせることができ
るため、半導体基板内の不純物プロファイルに与える影
響が少ないという利点がある。
て、形成するシリサイド膜は必ずしもコバルトシリサイ
ド膜でなくてもよく、チタンシリサイド膜，タングステ
ンシリサイド膜，ニッケルシリサイド膜，モリブデンシ
リサイド膜、タンタルシリサイド膜など、各種金属シリ
サイド膜に対して、本発明を適用することができる。た
だし、コバルトシリサイド膜の場合、シリサイド化反応
をチタンシリサイド膜より低温で行なわせることができ
るため、半導体基板内の不純物プロファイルに与える影
響が少ないという利点がある。
【００７６】（第２の実施形態）図３（ａ）〜図３
（ｃ）及び図４（ａ）〜図４（ｃ）は、本発明の第２の
実施形態の半導体装置の製造工程を示す断面図である。
（ｃ）及び図４（ａ）〜図４（ｃ）は、本発明の第２の
実施形態の半導体装置の製造工程を示す断面図である。
【００７７】まず、図３（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４、サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４、サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
【００７８】この工程において、高濃度ソース・ドレイ
ン領域７に注入した不純物の活性化を行った後で、図４
（ｂ）に示す砒素イオンの注入に代えて、窒素イオン
（Ｎ+又はＮ2 +）の注入を行なっても、シリサイド膜の
凝集（agglomeration ）に起因するシリサイド膜の分断
や大きな凹凸の発生などを抑制することができる。
ン領域７に注入した不純物の活性化を行った後で、図４
（ｂ）に示す砒素イオンの注入に代えて、窒素イオン
（Ｎ+又はＮ2 +）の注入を行なっても、シリサイド膜の
凝集（agglomeration ）に起因するシリサイド膜の分断
や大きな凹凸の発生などを抑制することができる。
【００７９】また、窒素のイオン注入を行なう代わり
に、コバルト膜のスパッタリングの前処理であるプリク
リーン処理を行なう際に、窒素を含む雰囲気中でプラズ
マを発生させて、窒素プラズマをゲート電極４や高濃度
ソース・ドレイン領域７に導入してもよい。
に、コバルト膜のスパッタリングの前処理であるプリク
リーン処理を行なう際に、窒素を含む雰囲気中でプラズ
マを発生させて、窒素プラズマをゲート電極４や高濃度
ソース・ドレイン領域７に導入してもよい。
【００８０】次に、図３（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約２０ｎｍの窒化チタン膜９を堆積する。
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に、保護膜として厚み
約２０ｎｍの窒化チタン膜９を堆積する。
【００８１】この工程において、窒化チタン膜９の堆積
の前又は後で、図４（ｂ）に示す砒素イオンの注入に代
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。
の前又は後で、図４（ｂ）に示す砒素イオンの注入に代
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。
【００８２】次に、図３（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜１０ａは、微
結晶の集合体になっていると考えられており、実際に図
３（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜１０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。この第１のシリサイド膜１０ａは、微
結晶の集合体になっていると考えられており、実際に図
３（ｃ）に示すような明瞭な結晶粒界が常に現れるわけ
ではない。このとき、コバルト膜８のうちサイドウォー
ル６及び素子分離用絶縁膜２などの絶縁膜上に位置する
部分はシリサイド化されることはなく、未反応のままの
コバルト膜８ａが残存する。なお、第１の短時間熱処理
は、窒素ガス雰囲気中の代わりに真空中やアルゴン雰囲
気中で行ってもよい。
【００８３】この工程において、図４（ｂ）に示す砒素
イオンの注入に代えて、砒素イオン（Ａｓ+ ）の注入又
は窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なっても、シ
リサイド膜の凝集（agglomeration ）に起因するシリサ
イド膜の分断や大きな凹凸の発生などを抑制することが
できる。
イオンの注入に代えて、砒素イオン（Ａｓ+ ）の注入又
は窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なっても、シ
リサイド膜の凝集（agglomeration ）に起因するシリサ
イド膜の分断や大きな凹凸の発生などを抑制することが
できる。
【００８４】次に、図４（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜１０ａを選択的に残置させる。その後、基板上に
厚み約２０ｎｍのＣＶＤ酸化膜からなる保護膜１２を堆
積する。このとき、保護膜１２の堆積温度は、第１のシ
リサイド膜が凝集する温度よりも低い温度、例えば、本
実施形態のようにコバルトシリサイド膜を用いる場合
は、６５０℃以下であることが好ましい。さらに、保護
膜１２の堆積温度は、第１の短時間熱処理の温度と同程
度あるいはそれ以下の温度であることがより好ましい。
なお、保護膜１２としては、ＣＶＤ酸化膜の他にプラズ
マ酸化膜やプラズマ窒化膜などの絶縁膜や、窒化チタン
膜の導体膜を用いてもよい。
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶体の第１のコバルトシリサ
イド膜１０ａを選択的に残置させる。その後、基板上に
厚み約２０ｎｍのＣＶＤ酸化膜からなる保護膜１２を堆
積する。このとき、保護膜１２の堆積温度は、第１のシ
リサイド膜が凝集する温度よりも低い温度、例えば、本
実施形態のようにコバルトシリサイド膜を用いる場合
は、６５０℃以下であることが好ましい。さらに、保護
膜１２の堆積温度は、第１の短時間熱処理の温度と同程
度あるいはそれ以下の温度であることがより好ましい。
なお、保護膜１２としては、ＣＶＤ酸化膜の他にプラズ
マ酸化膜やプラズマ窒化膜などの絶縁膜や、窒化チタン
膜の導体膜を用いてもよい。
【００８５】次に、図４（ｂ）に示す工程で、ｎ型の不
純物イオン例えばヒ素イオン（Ａｓ + ）をドーズ量約１
×１０14atoms ／ｃｍ2 の条件で第１のコバルトシリサ
イド膜１０ａ内に保護膜１２を通過させて注入して、少
なくとも第１のコバルトシリサイド膜１０ａをアモルフ
ァス化してアモルファス構造の第２のコバルトシリサイ
ド膜１０ｂとする。このとき、第１のコバルトシリサイ
ド膜１０ａの下方に位置するゲート電極４及び高濃度ソ
ース・ドレイン領域７の表面部にも、後の第２の短時間
熱処理でコバルトシリサイド膜に変換される深さまでイ
オン注入して、ポリシリコン又はシリコンをアモルファ
ス化しておくことが好ましい。
純物イオン例えばヒ素イオン（Ａｓ + ）をドーズ量約１
×１０14atoms ／ｃｍ2 の条件で第１のコバルトシリサ
イド膜１０ａ内に保護膜１２を通過させて注入して、少
なくとも第１のコバルトシリサイド膜１０ａをアモルフ
ァス化してアモルファス構造の第２のコバルトシリサイ
ド膜１０ｂとする。このとき、第１のコバルトシリサイ
ド膜１０ａの下方に位置するゲート電極４及び高濃度ソ
ース・ドレイン領域７の表面部にも、後の第２の短時間
熱処理でコバルトシリサイド膜に変換される深さまでイ
オン注入して、ポリシリコン又はシリコンをアモルファ
ス化しておくことが好ましい。
【００８６】また、この工程において、砒素イオンに代
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。このとき、窒素イオンとしてＮ+ よりも
Ｎ2 +を用いた方が、シリサイド膜及び下地のポリシリコ
ン又はシリコンをアモルファス化せさやすく，好まし
い。
えて、窒素イオン（Ｎ+ 又はＮ2 +）の注入を行なって
も、シリサイド膜の凝集（agglomeration ）に起因する
シリサイド膜の分断や大きな凹凸の発生などを抑制する
ことができる。このとき、窒素イオンとしてＮ+ よりも
Ｎ2 +を用いた方が、シリサイド膜及び下地のポリシリコ
ン又はシリコンをアモルファス化せさやすく，好まし
い。
【００８７】次に、図４（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、アモルファス構造の第２のコバルトシリサイド膜１
０ｂを構造的に安定な多結晶構造の第３のコバルトシリ
サイド膜１０ｃ（ＣｏＳｉ2 ）に変換する。なお、第２
の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中
やアルゴン雰囲気中で行ってもよい。
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、アモルファス構造の第２のコバルトシリサイド膜１
０ｂを構造的に安定な多結晶構造の第３のコバルトシリ
サイド膜１０ｃ（ＣｏＳｉ2 ）に変換する。なお、第２
の短時間熱処理は、窒素ガス雰囲気中の代わりに真空中
やアルゴン雰囲気中で行ってもよい。
【００８８】なお、上述した図３（ｃ）又は図４（ｂ）
の工程で砒素イオンの注入を行なった場合には、図４
（ｃ）に示すように、第３のコバルトシリサイド膜１０
ｃは、横方向に粒界がほとんどないいわゆるバンブー構
造を有しているが、上記砒素イオン注入の代わりに、図
３（ａ），図３（ｂ），図３（ｃ）及び図４（ｂ）に示
す工程のうちのいずれかの工程で窒素イオンを注入した
場合には、図４（ｃ）の右上に示すように、横方向に粒
界のある多結晶体になり、結晶粒が重なったほぼ積層構
造となる。
の工程で砒素イオンの注入を行なった場合には、図４
（ｃ）に示すように、第３のコバルトシリサイド膜１０
ｃは、横方向に粒界がほとんどないいわゆるバンブー構
造を有しているが、上記砒素イオン注入の代わりに、図
３（ａ），図３（ｂ），図３（ｃ）及び図４（ｂ）に示
す工程のうちのいずれかの工程で窒素イオンを注入した
場合には、図４（ｃ）の右上に示すように、横方向に粒
界のある多結晶体になり、結晶粒が重なったほぼ積層構
造となる。
【００８９】その後、保護膜１２が絶縁膜の場合にはそ
のまま残存させて、保護膜１２上に層間絶縁膜を形成し
てもよい。また、保護膜１２が窒化チタン膜のような導
体膜の場合には、保護膜１２を選択的に除去した後、層
間絶縁膜を形成すれば良い。
のまま残存させて、保護膜１２上に層間絶縁膜を形成し
てもよい。また、保護膜１２が窒化チタン膜のような導
体膜の場合には、保護膜１２を選択的に除去した後、層
間絶縁膜を形成すれば良い。
【００９０】本実施形態の製造工程によると、図４
（ａ）に示す工程で、第１のコバルトシリサイド膜１０
ａの上に保護膜１２を堆積した後、図４（ｂ）に示す工
程で、保護膜１２越しに第１のコバルトシリサイド膜１
０ａにイオン注入を行い、アモルファス構造の第２のア
モルファス・コバルトシリサイド膜１０ｂとし、図４
（ｃ）に示す工程で第２の短時間熱処理により多結晶構
造の第３のコバルトシリサイド膜１０ｃを形成するた
め、保護膜１２によってコバルトシリサイドの結晶粒の
流動化が抑制される。しかも、アモルファス状態になっ
ているため、従来の製造工程のように第２の短時間熱処
理によって結晶粒の凝集を生じることなく、アモルファ
ス構造の第２のコバルトシリサイド膜１０ｂの全領域が
ほぼ均一な多結晶からなる安定な第３のコバルトシリサ
イド膜１０ｃに変換される。従って、第３のコバルトシ
リサイド膜１０ｃに部分的な分断は生じにくく、厚みが
均一で連続的な１つの膜である第３のコバルトシリサイ
ド膜１０ｃを形成することができる。したがって、ゲー
ト電極４や高濃度ソース・ドレイン領域７の低抵抗化を
確実に実現することができる。また、ゲート電極やゲー
ト配線が細線化された場合でも、一部が断線するような
事態を回避することができ、高濃度ソース・ドレイン領
域７がシャロー化されても、比較的均一な結晶粒径によ
る均一な厚みのシリサイド膜が得られることで、接合リ
ークを抑制することができる。
（ａ）に示す工程で、第１のコバルトシリサイド膜１０
ａの上に保護膜１２を堆積した後、図４（ｂ）に示す工
程で、保護膜１２越しに第１のコバルトシリサイド膜１
０ａにイオン注入を行い、アモルファス構造の第２のア
モルファス・コバルトシリサイド膜１０ｂとし、図４
（ｃ）に示す工程で第２の短時間熱処理により多結晶構
造の第３のコバルトシリサイド膜１０ｃを形成するた
め、保護膜１２によってコバルトシリサイドの結晶粒の
流動化が抑制される。しかも、アモルファス状態になっ
ているため、従来の製造工程のように第２の短時間熱処
理によって結晶粒の凝集を生じることなく、アモルファ
ス構造の第２のコバルトシリサイド膜１０ｂの全領域が
ほぼ均一な多結晶からなる安定な第３のコバルトシリサ
イド膜１０ｃに変換される。従って、第３のコバルトシ
リサイド膜１０ｃに部分的な分断は生じにくく、厚みが
均一で連続的な１つの膜である第３のコバルトシリサイ
ド膜１０ｃを形成することができる。したがって、ゲー
ト電極４や高濃度ソース・ドレイン領域７の低抵抗化を
確実に実現することができる。また、ゲート電極やゲー
ト配線が細線化された場合でも、一部が断線するような
事態を回避することができ、高濃度ソース・ドレイン領
域７がシャロー化されても、比較的均一な結晶粒径によ
る均一な厚みのシリサイド膜が得られることで、接合リ
ークを抑制することができる。
【００９１】また、第１のコバルトシリサイド膜１０ａ
へのイオン注入の際に、第１のコバルトシリサイド膜１
０ａの下方に位置するゲート電極４及び高濃度ソース・
ドレイン領域７の表面部までアモルファス化しておくこ
とによって、第２の短時間熱処理の際に第３のコバルト
シリサイド膜１０ｃの結晶粒が均一に成長する。したが
って、ゲート電極４の低抵抗化をより効果的に実現する
ことができるとともに、高濃度ソース・ドレイン領域７
の下方においてスパイク反応が起こりにくくなって、接
合リーク異常を抑制することができる。
へのイオン注入の際に、第１のコバルトシリサイド膜１
０ａの下方に位置するゲート電極４及び高濃度ソース・
ドレイン領域７の表面部までアモルファス化しておくこ
とによって、第２の短時間熱処理の際に第３のコバルト
シリサイド膜１０ｃの結晶粒が均一に成長する。したが
って、ゲート電極４の低抵抗化をより効果的に実現する
ことができるとともに、高濃度ソース・ドレイン領域７
の下方においてスパイク反応が起こりにくくなって、接
合リーク異常を抑制することができる。
【００９２】なお、上記実施形態では、図４（ｂ）に示
す工程で、ヒ素をイオン注入して第１のコバルトシリサ
イド膜１０ａをアモルファス構造にしたが、ヒ素の代わ
りにシリコン（Ｓｉ）をイオン注入してアモルファス化
してもよい。このようにシリコンをイオン注入した場合
には、第２の短時間熱処理の反応におけるゲート電極４
及び高濃度ソース・ドレイン領域７のシリコンの消費を
補うことができるので、スパイク反応による接合リーク
を抑制することができる。この結果、第３のコバルトシ
リサイド膜１０ｃのシート抵抗が下がり、ゲート電極４
及び高濃度ソース・ドレイン領域７の低抵抗化を図るこ
とができる。あるいは、砒素の代わりに、アルゴン（Ａ
ｒ），ゲルマニウム（Ｇｅ），すず（Ｓｎ）などの電気
的に中性で第１のコバルトシリサイド膜１０ａをアモル
ファス化することができる元素を注入してもよい。この
場合、砒素イオンの注入と同様に、シリサイド膜の凝集
に起因するシリサイド膜の分断や大きな凹凸の発生など
を抑制することができる。
す工程で、ヒ素をイオン注入して第１のコバルトシリサ
イド膜１０ａをアモルファス構造にしたが、ヒ素の代わ
りにシリコン（Ｓｉ）をイオン注入してアモルファス化
してもよい。このようにシリコンをイオン注入した場合
には、第２の短時間熱処理の反応におけるゲート電極４
及び高濃度ソース・ドレイン領域７のシリコンの消費を
補うことができるので、スパイク反応による接合リーク
を抑制することができる。この結果、第３のコバルトシ
リサイド膜１０ｃのシート抵抗が下がり、ゲート電極４
及び高濃度ソース・ドレイン領域７の低抵抗化を図るこ
とができる。あるいは、砒素の代わりに、アルゴン（Ａ
ｒ），ゲルマニウム（Ｇｅ），すず（Ｓｎ）などの電気
的に中性で第１のコバルトシリサイド膜１０ａをアモル
ファス化することができる元素を注入してもよい。この
場合、砒素イオンの注入と同様に、シリサイド膜の凝集
に起因するシリサイド膜の分断や大きな凹凸の発生など
を抑制することができる。
【００９３】ここで、砒素イオンの注入を行なうタイミ
ングは、図４（ｃ）に示す工程に限定されるものではな
く、図３（ｃ）に示す工程であってもよい。
ングは、図４（ｃ）に示す工程に限定されるものではな
く、図３（ｃ）に示す工程であってもよい。
【００９４】窒素イオンを注入した場合には、第２の短
時間熱処理によって、図４（ｃ）の右上に示す多結晶体
の積層構造が現れる。その場合、第２の短時間熱処理を
行なっても、従来のようなコバルト結晶粒の凝集による
合体が生じにくいことが確認されている。その理由は、
第１の実施形態において既に説明した通りである。
時間熱処理によって、図４（ｃ）の右上に示す多結晶体
の積層構造が現れる。その場合、第２の短時間熱処理を
行なっても、従来のようなコバルト結晶粒の凝集による
合体が生じにくいことが確認されている。その理由は、
第１の実施形態において既に説明した通りである。
【００９５】その場合、窒素イオンの注入条件を、ドー
ズ量２×１０14〜２×１０15・ｃｍ -2の範囲で行なうこ
とが好ましい。ドーズ量が２×１０14・ｃｍ-2以下であ
ると、シリサイド結晶の凝集を抑制する効果が十分得ら
れず、ドーズ量が２×１０15ｃｍ-2を越えると、ＣｏＳ
ｉ2 ／Ｓｉ界面における界面抵抗が増大するからであ
る。
ズ量２×１０14〜２×１０15・ｃｍ -2の範囲で行なうこ
とが好ましい。ドーズ量が２×１０14・ｃｍ-2以下であ
ると、シリサイド結晶の凝集を抑制する効果が十分得ら
れず、ドーズ量が２×１０15ｃｍ-2を越えると、ＣｏＳ
ｉ2 ／Ｓｉ界面における界面抵抗が増大するからであ
る。
【００９６】また、導入された窒素はシリサイド膜だけ
ではなく半導体層（本実施形態では、ゲート電極４，高
濃度ソース・ドレイン領域７，ＬＤＤ領域５など）にも
導入されてしまうが、シリサイド膜以外の半導体層（ゲ
ート電極４，高濃度ソース・ドレイン領域７及びＬＤＤ
領域５）における窒素の濃度は、第３のコバルトシリサ
イド膜１０ｃを形成した後で、１×１０17・ｃｍ-3以下
であることが好ましい。言い換えると、１×１０17・ｃ
ｍ-3を越える窒素を含む領域は、シリサイド膜だけに限
定することが好ましい。窒素濃度が高いと、半導体層中
の不純物（砒素，リン，ボロンなど）の活性化が十分に
行われないおそれがあり、その結果、ＭＩＳトランジス
タのドレイン電流が低下したり、ゲート電極，ゲート配
線のシート抵抗が過度に増大することがあるからであ
る。
ではなく半導体層（本実施形態では、ゲート電極４，高
濃度ソース・ドレイン領域７，ＬＤＤ領域５など）にも
導入されてしまうが、シリサイド膜以外の半導体層（ゲ
ート電極４，高濃度ソース・ドレイン領域７及びＬＤＤ
領域５）における窒素の濃度は、第３のコバルトシリサ
イド膜１０ｃを形成した後で、１×１０17・ｃｍ-3以下
であることが好ましい。言い換えると、１×１０17・ｃ
ｍ-3を越える窒素を含む領域は、シリサイド膜だけに限
定することが好ましい。窒素濃度が高いと、半導体層中
の不純物（砒素，リン，ボロンなど）の活性化が十分に
行われないおそれがあり、その結果、ＭＩＳトランジス
タのドレイン電流が低下したり、ゲート電極，ゲート配
線のシート抵抗が過度に増大することがあるからであ
る。
【００９７】（第３の実施形態）図５（ａ）〜図５
（ｃ）及び図６（ａ）〜図６（ｃ）は、本発明の第３の
実施形態の半導体装置の製造工程を示す断面図である。
（ｃ）及び図６（ａ）〜図６（ｃ）は、本発明の第３の
実施形態の半導体装置の製造工程を示す断面図である。
【００９８】まず、図５（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４、サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４、サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
【００９９】次に、図５（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に厚み約２０ｎｍの窒
化チタン膜９を堆積する。
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に厚み約２０ｎｍの窒
化チタン膜９を堆積する。
【０１００】次に、図５（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜２０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。このとき、コバルト膜８のうちサイド
ウォール６及び素子分離用絶縁膜２などの絶縁膜上に位
置する部分はシリサイド化されることはなく、未反応の
ままのコバルト膜８ａが残存する。なお、第１の短時間
熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴ
ン雰囲気中で行ってもよい。
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜２０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。このとき、コバルト膜８のうちサイド
ウォール６及び素子分離用絶縁膜２などの絶縁膜上に位
置する部分はシリサイド化されることはなく、未反応の
ままのコバルト膜８ａが残存する。なお、第１の短時間
熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴ
ン雰囲気中で行ってもよい。
【０１０１】次に、図６（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶構造の第１のコバルトシリ
サイド膜２０ａを選択的に残置させる。その後、スパッ
タリング法により、基板上に、第１のコバルトシリサイ
ド膜２０ａの形成に用いた第１の金属膜であるコバルト
膜８よりも膜厚の薄い第２の金属膜として厚みが約２ｎ
ｍのコバルト膜１３を堆積した後、コバルト膜１３上に
連続して第２の保護膜となる厚みが約２０ｎｍの窒化チ
タン膜１４を堆積する。
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に多結晶構造の第１のコバルトシリ
サイド膜２０ａを選択的に残置させる。その後、スパッ
タリング法により、基板上に、第１のコバルトシリサイ
ド膜２０ａの形成に用いた第１の金属膜であるコバルト
膜８よりも膜厚の薄い第２の金属膜として厚みが約２ｎ
ｍのコバルト膜１３を堆積した後、コバルト膜１３上に
連続して第２の保護膜となる厚みが約２０ｎｍの窒化チ
タン膜１４を堆積する。
【０１０２】次に、図６（ｂ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、金属リッチな第１のコバルトシリサイド膜２０ａを
シリコンリッチで構造的に安定な第２のコバルトシリサ
イド膜２０ｂ（ＣｏＳｉ2 ）に変換する。この第２の短
時間熱処理により、第１のコバルトシリサイド膜２０ａ
とその上のコバルト膜１３との間ではシリサイド化反応
が進行するが、コバルト膜１３のうちサイドウォール６
及び素子分離用絶縁膜２の上に位置する部分ではシリサ
イド化反応が生じず、未反応のままのコバルト膜１３ａ
が残存する。ここで、第２の短時間熱処理の温度は第１
の短時間熱処理の温度に比べると高いので、第１の短時
間熱処理と連続して第２の短時間熱処理を行なうと、第
１の短時間熱処理の際に未反応のコバルト膜８ａまでシ
リサイド膜が浸食して、ゲート電極４と高濃度ソース・
ドレイン領域７とがシリサイド膜を介して導通するおそ
れがある。それに対し、本実施形態においては、第２の
金属膜であるコバルト膜１３は約２ｎｍの厚みしかなく
薄いので、第２の短時間熱処理によって未反応のコバル
ト膜１３ａ全体がシリサイド化されることはない。な
お、第２の短時間熱処理は、窒素ガス雰囲気中の代わり
に真空中やアルゴン雰囲気中で行ってもよい。
雰囲気中で、半導体基板１に８００〜９００℃程度の温
度で１０秒程度の第２の短時間熱処理（ＲＴＡ）を施し
て、金属リッチな第１のコバルトシリサイド膜２０ａを
シリコンリッチで構造的に安定な第２のコバルトシリサ
イド膜２０ｂ（ＣｏＳｉ2 ）に変換する。この第２の短
時間熱処理により、第１のコバルトシリサイド膜２０ａ
とその上のコバルト膜１３との間ではシリサイド化反応
が進行するが、コバルト膜１３のうちサイドウォール６
及び素子分離用絶縁膜２の上に位置する部分ではシリサ
イド化反応が生じず、未反応のままのコバルト膜１３ａ
が残存する。ここで、第２の短時間熱処理の温度は第１
の短時間熱処理の温度に比べると高いので、第１の短時
間熱処理と連続して第２の短時間熱処理を行なうと、第
１の短時間熱処理の際に未反応のコバルト膜８ａまでシ
リサイド膜が浸食して、ゲート電極４と高濃度ソース・
ドレイン領域７とがシリサイド膜を介して導通するおそ
れがある。それに対し、本実施形態においては、第２の
金属膜であるコバルト膜１３は約２ｎｍの厚みしかなく
薄いので、第２の短時間熱処理によって未反応のコバル
ト膜１３ａ全体がシリサイド化されることはない。な
お、第２の短時間熱処理は、窒素ガス雰囲気中の代わり
に真空中やアルゴン雰囲気中で行ってもよい。
【０１０３】次に、図６（ｃ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
１４及び未反応のまま残存するコバルト膜１３ａを選択
的に除去することによって、ゲート電極４及び高濃度ソ
ース・ドレイン領域７上に第２のコバルトシリサイド膜
２０ｂを選択的に残置させることができる。
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
１４及び未反応のまま残存するコバルト膜１３ａを選択
的に除去することによって、ゲート電極４及び高濃度ソ
ース・ドレイン領域７上に第２のコバルトシリサイド膜
２０ｂを選択的に残置させることができる。
【０１０４】本実施形態の製造工程によると、図６
（ａ）に示す工程で、第１のコバルトシリサイド膜２０
ａの上に薄いコバルト膜１３を堆積した後、図６（ｂ）
に示す工程で、コバルト膜１３が全面に形成されている
状態で第２の短時間熱処理を行うため、第２の短時間熱
処理の際にも、従来の製造工程のように第２のコバルト
シリサイド膜２０ｂに部分的な分断は生じにくく、全領
域が連続している安定な第２のコバルトシリサイド膜２
０ｂが得られる。したがって、ゲート電極４や高濃度ソ
ース・ドレイン領域７の低抵抗化を確実に実現すること
ができる。また、ゲート電極やゲート配線が細線化され
た場合でも、一部が断線するような事態を回避すること
ができ、高濃度ソース・ドレイン領域７がシャロー化さ
れても、比較的均一な厚みのシリサイド膜が得られるこ
とで、接合リークを抑制することができる。
（ａ）に示す工程で、第１のコバルトシリサイド膜２０
ａの上に薄いコバルト膜１３を堆積した後、図６（ｂ）
に示す工程で、コバルト膜１３が全面に形成されている
状態で第２の短時間熱処理を行うため、第２の短時間熱
処理の際にも、従来の製造工程のように第２のコバルト
シリサイド膜２０ｂに部分的な分断は生じにくく、全領
域が連続している安定な第２のコバルトシリサイド膜２
０ｂが得られる。したがって、ゲート電極４や高濃度ソ
ース・ドレイン領域７の低抵抗化を確実に実現すること
ができる。また、ゲート電極やゲート配線が細線化され
た場合でも、一部が断線するような事態を回避すること
ができ、高濃度ソース・ドレイン領域７がシャロー化さ
れても、比較的均一な厚みのシリサイド膜が得られるこ
とで、接合リークを抑制することができる。
【０１０５】なお、本実施形態においても、第２の実施
形態を応用して、第２の金属膜を堆積してから不純物イ
オンを第１のシリサイド膜内に注入すると、より結晶粒
を微細化できる効果がある。
形態を応用して、第２の金属膜を堆積してから不純物イ
オンを第１のシリサイド膜内に注入すると、より結晶粒
を微細化できる効果がある。
【０１０６】（第４の実施形態）図７（ａ）〜図７
（ｃ）、図８（ａ）〜図８（ｃ）及び図９（ａ）、図９
（ｂ）は、本発明の第４の実施形態の半導体装置の製造
工程を示す断面図である。
（ｃ）、図８（ａ）〜図８（ｃ）及び図９（ａ）、図９
（ｂ）は、本発明の第４の実施形態の半導体装置の製造
工程を示す断面図である。
【０１０７】まず、図７（ａ）に示す工程で、ｐ型の半
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４、サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
導体基板１に活性領域を囲むトレンチ型の素子分離用絶
縁膜２を形成した後、半導体基板１の活性領域上にシリ
コン酸化膜からなるゲート絶縁膜３を形成する。その
後、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ及びドライエッチングにより、ポリシリコン膜をパタ
ーニングして、ゲート絶縁膜３上にゲート電極４を形成
する。その後、ゲート電極４および素子分離用絶縁膜２
をマスクとして活性領域にｎ型の低濃度の不純物イオン
を注入して、ＬＤＤ領域５をゲート電極４に対して自己
整合的に形成する。その後、ＣＶＤ法によって基板上に
酸化膜を堆積し、この酸化膜をエッチバックすることに
より、ゲート電極４の側面上に酸化膜からなるサイドウ
ォール６を形成する。その後、ゲート電極４、サイドウ
ォール６および素子分離用絶縁膜２をマスクとして活性
領域にｎ型の高濃度の不純物イオンを注入して、高濃度
ソース・ドレイン領域７をゲート電極４に対して自己整
合的に形成する。
【０１０８】次に、図７（ｂ）に示す工程で、スパッタ
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に厚み約２０ｎｍの窒
化チタン膜９を堆積する。
リング法により、基板上に厚み約８ｎｍのコバルト膜８
を堆積した後、コバルト膜８の上に厚み約２０ｎｍの窒
化チタン膜９を堆積する。
【０１０９】次に、図７（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜２０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。このとき、コバルト膜８のうちサイド
ウォール６及び素子分離用絶縁膜２などの絶縁膜上に位
置する部分はシリサイド化されることはなく、未反応の
ままのコバルト膜８ａが残存する。なお、第１の短時間
熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴ
ン雰囲気中で行ってもよい。
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第１の短時間熱処理（ＲＴＡ）を施し
て、ゲート電極４及び高濃度ソース・ドレイン領域７の
露出している部分においてシリコン（Ｓｉ）とコバルト
（Ｃｏ）とを反応させてコバルトリッチな第１のコバル
トシリサイド膜２０ａ（Ｃｏ2 ＳｉとＣｏＳｉとの混合
体）を形成する。このとき、コバルト膜８のうちサイド
ウォール６及び素子分離用絶縁膜２などの絶縁膜上に位
置する部分はシリサイド化されることはなく、未反応の
ままのコバルト膜８ａが残存する。なお、第１の短時間
熱処理は、窒素ガス雰囲気中の代わりに真空中やアルゴ
ン雰囲気中で行ってもよい。
【０１１０】次に、図８（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に第１のコバルトシリサイド膜２０
ａを選択的に残置させる。その後、窒素ガス雰囲気中
で、半導体基板１を８００〜９００℃程度で第２の短時
間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド
膜２０ａを構造的に安定な第２のコバルトシリサイド膜
２０ｂ（ＣｏＳｉ2 ）に変換する。このとき、第２の短
時間熱処理によってコバルト原子の移動による結晶粒の
凝集が生じて、結晶粒径が増大することによって部分的
に膜厚が極端に薄くなったり、第２のコバルトシリサイ
ド膜２０ｂに分断部分１５が生じてその分断部分で下地
のシリコン層が露出した状態になることがある。
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
９及び未反応のまま残存するコバルト膜８ａを選択的に
除去することによって、ゲート電極４及び高濃度ソース
・ドレイン領域７上に第１のコバルトシリサイド膜２０
ａを選択的に残置させる。その後、窒素ガス雰囲気中
で、半導体基板１を８００〜９００℃程度で第２の短時
間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド
膜２０ａを構造的に安定な第２のコバルトシリサイド膜
２０ｂ（ＣｏＳｉ2 ）に変換する。このとき、第２の短
時間熱処理によってコバルト原子の移動による結晶粒の
凝集が生じて、結晶粒径が増大することによって部分的
に膜厚が極端に薄くなったり、第２のコバルトシリサイ
ド膜２０ｂに分断部分１５が生じてその分断部分で下地
のシリコン層が露出した状態になることがある。
【０１１１】次に、図８（ｂ）に示す工程で、スパッタ
リング法により、基板上に第２の金属膜として厚みが約
６ｎｍのコバルト膜１６を堆積した後、コバルト膜１６
の上に第２の保護膜として厚みが約２０ｎｍの窒化チタ
ン膜１７を堆積する。
リング法により、基板上に第２の金属膜として厚みが約
６ｎｍのコバルト膜１６を堆積した後、コバルト膜１６
の上に第２の保護膜として厚みが約２０ｎｍの窒化チタ
ン膜１７を堆積する。
【０１１２】次に、図８（ｃ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第３の短時間熱処理（ＲＴＡ）を施
す。この結果、ゲート電極４及び高濃度ソース・ドレイ
ン領域７のうち第２のコバルトシリサイド膜２０ｂの分
断部分１５において露出している部分のシリコン（Ｓ
ｉ）とコバルト（Ｃｏ）とが反応してコバルトリッチな
第３のコバルトシリサイド膜１８ａ（Ｃｏ2 Ｓｉあるい
はＣｏＳｉ）が形成される。このとき、第２のコバルト
シリサイド膜２０ｂとコバルト膜１６との間でもシリサ
イド化反応が進行するが、コバルト膜１６と第２のコバ
ルトシリサイド膜２０ｂの分断部分１５におけるシリコ
ン層との反応に比べると、反応はわずかである。なお、
コバルト膜１６のうちサイドウォール６及び素子分離用
絶縁膜２の上に位置する部分ではシリサイド化反応が生
ぜず、未反応のままのコバルト膜１６ａが残存する。な
お、第３の短時間熱処理は、窒素ガス雰囲気中の代わり
に真空中やアルゴン雰囲気中で行ってもよい。
雰囲気中で、半導体基板１に４００〜５００℃程度の温
度で６０秒程度の第３の短時間熱処理（ＲＴＡ）を施
す。この結果、ゲート電極４及び高濃度ソース・ドレイ
ン領域７のうち第２のコバルトシリサイド膜２０ｂの分
断部分１５において露出している部分のシリコン（Ｓ
ｉ）とコバルト（Ｃｏ）とが反応してコバルトリッチな
第３のコバルトシリサイド膜１８ａ（Ｃｏ2 Ｓｉあるい
はＣｏＳｉ）が形成される。このとき、第２のコバルト
シリサイド膜２０ｂとコバルト膜１６との間でもシリサ
イド化反応が進行するが、コバルト膜１６と第２のコバ
ルトシリサイド膜２０ｂの分断部分１５におけるシリコ
ン層との反応に比べると、反応はわずかである。なお、
コバルト膜１６のうちサイドウォール６及び素子分離用
絶縁膜２の上に位置する部分ではシリサイド化反応が生
ぜず、未反応のままのコバルト膜１６ａが残存する。な
お、第３の短時間熱処理は、窒素ガス雰囲気中の代わり
に真空中やアルゴン雰囲気中で行ってもよい。
【０１１３】次に、図９（ａ）に示す工程で、硫酸と過
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
１７及び未反応のまま残存するコバルト膜１６ａを選択
的に除去することによって、ゲート電極４及び高濃度ソ
ース・ドレイン領域７の上に第２のコバルトシリサイド
膜２０ｂと共に第３のコバルトシリサイド膜１８ａを選
択的に残置させる。
酸化水素水の混合液などの溶液を用いて、窒化チタン膜
１７及び未反応のまま残存するコバルト膜１６ａを選択
的に除去することによって、ゲート電極４及び高濃度ソ
ース・ドレイン領域７の上に第２のコバルトシリサイド
膜２０ｂと共に第３のコバルトシリサイド膜１８ａを選
択的に残置させる。
【０１１４】次に、図９（ｂ）に示す工程で、窒素ガス
雰囲気中で、半導体基板１を８００〜９００℃程度の温
度で１０秒程度の第４の短時間熱処理（ＲＴＡ）を行
い、第３のコバルトシリサイド膜１８ａを構造的に安定
な第４のコバルトシリサイド膜１８ｂ（ＣｏＳｉ2 ）に
変換する。なお、第４の短時間熱処理は、窒素ガス雰囲
気中の代わりに真空中やアルゴン雰囲気中で行ってもよ
い。
雰囲気中で、半導体基板１を８００〜９００℃程度の温
度で１０秒程度の第４の短時間熱処理（ＲＴＡ）を行
い、第３のコバルトシリサイド膜１８ａを構造的に安定
な第４のコバルトシリサイド膜１８ｂ（ＣｏＳｉ2 ）に
変換する。なお、第４の短時間熱処理は、窒素ガス雰囲
気中の代わりに真空中やアルゴン雰囲気中で行ってもよ
い。
【０１１５】本実施形態の製造工程によると、図７
（ｂ）、図７（ｃ）及び図８（ａ）に示す工程で、構造
的に安定な第２のコバルトシリサイド膜２０ｂを形成し
た後、図８（ｂ）、図８（ｃ）、図９（ａ）及び図９
（ｂ）に示す工程で、第２のコバルトシリサイド膜２０
ｂを形成する際に分断部分１５が生じていても、最終的
にはその分断部分１５において構造的に安定な第４のコ
バルトシリサイド膜１８ｂが形成されるため、第２のコ
バルトシリサイド膜２０ｂおよび第４のコバルトシリサ
イド膜１８ｂからなる連続的なシリサイド膜を形成する
ことができる。この結果、第２，第４のコバルトシリサ
イド膜２０ｂ，１８ｂからなるシリサイド膜全体のシー
ト抵抗が小さくなり、ゲート電極４及び高濃度ソース・
ドレイン領域７の低抵抗化を図ることができる。
（ｂ）、図７（ｃ）及び図８（ａ）に示す工程で、構造
的に安定な第２のコバルトシリサイド膜２０ｂを形成し
た後、図８（ｂ）、図８（ｃ）、図９（ａ）及び図９
（ｂ）に示す工程で、第２のコバルトシリサイド膜２０
ｂを形成する際に分断部分１５が生じていても、最終的
にはその分断部分１５において構造的に安定な第４のコ
バルトシリサイド膜１８ｂが形成されるため、第２のコ
バルトシリサイド膜２０ｂおよび第４のコバルトシリサ
イド膜１８ｂからなる連続的なシリサイド膜を形成する
ことができる。この結果、第２，第４のコバルトシリサ
イド膜２０ｂ，１８ｂからなるシリサイド膜全体のシー
ト抵抗が小さくなり、ゲート電極４及び高濃度ソース・
ドレイン領域７の低抵抗化を図ることができる。
【０１１６】なお、上記実施形態では、第１，第２の金
属膜のいずれもコバルト膜を用いて説明したが、第１の
金属膜としてチタン膜、第２の金属膜としてコバルト膜
を用いて、チタンシリサイド膜とコバルトシリサイド膜
からなるシリサイド膜を形成してもよい。このとき、ま
ずチタンシリサイド膜を形成した後、コバルトシリサイ
ド膜を形成すれば、チタンシリサイド膜の凝集する温度
がコバルトシリサイド膜に比べて高いため、チタンシリ
サイド膜の結晶粒径を変化させることなくシリコンが露
出している分断部分にコバルトシリサイド膜を形成する
ことができる。
属膜のいずれもコバルト膜を用いて説明したが、第１の
金属膜としてチタン膜、第２の金属膜としてコバルト膜
を用いて、チタンシリサイド膜とコバルトシリサイド膜
からなるシリサイド膜を形成してもよい。このとき、ま
ずチタンシリサイド膜を形成した後、コバルトシリサイ
ド膜を形成すれば、チタンシリサイド膜の凝集する温度
がコバルトシリサイド膜に比べて高いため、チタンシリ
サイド膜の結晶粒径を変化させることなくシリコンが露
出している分断部分にコバルトシリサイド膜を形成する
ことができる。
【０１１７】（その他の実施形態）上記第１〜第４の実
施形態において、コバルト膜上に窒化チタン膜を用いて
説明したが、窒化膜や酸化膜でもよい。
施形態において、コバルト膜上に窒化チタン膜を用いて
説明したが、窒化膜や酸化膜でもよい。
【０１１８】また、半導体基板として、バルクの半導体
基板だけでなく、ＳＯＩ基板を用いてもよく、シリコン
基板以外の半導体基板であってもよい。また、例えばシ
リコン基板にＳｉＧｅ層，ＳｉＧｅＣ層を設けたヘテロ
接合を有するものであってもよい。
基板だけでなく、ＳＯＩ基板を用いてもよく、シリコン
基板以外の半導体基板であってもよい。また、例えばシ
リコン基板にＳｉＧｅ層，ＳｉＧｅＣ層を設けたヘテロ
接合を有するものであってもよい。
【０１１９】さらに、シリサイド層を形成する対象部材
は、ゲート電極，ゲート配線だけでもよい。その場合、
次の２つのケースが考えられる。第１の方法は、まず、
ポリシリコン膜をパターニングして、ゲート電極，ゲー
ト配線を形成してからシリサイド化処理を行なう方法で
ある。第２の方法は、ポリシリコン膜と金属膜とを積層
し、金属膜のシリサイド化を行なって第１のシリサイド
膜を形成してから、ポリサイド膜をパターニングしてゲ
ート電極，ゲート配線を形成する方法である。この第２
の方法の場合、第１のシリサイド膜から本発明の第２，
第３のシリサイド膜を形成する工程は、ポリサイド膜の
パターニング前に行なってもよいし、ポリサイド膜のパ
ターニング後に行なってもよい。
は、ゲート電極，ゲート配線だけでもよい。その場合、
次の２つのケースが考えられる。第１の方法は、まず、
ポリシリコン膜をパターニングして、ゲート電極，ゲー
ト配線を形成してからシリサイド化処理を行なう方法で
ある。第２の方法は、ポリシリコン膜と金属膜とを積層
し、金属膜のシリサイド化を行なって第１のシリサイド
膜を形成してから、ポリサイド膜をパターニングしてゲ
ート電極，ゲート配線を形成する方法である。この第２
の方法の場合、第１のシリサイド膜から本発明の第２，
第３のシリサイド膜を形成する工程は、ポリサイド膜の
パターニング前に行なってもよいし、ポリサイド膜のパ
ターニング後に行なってもよい。
【０１２０】また、シリサイド層を形成する対象部材
は、ゲート電極，ゲート配線だけでなく，ポリシリコン
配線，ポリシリコン電極（パッド）など金属のシリサイ
ド化処理が可能な材料からなる他の部材であってもよ
い。例えば、ＤＲＡＭメモリセルトランジスタにおいて
は、ゲート電極，ゲート配線（ワード線）だけにシリサ
イド層が設けられることがある。一般の配線，電極（パ
ッド）においても、シリサイド結晶粒の凝集によって部
分的に空隙や高抵抗部が生じると、その部材自身又はそ
の部分に接続されるコンタクト部材との電気的接続に不
具合が生じることがあるので、本発明を適用することに
より、各実施形態で述べたような効果が得られる。ま
た、キャパシタの電極や、抵抗素子の配線とのコンタク
ト部などにおいても同様である。
は、ゲート電極，ゲート配線だけでなく，ポリシリコン
配線，ポリシリコン電極（パッド）など金属のシリサイ
ド化処理が可能な材料からなる他の部材であってもよ
い。例えば、ＤＲＡＭメモリセルトランジスタにおいて
は、ゲート電極，ゲート配線（ワード線）だけにシリサ
イド層が設けられることがある。一般の配線，電極（パ
ッド）においても、シリサイド結晶粒の凝集によって部
分的に空隙や高抵抗部が生じると、その部材自身又はそ
の部分に接続されるコンタクト部材との電気的接続に不
具合が生じることがあるので、本発明を適用することに
より、各実施形態で述べたような効果が得られる。ま
た、キャパシタの電極や、抵抗素子の配線とのコンタク
ト部などにおいても同様である。
【０１２１】ただし、特に微細化された部材において
は、局所的なシリサイド層の空隙や薄膜化による影響が
大きいので、ＭＩＳＦＥＴのゲート電極，ゲート配線や
ソース・ドレイン領域上へのシリサイド層を形成する場
合に本発明を適用する意義が大きいといえる。もちろ
ん、その場合にも、ゲート電極，ゲート配線だけにシリ
サイド層を形成する工程や、ソース・ドレイン領域だけ
にシリサイド層を形成する工程に本発明を適用してもよ
いことは言うまでもない。
は、局所的なシリサイド層の空隙や薄膜化による影響が
大きいので、ＭＩＳＦＥＴのゲート電極，ゲート配線や
ソース・ドレイン領域上へのシリサイド層を形成する場
合に本発明を適用する意義が大きいといえる。もちろ
ん、その場合にも、ゲート電極，ゲート配線だけにシリ
サイド層を形成する工程や、ソース・ドレイン領域だけ
にシリサイド層を形成する工程に本発明を適用してもよ
いことは言うまでもない。
【０１２２】また、ゲート配線の切断現象について本発
明者が調べた結果、切断部近傍のシリサイド結晶（コバ
ルトシリサイド結晶）は、ＣｏＳｉ2 によって構成され
ていることがわかった。そこで、本発明では、第２の短
時間熱処理をＣｏＳｉ2 結晶粒が生じにくい条件，つま
り７２５℃以下の温度（ただし、第１の短時間熱処理温
度よりも高い温度）で行なう。これにより、ゲート電
極，ゲート配線などの切断（断線）を抑制することがで
きる。
明者が調べた結果、切断部近傍のシリサイド結晶（コバ
ルトシリサイド結晶）は、ＣｏＳｉ2 によって構成され
ていることがわかった。そこで、本発明では、第２の短
時間熱処理をＣｏＳｉ2 結晶粒が生じにくい条件，つま
り７２５℃以下の温度（ただし、第１の短時間熱処理温
度よりも高い温度）で行なう。これにより、ゲート電
極，ゲート配線などの切断（断線）を抑制することがで
きる。
【０１２３】ただし、７２５℃以下の低温条件で第２の
短時間熱処理を行なった場合、ＭＩＳトランジスタの接
合リークの増大や、スパイクの発生などの不具合があり
得る。そこで、第２の短時間熱処理の後で、シリサイド
膜を酸化膜などの保護膜で覆ってから、第３の短時間熱
処理を、例えば８５０℃，３０ｓｅｃの条件で行なう。
この第３の短時間熱処理は、例えば、図２（ｃ）に示す
工程の後、基板上に層間絶縁膜であるＢＰＳＧ膜などを
堆積してから、層間絶縁膜をリフローさせる目的で行な
われる熱処理と兼用して行なうことができる。
短時間熱処理を行なった場合、ＭＩＳトランジスタの接
合リークの増大や、スパイクの発生などの不具合があり
得る。そこで、第２の短時間熱処理の後で、シリサイド
膜を酸化膜などの保護膜で覆ってから、第３の短時間熱
処理を、例えば８５０℃，３０ｓｅｃの条件で行なう。
この第３の短時間熱処理は、例えば、図２（ｃ）に示す
工程の後、基板上に層間絶縁膜であるＢＰＳＧ膜などを
堆積してから、層間絶縁膜をリフローさせる目的で行な
われる熱処理と兼用して行なうことができる。
【０１２４】これにより、ゲート電極，ゲート配線など
の細線化による切断を抑制しつつ、ＭＩＳトランジスタ
の接合リークの抑制を図ることができる。
の細線化による切断を抑制しつつ、ＭＩＳトランジスタ
の接合リークの抑制を図ることができる。
【０１２５】
【発明の効果】本発明によれば、シリサイド膜に生じる
分断部分による高抵抗化を防止することができ、ゲート
電極やソース・ドレイン領域が微細化されても低抵抗な
シリサイド膜を有する半導体装置を形成することができ
る。
分断部分による高抵抗化を防止することができ、ゲート
電極やソース・ドレイン領域が微細化されても低抵抗な
シリサイド膜を有する半導体装置を形成することができ
る。
【図１】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち未反応のコバルト膜を除去してから
第３のシリサイド膜を形成するまでの工程を示す断面図
である。
置の製造工程のうち未反応のコバルト膜を除去してから
第３のシリサイド膜を形成するまでの工程を示す断面図
である。
【図３】（ａ）〜（ｃ）は、第２の実施形態の半導体装
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、第２の実施形態の半導体装
置の製造工程のうち未反応のコバルト膜を除去してから
第３のシリサイド膜を形成するまでの工程を示す断面図
である。
置の製造工程のうち未反応のコバルト膜を除去してから
第３のシリサイド膜を形成するまでの工程を示す断面図
である。
【図５】（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造工程のうち第２の金属膜，保護膜を形成してか
ら第２のシリサイド膜を形成するまでの工程を示す断面
図である。
置の製造工程のうち第２の金属膜，保護膜を形成してか
ら第２のシリサイド膜を形成するまでの工程を示す断面
図である。
【図７】（ａ）〜（ｃ）は、第４の実施形態の半導体装
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
置の製造工程のうち第１のシリサイド膜を形成するまで
の工程を示す断面図である。
【図８】（ａ）〜（ｃ）は、第４の実施形態の半導体装
置の製造工程のうち第２のシリサイド膜を形成してから
第３のシリサイド膜を形成するまでの工程を示す断面図
である。
置の製造工程のうち第２のシリサイド膜を形成してから
第３のシリサイド膜を形成するまでの工程を示す断面図
である。
【図９】（ａ）〜（ｃ）は、第４の実施形態の半導体装
置の製造工程のうち未反応の第２のコバルト膜を除去し
てから第４のシリサイド膜を形成するまでの工程を示す
断面図である。
置の製造工程のうち未反応の第２のコバルト膜を除去し
てから第４のシリサイド膜を形成するまでの工程を示す
断面図である。
【図１０】（ａ）〜（ｅ）は、従来のサリサイド構造を
有する半導体装置の製造工程を示す断面図である。
有する半導体装置の製造工程を示す断面図である。
【図１１】（ａ）及び（ｂ）は、それぞれ図１０（ｄ）
及び図１０（ｅ）に示す断面図の拡大図である。
及び図１０（ｅ）に示す断面図の拡大図である。
【図１２】従来の方法によるシリサイド膜を有するＭＩ
ＳＦＥＴと、窒素イオンを導入したシリサイド膜を有す
るＭＩＳＦＥＴとの接合リークを測定した結果を示す図
である。
ＳＦＥＴと、窒素イオンを導入したシリサイド膜を有す
るＭＩＳＦＥＴとの接合リークを測定した結果を示す図
である。
【図１３】ゲート電極，ゲート配線などの抵抗の窒素の
有無による相違を示すデータである。
有無による相違を示すデータである。
【図１４】（ａ），（ｂ）は、窒素イオンの注入を行な
って形成されたシリサイド層の明視野及び暗視野のＴＥ
Ｍ写真図である。（ｃ），（ｄ）は、従来の窒素イオン
の注入を伴わないシリサイド膜の明視野及び暗視野のＴ
ＥＭ写真図である。
って形成されたシリサイド層の明視野及び暗視野のＴＥ
Ｍ写真図である。（ｃ），（ｄ）は、従来の窒素イオン
の注入を伴わないシリサイド膜の明視野及び暗視野のＴ
ＥＭ写真図である。
１ 半導体基板 ２ 素子分離用絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ＬＤＤ領域（低濃度ソース・ドレイン領域） ６ サイドウォール ７ 高濃度ソース・ドレイン領域 ８ コバルト膜 ９ 窒化チタン膜 １０ａ 第１のコバルトシリサイド膜 １０ｂ 第２のコバルトシリサイド膜 １０ｃ 第３のコバルトシリサイド膜 １２ 保護膜 １３ コバルト膜 １４ 窒化チタン膜 １５ 分断部分 １６ コバルト膜 １７ 窒化チタン膜 １８ コバルトシリサイド膜 １８ａ 第３のコバルトシリサイド膜 １８ｂ 第４のコバルトシリサイド膜 ２０ａ 第１のコバルトシリサイド膜 ２０ｂ 第２のコバルトシリサイド膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 21/265 Ｐ 29/43 21/88 Ｑ 29/78 29/78 ３０１Ｐ 29/786 ６１６Ｋ ６１７Ｊ Ｆターム(参考） 4M104 AA02 AA09 BB01 BB20 CC01 CC05 DD02 DD26 DD78 DD80 DD81 DD84 FF14 GG09 GG16 HH16 5F033 HH04 HH25 KK01 KK25 MM07 QQ59 QQ61 QQ64 QQ65 QQ70 QQ76 TT08 VV06 XX09 XX10 5F110 AA03 BB04 CC02 DD05 DD13 EE05 EE09 EE14 EE32 EE41 EE44 FF02 GG02 GG12 HJ01 HJ02 HJ13 HJ23 HK05 HK14 HK25 HK26 HK27 HK33 HK39 HK40 HK41 HM15 NN62 NN65 QQ08 QQ11 5F140 AA10 AB09 AB10 AC32 AC36 BA01 BA05 BA09 BB18 BF04 BF11 BF18 BF38 BG08 BG12 BG30 BG34 BG35 BG38 BG41 BG43 BG44 BG45 BG52 BG53 BH15 BH22 BJ01 BJ08 BJ21 BK02 BK13 BK21 BK22 BK26 BK29 BK32 BK34 BK35 BK37 BK38 BK39 BK40 CB04 CC02 CC03 CC07 CC08 CC12 CC13 CF04
Claims (33)
- 【請求項１】 一部がシリサイド化された部材を備えた
半導体装置の製造方法であって、 基板の半導体層の上に金属膜を形成する工程（ａ）と、 第１の熱処理により、上記金属膜と上記半導体層との間
でシリサイド化反応を起こさせて、上記半導体層の上に
多結晶構造の第１のシリサイド膜を形成する工程（ｂ）
と、 上記工程（ｂ）の後、上記金属膜の未反応部を除去する
工程（ｃ）と、 上記第１のシリサイド膜内に不純物イオンを注入して、
上記第１のシリサイド膜をアモルファス構造の第２のシ
リサイド膜に変える工程（ｄ）と、 第２の熱処理により、上記第２のシリサイド膜をアモル
ファス構造から多結晶構造の第３のシリサイド膜に変え
て、該第３のシリサイド膜を上記部材の少なくとも一部
とする工程（ｅ）とを含む半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であ
り、 上記工程（ａ）の前に、ポリシリコン膜を堆積する工程
と、 上記工程（ａ）の前又は後に、上記ゲート電極を形成す
る工程とをさらに含むことを特徴とする半導体装置の製
造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域
の一部であり、 上記工程（ａ）の前に、 上記半導体層を含む活性領域の上に、ゲート絶縁膜及び
ゲート電極を形成する工程と、 上記ゲート電極の側面上に絶縁体サイドウォールを形成
する工程と、 上記活性領域のうち上記ゲート電極の両側方に位置する
領域にソース・ドレイン領域を形成する工程とをさらに
含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｃ）の後で上記工程（ｄ）の前に、基板上に
保護膜を形成する工程をさらに含み、 上記工程（ｄ）では、上記保護膜越しに上記シリサイド
膜にイオン注入を行なうことを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 上記保護膜を形成する工程は、上記シリサイド膜が凝集
しない温度で行なわれることを特徴する半導体装置の製
造方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 上記保護膜を形成する工程は、上記第１の熱処理時の温
度以下の温度で行なわれることを特徴とする半導体装置
の製造方法。 - 【請求項７】 請求項１〜６のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｄ）では、上記半導体層内まで上記不純物イ
オンを注入して、上記半導体層の表面部をアモルファス
化することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｄ）では、上記不純物イオンとして、電気的
に中性となるイオンを用いることを特徴とする半導体装
置の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
において、 上記工程（ｄ）では、上記電気的に中性となるイオンと
してシリコンイオンを用いることを特徴とする半導体装
置の製造方法。 - 【請求項１０】 一部がシリサイド化された部材を備え
た半導体装置の製造方法であって、 基板の半導体層の上に第１の金属膜を形成する工程
（ａ）と、 第１の熱処理により、上記第１の金属膜と上記半導体層
との間でシリサイド化反応を起こさせて、上記半導体層
の上に金属リッチな第１のシリサイド膜を形成する工程
（ｂ）と、 上記工程（ｂ）の後、上記第１の金属膜の未反応部を除
去する工程（ｃ）と、 上記工程（ｃ）の後、基板上に上記第１の金属膜よりも
薄い第２の金属膜を堆積する工程（ｄ）と、 第２の熱処理により、上記第１のシリサイド膜がシリコ
ンリッチな構造に変化した部分と、上記第２の金属膜が
シリサイド化された部分とからなる第２のシリサイド膜
を形成し、該第２のシリサイド膜を上記部材の少なくと
も一部とする工程（ｅ）と、 第３の熱処理により、上記第２の金属膜と上記半導体層
との間でシリサイド化反応を起こさせて、上記半導体層
の上に第３のシリサイド膜を形成する工程（ｆ）とを含
む半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であ
り、 上記工程（ａ）の前に、ポリシリコン膜を堆積する工程
と、 上記工程（ａ）の前又は後に、上記ゲート電極を形成す
る工程とをさらに含むことを特徴とする半導体装置の製
造方法。 - 【請求項１２】 請求項１０又は１１記載の半導体装置
の製造方法において、 上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域
の一部であり、 上記工程（ａ）の前に、 上記半導体層を含む基板領域の上に、ゲート絶縁膜及び
ゲート電極を形成する工程と、 上記ゲート電極の側面上に絶縁体サイドウォールを形成
する工程と、 上記基板領域のうち上記ゲート電極の両側方に位置する
領域にソース・ドレイン領域を形成する工程とをさらに
含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１０〜１２のうちいずれか１つ
に記載の半導体装置の製造方法において、 上記第３のシリサイド膜は、金属リッチなシリサイド膜
であり、 上記工程（ｆ）の後に、第４の熱処理により、上記第３
のシリサイド膜をシリコンリッチな第４のシリサイド膜
に変化させて、上記第２のシリサイド膜及び第４のシリ
サイド膜を上記部材の少なくとも一部とする工程をさら
に含むことを特徴とする半導体装置の製造方法。 - 【請求項１４】 一部がシリサイド化された部材を備え
た半導体装置の製造方法であって、 基板の半導体層の上に第１の金属膜を形成する工程
（ａ）と、 第１の熱処理により、上記第１の金属膜と上記半導体層
との間でシリサイド化反応を起こさせて、上記半導体層
の上に金属リッチな第１のシリサイド膜を形成する工程
（ｂ）と、 上記工程（ｂ）の後、上記第１の金属膜の未反応部を除
去する工程（ｃ）と、 第２の熱処理により、上記第１のシリサイド膜をシリコ
ンリッチな第２のシリサイド膜に変化させる工程（ｄ）
と、 上記工程（ｄ）の後、基板上に第２の金属膜を堆積する
工程（ｅ）と、 第３の熱処理により、上記第２の金属膜と上記半導体層
との間でシリサイド化反応を起こさせて、上記半導体層
の上に金属リッチな第３のシリサイド膜を形成する工程
（ｆ）と、 第４の熱処理により、上記第３のシリサイド膜をシリコ
ンリッチな第４のシリサイド膜に変化させて、上記第２
のシリサイド膜及び第４のシリサイド膜を上記部材の少
なくとも一部とする工程（ｇ）とを含む半導体装置の製
造方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、 上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であ
り、 上記工程（ａ）の前に、ポリシリコン膜を堆積する工程
と、 上記工程（ａ）の前又は後に、上記ゲート電極を形成す
る工程とをさらに含むことを特徴とする半導体装置の製
造方法。 - 【請求項１６】 請求項１４又は１５記載の半導体装置
の製造方法において、 上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域
の一部であり、 上記工程（ａ）の前に、 上記半導体層を含む基板領域の上に、ゲート絶縁膜及び
ゲート電極を形成する工程と、 上記ゲート電極の側面上に絶縁体サイドウォールを形成
する工程と、 上記基板領域のうち上記ゲート電極の両側方に位置する
領域にソース・ドレイン領域を形成する工程とをさらに
含むことを特徴とする半導体装置の製造方法。 - 【請求項１７】 請求項１４〜１６のうちいずれか１つ
に記載の半導体装置の製造方法において、 上記工程（ｆ）では、上記第１のシリサイド膜を上記第
２のシリサイド膜に変える際に、上記第２のシリサイド
膜に分断部分が生じ上記半導体層の一部が露出してお
り、 上記工程（ｇ）では、上記半導体層の露出した一部と上
記第２の金属膜との間でシリサイド化反応を生じさせる
ことを特徴とする半導体装置の製造方法。 - 【請求項１８】 請求項１４〜１７のうちいずれか１つ
に記載の半導体装置の製造方法において、 上記工程（ａ）では、上記第１の金属膜としてチタン膜
を形成し、 上記工程（ｇ）では、上記第２のシリサイド膜としてコ
バルト膜を形成することを特徴とする半導体装置の製造
方法。 - 【請求項１９】 一部がシリサイド化された部材を備え
た半導体装置の製造方法であって、 基板の半導体層の上にコバルトを主成分とする金属膜を
形成する工程（ａ）と、 第１の熱処理により、上記金属膜と上記半導体層との間
でシリサイド化反応を起こさせて、上記半導体層の上に
多結晶構造の第１のコバルトシリサイド膜を形成する工
程（ｂ）と、 上記工程（ｂ）の後、上記金属膜の未反応部を除去する
工程（ｃ）と、 上記工程（ｃ）の後、７２５℃以下の第２の熱処理によ
り、上記第１のコバルトシリサイド膜を第２のコバルト
シリサイド膜に変えて、該第２のコバルトシリサイド膜
を上記部材の少なくとも一部とする工程（ｄ）とを含む
半導体装置の製造方法。 - 【請求項２０】 請求項１９記載の半導体装置の製造方
法において、 上記工程（ｄ）の後に、基板上に上記第２のコバルトシ
リサイド膜を覆う保護膜を形成する工程と、 上記第２のコバルトシリサイド膜を、上記保護膜によっ
て覆われた状態で上記第２の熱処理よりも高温条件で、
第３の熱処理を行なう工程とをさらに含むことを特徴と
する半導体装置の製造方法。 - 【請求項２１】 一部がシリサイド化された部材を備え
た半導体装置の製造方法であって、 基板の半導体層の上に金属膜を形成する工程（ａ）と、 第１の熱処理により、上記金属膜と上記半導体層との間
でシリサイド化反応を起こさせて、上記半導体層の上に
多結晶構造の第１のシリサイド膜を形成する工程（ｂ）
と、 上記工程（ｂ）の後、上記金属膜の未反応部を除去する
工程（ｃ）と、 上記工程（ａ）の前から上記工程（ｃ）の後までのいず
れかのときに、上記第１のシリサイド膜中に窒素を導入
する工程（ｄ）と、 上記工程（ｄ）の後、第２の熱処理により、上記第１の
シリサイド膜を第２のシリサイド膜に変えて、該第２の
シリサイド膜を上記部材の少なくとも一部とする工程
（ｅ）とを含む半導体装置の製造方法。 - 【請求項２２】 請求項２１記載の半導体装置の製造方
法において、 上記工程（ｄ）では、上記工程（ｅ）の後において上記
半導体層における窒素の濃度が１０17ｃｍ-3以下となる
ように、上記窒素を導入することを特徴とする半導体装
置の製造方法。 - 【請求項２３】 請求項２１又は２２記載の半導体装置
の製造方法において、 上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域
の一部であり、 上記工程（ａ）の前に、 上記半導体層を含む活性領域の上に、ゲート絶縁膜及び
ゲート電極を形成する工程と、 上記ゲート電極の側面上に絶縁体サイドウォールを形成
する工程と、 上記活性領域のうち上記ゲート電極の両側方に位置する
領域に不純物イオンを注入した後、該不純物を活性化し
てソース・ドレイン領域を形成する工程とをさらに含
み、 上記工程（ｄ）を、上記ソース・ドレイン領域を形成す
る工程の後で上記工程（ａ）の前に行なうことを特徴と
する半導体装置の製造方法。 - 【請求項２４】 請求項２１又は２３記載の半導体装置
の製造方法において、 上記工程（ａ）の前に、上記半導体層の表面にプラズマ
を照射するプリクリーン工程をさらに含み、 上記工程（ｄ）を、上記プリクリーン工程で窒素を含む
プラズマを用いて、半導体層に予め窒素を導入すること
により行なうことを特徴とする半導体装置の製造方法。 - 【請求項２５】 半導体層を有する基板と、 上記半導体層の上に形成され、第１の金属のシリサイド
膜と第２の金属のシリサイド膜とを一体化してなるシリ
サイド層とを備えている半導体装置。 - 【請求項２６】 請求項２４記載の半導体装置におい
て、 上記半導体層及び上記シリサイド層とによって、ＭＩＳ
ＦＥＴのゲート電極が構成されていることを特徴とする
半導体装置。 - 【請求項２７】 請求項２５又は２６記載の半導体装置
において、 上記半導体層及び上記シリサイド層とによって、ＭＩＳ
ＦＥＴのソース・ドレイン領域が構成されていることを
特徴とする半導体装置。 - 【請求項２８】 請求項２５〜２７のうちいずれか１つ
に記載の半導体装置において、 上記第１の金属のシリサイド膜には、結晶粒の凝集によ
る分断部分があり、 上記第２の金属のシリサイド膜は、少なくとも上記第１
の金属のシリサイド膜の分断部分に形成されていること
を特徴とする半導体装置。 - 【請求項２９】 請求項２５〜２８のうちいずれか１つ
に記載の半導体装置において、 上記第１の金属のシリサイド膜がチタンシリサイド膜で
あり、 上記第２の金属のシリサイド膜がコバルトシリサイド膜
であることを特徴とする半導体装置。 - 【請求項３０】 半導体層を有する基板と、 上記半導体層の上に形成され、窒素を含むシリサイド膜
とを備えている半導体装置。 - 【請求項３１】 請求項３０記載の半導体装置におい
て、 上記シリサイド膜は、コバルトシリサイド膜であること
を特徴とする半導体装置。 - 【請求項３２】 半導体層を有する基板と、 上記半導体層の上に形成され、多結晶体の積層構造を有
するシリサイド膜とを備えている半導体装置。 - 【請求項３３】 請求項３２記載の半導体装置におい
て、 上記シリサイド膜は、コバルトシリサイド膜であること
を特徴とする半導体装置。
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