WO2010150324A1 - 半導体装置の製造方法 - Google Patents

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池田圭司
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株式会社 東芝
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Definitions

  • the present invention relates to a semiconductor device provided with a MISFET.
  • the source / drain and its extension portion are formed of a metal semiconductor compound, for example, a silicide.
  • a metal semiconductor compound for example, a silicide.
  • the overlap length between the extension part and the gate electrode which determines the current driving force and the short channel effect resistance of these metal S / D MISFETs has not been positively controlled in spite of its importance.
  • this control is extremely important.
  • the thickness of the initially deposited nickel film and the temperature and time of heat treatment when forming the nickel silicide are controlled.
  • it is difficult to sufficiently control the diffusion of nickel due to the influence of the variation of the deposition amount of the nickel film, the temperature variation at the time of reaction, and the like.
  • a MISFET on a very thin SOI Silicon On Insulator
  • a MISFET with a narrow gate width or a three-dimensional structure element such as FinFET or Nano-wire MISFET.
  • nickel silicidation of the thin wire portion of silicon is promoted to cause abnormal growth.
  • silicidation in the direction of the channel region of the MISFET proceeds, and control of the overlap length becomes more difficult.
  • Patent Document 1 discloses a technique for forming a reaction inhibition layer of silicidation in a silicon substrate in order to suppress abnormal growth of a nickel silicide layer.
  • the present invention has been made in consideration of the above circumstances, and its object is to control the growth of a metal semiconductor compound layer to be a source / drain extension and to have high current driving force and short channel effect resistance.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a MISFET, wherein a gate insulating film is formed on a semiconductor substrate, a gate electrode is formed on the gate insulating film, and the gate is formed.
  • Nitrogen of 5.0e14 atoms / cm 2 or more and 1.5e15 atoms / cm 2 or less is implanted into the semiconductor substrate by oblique ion implantation in a direction from the outside to the inside with respect to each side surface of the electrode, and both sides of the gate electrode
  • a metal film containing nickel is deposited on the semiconductor substrate, and a first heat treatment is performed to react the metal film and the semiconductor substrate to form a metal semiconductor compound layer.
  • a method of manufacturing a semiconductor device including a MISEFET having high current drivability and short channel effect resistance by controlling the growth of metal semiconductor compound layers to be source / drain extensions.
  • semiconductor substrate means a semiconductor region of the uppermost layer on which a MISFET is formed in a substrate such as a wafer used for manufacturing the MISFET.
  • the semiconductor substrate refers to an SOI layer.
  • a metal S / D (source / drain) MISFET means a MISFET in which the junction between the source / drain and the semiconductor substrate is a Schottky junction.
  • the inventors have selected the appropriate conditions when obliquely ion implanting N (nitrogen) into the semiconductor substrate from the side surface of the gate electrode, the film thickness and lateral direction of the metal semiconductor compound layer to be the source / drain extension It has been found that stable control of the growth of is possible. Furthermore, according to the above-mentioned appropriate conditions, it has also been found that the side shape of the source / drain extension end can be formed into a planar shape having a slope in the direction away from the channel region in the depth direction from the semiconductor substrate surface.
  • the method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a MISFET, wherein a gate insulating film is formed on a semiconductor substrate, a gate electrode is formed on the gate insulating film, and each of the gate electrodes is formed.
  • Nitrogen of 5.0e14 atoms / cm 2 or more and 1.5 e15 atoms / cm 2 or less is implanted into the semiconductor substrate by oblique ion implantation in a direction from the outside to the inside with respect to the side surface of the gate electrode, and A metal film containing nickel is deposited, a metal film and a semiconductor substrate are reacted, and a first heat treatment is performed to form a metal semiconductor compound layer to be a source / drain extension.
  • the MISFET according to the present embodiment is a metal S / D MISFET, and is a planar-type Bulk MISEFET.
  • FIG. 1 is process sectional drawing which shows the manufacturing method of this Embodiment.
  • FIG. 1 is a cross-sectional view perpendicular to the gate width direction of the MISFET.
  • a device isolation layer 12 is formed on a bulk silicon substrate (hereinafter, also simply referred to as a silicon substrate) 10 by STI (Shallow Trench Isolation) by a known method.
  • the gate insulating film 14 is formed on the silicon substrate 10.
  • the gate insulating film 14 for example, a film of SiO 2 , SiON, HfO 2 , Al 2 O 3 , HfAl x O y , HfLaO, La x O y, etc., or a laminated film combining any of these is used. can do.
  • the gate electrode 16 is formed on the gate insulating film 14.
  • the gate electrode 16 is formed of, for example, polysilicon, metal, or a laminated structure of polysilicon and metal or metal.
  • the metal for example, TiN, TaN, NiSi, NiSi 2 , Mo, W can be applied.
  • the gate electrode is not limited to one formed by the RIE (Reactive Ion Etching) method, and may be one formed from, for example, TiN, Al, W or the like by the damascene method.
  • RIE Reactive Ion Etching
  • the gate length is, for example, 20 nm, and desirably 5 nm or more and 30 nm or less.
  • gate sidewalls 18 are formed on both side surfaces of the gate electrode 14 by, for example, film deposition by a CVD (Chemical Vapor Deposition) method and etching by an RIE method.
  • the gate sidewall 18 is formed of, for example, a silicon oxide film, a silicon nitride film, or a laminated film of these.
  • the film thickness of the gate sidewall 18 is, for example, 5 nm, and desirably 2 nm or more and 12 nm or less.
  • halo ion implantation may be performed to improve resistance to the short channel effect.
  • an impurity such as B, BF 2 or In is implanted by oblique ion implantation.
  • an impurity such as P, As or Sb is implanted by oblique ion implantation.
  • the dose of the impurity at the time of ion implantation is, for example, in the range of 1.0e12 atoms / cm 2 or more and 5.0 e14 atoms / cm 2 or less.
  • nitrogen (N) is implanted into the silicon substrate 10 by oblique ion implantation at a dose of 5.0e14 atoms / cm 2 or more and 1.5 e15 atoms / cm 2 or less.
  • the oblique ion implantation is performed by inclining the ion beam in the direction from the outside to the inside with respect to the respective side surfaces of the gate electrode 16, that is, the two left and right side surfaces in FIG.
  • the inclination angle of ion implantation with respect to the side surface of the gate electrode is taken as the inclination angle ⁇ .
  • the gate electrode is formed on the wafer surface so as to have a gate length in a direction orthogonal to and parallel to the notch direction of the wafer.
  • Ion implantation is performed, for example, by dividing the dose amount in the above range into four low tension angles of 23 °, 113 °, 203 °, and 293 ° at a tilt angle of 45 °.
  • the tilt angle is the inclination angle of ion implantation with respect to the normal vector of the wafer surface
  • the low tension angle is an angle indicating the rotation angle of ion implantation with the notch direction being 0 °.
  • a dose amount in the above range may be implanted by rotational ion implantation at a tilt angle of 45 °.
  • the tilt angle and the acceleration energy may be set to appropriate values in consideration of the required silicide film thickness and overlap length in the design of the MISFET.
  • Rp (Projected Range) of ion implantation may be 27 nm, 10 kev almost equal to the targeted silicide film thickness, and 30 ° tilt angle.
  • the tilt angle may be set to 30 ° at 5 kev at which Rp (Projected Range) of ion implantation becomes 15 nm.
  • the tilt angle ⁇ is uniquely determined from the geometrical arrangement of the gate electrode, the tilt angle and the rotation angle.
  • the inclination angle ⁇ is preferably 15 ° or more and 75 ° or less, and more preferably 30 ° or more and 60 ° or less from the viewpoint of controlling the diffusion in the lateral direction and improving the short channel effect resistance.
  • a nickel film 22 is deposited, for example, by sputtering as a metal film containing nickel (Ni) on the silicon substrate on both sides of the gate electrode 16.
  • the film thickness of the nickel film 22 is, for example, 30 nm.
  • RTA Rapid Thermal Annealing
  • the first heat treatment for example, at 325 ° C. for 1 minute in a non-oxidizing atmosphere such as a nitrogen atmosphere or an argon atmosphere.
  • a non-oxidizing atmosphere such as a nitrogen atmosphere or an argon atmosphere.
  • the second heat treatment is performed at a temperature higher than the temperature of the first heat treatment.
  • RTA Rapid Thermal Annealing
  • RTA is performed, for example, at 450 ° C. for 1 minute in a non-oxidizing atmosphere such as a nitrogen atmosphere or an argon atmosphere.
  • the nickel film 22 and the silicon substrate 10 are reacted to form a nickel silicide layer 24 a to be a source / drain extension.
  • the polysilicon gate electrode 16 and the nickel film 22 also react, and the nickel silicide layer 24 b is also formed on the gate electrode 16.
  • the nickel film 22 and the silicon substrate 10 are reacted to form a nickel silicide layer 24 a.
  • the second heat treatment reduces the resistance of the formed nickel silicide layer 24a, for example, by phase transition from the Ni 2 Si phase to the NiSi phase.
  • the temperature of the first heat treatment is preferably 275 ° C. or more and 350 ° C. or less. If the temperature is less than 275 ° C., the reaction between the nickel film 22 and the silicon substrate 10 does not occur sufficiently, and the sheet resistance of the final nickel silicide layer 24 a may not be reduced sufficiently. When the temperature exceeds 350 ° C., the control of the growth of silicide by the high concentration nitrogen layer 20 may be unstable.
  • the temperature of the second heat treatment is not particularly limited as long as it is higher than the temperature of the first heat treatment, but it is desirable that the temperature be 400 ° C. or more and 450 ° C. or less.
  • the nickel silicide layer 24 a serves as a source / drain extension.
  • the film thickness and lateral growth of the nickel silicide layer 24b are appropriately controlled by the presence of the high concentration nitrogen layer 20 as described later in detail. That is, due to the presence of the high concentration nitrogen layer 20, the growth of nickel silicide becomes self-limiting, the abnormal growth of nickel silicide is suppressed, and the film thickness and the lateral growth become uniform. Further, due to the presence of the high concentration nitrogen layer 20, the side shape of the nickel silicide layer 24a can be formed in a planar shape having a slope in the direction away from the channel region in the depth direction from the surface of the silicon substrate 10. That is, as shown in FIG.
  • the junction between the channel region and the nickel silicide layer 24a has a linear sloped shape. It is considered that this shape is formed reflecting the nitrogen concentration profile of the high concentration nitrogen layer formed by obliquely implanting nitrogen, or the crystal information of the nickel silicide layer 24a.
  • source / drain impurity ions are implanted through the formed nickel silicide layer 24a. This ion implantation is performed to reduce the Schottky junction resistance between the silicon substrate 10 and the nickel silicide 24a.
  • n-MISFET for example, P or As is implanted as an impurity.
  • pMISFET for example, B or BF 2 is implanted as an impurity.
  • the dose of the impurity is, for example, in the range of 1.0e15 atoms / cm 2 or more and 1.0e16 atoms / cm 2 or less.
  • activation annealing is performed at a temperature of about 600 ° C. to diffuse impurities in the silicide and to activate the silicide / silicon interface.
  • Yb, Al, etc. may be co-injected.
  • the growth of the silicide of the source / drain extension becomes self-limiting due to the high concentration nitrogen layer. At the same time, abnormal growth is also suppressed. As a result, it is possible to significantly suppress the variation with respect to the design value and the variation in the gate width direction of the overlap amount Lov of the source / drain extension to the lower part of the gate electrode. Since the variation of Lov results in the variation of channel length, it directly becomes the threshold variation of the MISFET. Therefore, with this manufacturing method, the threshold variation of the MISFET can be significantly reduced.
  • the junction between the channel region and the nickel silicide layer 24a has a linear sloped shape, the distance between the source extension and the drain extension at the deep portion of the channel region is secured substantially longer than in the conventional case. It is possible to Therefore, punch-through in the deep part of the channel is suppressed, and resistance to the short channel effect is further improved.
  • the growth of silicide becomes self-limiting by the high concentration nitrogen layer, and abnormal growth is suppressed. Therefore, the sheet resistance of the source / drain extension is stabilized, and the junction leak is reduced.
  • FIG. 2 is a cross-sectional TEM image of the source / drain extension.
  • FIG. 2 (a) shows the case where oblique ion implantation of nitrogen is performed
  • FIG. 2 (b) shows the case where oblique ion implantation of nitrogen is not performed.
  • the production conditions of the sample shown in FIG. 2 are as follows.
  • Semiconductor substrate oblique ion implantation of (100) silicon nitrogen: dose amount: 1.0e15 atoms / cm 2 , 10 keV, tilt angle 45 °, low tension angle 23 °, 113 °, 203 °, 293 °.
  • Nickel film film thickness 30 nm, sputtering method.
  • First heat treatment RTA, 325 ° C., 1 minute
  • Second heat treatment RTA, 450 ° C., 1 minute
  • FIG. 3 is a view showing a result of transmission electron diffraction observation of the silicide layer of FIG. 2 (a). From the analysis results of the transmission electron beam diffraction image, it was confirmed that the formed silicide was a NiSi (nickel monosilicide) phase in any of point 1, point 2 and point 3. Thus, it can be seen that the silicide layer formed by the above manufacturing method is formed of a NiSi phase having a lower resistance than the NiSi 2 phase. It has been confirmed that there is no lattice matching between the NiSi phase and silicon in the channel region.
  • NiSi nickel monosilicide
  • FIG. 4 is a planar TEM image of the silicide / silicon interface of the source-drain extension.
  • FIG. 2 (a) shows the case where oblique ion implantation of nitrogen is performed
  • FIG. 2 (b) shows the case where oblique ion implantation of nitrogen is not performed.
  • the production conditions of the sample are the same as in the case of FIG.
  • the insulating film and the silicide layer on the surface are peeled off by HF treatment to observe the interface shape.
  • the roughness of the silicide / silicon interface is greatly improved by performing oblique ion implantation of nitrogen. While the ⁇ of the edge roughness without the nitrogen ion implantation of FIG. 4B is 14.5 nm, the ⁇ of the case with the nitrogen ion of FIG. 4A is improved to 5.5 nm.
  • FIG. 5 is a planar TEM image of the silicide / silicon interface of the source-drain extension.
  • FIG. 5A shows the case where oblique ion implantation of nitrogen is performed
  • FIG. 5B shows the case where oblique ion implantation of nitrogen is not performed.
  • the production conditions of the sample are the same as in the case of FIGS.
  • HF processing like FIG. 4 is not performed.
  • the particle diameter of the nickel silicide is large and voids are formed.
  • the particle diameter of the nickel silicide is reduced, and the formation of voids is also suppressed.
  • nitrogen ion implantation enables formation of a stable silicide layer free of voids and aggregation.
  • FIG. 6 is a diagram showing the relationship between the nitrogen ion implantation dose and the sheet resistance of the silicide layer.
  • the conditions for manufacturing the sample are changing the dose of nitrogen ion implantation, not dividing the tilt angle to 7 °, and changing the first heat treatment temperature at 325 ° C., 350 ° C. and 400 ° C. The same as the case of FIG. 2, FIG. 4 and FIG.
  • the sheet resistance value is inversely proportional to the film thickness of the formed silicide layer. It can be seen that the film thickness of the formed nickel silicide layer decreases as the ion implantation dose amount of nitrogen increases due to the diffusion inhibiting effect of the nickel atom in the silicon by the nitrogen atom.
  • FIG. 6 shows that the growth of the formed nickel silicide can be made self-limiting to control the film thickness and the lateral growth amount by forming an appropriate nitrogen concentration profile by nitrogen ion implantation.
  • the first heat treatment temperature is 400 ° C.
  • the nitrogen implantation dose dependency of the sheet resistance value is small. This suggests that the diffusion rate of nickel in silicon at 400 ° C. is fast, and the diffusion suppressing effect by nitrogen is small at this temperature. Therefore, the first heat treatment temperature is preferably 275 ° C. or more and 350 ° C. or less.
  • the nitrogen ion dose amount is less than 5.0e14 atoms / cm 2 , the remarkable resistance suppressing effect is not seen as compared with the case without nitrogen ion implantation, and the diffusion suppressing effect by nitrogen is obtained with the dose in this range. It suggests that there is less. Therefore, the nitrogen ion dose amount needs to be 5.0e14 atoms / cm 2 or more. And it is more preferable that it is 1.0e15 atoms / cm ⁇ 2 > or more.
  • FIG. 7 is a view showing a cross-sectional TEM image of the silicide layer and the observation result of transmission electron beam diffraction.
  • the production conditions of the sample are basically the same as in the case of FIG.
  • the nitrogen ion dose amount is 2.0e15 atoms / cm 2
  • the first heat treatment temperature is 325 ° C. According to FIG. 7, it can be seen that with this dose amount, nitrogen is excessive, the diffusion inhibiting effect of the nickel atoms is too large, and a uniform nickel silicide film is not formed.
  • the nitrogen ion dose amount needs to be 5.0e14 atoms / cm 2 or more and 1.5e15 atoms / cm 2 or less, and desirably 1.0e15 atoms / cm 2 or more and 1.5e15 atoms / cm 2 or less It is.
  • This modification is the same as the first embodiment except that in the first embodiment, the source / drain impurities are ion-implanted after the formation of the silicide layer, but ion-implanted before the formation of the silicide layer. It is.
  • the timing of ion implantation of source / drain impurities may be appropriately selected as appropriate depending on the type of semiconductor substrate or semiconductor compound or process conditions, and the design of the MISFET. Also, it may be selected not to implant source / drain impurities.
  • the manufacturing method of the semiconductor device of this embodiment is the same as that of the first embodiment and its modification except that the MISFET is an SOI (Silicon On Insulator) MISFET. Therefore, the description overlapping with the first embodiment and the modification thereof will be omitted.
  • MISFET is an SOI (Silicon On Insulator) MISFET. Therefore, the description overlapping with the first embodiment and the modification thereof will be omitted.
  • FIG. 8 is a process sectional view showing the manufacturing method of the present embodiment.
  • a MISFET is formed on a so-called SOI substrate in which an SOI layer 34 is provided on a supporting substrate 30 of silicon via a BOX layer 32.
  • the film thickness of the SOI layer is, for example, an extremely thin film in a range of 20 nm to 50 nm.
  • the device isolation layer 12 is formed on the SOI layer 34 by STI (Shallow Trench Isolation) by a known method. Subsequently, the gate insulating film 14 is formed on the SOI layer 34.
  • the subsequent manufacturing method is basically the same as that of the first embodiment. However, in order to prevent the lower surface of the silicide layer 24a formed in FIG. 8D from reaching the upper surface of the BOX layer 32 during ion implantation in FIG. It is desirable to set conditions.
  • the position in the depth direction of the bottom surface of the silicide layer is controlled so that the silicide layer does not contact the upper surface of the BOX layer.
  • the problem is that the nickel silicide formation of the thin line portion of silicon is promoted and the abnormal growth occurs.
  • the overlap length Lov is possible.
  • the source / drain impurities may be ion-implanted after the formation of the silicide layer, but may be ion-implanted before the formation of the silicide layer.
  • the method of manufacturing the semiconductor device of this embodiment is the same as that of the second embodiment except that the MISFET is a FinFET. Therefore, the description overlapping with the second embodiment and its modification will be omitted.
  • the FinFET is a MISFET in which a gate electrode is provided so as to sandwich a plate-like (Fin-shaped) semiconductor substrate from both sides. Since the controllability of the gate is improved, it becomes easy to realize a fine MISFET with a short gate length.
  • 9A to 9E are process sectional views showing the manufacturing method of the present embodiment.
  • the left view is a cross-sectional view parallel to the channel length direction of FinFET.
  • the right figure is a cross-sectional view taken along the line AA of the left figure.
  • a hard mask layer of, for example, a nitride film or an oxide film is formed on the SOI layer on the BOX layer 32.
  • the Fin pattern is transferred to the hard mask layer by known lithography and RIE.
  • RIE reactive ion etching
  • the gate insulating film 14 and the gate electrode 16 are formed on the Fin structure 40.
  • the gate insulating film 14 and the gate electrode 16 are also formed on both side surfaces of the Fin structure 40.
  • the subsequent manufacturing method is basically the same as that of the second embodiment.
  • sufficient nitrogen is implanted also into the source / drain regions on both sides of the Fin structure 40 of the source / drain region, and ion implantation conditions that can form the high concentration nitrogen layer 20 and It is necessary to.
  • ions are implanted with a predetermined inclination angle in the direction from the outside to the inside with respect to the side of each gate electrode. It is necessary to set
  • the Fin structure 40 in the source / drain region is completely silicided as shown in FIG. 9D by providing the high nitrogen concentration layer 20 before silicidation. Can be suppressed. Therefore, it is possible to easily realize a semiconductor device having a high driving force FinFET with reduced parasitic resistance.
  • the Fin structure 40 of the source / drain region is simplified, so that it is easy to use a bar-type contact plug for the source / drain contact.
  • the source / drain impurities may be ion-implanted after the formation of the silicide layer, but may be ion-implanted before the formation of the silicide layer.
  • germanium (Ge) substrate or a silicon-germanium (Si x Ge 1-x ( 0 ⁇ x ⁇ 1) may be a substrate Absent.
  • the nickel film has been described as an example of the metal film containing nickel, for example, a film containing platinum (Pt) in nickel or a film containing palladium (Pd) in nickel may be used. As long as nickel is contained in the metal film, the effect of suppressing the growth of the metal semiconductor compound by the high concentration nitrogen layer can be expected.
  • the metal semiconductor compound layer is not limited to nickel silicide, and may be, for example, nickel platinum silicide or nickel palladium silicide.
  • a Tri-gate FinFET has been described as an example of a three-dimensional structure element, but the present invention is not limited to this structure.
  • a double-gate FinFET or a Nano-wire MISFET may be used. .

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Abstract

　ソース・ドレインエクステンションとなる金属半導体化合物層の成長を制御し、高い電流駆動力および短チャネル効果耐性を有するＭＩＳＥＦＥＴを備える半導体装置の製造方法を提供する。ＭＩＳＦＥＴを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記半導体基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、ゲート電極の両側の前記半導体基板上にニッケルを含む金属膜を堆積し、金属膜と半導体基板を反応させ金属半導体化合物層を形成する第１の熱処理を行う、ことを特徴とする半導体装置の製造方法である。

Description

半導体装置の製造方法
　本発明は、ＭＩＳＦＥＴを備える半導体装置に関する。
　従来報告されているメタルＳ／Ｄ（ソース・ドレイン）　ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅ）では、ソース・ドレインおよびそのエクステンション部を金属半導体化合物、例えば、シリサイドにより形成する。しかし、これらメタルＳ／Ｄ　ＭＩＳＦＥＴの電流駆動力および短チャネル効果耐性を決定するエクステンション部とゲート電極とのオーバーラップ長は、その重要性にもかかわらず積極的な制御がなされていなかった。特に、ゲート長が３０ｎｍ以下となるような微細ＭＩＳＦＥＴの場合この制御は、極めて重要である。
　エクステンション部がシリサイド層で形成されるメタルＳ／Ｄ　ＭＩＳＦＥＴの場合、オーバーラップ長の制御には、ゲート端部でのシリサイド層の膜厚および横方向成長の正確な制御が必要不可欠となる。
　ここで、ニッケルシリサイド層を例にとると、ニッケルシリサイド層の膜厚を制御するためには、初期堆積ニッケル膜厚とニッケルシリサイド形成時の熱処理の温度および時間を制御する。しかし、ニッケル膜の堆積量のばらつき、反応時の温度ばらつき等の影響によりニッケルの拡散を十分制御することは困難である。
　特に、極薄ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）上のＭＩＳＦＥＴや、狭いゲート幅のＭＩＳＦＥＴ、あるいはＦｉｎＦＥＴ、Ｎａｎｏ－ｗｉｒｅ　ＭＩＳＦＥＴといった立体構造素子のように、シリサイド化されるシリコンの体積が反応させる金属に対して相対的に少なくなる系においては、シリコンの細線部のニッケルシリサイド化が促進され異常成長する。この異常成長が生じると、ＭＩＳＦＥＴのチャネル領域方向へのシリサイド化が進むことになり、オーバーラップ長の制御が一層困難になる。
　また、ＳＯＩ基板を用いた系では、ＢＯＸ（Ｂｕｒｉｅｄ　ＯＸｉｄｅ）層の低い熱伝導率に起因する熱勾配に伴うシリサイドの異常成長、凝集が局所的におこり、ゲートオーバーラップ長の制御がさらに困難になる。
　特許文献１には、ニッケルシリサイド層の異常成長を抑制するために、シリコン基板中にシリサイド化の反応阻害層を形成する技術が開示されている。
特開２００７－１９２０５号公報
　本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース・ドレインエクステンションとなる金属半導体化合物層の成長を制御し、高い電流駆動力および短チャネル効果耐性を有するＭＩＳＥＦＥＴを備える半導体装置の製造方法を提供することにある。
　本発明の一態様の半導体装置の製造方法は、ＭＩＳＦＥＴを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記半導体基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、前記ゲート電極の両側の前記半導体基板上にニッケルを含む金属膜を堆積し、前記金属膜と前記半導体基板を反応させ金属半導体化合物層を形成する第１の熱処理を行う、ことを特徴とする。
　本発明によれば、ソース・ドレインエクステンションとなる金属半導体化合物層の成長を制御し、高い電流駆動力および短チャネル効果耐性を有するＭＩＳＥＦＥＴを備える半導体装置の製造方法を提供することが可能となる。
第１の実施の形態の製造方法を示す工程断面図である。 ソース・ドレインエクステンションの断面ＴＥＭ像である。 図２（ａ）のシリサイド層の透過電子線回折観察結果を示す図である。 シリサイド／シリコン界面の平面ＴＥＭ像である。 シリサイド／シリコン界面の平面ＴＥＭ像である。 窒素イオン注入ドーズ量とシリサイド層のシート抵抗の関係を示す図である。 シリサイド層の断面ＴＥＭ像と透過電子線回折観察結果を示す図である。 第２の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。 第３の実施の形態の製造方法を示す工程断面図である。
　以下、図面を用いて実施の形態を説明する。本明細書中、半導体基板とは、ＭＩＳＦＥＴの製造に用いるウェハ等の基板において、ＭＩＳＦＥＴを形成する最上層の半導体領域を意味する。たとえばＳＯＩ基板の場合、半導体基板とはＳＯＩ層を示すものとする。また、メタルＳ／Ｄ（ソース・ドレイン）　ＭＩＳＦＥＴとは、ソース・ドレインと半導体基板との接合がショットキー接合であるＭＩＳＦＥＴを意味するものとする。
　発明者らは、ゲート電極の側面からＮ（窒素）を半導体基板中に斜めイオン注入する際に、適切な条件を選択すれば、ソース・ドレインエクステンションとなる金属半導体化合物層の膜厚および横方向の成長の安定した制御が可能となることを見出した。さらに、上記適切な条件によれば、ソース・ドレインエクステンション端部の側面形状を、半導体基板表面から深さ方向にむけてチャネル領域から遠ざかる方向に傾斜を有する平面形状に形成できることも見出した。以下、図面を用いて実施の形態を説明する。
（第１の実施の形態）
　本実施の形態の半導体装置の製造方法は、ＭＩＳＦＥＴを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により半導体基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、ゲート電極の両側の半導体基板上にニッケルを含む金属膜を堆積し、金属膜と半導体基板を反応させ、ソース・ドレインエクステンションとなる金属半導体化合物層を形成する第１の熱処理を行う。また、本実施の形態のＭＩＳＦＥＴは、メタルＳ／Ｄ　ＭＩＳＦＥＴであり、プレーナー型のＢｕｌｋ　ＭＩＳＥＦＥＴである。
　図１は、本実施の形態の製造方法を示す工程断面図である。図１は、ＭＩＳＦＥＴのゲート幅方向に垂直な断面図である。
　まず、図１（ａ）に示すようにバルクシリコン基板（以下、単にシリコン基板ともいう）１０に公知の方法により、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）による素子分離層１２を形成する。続いて、ゲート絶縁膜１４をシリコン基板１０上に形成する。ゲート絶縁膜１４としては、例えば、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＬａＯ、ＬａｘＯｙ等の膜、またはこれらのいずれかを組み合わせた積層膜等を適用することができる。
　次に、ゲート絶縁膜１４上に、ゲート電極１６を形成する。ゲート電極１６は、例えば、ポリシリコン、金属、もしくは、ポリシリコンと金属あるいは金属同士の積層構造で構成される。金属としては、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ、ＮｉＳｉ２、Ｍｏ、Ｗを適用できる。また、ゲート電極はＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法によって形成されるものに限られず、例えば、ダマシン法により、ＴｉＮ、Ａｌ、Ｗ等を材料として形成されるものであっても構わない。ここでは、ゲート電極としてポリシリコンの上部をシリサイド化した電極を適用する場合を例に説明する。ゲート長は、例えば、２０ｎｍであり、５ｎｍ以上３０ｎｍ以下であることが望ましい。
　次に、ゲート電極１４の両側面に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法による膜堆積と、ＲＩＥ法によるエッチングによりゲート側壁１８を形成する。ゲート側壁１８は、例えば、シリコン酸化膜、シリコン窒化膜、もしくはこれらの積層膜で形成される。ゲート側壁１８の膜厚は例えば、５ｎｍであり、２ｎｍ以上１２ｎｍ以下であることが望ましい。
　ゲート側壁１８形成後に、ショートチャネル効果耐性を向上させるためのｈａｌｏイオン注入を行ってもかまわない。ｎＭＩＳＦＥＴの場合には例えば、Ｂ、ＢＦ２、またはＩｎなどの不純物を斜めイオン注入により注入する。ｐＭＩＳＦＥＴの場合には、例えば、Ｐ、ＡｓまたはＳｂなどの不純物を斜めイオン注入により注入する。イオン注入の際の不純物のドーズ量は、例えば、１．０ｅ１２ａｔｏｍｓ／ｃｍ２以上５．０ｅ１４ａｔｏｍｓ／ｃｍ２以下の範囲である。
　次に、図１（ｂ）に示すように、斜めイオン注入によりシリコン基板１０中に、５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下のドーズ量で窒素（Ｎ）を注入する。斜めイオン注入は、ゲート電極１６のそれぞれの側面、すなわち、図１中では左右の２つの側面、に対し外側から内側へと向かう方向に、イオンビームを傾斜させることにより行う。以後、図１（ｂ）に示すように、ゲート電極側面に対するイオン注入の傾斜角度を傾斜角θとする。この斜めイオン注入により、後にソース・ドレインエクステンションとなる金属半導体化合物層の形成を制御する高濃度窒素層２０がゲート電極１６の両側のシリコン基板１０中に形成される。
　ここで、例えば、ゲート電極が、ウェハのノッチ方向に対し直交および平行する方向のゲート長を備えるよう、ウェハ表面に形成されるとする。イオン注入は、例えば、上記範囲のドーズ量を、チルト角４５°で、ローテンション角２３°、１１３°、２０３°、２９３°に４分割して行う。なお、チルト角とはウェハ表面の法線ベクトルに対するイオン注入の傾斜角であり、ローテンション角は、ノッチ方向を０°として、イオン注入の回転角度を示す角度である。また、例えば、上記範囲のドーズ量を、チルト角４５°で回転イオン注入により注入しても構わない。
　また、チルト角や加速エネルギーはＭＩＳＦＥＴの設計上、要求されるシリサイド膜厚やオーバーラップ長を考慮して適切な値を設定すればよい。例えば、シリサイド膜厚を３０ｎｍとしようとする場合、イオン注入のＲｐ（Ｐｒｏｊｅｃｔｅｄ　Ｒａｎｇｅ）が２７ｎｍと、ほぼ狙いのシリサイド膜厚と同等となる１０ｋｅｖ、チルト角３０°とすればよい。また、例えば、シリサイド膜厚を１５ｎｍとしようとする場合、イオン注入のＲｐ（Ｐｒｏｊｅｃｔｅｄ　Ｒａｎｇｅ）が１５ｎｍとなる５ｋｅｖ、チルト角３０°とすればよい。
　ここで、傾斜角θは、ゲート電極の幾何学的配置、チルト角およびローテーション角から一義的に決まる。傾斜角θは、横方向の拡散を制御し、ショートチャネル効果耐性を向上させる観点から、１５°以上７５°以下であることが望ましく、３０°以上６０°以下であることがより望ましい。
　次に、図１（ｃ）に示すように、ゲート電極１６の両側のシリコン基板上にニッケル（Ｎｉ）を含む金属膜として、例えば、ニッケル膜２２を、例えば、スパッタ法により堆積する。ニッケル膜２２の膜厚は、例えば、３０ｎｍである。
　次に、第１の熱処理としてＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を、例えば、窒素雰囲気やアルゴン雰囲気等の非酸化性雰囲気で、例えば、３２５℃、１分間行う。その後、図１（ｄ）に示すように、公知の薬液処理により、未反応のニッケル膜２２を除去する。そして、その後、第１の熱処理の温度よりも高温で、第２の熱処理を行う。第２の熱処理としてＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を、例えば、窒素雰囲気やアルゴン雰囲気等の非酸化性雰囲気で、例えば、４５０℃、１分間行う。
　これらの熱処理により、ニッケル膜２２とシリコン基板１０を反応させて、ソース・ドレインエクステンションとなるニッケルシリサイド層２４ａを形成する。この時、ポリシリコンのゲート電極１６とニッケル膜２２も反応し、ゲート電極１６上にもニッケルシリサイド層２４ｂが形成される。
　第１の熱処理は、ニッケル膜２２とシリコン基板１０を反応させてニッケルシリサイド層２４ａを形成する。第２の熱処理は形成されたニッケルシリサイド層２４ａを、例えば、Ｎｉ２Ｓｉ相からＮｉＳｉ相に相転移させることで低抵抗化する。
　第１の熱処理の温度は２７５℃以上３５０℃以下であることが望ましい。２７５℃未満では、ニッケル膜２２とシリコン基板１０との反応が十分生じず、最終的なニッケルシリサイド層２４ａのシート抵抗を十分低抵抗にできない恐れがあるからである。また、３５０℃を超えると、高濃度窒素層２０によるシリサイド成長制御が不安定になる恐れがあるからである。
　第２の熱処理の温度は、第１の熱処理の温度よりも高温であれば、特に限定されるものではないが、４００℃以上４５０℃以下であることが望ましい。
　ニッケルシリサイド層２４ａは、ソース・ドレインエクステンションとなる。後に、詳述するように高濃度窒素層２０の存在により、ニッケルシリサイド層２４ｂの膜厚および横方向成長が、適切に制御される。すなわち、高濃度窒素層２０の存在により、ニッケルシリサイドの成長がセルフリミッティングになるとともに、ニッケルシリサイドの異常成長が抑制され、膜厚および横方向の成長が均一化する。また、高濃度窒素層２０の存在により、ニッケルシリサイド層２４ａの側面形状を、シリコン基板１０表面から深さ方向にむけてチャネル領域から遠ざかる方向に傾斜を有する平面形状に形成できる。すなわち、図１（ｄ）のように、断面でみれば、チャネル領域とニッケルシリサイド層２４ａとの接合部が直線的な傾斜形状となる。この形状は、窒素を斜めにイオン注入することによって形成された高濃度窒素層の窒素濃度プロファイルまたはニッケルシリサイド層２４ａの結晶情報を反映して形成されると考えられる。
　次に、図１（ｅ）に示すように、形成されたニッケルシリサイド層２４ａ越しに、ソース・ドレイン不純物イオン注入を行う。このイオン注入は、シリコン基板１０とニッケルシリサイド２４ａとのショットキー接合抵抗を低抵抗化するために行う。ｎＭＩＳＦＥＴの場合には不純物として、例えば、ＰまたはＡｓを注入する。ｐＭＩＳＦＥＴの場合には不純物として、例えば、ＢまたはＢＦ２を注入する。不純物のドーズ量は、例えば、１．０ｅ１５ａｔｏｍｓ／ｃｍ２以上１．０ｅ１６ａｔｏｍｓ／ｃｍ２以下の範囲である。
　その後、６００℃程度の温度で活性化アニールを行い、不純物をシリサイド中で拡散させ、シリサイド／シリコン界面で活性化させる。このソース・ドレイン不純物注入の際に、シリサイド／シリコン界面に形成されるショットキー接合のショットキー障壁高さを制御する目的で、ショットキー障壁高さを変調する効果を有する元素、例えば、Ｓ、Ｙｂ、Ａｌ等を共注入しても構わない。　
　上記方法で製造される半導体装置のＭＩＳＦＥＴは、高濃度窒素層によってソース・ドレインエクステンションのシリサイドの成長がセルフリミッティングとなる。また、同時に異常成長も抑制される。これにより、ゲート電極下部へのソース・ドレインエクステンションのオーバーラップ量Ｌｏｖの、設計値に対するばらつきおよびゲート幅方向でみたばらつきを大幅に抑制することが可能となる。Ｌｏｖのばらつきは、チャネル長のばらつきとなるため、直接ＭＩＳＦＥＴの閾値ばらつきとなる。したがって、この製造方法により、ＭＩＳＦＥＴの閾値ばらつきの大幅な低減が可能である。
　また、チャネル領域とニッケルシリサイド層２４ａとの接合部が直線的な傾斜形状となることにより、チャネル領域深部でのソースエクステンションとドレインエクステンションとの距離を、従来と比較して、実質的に長く確保することが可能となる。したがって、チャネル深部でのパンチスルーが抑制され、ショートチャネル効果耐性が一層向上する。
　また、膜厚方向に対しても、高濃度窒素層によってシリサイドの成長がセルフリミッティングになり、かつ、異常成長が抑制される。したがって、ソース・ドレインエクステンションのシート抵抗も安定するとともに、ジャンクションリークが低減される。
　次に、本実施の形態の作用・効果について、実験結果等に基づき説明する。図２は、ソース・ドレインエクステンションの断面ＴＥＭ像である。図２（ａ）が窒素の斜めイオン注入を行った場合、図２（ｂ）は窒素の斜めイオン注入を行っていない場合である。
　図２で示す試料の製造条件は、下記の通りである。
　半導体基板：（１００）シリコン
　窒素の斜めイオン注入：ドーズ量１．０ｅ１５ａｔｏｍｓ／ｃｍ２、１０ｋｅＶ、チルト角４５°、ローテンション角２３°、１１３°、２０３°、２９３°の４分割。
　ニッケル膜：膜厚３０ｎｍ、スパッタ法。
　第１の熱処理：ＲＴＡ、３２５℃、１分
　第２の熱処理：ＲＴＡ、４５０℃、１分
　図２より、窒素の斜めイオン注入を行うことで、ニッケルのシリコン中の拡散が制御され、ニッケルシリサイド層底面での異常成長が抑制され、均一な膜厚のニッケルシリサイド層が形成されていることがわかる。また、横方向のニッケルシリサイド層の成長も制御され、特に、ニッケルシリサイド層のチャネル領域との接合部には、シリコン基板表面から斜め下方へとほぼ一定の角度で傾斜したファセット面が形成されている。
　図３は、図２（ａ）のシリサイド層の透過電子線回折観察結果を示す図である。透過電子線回折像の解析結果より、形成されているシリサイドはポイント１、ポイント２、ポイント３のいずれも、ＮｉＳｉ（ニッケルモノシリサイド）相であることが確認された。このように、上記の製造方法によって形成されるシリサイド層は、ＮｉＳｉ２相よりも低抵抗のＮｉＳｉ相で形成されていることがわかる。ＮｉＳｉ相とチャネル領域のシリコンとは、格子整合がないことが確認されている。
　図４は、ソース・ドレインエクステンションのシリサイド／シリコン界面の平面ＴＥＭ像である。図２（ａ）が窒素の斜めイオン注入を行った場合、図２（ｂ）は窒素の斜めイオン注入を行っていない場合である。試料の製造条件は図２の場合と同様である。また、界面形状の観察のためにＨＦ処理により、表面の絶縁膜やシリサイド層を剥離している。
　図４から明らかなように、シリサイド／シリコン界面のラフネスが窒素の斜めイオン注入を行うことで大きく改善していることがわかる。図４（ｂ）の窒素イオン注入なしの場合のエッジラフネスのσが１４．５ｎｍであるのに対し、図４（ａ）の窒素イオンありの場合のσが５．５ｎｍと改善されている。
　図５は、ソース・ドレインエクステンションのシリサイド／シリコン界面の平面ＴＥＭ像である。図５（ａ）が窒素の斜めイオン注入を行った場合、図５（ｂ）は窒素の斜めイオン注入を行っていない場合である。試料の製造条件は図２、図４の場合と同様である。なお、図４のようなＨＦ処理は行っていない。
　図５（ｂ）の窒素イオン注入なしの場合は、ニッケルシリサイドの粒径が大きく、ボイドが形成されている。これに対し、図５（ａ）の窒素イオン注入ありの場合は、ニッケルシリサイドの粒径が小さくなり、ボイドの形成も抑制される。このように、窒素イオン注入によりボイドや凝集の生じない安定したシリサイド層の形成が可能となる。
　図６は、窒素イオン注入ドーズ量とシリサイド層のシート抵抗の関係を示す図である。試料の製造条件は、窒素イオン注入の、ドーズ量を変化させていること、チルト角を７°とし分割を行っていないこと、第１の熱処理温度を３２５℃、３５０℃、４００℃で変化させていること以外は図２、図４、図５の場合と同様である。
　ここで、シート抵抗値は形成されたシリサイド層の膜厚に反比例する。窒素原子によるシリコン中でのニッケル原子の拡散阻害効果によって、形成されるニッケルシリサイド層の膜厚が、窒素のイオン注入ドーズ量が増加するにつれ減少していることがわかる。
　図６は、窒素イオン注入によって、適切な窒素濃度プロファイルを形成することにより、形成されるニッケルシリサイドの成長をセルフリミティングにして、膜厚および横方向成長量を制御できることを示している。
　第１の熱処理温度が４００℃の場合は、シート抵抗値の窒素注入ドーズ量依存性は小さくなっている。これは、４００℃におけるシリコン中でのニッケルの拡散速度が速く、この温度では窒素による拡散抑制効果が少ないことを示唆している。このため、第１の熱処理温度は、２７５℃以上３５０℃以下であることが望ましい。
　また、窒素イオンドーズ量が５．０ｅ１４ａｔｏｍｓ／ｃｍ２未満の場合には、窒素イオン注入がない場合と比較して顕著な抵抗抑制効果が見られず、この範囲のドーズでは窒素による拡散抑制効果が少ないことを示唆している。したがって、窒素イオンドーズ量は５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上であることが必要である。そして、１．０ｅ１５ａｔｏｍｓ／ｃｍ２以上であることがより望ましい。
　図７は、シリサイド層の断面ＴＥＭ像と透過電子線回折観察結果を示す図である。試料の製造条件は、図６の場合と基本的に同様である。ただし、窒素イオンドーズ量は２．０ｅ１５ａｔｏｍｓ／ｃｍ２であり、第１の熱処理温度が３２５℃である。図７によれば、このドーズ量では、窒素が過剰になり、ニッケル原子の拡散阻害効果が大きすぎて均一なニッケルシリサイド膜が形成されていないことがわかる。
　以上の結果より、窒素イオンドーズ量は、５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下であることが必要であり、望ましくは、１．０ｅ１５ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下である。
（第１の実施の形態の変形例）
　本変形例は、第１の実施の形態において、ソース・ドレイン不純物をシリサイド層形成後にイオン注入することにかえて、シリサイド層形成前にイオン注入すること以外は、第１の実施の形態と同様である。半導体基板や半導体化合物の種類あるいはプロセス条件、ＭＩＳＦＥＴの設計によって、ソース・ドレイン不純物をイオン注入するタイミングを適宜、最適なものに選択すればよい。また、ソース・ドレイン不純物を注入しないことを選択しても構わない。
（第２の実施の形態）
　本実施の形態の半導体装置の製造方法は、ＭＩＳＦＥＴがＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）　ＭＩＳＦＥＴであること以外は第１の実施の形態およびその変形例と同様である。したがって、第１の実施の形態およびその変形例と重複する内容については記載を省略する。
　図８は、本実施の形態の製造方法を示す工程断面図である。　
　第１の実施の形態と異なり、図８（ａ）に示すように、例えばシリコンの支持基板３０の上にＢＯＸ層３２を介してＳＯＩ層３４が設けられた、いわゆるＳＯＩ基板にＭＩＳＦＥＴを形成する。ここで、ＳＯＩ層の膜厚は、例えば、２０ｎｍ以上５０ｎｍ以下の範囲の極薄膜とする。
　まず、ＳＯＩ層３４に公知の方法により、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）による素子分離層１２を形成する。続いて、ゲート絶縁膜１４をＳＯＩ層３４上に形成する。
　その後の、製造方法は基本的に第１の実施の形態と同様である。もっとも、図８（ｂ）におけるイオン注入の際に、図８（ｄ）において形成されるシリサイド層２４ａの下面が、ＢＯＸ層３２の上面に到達しないよう、窒素の斜めイオン注入の加速エネルギー等の条件を設定することが望ましい。
　薄膜ＳＯＩ基板にＭＩＳＦＥＴを形成する際には、ソース・ドレインエクステンションのシリサイド層がＢＯＸ層３２の上面までシリサイド化されてしまうことによる寄生抵抗の増大が問題となる。ソース・ドレインエクステンションのシリサイド層がＢＯＸ層３２の上面までシリサイド化されてしまうと、ドレイン領域のシリサイド／シリコン界面の接合面積が減少する。このため、接合部での抵抗が増大して、ドレイン端の寄生抵抗が増大する。
　本実施の形態の半導体装置の製造方法によれば、窒素高濃度層をシリサイド化前に設けることで、シリサイド層の底面の深さ方向位置を制御し、シリサイド層がＢＯＸ層上面に接しないようにすることができる。したがって、寄生抵抗の低減された高駆動力のＳＯＩ　ＭＩＳＦＥＴを有する半導体装置を容易に実現することが可能となる。
　また、第１の実施の形態と同様、閾値が安定し、かつ、ジャンクションリークの少ないＳＯＩ　ＭＩＳＦＥＴを実現することができる。上述のように、特に、極薄ＳＯＩ上のＭＩＳＦＥＴでは、シリコンの細線部のニッケルシリサイド化が促進され異常成長することが問題となる。しかし、本実施の形態によれば、シリサイド化を制御することで、異常成長によりチャネル部にシリサイドが伸びることも抑制することが可能である。したがって、オーバーラップ長Ｌｏｖの制御が可能となる。
　また、第１の実施の形態同様、ソース・ドレイン不純物をシリサイド層形成後にイオン注入することにかえて、シリサイド層形成前にイオン注入する製造方法としてもかまわない。
（第３の実施の形態）
　本実施の形態の半導体装置の製造方法は、ＭＩＳＦＥＴがＦｉｎＦＥＴであること以外は第２の実施の形態と同様である。したがって、第２の実施の形態およびその変形例と重複する内容については記載を省略する。なお、ＦｉｎＦＥＴとは、板状（Ｆｉｎ形状）の半導体基板を両側面から挟み込むようにゲート電極を設けるＭＩＳＦＥＴである。ゲートの支配力が向上するため、ゲート長の短い微細ＭＩＳＦＥＴの実現が容易となる。
　図９Ａ～図９Ｅは、本実施の形態の製造方法を示す工程断面図である。また、図９Ａ～Ｅにおいて、左図は、ＦｉｎＦＥＴのチャネル長方向に平行な断面図である。そして、右図は左図のＡ－Ａ断面図である。　
　第２の実施の形態と異なり、ＢＯＸ層３２上のＳＯＩ層上に、例えば、窒化膜や酸化膜のハードマスク層を形成する。その後、公知のリソグラフィー技術およびＲＩＥにより、Ｆｉｎパターンをハードマスク層に転写する。形成されたハードマスク層によるパターンをマスクにＳＯＩ層をＢＯＸ層３２の上面までエッチングすることで、図９Ａに示すようにシリコンのＦｉｎ構造４０を形成する。
　続いて、ゲート絶縁膜１４およびゲート電極１６をＦｉｎ構造４０上に形成する。ここでは図示しないが、Ｆｉｎ構造４０の両側面上にも、ゲート絶縁膜１４およびゲート電極１６を形成する。
　その後の、製造方法は基本的に第２の実施の形態と同様である。もっとも、図９Ｂに示すようにイオン注入の際に、ソース・ドレイン領域のＦｉｎ構造４０の両側面のソース・ドレイン領域にも十分窒素が注入され、高濃度窒素層２０が形成できるイオン注入条件とすることが必要である。また、図示されない、Ｆｉｎ構造４０の両側面に形成されるゲート電極に対しても、それぞれのゲート電極の側面に対し外側から内側へと向かう方向に、所定の傾斜角を有してイオン注入される条件とすることが必要である。
　一般に、ＦｉｎＦＥＴでは、ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されてしまうことによる寄生抵抗の増大が問題となる。ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されてしまうと、ドレイン領域のシリサイド／シリコン界面の接合面積が減少するため接合部での抵抗が増大する。このため、ドレイン端の寄生抵抗が増大する。
　本実施の形態の半導体装置の製造方法によれば、窒素高濃度層２０をシリサイド化前に設けることで、図９Ｄに示すように、ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されることを抑制できる。したがって、寄生抵抗の低減された高駆動力のＦｉｎＦＥＴを有する半導体装置を容易に実現することが可能となる。
　このように、ソース・ドレイン領域のＦｉｎ構造４０が完全にシリサイド化されることを抑制できるため、従来、この問題を回避するために用いられてきた、エレベーテッドソース・ドレイン構造の適用しないことも可能となり、工程の簡略化を図ることができる。また、エレベーテッドソース・ドレイン構造を適用しないことによって、寄生容量も低減し、ＭＩＳＦＥＴの高速化の実現が可能となる。さらに、エレベーテッドソース・ドレイン構造を適用しないことによって、ソース・ドレイン領域のＦｉｎ構造４０が単純化されるため、バー型のコンタクトブラグをソース・ドレインコンタクトに使用することも容易となる。
　また、第１および第２の実施の形態と同様の作用により、閾値が安定し、かつ、ジャンクションリークの少ないＦｉｎＦＥＴを実現することができる。上述のように、特に、極ＦｉｎＦＥＴでは、シリコンの細線部のニッケルシリサイド化が促進され異常成長する、いわゆる細線効果が問題となる。しかし、本実施の形態によれば、シリサイド化を制御することで、細線効果によりチャネル部にシリサイドが伸びる異常成長も抑制することが可能である。したがって、オーバーラップ長Ｌｏｖの制御が可能となる。
　また、第１および第２の実施の形態同様、ソース・ドレイン不純物をシリサイド層形成後にイオン注入することにかえて、シリサイド層形成前にイオン注入する製造方法としてもかまわない。
　以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
　例えば、ＭＩＳＦＥＴを形成する半導体基板としてシリコンを例に説明したが、シリコン以外でも、ゲルマニウム（Ｇｅ）基板あるいはシリコン・ゲルマニウム（ＳｉｘＧｅ１－ｘ（０＜ｘ＜１）基板であっても構わない。　
　また、ニッケルを含む金属膜として、ニッケル膜を例に説明したが、例えば、ニッケルに白金（Ｐｔ）を含む膜や、ニッケルにパラジウム（Ｐｄ）を含む膜であっても構わない。ニッケルが金属膜に含まれる以上、高濃度窒素層による金属半導体化合物の成長の抑制効果が期待できるからである。また、金属半導体化合物層についても、ニッケルシリサイドに限られず、例えば、ニッケルプラチナシリサイドまたはニッケルパラジウムシリサイドであっても構わない。
　また、立体構造素子として、実施の形態では、Ｔｒｉ－ｇａｔｅのＦｉｎＦＥＴを例に説明したが、この構造に限られることなく、例えば、Ｄｏｕｂｌｅ－ｇａｔｅのＦｉｎＦＥＴやＮａｎｏ－ｗｉｒｅ　ＭＩＳＦＥＴであっても構わない。
　その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０　　　バルクシリコン基板
１２　　　素子分離層
１４　　　ゲート絶縁膜
１６　　　ゲート電極
１８　　　ゲート側壁
２０　　　高濃度窒素層
２２　　　ニッケル膜
２４ａ　　ニッケルシリサイド層
２４ｂ　　ニッケルシリサイド層
３０　　　支持基板
３２　　　ＢＯＸ層
３４　　　ＳＯＩ層
４０　　　Ｆｉｎ構造

Claims (5)

  1. 　ＭＩＳＦＥＴを備える半導体装置の製造方法であって、
    　半導体基板上にゲート絶縁膜を形成し、
    　前記ゲート絶縁膜上にゲート電極を形成し、
    　前記ゲート電極のそれぞれの側面に対し外側から内側へと向かう方向に、斜めイオン注入により前記半導体基板中に５．０ｅ１４ａｔｏｍｓ／ｃｍ２以上１．５ｅ１５ａｔｏｍｓ／ｃｍ２以下の窒素を注入し、
    　前記ゲート電極の両側の前記半導体基板上にニッケルを含む金属膜を堆積し、
    　前記金属膜と前記半導体基板を反応させ金属半導体化合物層を形成する第１の熱処理を行う、
    　ことを特徴とする半導体装置の製造方法。
  2. 　前記第１の熱処理の温度が２７５℃以上３５０℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 　前記第１の熱処理の後、未反応の前記金属膜を薬液処理により除去し、前記第１の熱処理の温度よりも高温で第２の熱処理を行うことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 　前記第２の熱処理後の前記金属半導体化合物層がＮｉＳｉ（ニッケルモノシリサイド）相で形成され、チャネル領域との接合部にはファセット面が形成されていることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 　前記ＭＩＳＦＥＴがＦｉｎＦＥＴまたはＳＯＩ　ＭＩＳＦＥＴであることを特徴とする請求項４記載の半導体装置の製造方法。
     
     
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