CN102460660B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供半导体装置的制造方法，具体是把成为源漏扩展区的金属半导体化合物层的成长加以控制，具有高的电流驱动力及短沟道效应耐性的MISEFET的半导体装置的制造方法。具备MISFET的半导体装置的制造方法，其特征在于，在半导体基板上形成栅绝缘膜、在栅绝缘膜上形成栅电极、对栅电极的各个侧面从外侧向内侧的方向通过倾斜离子注入，在上述半导体基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮，在栅电极两侧的上述半导体基板上沉积含镍的金属膜，进行使金属膜与半导体基板反应而形成金属半导体化合物层的第1热处理。

Description

半导体装置的制造方法
技术领域
本发明涉及具有MISFET的半导体装置。
背景技术
在此前报告的金属S/D(源漏)MISFET(金属绝缘体半导体元件，Metal Insulator Semiconductor Device)中，源漏及其扩展区部由金属半导体化合物，例如，由硅化物形成。然而，决定这些金属S/DMISFET的电流驱动力及短沟道效应耐性的扩展部与栅电极的重叠长度，尽管其重要性，但不能加以积极控制。特别是门极长度达到30nm以下的细微MISFET的控制是极为重要的。
由硅化物层形成扩展部的金属S/D MISFET，为控制重叠长度，门极端部的硅化物层的膜厚及横向成长的正确控制是必不可少的。
在这里，以镍硅化物层为例，为了控制镍硅化物层的膜厚，可控制初期沉积镍膜厚与镍硅化物形成时的热处理温度与时间。然而，由于镍膜的沉积量的偏差、反应时的温度偏差等的影响，镍的扩散难以充分控制。
特别是像极薄SOI(绝缘体上的硅，Silicon On Insulator)上的MISFET、栅宽度狭窄的MISFET、或FinFET、Nano-wire MISFET等立体结构元件等那样，在对使硅化物化的硅体积反应的金属达到相对少的体系中，促进硅的细线部的镍硅化物化，进行异常成长。当产生该异常成长时，在MISFET的沟道区域方向进行硅化物化，重叠长度的控制变得更加困难。
另外，在采用SOI基板的体系中，伴随着起因于BOX(埋氧，BuriedOXide)层的低导热率的热梯度的硅化物异常成长、凝集的局部发生，门极重叠长度的控制更加困难。
专利文献1公开了一种为了抑制镍硅化物层的异常成长，在硅基板中形成硅化物化的反应阻碍层的技术。
现有技术文献
专利文献
【专利文献1】特开2007-19205号公报
发明内容
发明要解决的课题
本发明是考虑上述情况提出的，其目的是提供：控制成为源漏扩展区的金属半导体化合物层的成长，具备具有高的电流驱动力及短沟道效应耐性的MISEFET的半导体装置的制造方法。
用于解决课题的手段
本发明一实施方案的半导体装置的制造方法，其是具有MI SFET的半导体装置的制造方法，其特征在于，半导体基板上形成栅绝缘膜，在该栅绝缘膜上形成栅电极，对所述栅电极的各个侧面，在从外侧向内侧的方向，采用倾斜离子注入，向所述半导体基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮，在所述栅电极的两侧的上述半导体基板上沉积含镍的金属膜，进行第1热处理，使该金属膜与该半导体基板反应，形成金属半导体化合物层。
发明效果
按照本发明，提供一种控制成为源漏扩展区的金属半导体化合物层的成长，具有高的电流驱动力及短沟道效应耐性的MISEFET的半导体装置的制造方法。
附图说明
图1为表示第1实施方案的制造方法的工序断面图。
图2为源漏扩展区的断面TEM图像。
图3为表示图2(a)的硅化物层的透过型电子束衍射观察结果的图。
图4为硅化物/硅界面的平面TEM图像。
图5为硅化物/硅界面的平面TEM图像。
图6为表示氮离子注入剂量与硅化物层的片阻抗的关系的图。
图7为表示硅化物层的断面TEM图像与透过型电子电子束衍射观察结果的图。
图8为表示第2实施方案的制造方法的工序断面图。
图9A为表示第3实施方案的制造方法的工序断面图。
图9B为表示第3实施方案的制造方法的工序断面图。
图9C为表示第3实施方案的制造方法的工序断面图。
图9D为表示第3实施方案的制造方法的工序断面图。
图9E为表示第3实施方案的制造方法的工序断面图。
具体实施方式
下面，采用附图说明实施方案。在本说明书中，所谓半导体基板，是指在MISFET的制造时采用的晶片等基板上，形成MISFET的最上层的半导体区域。例如，当为SOI基板时，所谓半导体基板，是指表示SOI层的基板。另外，所谓金属S/D(源漏)MISFET，是指源漏与半导体基板的接合采用肖特基势接合(Schottky barrier junction)的MISFET。
本发明人等发现，从栅电极的侧面，把N(氮)向半导体基板中倾斜注入时，如选择适当的条件，则成为源漏扩展区的金属半导体化合物层的膜厚及横向成长可稳定地控制。另外，还发现，按照上述适当的条件，源漏扩展区端部的侧面形状，从半导体基板表面向深度方向，在远离沟道区域的方向上形成具有倾斜的平面形状。下面采用附图说明实施方案。
(第1实施方案)
本实施方案的半导体装置的制造方法是具备MISFET的半导体装置的制造方法，半导体基板上形成栅绝缘膜，栅绝缘膜上形成栅电极，对栅电极的各侧面，在从外侧向内侧的方向上，采用倾斜离子注入，向半导体基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮，在栅电极的两侧的半导体基板上沉积含镍的金属膜，进行第1热处理，使金属膜与半导体基板反应，形成成为源漏扩展区的金属半导体化合物层。另外，本实施方案的MISFET为金属S/D MISFET，是平面型的大块MISEFET。
图1为本实施方案制造方法的工序断面图。图1为垂直于MISFET的栅宽度方向的断面图。
首先，如图1(a)所示，在大块硅基板(下面又简称硅基板)10上，采用公知的方法，形成由STI(表面管沟绝缘，Shallow TrenchIsolation)所致的分离层12。接着，在硅基板10上形成栅绝缘膜14。作为栅绝缘膜14，例如，可以采用SiO2、SiON、HfO2、Al2O3、HfAlxOy、HfLaO、LaxOy等膜、或这些膜的任意一种组合的层压膜等。
其次，栅绝缘膜14上形成栅电极16。栅电极16，例如采用聚硅、金属、或聚硅与金属，或金属彼此的层压结构来构成。作为金属，例如可以采用TiN、TaN、NiSi、NiSi2、Mo、W。另外，栅电极不限于采用RIE(活性离子蚀刻法，Reactive Ion Etching)法形成，例如，也可采用ダマシン法，以TiN、Al、W等作为材料来形成。在这里，以聚硅的上部采用硅化物化的电极，作为栅电极为例加以说明。栅长，例如20nm，但优选5nm以上30nm以下。
其次，在栅电极14的两侧面上，例如采用CVD(化学蒸气淀积法，Chemical Vapor Deposition)法进行膜沉积、以及采用RIE法进行蚀刻，形成栅侧壁18。栅侧壁18，例如，由硅氧化膜、硅氮化膜、或这些膜的层压膜形成。栅侧壁18的膜厚，例如5nm，优选2nm以上12nm以下。
在栅侧壁18形成后，也可以进行使短沟道效应耐性提高的卤离子注入。当为nMISFET时，例如，B、BF2、或In等杂质，采用倾斜离子注入进行注入。当为pMISFET时，例如，P、As或Sb等杂质，采用倾斜离子注入进行注入。离子注入时的杂质剂量，例如，处于1.0e12atoms/cm2以上5.0e14atoms/cm2以下的范围。
其次，如图1(b)所示，采用倾斜离子注入，在硅基板10中，以5.0e14atoms/cm2以上1.5e15atoms/cm2以下的剂量，注入氮(N)。倾斜离子注入，是在栅电极16的各侧面，即对图1中的左右两个侧面，在从外侧向内侧的方向，使离子束倾斜来进行。以后，如图1(b)所示，把对栅电极侧面进行离子注入的倾斜角度作为倾斜角θ。通过该倾斜离子注入，以后控制成为源漏扩展区的金属半导体化合物层形成的高浓度氮层20，在栅电极16两侧的硅基板10中形成。
在这里，例如，栅电极在具有与晶片的缺口方向成直交及平行方向的栅长度的晶片表面形成。离子注入，例如，用上述范围的剂量，以倾斜角45°、低压角23°、113°、203°、293°分4档进行。还有，所谓倾斜角，是指对晶片表面的法线向量进行离子注入时的倾斜角，低压角表示缺口方向为0°的离子注入时的旋转角的角度。另外，例如，也可把上述范围的剂量，以倾斜角45°旋转，通过离子注入进行注入。
另外，倾斜角或加速能，最好在MISFET设计时，考虑要求的硅化物膜厚及重叠长度设定适当的值。例如，当硅化物膜厚定为30nm时，离子注入的Rp(注入范围，Projected Range)为27nm，最好是与大致目标的硅化物膜厚同等的10kev、倾斜角30°。另外，例如，当硅化物膜厚为15nm时，离子注入的Rp(注入范围，Projected Range)最好是成为15nm的5kev、倾斜角为30°。
在这里，倾斜角θ从栅电极的几何学配置、倾斜角及旋转角的含义来决定。倾斜角θ，从控制横向的扩散、提高短沟道效应耐性的观点考虑，优选15°以上75°以下、更优选30°以上60°以下。
其次，如图1(c)所示，在栅电极16的两侧的硅基板上，作为含镍(Ni)的金属膜，例如，镍膜22，例如用溅射法沉积。镍膜22的膜厚，例如30nm。
其次，作为第1热处理的RTA(快速热退火，Rapid ThermalAnnealing)，例如，在氮气气氛或氩气气氛等非氧化性气氛中，例如，于325℃进行1分钟。然后，如图1(d)所示，采用公知的药液处理，除去未反应的镍膜22。然后，在比第1热处理高的温度，进行第2热处理。作为第2热处理的RTA(快速热退火，Rapid Thermal Annealing)，例如，在氮气气氛或氩气气氛等非氧化性气氛中，例如，于450℃进行1分钟。
通过这些热处理，使镍膜22与硅基板10反应，形成作为源漏扩展区的镍硅化物层24a。此时，聚硅的栅电极16也与镍膜22反应，也在栅电极16上形成镍硅化物层24b。
第1热处理，使镍膜22与硅基板10发生反应，形成镍硅化物层24a。第2热处理，把形成的镍硅化物层24a，例如，从Ni2Si相转移至NiSi相而达到低阻抗化。
第1热处理的温度优选275℃以上350℃以下。当低于275℃时，镍膜22与硅基板10的反应不充分，最终的镍硅化物层24a的片阻抗有可能达不到充分的低阻抗的担心。另外，当超过350℃时，高浓度氮层20有使硅化物成长控制变得不稳定的担心。
第2热处理的温度只要比第1热处理的温度高即可，未作特别限定，但优选400℃以上450℃以下。
镍硅化物层24a变成源漏扩展区。如下详述，通过高浓度氮层20的存在，镍硅化物层24b的膜厚及横向成长被适当控制。即，由于高浓度氮层20的存在，镍硅化物的成长达到半极限，同时，镍硅化物的异常成长被抑制，膜厚及横向成长达到均匀。另外，由于高浓度氮层20的存在，镍硅化物层24a的侧面形状，从硅基板10表面向深度方向，在远离沟道区域的方向，形成具有倾斜的平面形状。即，如图1(d)所示，只看断面，沟道区域与镍硅化物层24a的接合部形成直线的倾斜形状。可以认为该形状反映通过倾斜离子注入氮，形成的高浓度氮层的氮浓度分布图或镍硅化物层24a的结晶信息。
其次，如图1(e)所示，在形成的镍硅化物层24a上进行源漏杂质离子注入。该离子注入，使硅基板10与镍硅化物24a的肖特基势接合阻抗达到低阻抗化。当为nMISFET时，作为杂质，例如，注入P或As。当为pMISFET时，作为杂质，例如，注入B或BF2。杂质的剂量，例如，处于1.0e15atoms/cm2以上1.0e16atoms/cm2以下的范围。
然后，在约600℃的温度，进行活化退火，使杂质在硅化物中扩散，使硅化物/硅界面发生活化。在源漏杂质注入时，为了控制硅化物/硅界面上形成肖特基势接合的肖特基势障壁高度，同时注入具有改变肖特基势障壁高度效果的元素，例如，S、Yb、Al等共注也可。
采用上述方法制造的半导体装置的MISFET，通过高浓度氮层，源漏扩展区的硅化物的成长成为半极限。另外，同时也可抑制异常成长。由此，可大幅抑制向栅电极下部的源漏扩展区的重叠量Lov设计值的偏差及在栅宽度方向看到的偏差。Lov的偏差，由于成为沟道长的偏差，故直接成为MISFET的阈值偏差。然而，采用该制造方法，可大幅降低MISFET的阈值偏差。
另外，由于沟道区域与镍硅化物层24a的接合部形成直线的倾斜形状，故沟道区域深部的源扩展区与漏扩展区的距离，与原来的相比，实质上可长期确保。然而，由于沟道深部的击穿被抑制，故短沟道效应耐性更加提高。
另外，即使对膜厚方向，通过高浓度氮层的作用，硅化物的成长成为半极限，并且，异常成长被抑制。因此，源漏扩展区的片阻也达到稳定，同时，接合漏损被降低。
其次，对本实施方案的作用及效果，按照实验结果等加以说明。图2为源漏扩展区的断面TEM图像。图2(a)为进行氮的倾斜离子注入时、图2(b)为不进行氮的倾斜离子注入时的图像。
图2中所示的试样的制造条件如下所示。
半导体基板：(100)硅
氮的倾斜离子注入：剂量1.0e15atoms/cm2、10keV、倾斜角45°、低压角23°、113°、203°、293°的4档。
镍膜：膜厚30nm、溅射法。
第1热处理：RTA、325℃、1分钟
第2热处理：RTA、450℃、1分钟
从图2可知，通过进行氮的倾斜离子注入，镍在硅中的扩散被控制，镍硅化物层底面的异常成长被抑制，形成均匀膜厚的镍硅化物层。另外，横向的镍硅化物层的成长也被控制，特别是在与镍硅化物层的沟道区域的接合部，从硅基板表面向倾斜下方，形成以大致一定的角度倾斜的镶嵌(facet)面。
图3为表示图2(a)的硅化物层的透过型电子束衍射观察结果的图。从透过型电子束衍射图像的解析结果可以确认，形成的硅化物为测点1、测点2、测点3的任意一点，为NiSi(镍单硅化物)相。因此，已知采用上述制造方法形成的硅化物层是阻抗比NiSi2相低的NiSi相。已确认NiSi相与沟道区域的硅未进行晶格整合。
图4为源漏扩展区的硅化物/硅界面的平面TEM图像。图2(a)为进行氮的倾斜离子注入时，图2(b)为未进行氮的倾斜离子注入时的图像。试样的制造条件与图2的场合同样。另外，为进行界面形状观察，用HF处理，把表面的绝缘膜或硅化物层剥离。
从图4可知，硅化物/硅界面的粗糙度，通过进行氮的倾斜离子注入可大大改善。图4(b)为未进行氮的离子注入时的边缘粗糙度σ为14.5nm，而图4(a)为进行氮离子注入时的σ改善为5.5nm。
图5为源漏扩展区的硅化物/硅界面的平面TEM图像。图5(a)为进行氮的倾斜离子注入的场合，图5(b)为未进行氮气倾斜离子注入的场合。试样的制造条件与图2、图4的场合同样。还有，未进行图4那样的HF处理。
图5(b)为未进行氮离子注入时的镍硅化物的粒径大，形成空隙。反之，图5(a)为进行氮离子注入时镍硅化物的粒径变小，空隙的形成也被抑制。因此，通过氮的离子注入，可形成不生成空隙或凝集的稳定的硅化物层。
图6为表示氮离子注入剂量与硅化物层的片阻关系的图。试样的制造条件是：使氮离子注入的剂量发生变化、倾斜角为7°不加以分档、第1热处理温度为325℃、350℃、400℃而变化，此外，与图2、图4、图5的场合同样。
在这里，片阻值与形成的硅化物层的膜厚成反比。在氮原子作用下，由于硅中的镍原子的扩散阻碍效果，使形成的镍硅化物层的膜厚，随着氮的离子注入剂量的增加而减少。
图6示出通过氮离子注入，通过形成适当的氮浓度分布图，形成的镍硅化物的成长达到半极限，可以控制膜厚及横向成长量。
当第1热处理温度为400℃时，片阻值对氮注入剂量依赖性变小。这表明在400℃，硅中的镍的扩散速度迅速，在此温度下，氮所致的扩散抑制效果变小。因此，第1热处理温度优选275℃以上350℃以下。
另外，当氮离子剂量低于5.0e14atoms/cm2时，与不注入氮离子时相比，未见显著的阻抗抑制效果，采用此范围的剂量，氮所致的扩散抑制效果少。因此，氮气离子剂量必需在5.0e14atoms/cm2以上。而且，更优选1.0e15atoms/cm2以上。
图7为表示硅化物层的断面TEM图像与透过型电子束衍射观察结果的图。试样的制造条件与图6的场合基本同样。因此，氮离子剂量为2.0e15atoms/cm2、第1热处理温度为325℃。按照图7，采用该剂量，氮变成过剩，镍原子的扩散阻碍效果过大，不能形成均匀的镍硅化物膜。
从以上的结果可知，氮离子剂量必需在5.0e14atoms/cm2以上1.5e15atoms/cm2以下，优选1.0e15atoms/cm2以上1.5e15atoms/cm2以下。
(第1实施方案的变形例)
本变形例，除把第1实施方案中硅化物层形成后离子注入源漏杂质，变成在硅化物层形成前注入离子以外，与第1实施方案同样。通过半导体基板、半导体化合物的种类或工艺条件、MISFET的设计，也可适当选择最佳的离子注入源漏杂质的时机。另外，也可选择不注入源漏杂质。
(第2实施方案)
本实施方案的半导体装置的制造方法，除MISFET为SOI(绝缘体上的硅，Silicon On Insulator)MISFET以外，与第1实施方案及其变形例同样。但是，与第1实施方案及其变形例重复的内容，省略记载。
图8为表示本实施方案制造方法的工序断面图。
与第1实施方案不同，如图8(a)所示，例如，在硅的支持基板30上，通过BOX层32，设置SOI层34的所谓在SOI基板上形成MISFET。在这里，SOI层的膜厚，例如，达到20nm以上50nm以下的范围的极薄膜。
首先，在SOI层34上采用公知的方法，形成通过STI(表面管沟绝缘，Shallow Trench Isolation)所致的元件分离层12。接着，在SOI层34上形成栅绝缘膜14。
其后的制造方法，基本上与第1实施方案同样。特别是，图8(b)中在离子注入时，优选设定氮的倾斜离子注入时的加速能等条件，使图8(d)中形成的硅化物层24a的下面不到达BOX层32的上面。
在薄膜SOI基板上形成MISFET时，源漏扩展区的硅化物层，通过硅化物化达到BOX层32的上面，成为寄生阻增大的问题。当源漏扩展区的硅化物层被硅化物化达到BOX层32的上面时，漏区域的硅化物/硅界面的接合面积减少。因此，接合部的阻抗增大，漏端部的寄生阻抗增大。
按照本实施方案的半导体装置的制造方法，于硅化物化前设置氮高浓度层，控制硅化物层底面的深度方向位置，使硅化物层不与BOX层上面接触。然而，使寄生阻抗减少的具有高驱动力的SOI MISFET的半导体装置，可容易地实现。
另外，与第1实施方案同样，可以实现阈值稳定且接合漏损少的SOI MISFET。如上所述，特别是极薄SOI上的MISFET，成为促进硅的细线部的镍硅化物化、异常成长的问题。然而，按照本实施方案，通过控制硅化物化，也可抑制因异常成长，硅化物向沟道部的伸展。因此，可控制重叠长度Lov。
另外，与第1实施方案同样，变更为硅化物层形成后离子注入源漏杂质，但也可采用硅化物层形成前离子注入的制造方法。
(第3实施方案)
本实施方案的半导体装置的制造方法，除MISFET变为FinFET以外，与第2实施方案同样。因此，与第2实施方案及其变形例重复的内容，省略记载。还有，所谓FinFET，是指板状(Fin形状)的半导体基板，从两侧面夹持地设置栅电极的MISFET。由于提高了栅的支配力，故可容易地实现栅长短的细微MISFET。
图9A～图9E为表示本实施方案制造方法的工序断面图。另外，在图9A～E中，左图为平行于FinFET的沟道长度方向的断面图。而右图为左图的A-A断面图。
与第2实施方案不同，在BOX层32上的SOI层上，例如，形成氮化膜或氧化膜的硬掩模层。其后，采用公知的蚀刻法技术及RIE，把Fin图像转印至硬掩模层。通过形成的硬掩模层，掩膜上的SOI层图像被蚀刻至BOX层32的上面，如图9A所示，形成硅的Fin结构40。
接着，Fin结构40上形成栅绝缘膜14及栅电极16。在这里未作图示，但在Fin结构40的两侧面上也形成栅绝缘膜14及栅电极16。
其后的制造方法，基本上与第2实施方案同样。特别是，如图9B所示，在离子注入时，对源漏区域的Fin结构40的两侧面的源漏区域，也充分注入氮，达到可形成高浓度氮层20的离子注入条件是必需的。另外，未加以图示，也对Fin结构40的两侧面上形成的栅电极，也对各栅电极的侧面，从外侧至内侧的方向上，达到具有所定的倾斜角的离子注入的条件是必要的。
一般情况下，在FinFET中，通过使源漏区域的Fin结构40完全地硅化物化，则寄生阻抗增大成为问题。当源漏区域的Fin结构40被完全地硅化物化时，由于漏区域的硅化物/硅界面的接合面积减少，接合部的阻抗增大。因此，漏端部的寄生阻抗增大。
按照本实施方案半导体装置的制造方法，通过在硅化物化前设置氮高浓度层20，如图9D所示，可以抑制源漏区域的Fin结构40被完全硅化物化。因此，使寄生阻抗降低的具有高驱动力的FinFET的半导体装置，可容易实现。
如此，由于可以抑制源漏区域的Fin结构40被完全硅化物化，故也可以不采用避免此前该问题的高架源漏结构，谋求使工序简化。另外，由于不采用高架源漏结构，寄生容量也降低，可实视MISFET的高速化。另外，由于不采用高架源漏结构，可使源漏区域的Fin结构40单纯化，在源漏接触中也容易使用棒型接触插头。
另外，通过与第1及第2实施方案同样的作用，可以实现阈值稳定且接合漏损少的FinFET。如上所述，特别是采用极FinFET时，可促进硅的细线部的镍硅化物化，异常成长的所谓细线效果成为问题。然而，按照本实施方案，通过控制硅化物化，由于细线效果，硅化物伸向沟道部的异常成长也可被抑制。然而，重叠长度Lov的控制成为可能。
另外，与第1及第2实施方案同样变更为在硅化物层形成后，离子注入源漏杂质，但在硅化物层形成前进行离子注入的制造方法也无妨。
上面边参照具体例边对本发明实施方案加以说明。但上述实施方案始终仅作为具体例子举出，而并非限定本发明。另外，实施方案的说明中，在半导体装置的制造方法等中，对本发明的说明不直接必要的部分等，省略记载，必要的半导体装置的制造方法等涉及的要素可加以适当选择使用。
例如，作为形成MISFET的半导体基板，以硅为例进行说明，在硅以外，锗(Ge)基板或硅锗(SixGe1-x(0＜x＜1))基板也可以使用。
另外，作为含镍的金属膜，以镍膜为例加以说明，例如，镍中含铂(Pt)的膜、或镍中含钯(Pd)的膜也可以使用。金属膜中含镍，通过高浓度氮层，可以期待金属半导体化合物成长的抑制效果。另外，对金属半导体化合物层，也不限于镍硅化物，例如，也可以使用镍铂硅化物或镍钯硅化物。
另外，作为立体结构元件，在实施方案中，以三栅(Tri-gate)的FinFET为例进行说明，但又不限于此结构，例如，也可以使用双栅(Double-gate)的FinFET或纳米金属线(Nano-wire)MISFET。
另外，具有本发明的要素，本领域技术人员加以适当设计变更的全部半导体装置的制造方法，均包含在本发明的范围内。本发明的范围，通过权利要求的范围及其同等物的范围加以定义。
【符号的说明】
10 整体硅基板
12 元件分离层
14 栅绝缘膜
16 栅电极
18 门极侧壁
20 高浓度氮层
22 镍膜
24a 镍硅化物层
24b 镍硅化物层
30 支持基板
32 BOX层
34 SOI层
40 Fin结构

Claims (4)

1.半导体装置的制造方法，其是具备MISFET的半导体装置的制造方法，其特征在于，
在半导体基板上形成栅绝缘膜；
在上述栅绝缘膜上形成栅电极；
对上述栅电极的各个侧面，在从外侧向内侧的方向上，通过倾斜离子注入，在上述栅电极的两侧的上述半导体基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮；
在上述栅电极的两侧的上述半导体基板的注入了氮的区域，沉积含镍的金属膜；
进行使上述金属膜与上述区域进行反应，形成金属半导体化合物层的第1热处理；
上述第1热处理后，通过药液处理而除去未反应的上述金属膜，以比上述第1热处理的温度高的温度进行第2热处理；
上述第1热处理的温度为275℃以上350℃以下；
上述第2热处理后的上述金属半导体化合物层以NiSi相形成，在与沟道区域的接合部形成镶嵌面。
2.按照权利要求1所述的半导体装置的制造方法，其特征在于，上述MISFET为FinFET或SOI MISFET。
3.半导体装置的制造方法，其是具备MISFET的半导体装置的制造方法，其特征在于，
在SOI基板上形成栅绝缘膜；
在上述栅绝缘膜上形成栅电极；
对上述栅电极的各个侧面，在从外侧向内侧的方向上，通过倾斜离子注入，在上述栅电极的两侧的上述SOI基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮；
在上述栅电极的两侧的上述SOI基板的注入了氮的区域，沉积含镍的金属膜；
进行使上述金属膜与上述区域反应，形成金属半导体化合物层的第1热处理；
上述第1热处理后，通过药液处理而除去未反应的上述金属膜，以比上述第1热处理的温度高的温度进行第2热处理；
上述第1热处理的温度为275℃以上350℃以下；
上述第2热处理后的上述金属半导体化合物层以NiSi相形成，在与沟道区域的接合部形成镶嵌面。
4.半导体装置的制造方法，其是具备FinFET的半导体装置的制造方法，其特征在于，
在由半导体形成的Fin结构的两侧面上形成栅绝缘膜；
在上述栅绝缘膜上形成栅电极；
对在上述Fin结构的两侧面上形成的上述栅电极的各个侧面，在从外侧向内侧的方向上，通过倾斜离子注入，向上述栅电极的两侧的上述Fin结构中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮：
在上述栅电极的两侧的上述Fin结构的注入了氮的区域，沉积含镍的金属膜；
进行使上述金属膜与上述区域反应，形成金属半导体化合物层的第1热处理；
上述第1热处理后，通过药液处理而除去未反应的上述金属膜，以比上述第1热处理的温度高的温度进行第2热处理；
上述第1热处理的温度为275℃以上350℃以下；
上述第2热处理后的上述金属半导体化合物层以NiSi相形成，在与沟道区域的接合部形成镶嵌面。
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